JP2000311842A - 半導体製品の歩留り予測方法およびその装置 - Google Patents
半導体製品の歩留り予測方法およびその装置Info
- Publication number
- JP2000311842A JP2000311842A JP11120474A JP12047499A JP2000311842A JP 2000311842 A JP2000311842 A JP 2000311842A JP 11120474 A JP11120474 A JP 11120474A JP 12047499 A JP12047499 A JP 12047499A JP 2000311842 A JP2000311842 A JP 2000311842A
- Authority
- JP
- Japan
- Prior art keywords
- yield
- failure
- defect
- semiconductor chip
- cause
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 不良対策毎の歩留り向上度を定量的に算出
し、不良原因対策の優先順位付けを容易化し、歩留り向
上効果の高いものから対策を実行することを可能にす
る。 【解決手段】 半導体製品の歩留り予測装置において、
半導体チップ上に存在する不良を検査する検査手段１０
２と、検出された不良に基づいて特定された不良原因の
うち、所定の不良原因が除去されたことが仮想された半
導体チップ情報に基づいて歩留りを予測する歩留り算出
手段１０４とからなることを特徴とする。
し、不良原因対策の優先順位付けを容易化し、歩留り向
上効果の高いものから対策を実行することを可能にす
る。 【解決手段】 半導体製品の歩留り予測装置において、
半導体チップ上に存在する不良を検査する検査手段１０
２と、検出された不良に基づいて特定された不良原因の
うち、所定の不良原因が除去されたことが仮想された半
導体チップ情報に基づいて歩留りを予測する歩留り算出
手段１０４とからなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製品の歩留
り予測方法およびその装置に係わり、特に、半導体製品
の製造歩留りを向上させるための歩留り予測方法および
その装置に関する。
り予測方法およびその装置に係わり、特に、半導体製品
の製造歩留りを向上させるための歩留り予測方法および
その装置に関する。
【０００２】
【従来の技術】従来、半導体製品における歩留りの予測
方法として、特開平９−７４０５６号公報のものが知ら
れているが、この方法によれば、半導体製造装置内で発
生する異物によって、半導体チップ上の配線等のパター
ン要素同士が短絡する数をシミュレーションし、半導体
製品の歩留り予測を行っている。この方法では製品製造
前に製品単位での歩留り予測が可能であり、採算性の検
討や、異物除去の管理等を重点的に行うべき半導体製造
装置を特定するのに有効である。
方法として、特開平９−７４０５６号公報のものが知ら
れているが、この方法によれば、半導体製造装置内で発
生する異物によって、半導体チップ上の配線等のパター
ン要素同士が短絡する数をシミュレーションし、半導体
製品の歩留り予測を行っている。この方法では製品製造
前に製品単位での歩留り予測が可能であり、採算性の検
討や、異物除去の管理等を重点的に行うべき半導体製造
装置を特定するのに有効である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
歩留り予測方法は、実際の製造工程中に発生している種
々の複数の不良を対象とするものでなく、また、不良対
策によって歩留りがどの程度向上するものかを予測する
ことは意図されていない。通常、半導体デバイスの製造
工程数は多く、発生する不良の種類も多い。それらの不
良対策は、製造工程数が多く、一度に全ての不良対策を
実施することはできないため、優先順位をつけて不良対
策を行う必要がある。この優先順位を判断するために
も、採用された不良対策による歩留りがどの程度向上す
るものであるかを予測し、定量的な判断材料を提供する
必要がある。
歩留り予測方法は、実際の製造工程中に発生している種
々の複数の不良を対象とするものでなく、また、不良対
策によって歩留りがどの程度向上するものかを予測する
ことは意図されていない。通常、半導体デバイスの製造
工程数は多く、発生する不良の種類も多い。それらの不
良対策は、製造工程数が多く、一度に全ての不良対策を
実施することはできないため、優先順位をつけて不良対
策を行う必要がある。この優先順位を判断するために
も、採用された不良対策による歩留りがどの程度向上す
るものであるかを予測し、定量的な判断材料を提供する
必要がある。
【０００４】本発明の目的は、歩留りをより早期に向上
させる不良対策の優先順位付けを可能にした半導体製品
の歩留り予測方法を提供することにある。また、本発明
の他の目的は、前記歩留り予測手法を用いた半導体製品
の歩留り予測装置を提供することにある。
させる不良対策の優先順位付けを可能にした半導体製品
の歩留り予測方法を提供することにある。また、本発明
の他の目的は、前記歩留り予測手法を用いた半導体製品
の歩留り予測装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、上記の課題を
解決するために、次のような手段を採用した。
解決するために、次のような手段を採用した。
【０００６】半導体製品の歩留り予測方法において、半
導体チップ上に存在する不良を検査する工程と、検出さ
れた不良に基づいて不良原因を特定する工程と、前記不
良原因のうち所定の不良原因が除去されたことが仮想さ
れた半導体チップ情報に基づいて歩留りを算出する工程
とからなることを特徴とする。
導体チップ上に存在する不良を検査する工程と、検出さ
れた不良に基づいて不良原因を特定する工程と、前記不
良原因のうち所定の不良原因が除去されたことが仮想さ
れた半導体チップ情報に基づいて歩留りを算出する工程
とからなることを特徴とする。
【０００７】また、半導体製品の歩留り予測方法におい
て、半導体チップ上に存在する不良を検査する工程と、
検出された不良を所定の不良モードに分類し、分類され
た不良モードから不良原因を特定する工程と、前記不良
原因のうち所定の不良原因が除去されたことが仮想され
た半導体チップ情報を生成する工程と、前記仮想された
半導体チップ情報に基づいて歩留りを算出する工程と、
前記算出された予測歩留りを表示する工程と、前記表示
された予測歩留りを参照して前記除去すべき不良原因を
選択する工程とからなることを特徴とする。
て、半導体チップ上に存在する不良を検査する工程と、
検出された不良を所定の不良モードに分類し、分類され
た不良モードから不良原因を特定する工程と、前記不良
原因のうち所定の不良原因が除去されたことが仮想され
た半導体チップ情報を生成する工程と、前記仮想された
半導体チップ情報に基づいて歩留りを算出する工程と、
前記算出された予測歩留りを表示する工程と、前記表示
された予測歩留りを参照して前記除去すべき不良原因を
選択する工程とからなることを特徴とする。
【０００８】また、請求項１ないしは請求項２のいずれ
か１つの請求項に記載の半導体製品の歩留り予測方法に
おいて、前記歩留りを算出する工程は、前記仮想された
半導体チップ情報とともに、半導体製品の良品化への救
済処置情報とに基づいて歩留りを算出することを特徴と
する。
か１つの請求項に記載の半導体製品の歩留り予測方法に
おいて、前記歩留りを算出する工程は、前記仮想された
半導体チップ情報とともに、半導体製品の良品化への救
済処置情報とに基づいて歩留りを算出することを特徴と
する。
【０００９】また、半導体製品の歩留り予測装置におい
て、半導体チップ上に存在する不良を検査する検査手段
と、検出された不良に基づいて特定された不良原因のう
ち、所定の不良原因が除去されたことが仮想された半導
体チップ情報に基づいて歩留りを予測する歩留り算出手
段とからなることを特徴とする。
て、半導体チップ上に存在する不良を検査する検査手段
と、検出された不良に基づいて特定された不良原因のう
ち、所定の不良原因が除去されたことが仮想された半導
体チップ情報に基づいて歩留りを予測する歩留り算出手
段とからなることを特徴とする。
【００１０】また、請求項４に記載の半導体製品の歩留
り予測装置において、前記歩留り算出手段は、検出され
た不良を所定の不良モードに分類する不良モード分類手
段と、分類された不良モードから不良原因を特定する不
良原因判定手段と、前記特定された不良原因のうち所定
の不良原因を除去して仮想される半導体チップ情報を生
成する仮想半導体チップ情報生成手段と、前記仮想され
た半導体チップ情報に基づいて歩留りを予測する算出手
段と、前記予測された歩留りを表示する表示手段と、か
らなることを特徴とする。
り予測装置において、前記歩留り算出手段は、検出され
た不良を所定の不良モードに分類する不良モード分類手
段と、分類された不良モードから不良原因を特定する不
良原因判定手段と、前記特定された不良原因のうち所定
の不良原因を除去して仮想される半導体チップ情報を生
成する仮想半導体チップ情報生成手段と、前記仮想され
た半導体チップ情報に基づいて歩留りを予測する算出手
段と、前記予測された歩留りを表示する表示手段と、か
らなることを特徴とする。
【００１１】また、請求項５に記載の半導体製品の歩留
り予測装置において、前記算出手段は、前記仮想された
半導体チップ情報および半導体製品の良品化への救済処
置情報とに基づいて歩留りを算出することを特徴とす
る。 〔発明の詳細な説明〕
り予測装置において、前記算出手段は、前記仮想された
半導体チップ情報および半導体製品の良品化への救済処
置情報とに基づいて歩留りを算出することを特徴とす
る。 〔発明の詳細な説明〕
【００１２】
【発明の属する技術分野】本発明は、半導体製品の歩留
り予測方法およびその装置に係わり、特に、半導体製品
の製造歩留りを向上させるための歩留り予測方法および
その装置に関する。
り予測方法およびその装置に係わり、特に、半導体製品
の製造歩留りを向上させるための歩留り予測方法および
その装置に関する。
【００１３】
【発明の実施の形態】以下に、本発明の一実施形態を図
面を用いて説明する。
面を用いて説明する。
【００１４】図１は、本実施形態に係る半導体製品の製
造装置および歩留り予測装置の概要を示す図である。
造装置および歩留り予測装置の概要を示す図である。
【００１５】同図において、１０１は半導体製品の製造
装置、１０２は製造装置１０１によって製造された半導
体チップの電気特性を検査する電気特性検査装置、１０
３は電気特性検査装置から送られてきたデータに基づい
て、半導体製品の歩留りを予測する予測歩留り算出装
置、１０４は予測歩留り算出部、１０５は予測歩留り算
出部１０５で予測された歩留りをディスプレイ等に表示
またはプリンタ等に出力する予測歩留り表示・出力部で
ある。
装置、１０２は製造装置１０１によって製造された半導
体チップの電気特性を検査する電気特性検査装置、１０
３は電気特性検査装置から送られてきたデータに基づい
て、半導体製品の歩留りを予測する予測歩留り算出装
置、１０４は予測歩留り算出部、１０５は予測歩留り算
出部１０５で予測された歩留りをディスプレイ等に表示
またはプリンタ等に出力する予測歩留り表示・出力部で
ある。
【００１６】同図に示すように、半導体製品は複数の製
造装置１０１を経て、製造工程の最後において電気特性
検査装置１０２によって電気特性が検査される。電気特
性検査では、半導体ウェーハ上に出現する不良ビットが
検出され、不良ビットの分布が明らかにされる。この検
査から得られたデータはネットワーク等を介して、予測
歩留り算出装置１０３に送出され、蓄積ないしは表示さ
れる。蓄積されたデータは予測歩留り算出部１０４にお
いて、半導体ウェーハ上の複数の種々の不良ビットから
複数の不良原因を特定し、特定された不良原因の中から
所定の不良原因が取り除かれ対策されたと仮想された仮
想ウェーハについて予測歩留りが算出される。算出され
た予測歩留りは予測歩留り表示・出力部１０５に表示・
出力される。
造装置１０１を経て、製造工程の最後において電気特性
検査装置１０２によって電気特性が検査される。電気特
性検査では、半導体ウェーハ上に出現する不良ビットが
検出され、不良ビットの分布が明らかにされる。この検
査から得られたデータはネットワーク等を介して、予測
歩留り算出装置１０３に送出され、蓄積ないしは表示さ
れる。蓄積されたデータは予測歩留り算出部１０４にお
いて、半導体ウェーハ上の複数の種々の不良ビットから
複数の不良原因を特定し、特定された不良原因の中から
所定の不良原因が取り除かれ対策されたと仮想された仮
想ウェーハについて予測歩留りが算出される。算出され
た予測歩留りは予測歩留り表示・出力部１０５に表示・
出力される。
【００１７】図２は、図１に示す予測歩留り算出部１０
４の詳細な構成を示す図である。
４の詳細な構成を示す図である。
【００１８】同図において、予測歩留り算出部１０４
は、電気特性検査装置１０２から送られた不良ビット分
布を、不良パターン管理部２０２に登録されている不良
モードに従って分類して不良モードの出現数および出現
場所を算出すると共に、分類された不良モードの組み合
わせから不良原因を特定する不良パターン認識部２０１
と、各種の不良モードおよび不良モードの組み合わせか
ら特定される複数種類の不良原因が登録されている不良
パターン管理部２０２と、提示された不良原因の中から
所定の不良原因を選択して対策処理し、特定の不良原因
が取り除かれた時に仮想される仮想不良パターンを生成
する仮想不良パターン生成部２０４と、仮想された仮想
不良パターンに基づいて歩留りを予測する歩留り予測部
２０５とから構成され、さらに予測歩留り表示・出力部
１０５は表示部２０６および出力部２０７から構成され
ている。
は、電気特性検査装置１０２から送られた不良ビット分
布を、不良パターン管理部２０２に登録されている不良
モードに従って分類して不良モードの出現数および出現
場所を算出すると共に、分類された不良モードの組み合
わせから不良原因を特定する不良パターン認識部２０１
と、各種の不良モードおよび不良モードの組み合わせか
ら特定される複数種類の不良原因が登録されている不良
パターン管理部２０２と、提示された不良原因の中から
所定の不良原因を選択して対策処理し、特定の不良原因
が取り除かれた時に仮想される仮想不良パターンを生成
する仮想不良パターン生成部２０４と、仮想された仮想
不良パターンに基づいて歩留りを予測する歩留り予測部
２０５とから構成され、さらに予測歩留り表示・出力部
１０５は表示部２０６および出力部２０７から構成され
ている。
【００１９】図３は、図２に示す不良パターン管理部２
０２に登録され、不良パターン認識部２０１に入力され
た不良パターンを分類する不良モードの一覧表を示す図
である。
０２に登録され、不良パターン認識部２０１に入力され
た不良パターンを分類する不良モードの一覧表を示す図
である。
【００２０】同図に示すように、不良モード３０１は半
導体製品の構造から予想される不良ビットの出現パター
ンが種類分けされており、あらかじめ複数の不良モード
として定義され、それぞれに名称３０２を有する。例え
ば、十字型に不良ビット３０３が出現するものや、孤立
した不良ビット３０４が出現するもの等が分類されてい
る。
導体製品の構造から予想される不良ビットの出現パター
ンが種類分けされており、あらかじめ複数の不良モード
として定義され、それぞれに名称３０２を有する。例え
ば、十字型に不良ビット３０３が出現するものや、孤立
した不良ビット３０４が出現するもの等が分類されてい
る。
【００２１】図４は、同じく、不良パターン管理部２０
２に登録され、不良パターン認識部２０１において、分
類分けされた不良モードの組み合わせから不良原因を特
定するための不良原因の一覧表を示す図である。
２に登録され、不良パターン認識部２０１において、分
類分けされた不良モードの組み合わせから不良原因を特
定するための不良原因の一覧表を示す図である。
【００２２】同図に示すように、不良原因は、その不良
原因を特徴付ける不良モードの１種類ないし２種類以上
の組み合わせによって定義されており、不良原因名称４
０１が図３に示す不良モード名称３０２の組み合わせ４
０２によって表わされる。この不良原因には、製品毎に
その出現が予想される不良モードに応じて登録されてお
り、具体的な不良原因としては、製造装置１０１におけ
る電源部の不良、アンプ部の不良、電荷容量不良等があ
る。これらの不良原因はそれぞれ半導体製品の種類、製
品の種類によって不良ビットの出現パターンが異なる。
原因を特徴付ける不良モードの１種類ないし２種類以上
の組み合わせによって定義されており、不良原因名称４
０１が図３に示す不良モード名称３０２の組み合わせ４
０２によって表わされる。この不良原因には、製品毎に
その出現が予想される不良モードに応じて登録されてお
り、具体的な不良原因としては、製造装置１０１におけ
る電源部の不良、アンプ部の不良、電荷容量不良等があ
る。これらの不良原因はそれぞれ半導体製品の種類、製
品の種類によって不良ビットの出現パターンが異なる。
【００２３】図５は予測歩留り算出部１０４の各処理過
程における半導体ウェーハの１チップ上の不良ビット分
布の模式図である。
程における半導体ウェーハの１チップ上の不良ビット分
布の模式図である。
【００２４】図５（ａ）は電気特性検査装置１０２で検
出され不良パターン認識部２０１に入力されたフェイル
ビット発生分布５０１を示す図であり、図５（ｂ）は不
良パターン認識部２０１に登録されている不良モードに
よって分類され不良原因が特定されたフェイルビット分
布５０２を示す図であり、図５（ｃ）は不良対策処理が
施されたと仮想されたフェイルビット分布５０３を示す
図で、これは解析スタッフによって指定された不良原因
にあたる不良モードをすべてフェイルビット分布５０２
から取り除いたものである。
出され不良パターン認識部２０１に入力されたフェイル
ビット発生分布５０１を示す図であり、図５（ｂ）は不
良パターン認識部２０１に登録されている不良モードに
よって分類され不良原因が特定されたフェイルビット分
布５０２を示す図であり、図５（ｃ）は不良対策処理が
施されたと仮想されたフェイルビット分布５０３を示す
図で、これは解析スタッフによって指定された不良原因
にあたる不良モードをすべてフェイルビット分布５０２
から取り除いたものである。
【００２５】図６は予測歩留り算出部１０４の各処理過
程における各種の判定結果を示す図である。
程における各種の判定結果を示す図である。
【００２６】図６（ａ）は不良パターン認識部２０１に
おいて、電気特性検査装置１０２から入力された不良パ
ターンについて各不良モード毎に分類し集計した表であ
り、図６（ｂ）は不良パターン認識部２０１において、
分類された不良モードの組み合わせから判定された不良
原因の出現数を集計した表であり、図６（ｃ）は歩留り
予測部２０５において、各種の不良原因に対して各種の
対策が施された時に予測される予測歩留りを算出した表
である。
おいて、電気特性検査装置１０２から入力された不良パ
ターンについて各不良モード毎に分類し集計した表であ
り、図６（ｂ）は不良パターン認識部２０１において、
分類された不良モードの組み合わせから判定された不良
原因の出現数を集計した表であり、図６（ｃ）は歩留り
予測部２０５において、各種の不良原因に対して各種の
対策が施された時に予測される予測歩留りを算出した表
である。
【００２７】次に、予測歩留り算出部１０４における処
理について図２から図６を用いて説明する。
理について図２から図６を用いて説明する。
【００２８】はじめに、電気検査装置１０２から入力さ
れ不良パターン認識部２０１に入力された図５（ａ）に
示すような不良パターンは、不良パターン管理部２０２
に格納されている図３に示す不良モードに従って分類分
けされる。次いで、図４に示す不良原因表に従って、分
類分けされた不良モードの組み合わせから図５（ｂ）に
示すように複数の不良原因が特定される。
れ不良パターン認識部２０１に入力された図５（ａ）に
示すような不良パターンは、不良パターン管理部２０２
に格納されている図３に示す不良モードに従って分類分
けされる。次いで、図４に示す不良原因表に従って、分
類分けされた不良モードの組み合わせから図５（ｂ）に
示すように複数の不良原因が特定される。
【００２９】次に、仮想不良パターン生成部２０３にお
いて、不良解析スタッフによって、提示された複数種類
の不良原因のうち、いずれの不良原因を除去した場合
に、早期に歩留りの向上が期待されるか等を考慮して、
除去すべき不良原因を選定し、選定された不良原因が解
決し対策されたものと仮想された図５（ｃ）に示すよう
な仮想不良パターンを生成する。
いて、不良解析スタッフによって、提示された複数種類
の不良原因のうち、いずれの不良原因を除去した場合
に、早期に歩留りの向上が期待されるか等を考慮して、
除去すべき不良原因を選定し、選定された不良原因が解
決し対策されたものと仮想された図５（ｃ）に示すよう
な仮想不良パターンを生成する。
【００３０】ここで、不良対策は、図６（ｂ）で示され
るＡ不良、Ｂ不良単独での対策、あるいはＡ不良とＢ不
良同時に対策等、複数の不良原因の組み合わせでも構わ
ない。また、選択すべき不良原因の選択方法をあらかじ
め数種登録しておくことにより、ユーザが不良原因をウ
ェーハ毎に選択する必要がなく、表の作成が可能とな
る。
るＡ不良、Ｂ不良単独での対策、あるいはＡ不良とＢ不
良同時に対策等、複数の不良原因の組み合わせでも構わ
ない。また、選択すべき不良原因の選択方法をあらかじ
め数種登録しておくことにより、ユーザが不良原因をウ
ェーハ毎に選択する必要がなく、表の作成が可能とな
る。
【００３１】次いで、歩留り予測部２０４では、生成さ
れた仮想不良パターンについて歩留りを予測する。歩留
り予測の結果、ウェーハ上の各チップ上にまったく不良
ビットがなければ、良品、１箇所でも不良ビットが残っ
てしまった場合は不良品と判定し、ウェーハ全体での歩
留りを計算する。予測された歩留りは表示部２０５に表
示し、または出力部２０６にプリントアウトして予測歩
留りを比較する。比較することによりより歩留り向上に
寄与する対策を選択することができる。
れた仮想不良パターンについて歩留りを予測する。歩留
り予測の結果、ウェーハ上の各チップ上にまったく不良
ビットがなければ、良品、１箇所でも不良ビットが残っ
てしまった場合は不良品と判定し、ウェーハ全体での歩
留りを計算する。予測された歩留りは表示部２０５に表
示し、または出力部２０６にプリントアウトして予測歩
留りを比較する。比較することによりより歩留り向上に
寄与する対策を選択することができる。
【００３２】上記のごとく、本実施形態によれば、不良
原因を取り除く対策処理の種類を任意に変更することに
より、各不良対策毎の歩留り向上度を算出することがで
きる。また、算出された予測歩留りを参照することによ
り、不良原因対策の優先順位付けが容易となり、歩留り
向上効果の高いものから対策を実行し、半導体製品の歩
留りを早期に向上させることができる。
原因を取り除く対策処理の種類を任意に変更することに
より、各不良対策毎の歩留り向上度を算出することがで
きる。また、算出された予測歩留りを参照することによ
り、不良原因対策の優先順位付けが容易となり、歩留り
向上効果の高いものから対策を実行し、半導体製品の歩
留りを早期に向上させることができる。
【００３３】また、不良ビットの不良モードの設定は、
製品ごと、品種ごとに行うことにより、新製品など新し
い構造の半導体デバイスにも対応が可能である。
製品ごと、品種ごとに行うことにより、新製品など新し
い構造の半導体デバイスにも対応が可能である。
【００３４】また、半導体製品においては、製造工程が
終了し回路パターンが完成した状態で、各素子が不良と
判断されても冗長回路へ切り替えることにより良品化す
ることが可能な場合がある。従って、歩留り予測部にお
いてこのような救済処置を対策に含めることにより、半
導体製品の歩留り予測をより正確にすることが可能にな
る。
終了し回路パターンが完成した状態で、各素子が不良と
判断されても冗長回路へ切り替えることにより良品化す
ることが可能な場合がある。従って、歩留り予測部にお
いてこのような救済処置を対策に含めることにより、半
導体製品の歩留り予測をより正確にすることが可能にな
る。
【００３５】
【発明の効果】上記のごとく、本発明によれば、不良原
因を取り除く対策処理の種類を変更することにより、各
不良対策毎の歩留り向上度を定量的に算出することがで
きる。また、算出された予測歩留りを参照することによ
り、不良原因対策の優先順位付けが容易となり、歩留り
向上効果の高いものから対策を実行し、半導体製品の歩
留りの早期向上を図ることができる。
因を取り除く対策処理の種類を変更することにより、各
不良対策毎の歩留り向上度を定量的に算出することがで
きる。また、算出された予測歩留りを参照することによ
り、不良原因対策の優先順位付けが容易となり、歩留り
向上効果の高いものから対策を実行し、半導体製品の歩
留りの早期向上を図ることができる。
【図１】本発明の一実施形態に係る半導体製品の製造装
置および歩留まり予測装置の概要を示す図である。
置および歩留まり予測装置の概要を示す図である。
【図２】図１に示す予測歩留り算出部１０４の詳細な構
成を示す図である。
成を示す図である。
【図３】図２に示す不良パターン管理部２０２に登録さ
れる、不良パターン認識部２０１に入力された不良パタ
ーンを分類する不良モードの一覧表を示す図である。
れる、不良パターン認識部２０１に入力された不良パタ
ーンを分類する不良モードの一覧表を示す図である。
【図４】図２に示す不良パターン管理部２０２に登録さ
れる、不良パターン認識部２０１において分類分けされ
た不良モードの組み合わせから不良原因を特定するため
の不良原因の一覧表を示す図である。
れる、不良パターン認識部２０１において分類分けされ
た不良モードの組み合わせから不良原因を特定するため
の不良原因の一覧表を示す図である。
【図５】図１に示す予測歩留り算出部１０４における各
処理過程における半導体ウェーハ上の１チップの不良ビ
ット分布の模式図である。
処理過程における半導体ウェーハ上の１チップの不良ビ
ット分布の模式図である。
【図６】図１に示す予測歩留り算出部１０４における各
処理過程における各種の判定結果を示す図である。
処理過程における各種の判定結果を示す図である。
１０１ 製造装置 １０２ 電気特性検査装置 １０３ 予測歩留り算出装置 １０４ 予測歩留り算出部 １０５ 予測歩留り表示・出力部 ２０１ 不良パターン認識部 ２０２ 不良パターン管理部 ２０３ 仮想不良パターン生成部 ２０４ 歩留り予測部 ２０５ 予測歩留り表示部 ２０６ 予測歩留り出力部
Claims (6)
- 【請求項１】 半導体チップ上に存在する不良を検査す
る工程と、検出された不良に基づいて不良原因を特定す
る工程と、前記不良原因のうち所定の不良原因が除去さ
れたことが仮想された半導体チップ情報に基づいて歩留
りを算出する工程とからなることを特徴とする半導体製
品の歩留り予測方法。 - 【請求項２】 半導体チップ上に存在する不良を検査す
る工程と、検出された不良を所定の不良モードに分類
し、分類された不良モードから不良原因を特定する工程
と、前記不良原因のうち所定の不良原因が除去されたこ
とが仮想された半導体チップ情報を生成する工程と、前
記仮想された半導体チップ情報に基づいて歩留りを算出
する工程と、前記算出された予測歩留りを表示する工程
と、前記表示された予測歩留りを参照して前記除去すべ
き不良原因を選択する工程とからなることを特徴とする
半導体製品の歩留り予測方法。 - 【請求項３】 請求項１ないしは請求項２のいずれか１
つの請求項において、前記歩留りを算出する工程は、前
記仮想された半導体チップ情報とともに、半導体製品の
良品化への救済処置情報とに基づいて歩留りを算出する
ことを特徴とする半導体製品の歩留り算出方法。 - 【請求項４】 半導体チップ上に存在する不良を検査す
る検査手段と、検出された不良に基づいて特定された不
良原因のうち、所定の不良原因が除去されたことが仮想
された半導体チップ情報に基づいて歩留りを予測する歩
留り算出手段とからなることを特徴とする半導体製品の
歩留り予測装置。 - 【請求項５】 請求項４において、前記歩留り算出手段
は、検出された不良を所定の不良モードに分類する不良
モード分類手段と、分類された不良モードから不良原因
を特定する不良原因判定手段と、前記特定された不良原
因のうち所定の不良原因を除去して仮想される半導体チ
ップ情報を生成する仮想半導体チップ情報生成手段と、
前記仮想された半導体チップ情報に基づいて歩留りを予
測する算出手段と、前記予測された歩留りを表示する表
示手段と、からなることを特徴とする半導体製品の歩留
り予測装置。 - 【請求項６】 請求項５において、前記算出手段は、前
記仮想された半導体チップ情報および半導体製品の良品
化への救済処置情報とに基づいて歩留りを算出すること
を特徴とする半導体製品の歩留り予測装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12047499A JP4237866B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体製品の歩留り予測方法およびその装置 |
| PCT/JP2000/002657 WO2000065638A1 (fr) | 1999-04-27 | 2000-04-24 | Procede pour prevoir le rendement d'un corps a semiconducteur, et appareil prevu a cet effet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12047499A JP4237866B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体製品の歩留り予測方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000311842A true JP2000311842A (ja) | 2000-11-07 |
| JP4237866B2 JP4237866B2 (ja) | 2009-03-11 |
Family
ID=14787081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12047499A Expired - Fee Related JP4237866B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体製品の歩留り予測方法およびその装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4237866B2 (ja) |
| WO (1) | WO2000065638A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524859A (ja) * | 2003-01-31 | 2007-08-30 | イールドブースト テック インコーポレイテッド | 液晶ディスプレイ製造プロセスにおいて製品歩留まりを監視し、予測し、最適化するシステム及びその方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7136776B2 (en) | 2004-10-29 | 2006-11-14 | Hitachi Global Storage Technologies Netherlands B.V. | Method for evaluating processes for manufacturing components |
| TWI312029B (en) * | 2005-06-23 | 2009-07-11 | Honda Motor Co Ltd | Fuel feed system of engine |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3741647A (en) * | 1970-12-18 | 1973-06-26 | Microcopy Inc | Microfilm copier |
| JP3208807B2 (ja) * | 1991-11-15 | 2001-09-17 | 株式会社日立製作所 | 電子デバイス検査システムおよび電子デバイスの製造方法 |
| JPH06232018A (ja) * | 1993-02-03 | 1994-08-19 | Hitachi Ltd | 製造ライン監視システム並びに製造ライン |
| JPH098085A (ja) * | 1995-06-16 | 1997-01-10 | Casio Comput Co Ltd | 基板の歩留まり予測演算方法 |
| JPH0974056A (ja) * | 1995-09-06 | 1997-03-18 | Matsushita Electric Ind Co Ltd | 半導体装置の歩留り予測方法およびその装置 |
| JP3751680B2 (ja) * | 1996-06-10 | 2006-03-01 | 株式会社ルネサステクノロジ | 半導体素子の製造方法 |
| JP3364109B2 (ja) * | 1997-04-18 | 2003-01-08 | 松下電器産業株式会社 | 集積回路装置の歩留まり推定方法 |
-
1999
- 1999-04-27 JP JP12047499A patent/JP4237866B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-24 WO PCT/JP2000/002657 patent/WO2000065638A1/ja active Application Filing
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524859A (ja) * | 2003-01-31 | 2007-08-30 | イールドブースト テック インコーポレイテッド | 液晶ディスプレイ製造プロセスにおいて製品歩留まりを監視し、予測し、最適化するシステム及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000065638A1 (fr) | 2000-11-02 |
| JP4237866B2 (ja) | 2009-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101600209B1 (ko) | 영역 결정 장치, 검사 장치, 영역 결정 방법 및 영역 결정 방법을 사용한 검사 방법 | |
| US8161428B2 (en) | Method of predicting reliability of semiconductor device, reliability prediction system using the same and storage medium storing program causing computer to execute the same | |
| US7386418B2 (en) | Yield analysis method | |
| JP4357134B2 (ja) | 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム | |
| JP2009010405A (ja) | 局所的外れ値の検出のための方法および装置 | |
| JP5907649B2 (ja) | データ解析のための方法および装置 | |
| JP2002141256A (ja) | 不良クラスタリング検索方法、不良クラスタリング検索装置、不良クラスタリング検索プログラムを格納した記録媒体、救済回路最適化方法、工程管理方法、クリーンルーム管理方法、半導体装置の製造方法、問題工程及び問題装置の抽出方法、問題工程及び問題装置の抽出プログラムを格納した記録媒体、問題工程及び問題装置の抽出装置、及び検索母体のスクラップ判断方法 | |
| KR100429883B1 (ko) | 순수 결함에 의한 불량 발생 확률 측정방법, 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율 측정 방법, 순수 결함에 의한 불량 발생 확률 및 결함 제한 수율을 측정하기 위한 시스템 | |
| US20190259140A1 (en) | Semiconductor wafer measurement method and system | |
| JP2007235108A (ja) | 半導体検査装置、半導体検査方法 | |
| KR20180097282A (ko) | 반도체 gp 예측 방법 및 시스템 | |
| JP4080087B2 (ja) | 分析方法，分析システム及び分析装置 | |
| JP4237866B2 (ja) | 半導体製品の歩留り予測方法およびその装置 | |
| JP2003023056A (ja) | 半導体デバイスの欠陥分類方法および半導体デバイスの歩留まり予測方法および半導体デバイスの製造方法および半導体デバイスの欠陥分類システムおよび半導体デバイス分類装置およびそれらに用いるプログラムおよび記録媒体 | |
| JP2002134377A (ja) | 半導体製品の歩留り予測方法およびその装置 | |
| JPH09330970A (ja) | 半導体素子の製造方法 | |
| JP2000306395A (ja) | 半導体不良解析システムおよびその方法並びに半導体の製造方法 | |
| JP2003332189A (ja) | 半導体試験システム | |
| JP2000298595A (ja) | データ処理方法および装置、情報記憶媒体 | |
| JP2007165930A (ja) | 電子デバイスの品質管理方法および電子デバイスの品質管理システム | |
| JP2003045922A (ja) | デバイス不良解析装置 | |
| JP2004287609A (ja) | 製品検査内容設定方法、製品検査内容変更方法、製品検査内容設定システム及び製品検査内容変更システム | |
| JP4276503B2 (ja) | 半導体不良原因絞込み方法 | |
| JP2956597B2 (ja) | 半導体検査装置 | |
| JPH10326816A (ja) | 歩留阻害要因推定方法および歩留阻害要因推定システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081209 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081219 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |