JP2956597B2 - 半導体検査装置 - Google Patents
半導体検査装置Info
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- semiconductor device
- semiconductor
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
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- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体検査装置に
関し、特に、冗長回路を用いた半導体デバイスの検査を
行う半導体検査装置に関する。
関し、特に、冗長回路を用いた半導体デバイスの検査を
行う半導体検査装置に関する。
【０００２】
【従来の技術】従来より、半導体検査装置においては、
半導体デバイス上にレーザを照射し、その散乱光あるい
はパターンの比較等によって検査を行い、その結果、欠
陥が存在する場合は、その欠陥数に基づいてデバイスの
出来栄えを判断していた。
半導体デバイス上にレーザを照射し、その散乱光あるい
はパターンの比較等によって検査を行い、その結果、欠
陥が存在する場合は、その欠陥数に基づいてデバイスの
出来栄えを判断していた。
【０００３】しかし、冗長回路を有する半導体デバイス
を検査する場合は、欠陥が存在しても、冗長回路で救済
できる欠陥と出来ない欠陥とを区別して検査結果を考慮
する必要がある。
を検査する場合は、欠陥が存在しても、冗長回路で救済
できる欠陥と出来ない欠陥とを区別して検査結果を考慮
する必要がある。
【０００４】冗長回路を有する半導体デバイスの検査方
法として、特開平７−１４２５４７号公報に開示されて
いるものがある。
法として、特開平７−１４２５４７号公報に開示されて
いるものがある。
【０００５】図４は、特開平７−１４２５４７号公報に
開示されている半導体検査装置における検査方法を示す
図である。
開示されている半導体検査装置における検査方法を示す
図である。
【０００６】図４に示すように本従来例においては、同
一デバイス上のチップの外観検査から発見された各製造
工程における不良チップ座標が収集され（ステップＳ２
１）、不良チップに冗長回路を置き換えて得られる各製
造工程毎の冗長回路の種別使用数が求められ（ステップ
Ｓ２２）、同一デバイス上の全製造工程の外観検査の結
果、同一デバイス毎に冗長回路の種別使用数が加算され
（ステップＳ２３）、加算された値が設定限度を越えて
いるかが判断されることにより良否判定が行われる（ス
テップＳ２４）。
一デバイス上のチップの外観検査から発見された各製造
工程における不良チップ座標が収集され（ステップＳ２
１）、不良チップに冗長回路を置き換えて得られる各製
造工程毎の冗長回路の種別使用数が求められ（ステップ
Ｓ２２）、同一デバイス上の全製造工程の外観検査の結
果、同一デバイス毎に冗長回路の種別使用数が加算され
（ステップＳ２３）、加算された値が設定限度を越えて
いるかが判断されることにより良否判定が行われる（ス
テップＳ２４）。
【０００７】
【発明が解決しようとする課題】近年の冗長回路を有す
る半導体デバイスは、全体の使用数のみではなく、チッ
プの各領域ごとに、使用本数が定められていることが多
いため、デバイス情報を考慮して救済可能か判断する必
要がある。
る半導体デバイスは、全体の使用数のみではなく、チッ
プの各領域ごとに、使用本数が定められていることが多
いため、デバイス情報を考慮して救済可能か判断する必
要がある。
【０００８】しかしながら、上述したような従来のもの
においては、同一デバイス毎に冗長回路の使用数が求め
られ、その使用数に基づいてデバイスの欠陥が救済可能
かどうか判断されているため、正確な歩留り予想を行う
ことができないという問題点がある。
においては、同一デバイス毎に冗長回路の使用数が求め
られ、その使用数に基づいてデバイスの欠陥が救済可能
かどうか判断されているため、正確な歩留り予想を行う
ことができないという問題点がある。
【０００９】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、冗長回路を
有する半導体デバイスに対して正確な歩留り予想を行う
ことができる半導体検査装置を提供することを目的とす
る。
する問題点に鑑みてなされたものであって、冗長回路を
有する半導体デバイスに対して正確な歩留り予想を行う
ことができる半導体検査装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、冗長回路を有する半導体デバイスの良否判
定を、該半導体デバイスを構成する複数のブロック毎に
行う半導体検査装置であって、前記半導体デバイスの欠
陥を検出し、欠陥データとして出力する欠陥検査手段
と、前記欠陥データの数と前記半導体デバイスの冗長回
路の数とを前記複数のブロック毎に比較し、前記半導体
デバイスの良否判定を行う判定手段とを有することを特
徴とする。
に本発明は、冗長回路を有する半導体デバイスの良否判
定を、該半導体デバイスを構成する複数のブロック毎に
行う半導体検査装置であって、前記半導体デバイスの欠
陥を検出し、欠陥データとして出力する欠陥検査手段
と、前記欠陥データの数と前記半導体デバイスの冗長回
路の数とを前記複数のブロック毎に比較し、前記半導体
デバイスの良否判定を行う判定手段とを有することを特
徴とする。
【００１１】また、前記欠陥データ及び前記半導体デバ
イスの固有情報が入力され、該固有情報に基づいて、前
記欠陥データをアドレスデータに変換して出力するアド
レス変換手段を有し、前記判定手段は、前記アドレスデ
ータの数と前記半導体デバイスの冗長回路の数とを比較
し、前記半導体デバイスの良否判定を行うことを特徴と
する。
イスの固有情報が入力され、該固有情報に基づいて、前
記欠陥データをアドレスデータに変換して出力するアド
レス変換手段を有し、前記判定手段は、前記アドレスデ
ータの数と前記半導体デバイスの冗長回路の数とを比較
し、前記半導体デバイスの良否判定を行うことを特徴と
する。
【００１２】また、前記固有情報は、前記半導体デバイ
スのセルサイズ及び分割サイズに関する情報であり、該
固有情報に基づいて前記半導体デバイスが複数のブロッ
クに分割されていることを特徴とする。
スのセルサイズ及び分割サイズに関する情報であり、該
固有情報に基づいて前記半導体デバイスが複数のブロッ
クに分割されていることを特徴とする。
【００１３】（作用） 上記のように構成された本発明においては、欠陥検査手
段において検出された半導体デバイスの欠陥データが、
アドレス変換手段において、半導体デバイスのセルサイ
ズ及び分割サイズ等の固有情報に基づいてアドレスデー
タに変換され、判定手段において、アドレスデータと半
導体デバイスの冗長回路領域とが比較されることによ
り、半導体デバイスの良否判定が行われるので、半導体
デバイスにおいて欠陥が存在する場合、その欠陥が冗長
回路によって置き換え可能であるかどうかの判断が、よ
り正確に行われる。
段において検出された半導体デバイスの欠陥データが、
アドレス変換手段において、半導体デバイスのセルサイ
ズ及び分割サイズ等の固有情報に基づいてアドレスデー
タに変換され、判定手段において、アドレスデータと半
導体デバイスの冗長回路領域とが比較されることによ
り、半導体デバイスの良否判定が行われるので、半導体
デバイスにおいて欠陥が存在する場合、その欠陥が冗長
回路によって置き換え可能であるかどうかの判断が、よ
り正確に行われる。
【００１４】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１５】図１は、本発明の半導体検査装置の実施の
一形態を示す構成ブロック図である。
一形態を示す構成ブロック図である。
【００１６】本形態は図１に示すように、被検査対象で
ある半導体デバイスの欠陥を検出し、欠陥データとして
出力する欠陥検査部１と、欠陥検査部１から出力された
欠陥データと、半導体デバイスのセルサイズ及び分割サ
イズ等の固有情報とが入力され、入力された固有情報に
基づいて、半導体デバイスの欠陥の物理的データをアド
レスデータに変換し、そのアドレスデータを出力するア
ドレス変換部２と、アドレス変換部２から出力されたア
ドレスデータと、半導体デバイスの製品回路情報である
領域毎の冗長回路本数に関する情報が入力され、入力さ
れた情報に基づいて、半導体デバイスにおける欠陥が置
き換え可能であるかどうかを判断する判定部３とから構
成されている。
ある半導体デバイスの欠陥を検出し、欠陥データとして
出力する欠陥検査部１と、欠陥検査部１から出力された
欠陥データと、半導体デバイスのセルサイズ及び分割サ
イズ等の固有情報とが入力され、入力された固有情報に
基づいて、半導体デバイスの欠陥の物理的データをアド
レスデータに変換し、そのアドレスデータを出力するア
ドレス変換部２と、アドレス変換部２から出力されたア
ドレスデータと、半導体デバイスの製品回路情報である
領域毎の冗長回路本数に関する情報が入力され、入力さ
れた情報に基づいて、半導体デバイスにおける欠陥が置
き換え可能であるかどうかを判断する判定部３とから構
成されている。
【００１７】なお、欠陥検査部１において検出される欠
陥データは、半導体デバイス上のある原点からの相対的
な距離及びサイズの情報を持っており、また、冗長回路
を持つ半導体デバイスは、メモリセルという最小単位の
記憶素子が複数個配置されているメモリであり、また、
冗長回路は通常、ブロック毎、行・列の置き換え可能本
数を持っている。
陥データは、半導体デバイス上のある原点からの相対的
な距離及びサイズの情報を持っており、また、冗長回路
を持つ半導体デバイスは、メモリセルという最小単位の
記憶素子が複数個配置されているメモリであり、また、
冗長回路は通常、ブロック毎、行・列の置き換え可能本
数を持っている。
【００１８】さらに、デバイス毎に、メモリセルのサイ
ズ及びメモリセルが配置されているブロックは異なって
いる。
ズ及びメモリセルが配置されているブロックは異なって
いる。
【００１９】上記デバイス毎の情報と欠陥情報とから、
欠陥の物理的データがメモリセルの番地のデータに変換
される。
欠陥の物理的データがメモリセルの番地のデータに変換
される。
【００２０】以下に、上記のように構成された半導体検
査装置の動作について説明する。
査装置の動作について説明する。
【００２１】図２は、図１に示した半導体検査装置の動
作を説明するための図である。
作を説明するための図である。
【００２２】まず、欠陥検査部１において、半導体デバ
イスの欠陥が検出され、欠陥データとしてアドレス変換
部２に入力される（ステップＳ１１）。
イスの欠陥が検出され、欠陥データとしてアドレス変換
部２に入力される（ステップＳ１１）。
【００２３】欠陥データがアドレス変換部２に入力され
るとともに、半導体デバイスのセルサイズ及び分割サイ
ズ等の固有情報がアドレス変換部２に入力され、アドレ
ス変換部２において、入力された固有情報に基づいて、
半導体デバイスの欠陥の物理的データがアドレスデータ
に変換され、判定部３に入力される（ステップＳ１
２）。
るとともに、半導体デバイスのセルサイズ及び分割サイ
ズ等の固有情報がアドレス変換部２に入力され、アドレ
ス変換部２において、入力された固有情報に基づいて、
半導体デバイスの欠陥の物理的データがアドレスデータ
に変換され、判定部３に入力される（ステップＳ１
２）。
【００２４】その後、アドレスデータが判定部３に入力
されるとともに、半導体デバイスの製品回路情報である
領域毎の冗長回路本数に関する情報が判定部３に入力さ
れ、判定部３において、入力された情報に基づいて、半
導体デバイスにおける欠陥が置き換え可能であるかどう
かが判断される（ステップＳ１３）。
されるとともに、半導体デバイスの製品回路情報である
領域毎の冗長回路本数に関する情報が判定部３に入力さ
れ、判定部３において、入力された情報に基づいて、半
導体デバイスにおける欠陥が置き換え可能であるかどう
かが判断される（ステップＳ１３）。
【００２５】
【実施例】以下に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００２６】図３は、図１に示した半導体検査装置を用
いた検査結果の一実施例を示す図であり、（ａ）は欠陥
検査部にて検出された欠陥データを示す図、（ｂ）は
（ａ）に示すチップのデバイス情報を示す図、（ｃ）は
（ａ）に示した欠陥データをデバイス上のアドレスデー
タに変換した図である。
いた検査結果の一実施例を示す図であり、（ａ）は欠陥
検査部にて検出された欠陥データを示す図、（ｂ）は
（ａ）に示すチップのデバイス情報を示す図、（ｃ）は
（ａ）に示した欠陥データをデバイス上のアドレスデー
タに変換した図である。
【００２７】図３（ａ）に示すように、欠陥検査部１に
おいて半導体デバイスであるチップ１１上に複数の欠陥
１２が検出されたとする。なお、欠陥１２は、チップ上
の任意の原点からの距離と、大きさに関する情報を持っ
ている。
おいて半導体デバイスであるチップ１１上に複数の欠陥
１２が検出されたとする。なお、欠陥１２は、チップ上
の任意の原点からの距離と、大きさに関する情報を持っ
ている。
【００２８】一方、チップ１１は図３（ｂ）に示すよう
に、３つのセルブロック１３〜１５を持っており、各ブ
ロックはそれぞれ升目のセルアレイを持っている。
に、３つのセルブロック１３〜１５を持っており、各ブ
ロックはそれぞれ升目のセルアレイを持っている。
【００２９】そこで、図３（ａ）に示す欠陥データを図
３（ｂ）に示す情報と重ね合わせると、図３（ｃ）に示
すようにセルアレイの並びの情報に変換される。
３（ｂ）に示す情報と重ね合わせると、図３（ｃ）に示
すようにセルアレイの並びの情報に変換される。
【００３０】図３（ｃ）において、欠陥１２ａは行３列
２の欠陥、欠陥１２ｂは行１列１の欠陥、欠陥１２ｃは
行１列２の欠陥、欠陥１２ｄは行３列３の欠陥、欠陥１
２ｅは行６列２の欠陥となっている。
２の欠陥、欠陥１２ｂは行１列１の欠陥、欠陥１２ｃは
行１列２の欠陥、欠陥１２ｄは行３列３の欠陥、欠陥１
２ｅは行６列２の欠陥となっている。
【００３１】ここで、本デバイスがブロック毎に２行２
列の置き換え回路を持つ場合、欠陥１２ｂ及び欠陥１２
ｃのみが置き換え可能であるため、セルブロック１３及
びセルブロック１５が不良品と判断され、セルブロック
１４が良品と判断される。
列の置き換え回路を持つ場合、欠陥１２ｂ及び欠陥１２
ｃのみが置き換え可能であるため、セルブロック１３及
びセルブロック１５が不良品と判断され、セルブロック
１４が良品と判断される。
【００３２】
【発明の効果】以上説明したように本発明においては、
欠陥検査手段において検出された半導体デバイスの欠陥
データを、半導体デバイスのセルサイズ及び分割サイズ
等の固有情報に基づいてアドレスデータに変換するアド
レス変換手段を設け、判定手段において、アドレスデー
タと半導体デバイスの冗長回路領域とを比較することに
より、半導体デバイスの良否判定を行う構成としたた
め、半導体デバイスにおいて欠陥が存在する場合に、そ
の欠陥が冗長回路によって置き換え可能であるかどうか
の判断を、より正確に行うことができる。
欠陥検査手段において検出された半導体デバイスの欠陥
データを、半導体デバイスのセルサイズ及び分割サイズ
等の固有情報に基づいてアドレスデータに変換するアド
レス変換手段を設け、判定手段において、アドレスデー
タと半導体デバイスの冗長回路領域とを比較することに
より、半導体デバイスの良否判定を行う構成としたた
め、半導体デバイスにおいて欠陥が存在する場合に、そ
の欠陥が冗長回路によって置き換え可能であるかどうか
の判断を、より正確に行うことができる。
【００３３】それにより、冗長回路を有する半導体デバ
イスに対して正確な歩留り予想を行うことができる。
イスに対して正確な歩留り予想を行うことができる。
【図１】本発明の半導体検査装置の実施の一形態を示す
構成ブロック図である。
構成ブロック図である。
【図２】図１に示した半導体検査装置の動作を説明する
ための図である。
ための図である。
【図３】図１に示した半導体検査装置を用いた検査結果
の一実施例を示す図であり、（ａ）は欠陥検査部にて検
出された欠陥データを示す図、（ｂ）は（ａ）に示すチ
ップのデバイス情報を示す図、（ｃ）は（ａ）に示した
欠陥データをデバイス上のアドレスデータに変換した図
である。
の一実施例を示す図であり、（ａ）は欠陥検査部にて検
出された欠陥データを示す図、（ｂ）は（ａ）に示すチ
ップのデバイス情報を示す図、（ｃ）は（ａ）に示した
欠陥データをデバイス上のアドレスデータに変換した図
である。
【図４】特開平７−１４２５４７号公報に開示されてい
る半導体検査装置における検査方法を示す図である。
る半導体検査装置における検査方法を示す図である。
１ 欠陥検査部 ２ アドレス変換部 ３ 判定部 １１ チップ １２，１２ａ，１２ｂ、１２ｃ、１２ｄ、１２ｅ 欠
陥 １３〜１５ セルブロック
陥 １３〜１５ セルブロック
Claims (3)
- 【請求項１】 冗長回路を有する半導体デバイスの良否
判定を、該半導体デバイスを構成する複数のブロック毎
に行う半導体検査装置であって、 前記半導体デバイスの欠陥を検出し、欠陥データとして
出力する欠陥検査手段と、 前記欠陥データの数と前記半導体デバイスの冗長回路の
数とを前記複数のブロック毎に比較し、前記半導体デバ
イスの良否判定を行う判定手段とを有することを特徴と
する半導体検査装置。 - 【請求項２】 請求項１に記載の半導体検査装置におい
て、 前記欠陥データ及び前記半導体デバイスの固有情報が入
力され、該固有情報に基づいて、前記欠陥データをアド
レスデータに変換して出力するアドレス変換手段を有
し、 前記判定手段は、前記アドレスデータの数と前記半導体
デバイスの冗長回路の数とを比較し、前記半導体デバイ
スの良否判定を行うことを特徴とする半導体検査装置。 - 【請求項３】 請求項２に記載の半導体検査装置におい
て、 前記固有情報は、前記半導体デバイスのセルサイズ及び
分割サイズに関する情報であり、該固有情報に基づいて
前記半導体デバイスが複数のブロックに分割されている
ことを特徴とする半導体検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201988A JP2956597B2 (ja) | 1996-07-31 | 1996-07-31 | 半導体検査装置 |
| US08/900,339 US5994914A (en) | 1996-07-31 | 1997-07-25 | Semiconductor testing device with redundant circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201988A JP2956597B2 (ja) | 1996-07-31 | 1996-07-31 | 半導体検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050782A JPH1050782A (ja) | 1998-02-20 |
| JP2956597B2 true JP2956597B2 (ja) | 1999-10-04 |
Family
ID=16450087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8201988A Expired - Fee Related JP2956597B2 (ja) | 1996-07-31 | 1996-07-31 | 半導体検査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5994914A (ja) |
| JP (1) | JP2956597B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001016623A (ja) * | 1999-06-30 | 2001-01-19 | Agilent Technologies Japan Ltd | 撮像素子の試験方法 |
| US20020018217A1 (en) * | 2000-08-11 | 2002-02-14 | Michael Weber-Grabau | Optical critical dimension metrology system integrated into semiconductor wafer process tool |
| US7085676B2 (en) * | 2003-06-27 | 2006-08-01 | Tokyo Electron Limited | Feed forward critical dimension control |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6128809A (ja) * | 1984-07-20 | 1986-02-08 | Hitachi Ltd | 外観検査装置 |
| JPS61267336A (ja) * | 1985-05-21 | 1986-11-26 | Matsushita Electric Ind Co Ltd | 半導体装置の検査方法および検査装置 |
| JPS622552A (ja) * | 1985-06-27 | 1987-01-08 | Matsushita Electric Ind Co Ltd | 半導体検査装置および半導体検査方法 |
| US4965515A (en) * | 1986-10-15 | 1990-10-23 | Tokyo Electron Limited | Apparatus and method of testing a semiconductor wafer |
| JPH0715922B2 (ja) * | 1987-03-25 | 1995-02-22 | 山口日本電気株式会社 | 半導体装置の検査装置 |
| JPH01260697A (ja) * | 1988-04-11 | 1989-10-17 | Sharp Corp | 半導体記憶装置 |
| JP2970855B2 (ja) * | 1989-09-21 | 1999-11-02 | 株式会社日立製作所 | 半導体記憶装置の検査方法 |
| JP2866750B2 (ja) * | 1991-01-28 | 1999-03-08 | 三菱電機株式会社 | 半導体試験装置および半導体装置の試験方法 |
| JP3210112B2 (ja) * | 1992-12-11 | 2001-09-17 | 株式会社日立製作所 | 半導体装置の検査方法および装置 |
| JP3168766B2 (ja) * | 1993-04-15 | 2001-05-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPH07142547A (ja) * | 1993-11-22 | 1995-06-02 | Nec Corp | チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム |
-
1996
- 1996-07-31 JP JP8201988A patent/JP2956597B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-25 US US08/900,339 patent/US5994914A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1050782A (ja) | 1998-02-20 |
| US5994914A (en) | 1999-11-30 |
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