JP3210112B2 - 半導体装置の検査方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の検査技術
に関し、特に、半導体記憶装置の不良メモリセルの外観
検査技術および検査結果に基づく不良解析技術に利用し
て有効な技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭやＳＲＡＭ等の半導体記憶装置
の製造工程においては、製造工程中または製造工程後に
不良メモリセルについての外観不良検査およびその解析
が実施されており、製造プロセスにおける歩留りが高め
られている。

【０００３】通常、半導体記憶装置の不良メモリセルに
ついての外観不良検査は、メモリテスタやプローブ検査
装置が用いられて半導体記憶装置に対して実施される電
気的特性試験に基づき、不良メモリセル（フェイルビッ
ト）が検出されることから始まる。この不良メモリセル
の検出作業に際しては、まず、半導体ウエハ上に複数配
列された半導体記憶装置（後のダイシング工程で個々の
ペレットに分割される。）のうち、不良メモリセルが存
在する半導体記憶装置が特定される。この後、特定され
た半導体記憶装置のメモリマットに配列されたメモリセ
ルのうち、不良メモリセルが特定される。そして、この
特定された不良メモリセルについて金属顕微鏡等の不良
セル観察装置が使用されることにより汚れ、色むら、パ
ターンの欠け、ショート、変色、異物の存在等の欠陥状
態が観察され、不良原因が解析されることになる。

【０００４】これら一連の外観不良検査は、検査マニア
ルに基づき、作業者の手作業により行われる。本発明者
が開発中の半導体記憶装置は４〔Ｍｂｉｔ〕の大容量を
有するＤＲＡＭである。このような大容量の半導体記憶
装置の不良メモリセルに対する外観不良検査は１枚当た
りの半導体ウエハにおいて１〜２週間を要する。そし
て、外観不良検査に要する時間の約８割は不良メモリセ
ルの位置の特定に費やされる。このため、特に、大容量
を有する半導体記憶装置の不良メモリセルについての外
観不良検査に要する時間は長くなる。

【０００５】従来、この種の外観不良検査に要する時間
を短縮する技術として、特開昭６２−２５２１４５号公
報および特開昭６３−１７４３３０号公報に開示されて
いる技術がある。この技術は、プローブ検査装置で検出
された半導体記憶装置の不良メモリセルの位置情報をＣ
ＰＵの論理アドレス空間に記憶（ロジカル配列表示）
し、この記憶情報に基づき走査型電子顕微鏡（ＳＥＭ）
の視野内に実際の半導体記憶装置の不良メモリセルを自
動的に配置する技術である。

【０００６】なお、半導体記憶装置の外観不良検査技術
を述べてある例としては、前記以外に、特開昭６２−１
６９３４２号公報、特開平２−７５３８号公報および特
開平２−５２４４６号公報、がある。

【０００７】

【発明が解決しようとする課題】しかしながら、前述の
外観不良検査技術について検討した結果、本発明者は次
の問題点を見出した。

【０００８】 本発明者が開発中の半導体記憶装置
は、情報アクセスタイムの高速化を図る目的でメモリマ
ットが、例えば４個に分割される（４マット構成）。４
個に分割されたうちの２個のメモリマット間、および、
他の２個のメモリマット間のそれぞれには、デコーダ回
路等の周辺回路が配置される。この周辺回路を中心とす
る２個のメモリマットは、一方に対して他方のメモリセ
ルおよびその配列がミラー反転パターン等で形成され
る。このような半導体記憶装置のメモリマット配列およ
びメモリセル配列は、前述の公報に開示された技術にお
ける論理アドレス空間のメモリマット配列およびメモリ
セル配列と異なる。

【０００９】つまり、論理アドレス空間にはＸ方向アド
レス空間、Ｙ方向アドレス空間のそれぞれに一方向で、
メモリマットおよびメモリセルが順次配列されている。
これに対し、前記開発中の半導体記憶装置におけるメモ
リマットのメモリセル配列は、ミラー反転パターン等で
形成されているため、論理アドレス空間に配置されたメ
モリマットのメモリセル配列と異なる。このため、論理
アドレス空間に記憶された不良メモリセルの位置情報
と、実際の半導体記憶装置の不良メモリセルの位置とは
一致しない。その結果、不良メモリセルについての外観
不良検査に際して、走査型電子顕微鏡の視野内に不良メ
モリセルが配置されないことになる。したがって、手動
により前記視野内に不良メモリセルを再度配置する必要
が発生するため、外観不良検査時間およびその解析時間
が長くなるという問題がある。

【００１０】 実際の半導体記憶装置においては、容
量の増加や品種毎にメモリセルサイズやメモリマット構
成が変更されるため、メモリマット配列、メモリセル配
列、周辺回路の配列が変化する。このため、前述の論理
アドレス空間のメモリマット配列およびメモリセル配列
と、実際の半導体記憶装置のそれらとがさらに一致しな
くなるので、外観不良検査時間およびその解析時間が長
くなるばかりか、品種毎に半導体記憶装置の外観不良検
査を行えないという問題がある。

【００１１】 前記実際の半導体記憶装置のメモリマ
ット配列およびメモリセル配列に対応させるため、ホス
トＣＰＵに論理アドレス空間のメモリマット配列および
メモリセル配列を実体アドレス空間（フィジカル配列表
示）に変換するプログラムを入力することが考えられ
る。

【００１２】しかし、単に実体アドレス空間に変換した
だけでは、メモリマットと各メモリマット間の周辺回路
との区別を認識することができないため、不良メモリセ
ルの位置情報と、実際の半導体記憶装置の不良メモリセ
ルの位置とが一致しない。したがって、実体アドレス空
間に変換する場合には、実体アドレス空間にメモリマッ
ト配列情報、メモリセル配列情報、メモリセルサイズ、
周辺回路の配列情報等を含むすべてのレイアウト情報を
入力する必要がある。このため、ホストＣＰＵの実体ア
ドレス空間の容量が大幅に増大し、ホストＣＰＵの処理
速度が長くなるので、外観不良検査時間およびその解析
時間が長くなるという問題がある。

【００１３】 さらに、実際の半導体記憶装置におい
て、メモリマット配列、メモリセル配列、周辺回路の配
列が変化し、半導体記憶装置の容量が増加すると、不良
メモリセルが増加する。そして、前記のように実体ア
ドレス空間に不良メモリセルの位置情報を記憶するよう
に構成した場合、不良メモリセルの数が増加すると、不
良メモリセルの位置情報を記憶しきれなくなってしま
う。その結果、１個の半導体記憶装置について検出され
た不良メモリセル群に対してさえも、位置を特定するこ
とができなくなるため、同一の半導体記憶装置に対して
外観不良検査を同時に実行することができないという問
題点が発生する。

【００１４】本発明の第１の目的は、半導体装置の検査
技術において、検査時間を短縮することが可能な技術を
提供することにある。

【００１５】本発明の第２の目的は、半導体装置の検査
技術において、検査精度および解析精度を向上すること
が可能な技術を提供することにある。

【００１６】本発明の第３の目的は、半導体装置の検査
技術において、検査精度および解析精度を均一化するこ
とが可能な技術を提供することにある。

【００１７】本発明の第４の目的は、検査に際して作業
性（使い易さ）を高めることができる技術を提供するこ
とにある。

【００１８】本発明の第５の目的は、半導体装置の検査
技術において、多数個の不良セルの位置情報を記憶する
ことが可能な技術を提供することにある。

【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。

【００２１】すなわち、半導体装置の縦横に規則的に配
列された複数個のセルのうち、不良セルを検査する半導
体装置の検査装置において、前記半導体装置について所
定の検査が実施され不良セルが検出されるとともに、そ
の不良セルの位置が論理アドレス配列による位置情報に
より特定される不良セル検出装置と、前記不良セルにつ
いての位置情報について、２以上が同一の行および同一
の列においてそれぞれ連続する不良セル群が検出される
とともに、この不良セル群に関する位置情報が最初の不
良セルの位置情報および最後の不良セルの位置情報だけ
に圧縮される不良セル群位置情報圧縮手段と、前記半導
体装置についてのレイアウト情報のうち、セル配列の原
点情報、この原点からの各セルの位置情報、および、各
セルの配列方向情報による簡易レイアウト情報を生成す
る簡易レイアウト情報生成装置と、前記簡易レイアウト
情報に基づき、前記圧縮手段において圧縮された不良セ
ル群に関する最初と最後の不良セルの論理アドレス配列
による位置情報が実体アドレス配列による位置情報にそ
れぞれ変換される不良セル位置情報変換手段と、前記不
良セル位置情報変換手段による情報に基づき、前記不良
セル群に関する最初と最後の不良セルを不良セル観察装
置の視野内に自動的に配置させる不良セル自動配置手段
と、を備えていることを特徴とする。

【００２２】

【作用】前記した手段によれば、以下の作用が奏され
る。半導体装置の縦横に規則的に配列された複数個のセ
ルのうち、不良セルを検査する半導体装置の検査作業に
際して、まず、不良セル検出装置において、検査対象に
なる半導体装置について所定の検査が実施され不良セル
が検出されるとともに、その不良セルの位置が論理アド
レス配列による位置情報により特定される。

【００２３】次に、不良セル群位置情報圧縮手段におい
て、前記不良セルについての位置情報について、２以上
が同一の行および同一の列においてそれぞれ連続する不
良セル群が検出されるとともに、この不良セル群に関す
る位置情報が最初の不良セルの位置情報および最後の不
良セルの位置情報だけに圧縮される。

【００２４】一方、簡易レイアウト情報生成装置におい
て、前記半導体装置についてのレイアウト情報のうち、
セル配列の原点情報、この原点からの各セルの位置情
報、および、各セルの配列方向情報により、簡易レイア
ウト情報が予め生成される。

【００２５】そして、不良セル位置情報変換手段におい
て、前記簡易レイアウト情報に基づき、前記圧縮手段に
おいて圧縮された不良セル群に関する最初と最後の不良
セルの論理アドレス配列による位置情報が実体アドレス
配列による位置情報に変換される。

【００２６】次いで、不良セル自動配置手段によって、
前記不良セル位置情報変換手段による情報に基づき、前
記不良セル群に関する最初と最後の不良セルが不良セル
観察装置の視野内に自動的に配置される。

【００２７】このようにして、前記した手段によれば、
不良セル群に関する位置情報のうち、最初と最後の不良
セルについての位置情報のみが不良セル位置情報変換手
段に供給されるため、半導体装置全体についての不良セ
ル群を全て完全に処理することができる。

【００２８】

【実施例】図１は本発明の一実施例である半導体記憶装
置の不良メモリセル外観検査装置を示すブロック図、で
ある。

【００２９】本実施例において、半導体記憶装置の不良
メモリセル外観検査装置１は、大型コンピュータ（ホス
トＣＰＵ）２と、このホストＣＰＵ２に接続されている
補助記憶装置３と、検査対象である半導体記憶装置につ
いて電気的特性検査が実施され不良メモリセル（以下、
不良セルという。）が検出されるとともに、その不良セ
ルの位置が論理アドレス配列による位置情報により特定
される不良セル検出装置４と、前記不良セルについての
位置情報について、２以上が同一の行および同一の列に
おいてそれぞれ連続する不良セル群が検出されるととも
に、この不良セル群に関する位置情報が最初の不良セル
の位置情報および最後の不良セルの位置情報だけに圧縮
される不良セル群位置情報圧縮手段２１と、前記半導体
記憶装置についてのレイアウト情報のうち、セル配列の
原点情報、この原点からの各セルの位置情報、および、
各セルの配列方向情報による簡易レイアウト情報を生成
する簡易レイアウト情報生成装置５と、この簡易レイア
ウト情報に基づき、前記セル群のレイアウト情報が作成
されるセル群レイアウト情報作成手段６と、前記簡易レ
イアウト情報に基づき、前記圧縮手段において圧縮され
た不良セル群に関する最初と最後の不良セルの論理アド
レス配列による位置情報が実体アドレス配列による位置
情報に変換される不良セル位置情報変換手段７と、セル
群の模擬画像を画面上に表示するためのセル群画像表示
装置８と、前記セル群レイアウト情報に基づき、前記半
導体記憶装置のセル群の模擬画像を前記セル群画像表示
装置８の画面上に表示するための情報が作成され、この
情報に基づきセル群の画像を前記セル群画像表示装置８
の画面上に表示させるセル群画像表示情報作成手段９
と、前記不良セル位置情報変換手段７による情報に基づ
き、前記不良セル群に関する最初と最後の不良セルの位
置情報に基づいて前記不良セル群の位置情報が復調され
る復調手段２２と、前記復調手段２２によって復調され
た不良セルの画像を前記セル群画像表示装置８の画面上
に表示するための情報が作成され、この情報に基づき不
良セルの模擬画像を前記セル群画像が表示された前記セ
ル群画像表示装置８の画面上に重ね合わせて表示させる
不良セル画像表示情報作成手段１０と、を備えている。

【００３０】さらに、この不良セル外観検査装置１は、
セル群の模擬画像が表示されたセル群画像表示装置８の
画面上に不良セルの模擬画像が重ね合わされて表示され
た後に、この表示画面において、前記セル群の模擬画像
における不良セルの模擬画像の位置を指示する指示装置
１１と、この指示に従って指示された不良セルの実体像
を、前記不良セル位置情報変換手段７による情報に基づ
いて、不良セル観察装置１３の視野内に自動的に配置さ
せる不良セル自動配置手段１２と、を備えている。

【００３１】そして、これらホストＣＰＵ２、不良セル
検出装置４、不良セル群位置情報圧縮手段２１、簡易レ
イアウト情報生成装置５、セル群レイアウト情報作成手
段６、不良セル位置情報変換手段７、セル群画像表示装
置８、セル群画像表示情報作成手段９、復調手段２２、
不良セル画像表示情報作成手段１０、指示装置１１、不
良セル自動配置手段１２、不良セル観察装置１３は、イ
ーサネット（Ｅｔｈｅｒｎｅｔ）回路等の通信回線（図
示せず）により相互に電気的に連結されている。但し、
場合によっては磁気テープや磁気ディスク等の磁気媒体
により磁気的に連係するように構築してもよい。

【００３２】前記ホストＣＰＵ２には補助記憶装置３が
内蔵または連結されている。補助記憶装置３には、検査
対象である半導体記憶装置の開発設計において作成され
た既存のレイアウト情報（後記される。）が全て記憶さ
れている。この補助記憶装置３に記憶されたレイアウト
情報の一部は、後述するようにホストＣＰＵ２により適
宜読出されるようになっている。

【００３３】この不良セル外観検査装置１に投入される
段階において、半導体記憶装置６０は多数個が図２に示
されているように、実際上の検査対象ワークである半導
体ウエハ（以下、単にウエハという。）５０に縦横に配
列された長方形板形状のぺレット内に作り込まれた状態
になっている。

【００３４】このウエハ５０において半導体記憶装置６
０群のそれぞれは図３に示されているように、平面長方
形の板形状のペレットに構成されている。半導体記憶装
置６０の周辺部分には複数個の外部端子（ボンディング
パッド）５５が配列されている。半導体記憶装置６０の
中央部分には、例えば、４〔Ｍｂｉｔ〕の大容量を有す
るメモリマット（セルアレイ〕が配列されている。この
メモリマットは第１メモリマット５１〜第４メモリマッ
ト５４に４分割されている。そして、４分割された各メ
モリマットのそれぞれは１〔Ｍｂｉｔ〕の容量に構成さ
れている。第１メモリマット５１と第２メモリマット５
２との間には、デコーダ回路を含む周辺回路５６が配置
されている。同様に、第３メモリマット５３と第４メモ
リマット５４との間にも、周辺回路５６が配置されてい
る。

【００３５】さらに、第１メモリマット５１において
は、セル７０が多数個、図３に示されているように、図
中左側から右側に向かう横正方向Ｘａ、および、図中下
側から上側に向かう縦正方向Ｙのそれぞれに順次配列さ
れている。第２メモリマット５２においてはセル７０群
が、周辺回路５６が介在されて、図中右側から左側に向
かう横逆方向Ｘｂ、および縦正方向Ｙのそれぞれに順次
配列されている。すなわち、第２メモリマット５２にお
いて、セル７０群は第１メモリマット５１のミラー反転
パターンに構成されている。そして、第３メモリマット
５３は第１メモリマット５１と同様に、また、第４メモ
リマット５４は第２メモリマット５２と同様に、セル７
０群がそれぞれ順次配列されている。

【００３６】前記補助記憶装置３に記憶されるレイアウ
ト情報としては、ウエハにおける半導体記憶装置群の配
列情報、各半導体記憶装置のメモリマット群の配列情
報、セル群の配列情報、セルのサイズ情報、周辺回路の
配列情報、半導体記憶装置間の接続配線情報等々があ
り、これらのレイアウト情報は半導体記憶装置の開発段
階で全てが使用されるため、全てが補助記憶装置３に記
憶されていることになる。

【００３７】補助記憶装置３に記憶されたレイアウト情
報のうち、ホストＣＰＵ２を通じて簡易レイアウト情報
生成装置５に呼び出されるレイアウト情報は、半導体記
憶装置、メモリマット群およびセル群の画像をセル群画
像表示装置８に段階的に拡大して表示させるのに最低限
必要な情報、および、この表示に基づいて不良セルの実
体像を不良セル観察装置１３の視野内に配置させるのに
最低限必要な情報であり、次の通りである。

【００３８】まず、ウエハ５０における半導体記憶装置
（以下、ペレットということがある。）６０の配列に関
する情報を図２を参照にして示せば、ウエハ径６１、ペ
レット６０のＸおよびＹ方向サイズ６２Ｘ、６２Ｙ、各
ペレット６０のＸおよびＹ方向の配列番号６３Ｘ、６３
Ｙによりそれぞれ特定される各ペレット６０についての
仮想原点６４からペレット原点６５までのＸおよびＹ方
向の距離６６Ｘ、６６Ｙ、に関する座標および寸法デー
タ、となる。

【００３９】次に、セル７０に関する情報を図３を参照
にして示せば、各セル７０の基準点７１の位置をそれぞ
れ特定するための座標データであって、各セル７０群の
ＸおよびＹ方向配列番号７２Ｘ、７２Ｙ、各セル配列番
号７２Ｘ、７２Ｙによってそれぞれ指定される各セル７
０についてのペレット原点６５からセル基準点７１まで
のＸおよびＹ方向の距離７３Ｘ、７３Ｙ、となる。ここ
で、セル７０群のＸおよびＹ方向の配列番号情報は、各
セルの配列方向情報に相当する。特に、各セル７０のＸ
方向についての配列番号７２Ｘは、第２メモリマット５
２および第４メモリマット５４において、前述した通り
ミラー反転パターンになるようにそれぞれ逆方向に送ら
れている（図３の番号参照）。そして、簡易レイアウト
情報生成装置５において、これらの情報により簡易レイ
アウト情報が作成される。

【００４０】簡易レイアウト情報生成装置５にはセル群
レイアウト情報作成手段６が接続されており、セル群レ
イアウト情報作成手段６は簡易レイアウト情報生成装置
５により生成された簡易レイアウト情報に基づき、セル
７０群のレイアウト情報を作成するように構成されてい
る。セル群レイアウト情報作成手段６にはセル群の模擬
画像を表示するための画像表示情報作成手段９が接続さ
れており、このセル群画像表示情報作成手段９はセル群
レイアウト情報作成手段６により作成されたセル群レイ
アウト情報に基づいて、各ペレット６０内におけるセル
７０群の模擬画像をセル群画像表示装置８の画面上に表
示するための情報を作成し、この画像情報をセル群画像
表示装置８の入力部に送信し、セル７０群の模擬画像を
セル群画像表示装置８の画面上に表示させるように構成
されている。

【００４１】他方、不良セル検出装置４はメモリテスタ
および／またはウエハプローバ等の電気特性検査装置
（図示せず）を備えており、ウエハに作り込まれ各ペレ
ットについて電気的特性検査を実施し、不良セルを検出
するように構成されているとともに、その不良セルの位
置を論理アドレス配列による位置情報により特定するよ
うに構成されている。

【００４２】この不良セル検出装置４には不良セル群位
置情報圧縮手段２１が接続されている。この圧縮手段２
１は不良セル検出装置４によって検出された不良セル全
体について、２以上が同一の行および同一の列において
それぞれ連続している不良セル群（以下、単に不良セル
群ということがある。）を検出するとともに、この検出
された不良セル群に関する位置情報を最初の不良セルの
位置情報および最後の不良セルの位置情報だけに圧縮さ
せる。

【００４３】なお、２以上が同一の行で連続している不
良セル群を検出する具体的手段としては、不良セル検出
装置４による不良セル全体の位置情報について同一のＹ
座標値を持つ不良セル集団（群）を検索する方法が考え
られる。そして、同一のＹ座標値を持つ不良セル集団
（群）のうち、Ｘ座標値が最も小さい不良セルの位置情
報と、Ｘ座標値が最も大きい不良セルの位置情報とが、
当該不良セル集団（群）に関する最初と最後の不良セル
として登録される（図８参照）。

【００４４】また、２以上が同一の列で連続している不
良セル群を検出する具体的手段としては、不良セル検出
装置４による不良セル全体の位置情報について同一のＸ
座標値を持つ不良セル集団（群）を検索する方法が考え
られる。そして、同一のＸ座標値を持つ不良セル集団
（群）のうち、Ｙ座標値が最も小さい不良セルの位置情
報と、Ｙ座標値が最も大きい不良セルの位置情報とが、
当該不良セル集団（群）に関する最初と最後の不良セル
として登録される（図９参照）。

【００４５】この不良セル群位置情報圧縮手段２１には
不良セル位置情報変換手段７が接続されており、この不
良セル位置情報変換手段７は前記簡易レイアウト情報生
成装置５により生成された簡易レイアウト情報に基づい
て、不良セル群位置情報圧縮手段２１により圧縮された
不良セルの論理アドレス配列による位置情報を実体アド
レス配列による位置情報に変換し、かつ、変換した状態
を記憶するように構成されている。なお、不良セルが連
続せずに単独で存在している場合には、例えば、その単
独の不良セルを最初の不良セルとして処理することがで
きる。

【００４６】不良セル位置情報変換手段７には不良セル
群位置情報復調手段２２が接続されている。この復調手
段２２は不良セル位置情報変換手段７によって実体アド
レス配列に変換された最初と最後の不良セルの位置情報
に基づいて、同一行の不良セル群（集団）についての実
体アドレス配列による位置情報、および同一列の不良セ
ル群（集団）についての実体アドレス配列による位置情
報をそれぞれ作成（復調）する。

【００４７】なお、実体アドレス配列に変換された位置
情報においても、同一行のＹ座標値は同一のＹ座標値に
なるので、最初と最後の不良セルに基づいて、同一行内
に並んだ不良セル群（集団）の実体アドレス配列による
各位置情報を復調することは可能である。同様に、同一
列のＸ座標値は実体アドレス配列においても同一のＸ座
標値になるので、最初と最後の不良セルに基づいて、同
一列内に並んだ不良セル群（集団）の実体アドレス配列
による各位置情報を復調することは可能である。

【００４８】不良セル群位置情報復調手段２２には不良
セル画像表示情報作成手段１０が接続されており、この
不良セル画像表示情報作成手段１０は不良セル群位置情
報復調手段２２により復調された位置情報に基づき、不
良セル７０Ａの模擬画像をセル群画像表示装置８の画面
上に表示するための情報を作成し、この画像情報をセル
群画像表示装置８の入力部に送信し、不良セル７０Ａの
模擬画像を前記セル群の模擬画像が表示された前記表示
装置８の画面上に重ね合わせて表示させるように構成さ
れている。

【００４９】セル群画像表示装置８はＣＲＴ等の適当な
ディスプレイ装置が用いられて構成されている。セル群
画像表示装置８にはマウス装置またはペンライト装置等
が用いられて構成されている指示装置１１が接続されて
おり、この指示装置１１には不良セル自動配置手段１２
が接続されている。

【００５０】不良セル自動配置手段１２は他方において
前記不良セル情報変換手段７および不良セル観察装置１
３に接続されている。そして、セル７０群の模擬画像が
表示されたセル群画像表示装置８の画面上に不良セル７
０Ａの模擬画像が重ね合わされて表示された後、この表
示画面において、指示装置１１が前記セル群７０の模擬
画像における不良セル７０Ａの模擬画像の位置を指示す
ると、この指示に従って、不良セル自動配置手段１２は
前記不良セル位置情報変換手段７に記憶されている前記
実体アドレス位置情報に基づき、指示された不良セル７
０Ａの実体像を不良セル観察装置１３の視野内に自動的
に配置させるように構成されている。

【００５１】不良セル観察装置１３は、防振台１４、Ｘ
Ｙステージ１５、試料台１６、ステージ制御部１７、金
属顕微鏡１８、レーザ顕微鏡１９および不良セル実体像
表示装置２０を備えている。試料台１６は実際上の検査
対象ワークであるウエハ５０が搭載されるように構成さ
れている。ステージ制御部１７には不良セル自動配置手
段１２が接続されており、ステージ制御部１７は不良セ
ル自動配置手段１２からの不良セル７０Ａについての位
置情報に基づいてＸＹステージ１５を移動させ、試料台
１６上に搭載されたウエハ５０におけるペレット６０の
不良セル７０Ａを金属顕微鏡１８またはレーザ顕微鏡１
９の視野内に移動させるように構成されている。不良セ
ル実体像表示装置２０は工業用テレビカメラおよびテレ
ビ受像機等から構成されており、金属顕微鏡１８または
レーザ顕微鏡１９の視野内の実体像をテレビ画像をもっ
て映し出すようになっている。

【００５２】次に、本発明の一実施例である半導体記憶
装置の不良セル外観検査方法を、前記構成に係る半導体
記憶装置の不良セル外観検査装置１が使用される場合に
ついて、図１および図４を参照にして説明する。

【００５３】予め、簡易レイアウト情報生成装置５には
補助記憶装置３に記憶された全てのレイアウト情報のう
ち、前述した通り簡易レイアウトの作成に必要な前記情
報がホストＣＰＵ２を通じてインプットされる。そし
て、簡易レイアウト情報生成装置５はインプットされた
情報により、簡易レイアウト情報を生成する。

【００５４】簡易レイアウト情報生成装置５において生
成された簡易レイアウト情報は、一方において、セル群
レイアウト情報作成手段６に供給される。このセル群レ
イアウト情報作成手段６においては簡易レイアウト情報
生成装置５により生成された簡易レイアウト情報に基づ
き、セル７０群のレイアウト情報が作成される。

【００５５】セル群レイアウト情報作成手段６において
作成されたセル群のレイアウト情報は、セル群画像表示
情報作成手段９に供給される。このセル群画像表示情報
作成手段９においてはセル群レイアウト情報に基づい
て、ウエハ５０およびペレット６０群におけるセル７０
群の模擬画像をセル群画像表示装置８の画面上に表示す
るための情報が作成される。そして、この画像情報はセ
ル群画像表示情報作成手段９からセル群画像表示装置８
の入力部に適時供給される。

【００５６】セル群画像表示装置８においては、セル７
０群の模擬画像がその画面上に適時表示させるように準
備されていることになる。

【００５７】そして、半導体記憶装置の不良セル外観検
査方法が実際に実施される際には、まず、実際上の検査
対象ワークであるウエハ５０に対して不良セル検出装置
４により、ウエハ５０に作り込まれたペレットについて
電気的特性検査が実施され、検査すべき不良セルが検出
かつ特定される。この不良セル検出装置４による不良セ
ルの位置は、前述した通り論理アドレス配列による情報
によって特定される。特定された不良セルの位置情報は
不良セル検出装置４の記憶装置または外部記憶装置（図
示せず）に記憶される。

【００５８】なお、検査対象ワークとしてのウエハ５０
には、例えば、実際上の半導体記憶装置の製造ラインに
おいて不良セルが頻発したウエハ等が選定され、これか
ら実施される半導体記憶装置の不良セル外観検査方法に
より得られた検査データが、実際の製造ラインにおける
不良発生原因の究明等に利用されることになる。

【００５９】この不良セル検出装置４には不良セル群位
置情報圧縮手段２１が接続されている。この圧縮手段２
１は不良セル検出装置４によって検出された不良セル全
体について、２以上が同一の行および同一の列において
それぞれ連続している不良セル群を検出するとともに、
この検出された不良セル群に関する位置情報を最初の不
良セルの位置情報および最後の不良セルの位置情報だけ
に圧縮させる。なお、不良セルが単独に存在している場
合には、単独の不良セルが最初または最後の不良セルと
して処理されることになる。

【００６０】この不良セル群位置情報圧縮手段２１には
不良セル位置情報変換手段７が接続されており、この不
良セル位置情報変換手段７は前記簡易レイアウト情報生
成装置５により生成された簡易レイアウト情報に基づ
き、前記不良セルの論理アドレス配列による位置情報を
実体アドレス配列による位置情報に変換する。このと
き、簡易レイアウト情報中、各セル７０群のＸ方向の配
列番号７２Ｘは、第２メモリマット５２および第４メモ
リマット５４において、前述したように、ミラー反転パ
ターンになるようにそれぞれ設定されているため、不良
セル群位置情報圧縮手段２１からの論理アドレス配列に
よる最初と最後の不良セルに関する位置情報は、実体ア
ドレス配列による最初と最後の不良セルに関する位置情
報に変換されることになる。

【００６１】不良セル位置情報変換手段７には不良セル
群位置情報復調手段２２が接続されている。この復調手
段２２は不良セル位置情報変換手段７によって実体アド
レス配列に変換された最初と最後の不良セルの位置情報
に基づいて、同一行の不良セル群についての実体アドレ
ス配列による位置情報、および同一列の不良セル群につ
いての実体アドレス配列による位置情報をそれぞれ作成
（復調）する。

【００６２】不良セル群位置情報復調手段２２には不良
セル画像表示情報作成手段１０が接続されており、この
不良セル画像表示情報作成手段１０は不良セル群位置情
報復調手段２２により復調された位置情報に基づき、不
良セルの模擬画像をセル群画像表示装置８の画面上に表
示するための情報を作成し、この画像情報をセル群画像
表示装置８の入力部に適時供給する。

【００６３】セル群画像表示装置８において、不良画像
表示情報作成手段１０から不良セルの模擬画像情報が供
給されるとともに、前記セル群画像表示情報作成手段９
からセル群の模擬画像情報が供給されると、不良セル７
０Ａの模擬画像がセル群の模擬画像上に重ね合わされて
表示される。

【００６４】このとき、セル群の模擬画像および不良セ
ルの模擬画像は段階的に拡大して表示して行くことが可
能である。例えば、第１段階においては、図５に示され
ているように、ウエハ５０の模擬画像５０’が表示さ
れ、このウエハ模擬画像５０’に配列されている全ペレ
ット６０の模擬画像６０’が表示される。このとき、ペ
レット模擬画像６０’群中にある不良セルを含むペレッ
ト模擬画像６０Ａ’（通常、複数個である。以下、同
じ。）の位置が、網掛け表示等の適当な手段により明示
される。

【００６５】第２段階においては、明示された不良セル
を含むペレット模擬画像６０Ａ’が指定されることによ
り、第１〜第４メモリマット模擬画像５１’〜５４’が
図６に示されているように、拡大表示される。このと
き、このペレット模擬画像６０Ａ’における第１〜第４
メモリマット模擬画像５１’〜５４’中にある不良セル
を含むメモリマット模擬画像５４Ａ’の位置が、網掛け
表示等の適当な手段により明示される。

【００６６】第３段階においては、明示された不良セル
を含むメモリマット模擬画像５４Ａ’が指定されること
により、セル模擬画像７０’群が図７に示されているよ
うに、拡大表示される。このとき、この不良メモリマッ
ト模擬画像５４Ａ’におけるセル模擬画像７０’群中に
ある不良セル模擬画像７０Ａ’の位置が、網掛け表示等
の適当な手段により明示される。なお、図７には不良セ
ル７０Ａが連続せずに単独で存在する場合が示されてい
る。

【００６７】次に、セル群画像表示装置８の画面上に表
示された不良セル模擬画像７０Ａ’の実体像７０Ａが観
察されるに際しては、まず、その不良セル７０Ａを含む
実際上の検査対象ワークであるウエハ５０が不良セル観
察装置１３の試料台１６の上に搭載される。

【００６８】次いで、前述したようにして不良セル７０
Ａの模擬画像７０Ａ’がセル群画像表示装置８に表示さ
れた後に、このセル群画像表示装置８に接続されている
指示装置１１により、所望の不良セル模擬画像７０Ａ’
が指示されると、指示された不良セル模擬画像７０Ａ’
の実体像７０Ａが不良セル観察装置１３における金属顕
微鏡１８またはレーザ顕微鏡１９の視野内に自動的に配
置される。

【００６９】すなわち、指示装置１１には不良セル自動
配置手段１２が接続されており、不良セル自動配置手段
１２は他方において前記不良セル情報変換手段７および
不良セル観察装置１３に接続されている。そして、セル
７０群の模擬画像７０’が表示されたセル群画像表示装
置８の画面上に不良セル７０Ａの模擬画像７０Ａ’が重
ね合わされて表示された後、この表示画面において、指
示装置１１が前記セル群７０の模擬画像７０’における
不良セル７０Ａの模擬画像７０Ａ’の位置を指示する
と、この指示に従って、不良セル自動配置手段１２は指
示された不良セル７０Ａについての前記不良セル位置情
報変換手段７に記憶されている実体アドレス位置情報を
呼び出し、その実体アドレス位置情報に基づいて不良セ
ル観察装置１３における金属顕微鏡１８またはレーザ顕
微鏡１９の視野内に不良セル７０Ａの実体像を自動的に
配置させる。

【００７０】つまり、不良セル観察装置１３において、
ステージ制御部１７には不良セル自動配置手段１２が接
続されており、このステージ制御部１７は不良セル自動
配置手段１２からの不良セル７０Ａについての位置情報
に基づいてＸＹステージ１５を移動させ、試料台１６上
に搭載されたウエハ５０におけるペレット６０の不良セ
ル７０Ａの実体像を金属顕微鏡１８またはレーザ顕微鏡
１９の視野内に移動させる。

【００７１】さらに、不良セル７０Ａの実体像を不良セ
ル実体像表示装置２０によって観察したい場合には、金
属顕微鏡１８またはレーザ顕微鏡１９の視野内の実体像
が適当な操作によってテレビ画像として映し出されるこ
とになる。

【００７２】次に、金属顕微鏡１８またはレーザ顕微鏡
１９の視野内、さらには、不良セル実体像表示装置２０
の画面に映し出された不良セル７０Ａの観察に基づい
て、その不良セル７０Ａについての解析および分析が適
宜実行される。この解析および分析は、不良セルのパタ
ーンの欠け、ショート、変色、周囲の状況、異物の存在
等に関する観察によって実行される。

【００７３】ところで、本実施例においては、前記不良
セル位置情報変換手段７に記憶されている連続した不良
セル群についての実体アドレス位置情報は、最初の不良
セルの位置情報、および、最後の不良セルの位置情報だ
けである。したがって、セル群画像表示装置８の画面に
おいて、指示装置１１によって不良セル７０Ａの模擬画
像７０Ａ’の位置が指示されると、不良セル自動配置手
段１２によって呼び出される不良セル７０Ａの位置情報
は、指示された模擬画像７０Ａ’に対応する不良セル７
０Ａが含まれた不良セル群のうちの最初の不良セル７０
Ａまたは最後の不良セル７０Ａになる。

【００７４】そして、不良セル群のうち最初または最後
の不良セル以外の不良セル７０Ａが、不良セル観察装置
１３における金属顕微鏡１８またはレーザ顕微鏡１９の
視野内に配置される場合には、不良セル観察装置１３に
おけるステージ制御部１７にセルピッチ情報が直接的に
インプットされる。このインプットに伴って、ステージ
制御部１７によってＸＹテーブル１５が駆動制御され、
最初または最後の不良セルの隣の不良セル７０Ａが視野
内に移動される。

【００７５】例えば、図８（ａ）に示されているよう
に、同一行に不良セル７０Ａの一群がある場合には、図
８（ｂ）に示されているように、最初の不良セル７０Ａ
についてのＸＹ座標（Ｘ₁ 、Ｙ₅ ）と、最後の不良セル
７０ＡについてのＸＹ座標（Ｘ_n 、Ｙ₅ ）がそれぞれ登
録されている。したがって、指示装置１１によってＸＹ
座標が（Ｘ₃ 、Ｙ₅ ）である模擬画像７０Ａ’が仮に指
示されたとしても、不良セル観察装置１３の視野内に配
置されるのは最初の不良セル７０Ａまたは最後の不良セ
ル７０Ａになる。

【００７６】そこで、この場合には、不良セル観察装置
１３におけるステージ制御部１７にセルピッチ情報がイ
ンプットされ、最初の不良セル７０Ａまたは最後の不良
セル７０Ａから所定のセルピッチ分だけ、ＸＹテーブル
１５が駆動されて（Ｘ₃ 、Ｙ₅ ）の不良セル７０Ａが視
野内に移動される。

【００７７】また、図９（ａ）に示されているように、
同一列に不良セル７０Ａの一群がある場合には、図９
（ｂ）に示されているように、最初の不良セル７０Ａに
ついてのＸＹ座標（Ｘ₄ 、Ｙ₁ ）と、最後の不良セル７
０ＡについてのＸＹ座標（Ｘ₄、Ｙ_n ）がそれぞれ登録
されている。

【００７８】また、図１０（ａ）に示されているよう
に、不良セル７０Ａが複数連続する行が複数行連続して
いる場合には、図１０（ｂ）に示されているように、最
初の行における最初の不良セル７０ＡについてのＸＹ座
標（Ｘ₁ 、Ｙ₄ ）と、最後の不良セル７０Ａについての
ＸＹ座標（Ｘ₄ 、Ｙ₄ ）、および、最後の行における最
初の不良セル７０ＡについてのＸＹ座標（Ｘ₁ 、Ｙ_n ）
と、最後の不良セルについてのＸＹ座標（Ｘ₄ 、Ｙ_n ）
がそれぞれ登録されている。

【００７９】以降、前記作業が繰り返されることによ
り、ペレット６０の全て不良セル７０Ａについての解析
および分析が実行される。さらには、半導体ウエハ５０
の不良セル７０Ａが存在する全てのペレット６０につい
て、同様の解析および分析が実行される。

【００８０】次に、ペレット６０の配線層、セル７０の
素子形成層、素子分離層等全ての層について、前述の解
析および分析が適宜実行される。ここで、解析および分
析する層が変更される際には、一旦、不良セル観察装置
１３から検査対象ウエハ５０が取り出され、このウエハ
５０の所定の層がエッチング工程により除去される。そ
の後、再度、このウエハ５０が試料台１６にセットされ
る。

【００８１】また、以上の不良セルに対する解析および
分析作業において、前段の層の解析および分析により不
良発生原因が判明した不良セルについては、検査時間を
短縮化するために、次段の層の解析および分析時に、再
度、解析および分析が実行されないように、不良セルの
検出時にジャンプ移動（通過移動）させる制御が自動的
に実施される。

【００８２】以上のようにして、検査ワークとしてのウ
エハ５０のすべての層の解析および分析作業が終了する
と、ウエハ５０は不良セル観察装置１３から取り出され
る。そして、前記不良セルのすべての解析および分析の
情報は、不良セル観察装置１３に設備された専用のＣＰ
Ｕ（図示せず）または前記ホストＣＰＵ２において整理
され、その結果がそれらのＣＰＵにより適宜出力され
る。

【００８３】以上説明した前記実施例によれば次の効果
が得られる。 （１） 半導体記憶装置６０の開発設計で作成した既存
のレイアウト情報を使用し、セル７０の配列、セル７０
以外の回路配列を含めた実体アドレス空間上の不良セル
７０Ａの位置と、実際の半導体記憶装置６０のセル７０
の配列中の不良セル７０Ａの位置とを即座に一致させる
ことができるため、実際の半導体記憶装置６０のセル７
０群内における不良セル７０Ａの外観不良検査時間およ
びその解析時間を短縮化することができる。

【００８４】（２） 実際の半導体記憶装置６０のセル
７０群全体中における各不良セル７０Ａについての外観
不良検査時間および解析時間を短縮できるので、不良セ
ル７０Ａの解析情報を増加することができ、不良セル７
０Ａの解析精度を向上させることができる。

【００８５】（３） 実体アドレス空間上における不良
セル７０Ａの位置と、実際の半導体記憶装置６０のセル
７０群全体中における不良セル７０Ａの位置とを一致さ
せることができるため、不良セル７０Ａについての外観
不良検査精度および解析精度（作業者レベル）を均一化
することができる。

【００８６】（４） 実体アドレス空間上での不良セル
７０Ａの位置情報を、半導体記憶装置６０の開発設計で
作成した既存のレイアウト情報から作成することができ
るため、新たにレイアウト情報を作成することなく、こ
の新たなレイアウト情報の作成に相当する分、不良セル
７０Ａについての外観不良検査時間および解析時間を短
縮化することができる。

【００８７】（５） セル容量の増減や品種変更を行っ
ても、常時、実体アドレス空間上における不良セル７０
Ａの位置情報を半導体記憶装置６０の開発設計時に作成
した既存のレイアウト情報に基づいて作成することがで
きるため、多品種の半導体記憶装置６０の不良セル７０
Ａについての外観不良検査および解析を実施することが
できる。

【００８８】（６） 半導体記憶装置６０の開発設計で
作成した既存のレイアウト情報のうち、ペレット原点の
情報、セル原点の情報およびセル７０群全体の配列方向
情報の少ない情報に基づき、実体アドレス空間上におけ
る不良セル７０Ａについての位置情報を作成することが
できるため、ホストＣＰＵ２における処理速度（計算速
度）を速くし、不良セル７０Ａについての外観不良検査
時間および解析時間を短縮化することができる。

【００８９】（７） セル群画像表示装置８において、
セル７０群全体の模擬画像７０’群中に不良セル７０Ａ
の位置を模擬的に表示させることができるため、不良セ
ル観察装置１３に所望の不良セル７０Ａの実体像を自動
的に配置されるに際して、正確かつ迅速に表示させるこ
とができる。

【００９０】（８） 前記（７）において、不良セル７
０Ａのそれぞれの位置を模擬的に表示させるに際して、
ウエハ模擬画像５０’、ペレット模擬画像６０’および
セル模擬画像７０’と段階的に拡大表示させて行くこと
により、不良セル７０Ａの実体位置を具体的に認識する
ことができるとともに、不良セル７０Ａの実体像自動配
置が実行し易くなる。

【００９１】（９） 前記（７）において、セル群画像
表示装置８に表示された不良セル７０Ａの模擬画像７０
Ａ’が指示装置１１によって指示されると、その指示さ
れた不良セル７０Ａの実体像が不良セル観察装置１３の
視野内に自動的に配置されるように構成することによ
り、不良セルについての外観検査時間および解析時間を
より一層短縮化することができる。

【００９２】（１０） 不良セル位置情報変換手段７に
おいて、論理アドレス配列が実体配列に変換されるに際
して、不良セル位置群情報圧縮手段２１において、不良
セル検出装置４によって検出された不良セル群全体のう
ち最初の不良セルおよび最後の不良セルについての位置
情報だけに圧縮されるため、不良セル位置情報変換手段
７における負担および記憶容量を軽減することができ、
不良セルが連続する不良セル群（集団）が多数検出され
た場合であっても、少なくとも１ペレットに関しては一
度に検査を実行することができる。

【００９３】（１１） 不良セル位置情報変換手段７に
おいて不良セル群（集団）に関する最初の不良セルおよ
び最後の不良セルについての位置情報だけに圧縮されて
も、復調手段によって最初の不良セルと最後の不良セル
との間の不良セル群に関する位置情報を復調することに
より、当該不良セル群集団内の全ての各不良セルについ
て模擬画像を表示させることができる。

【００９４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００９５】例えば、セル群レイアウト作成手段以降は
省略してもよい。

【００９６】不良セル観察装置１３には、金属顕微鏡お
よびレーザ顕微鏡の他に走査型電子顕微鏡やＸ線検出器
等を設備するように構成してもよい。

【００９７】また、検査対象は半導体記憶装置のセルに
限定されず、論理回路が縦横に規則的に多数配列された
半導体集積回路装置のセル等にも適用することができ
る。

【００９８】

【発明の効果】本願において開示される発明のうち代表
的なものの概要を説明すれば、次の通りである。不良セ
ル群に関する位置情報のうち、最初と最後の不良セルに
ついての位置情報のみが不良セル位置情報変換手段に供
給されるため、半導体装置全体についての不良セル群を
全て完全に処理することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体記憶装置の不良
セル外観検査装置を示すブロック図である。

【図２】ウエハ内のレイアウトを示す概略平面図であ
る。

【図３】ペレット内のレイアウトを示す概略平面図であ
る。

【図４】本発明の一実施例である半導体記憶装置の不良
セル外観検査方法を示す工程図である。

【図５】セル群画像表示装置のウエハ模擬画像表示画面
を示す説明図である。

【図６】セル群画像表示装置のペレット模擬画像表示画
面を示す説明図である。

【図７】セル群画像表示装置の不良セル模擬画像表示画
面を示す説明図である。

【図８】（ａ）は同一行に不良セル群が連続している状
態を示す説明図であり、（ｂ）はその圧縮処理を示す説
明図である。

【図９】（ａ）は同一列に不良セル群が連続している状
態を示す説明図であり、（ｂ）はその圧縮処理を示す説
明図である。

【図１０】（ａ）は不良セルが複数連続する行が複数行
連続している状態を示す説明図であり、（ｂ）はその圧
縮処理を示す説明図である。

【符号の説明】

１、１Ａ…半導体記憶装置の不良セル観察装置（半導体
装置の検査装置）、２…ホストＣＰＵ、３…補助記憶装
置、４…不良セル検出装置、５…簡易レイアウト情報生
成装置、６…セル群レイアウト情報作成手段、７…不良
セル位置情報変換手段、８…セル群画像表示装置、９…
セル群画像表示情報作成手段、１０…不良セル画像表示
情報作成手段、１１…指示装置、１２…不良セル自動配
置手段、１３…不良セル観察装置、１４…防振台、１５
…ＸＹステージ、１６…試料台、１７…ステージ制御
部、１８…金属顕微鏡、１９…レーザ顕微鏡、２０…不
良セル実体像表示装置、２１…不良セル群位置情報圧縮
手段、２２…不良セル群位置情報復調手段、５０…半導
体ウエハ、５１〜５４…メモリマット、５５…ボンディ
ングパッド、５６…周辺回路、６０…半導体記憶装置
（ペレット）、６１…ウエハ径、６２Ｘ、６２Ｙ…ペレ
ットのサイズ、６３Ｘ、６３Ｙ…ペレットの配列番号、
６４…ペレットの仮想原点、６５…ペレット原点、６６
Ｘ、６６Ｙ…ペレットの仮想原点からペレット原点まで
の距離、７０…セル、７０Ａ…不良セル、７１…セルの
基準点、７２Ｘ、７２Ｙ…セルの配列番号、７３Ｘ、７
３Ｙ…ペレット原点からセル基準点までの距離。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−225252（ＪＰ，Ａ) 特開 平４−289477（ＪＰ，Ａ) 特開 昭62−169342（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/66

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体装置に規則的に配列された複数個
   のセルのうち、不良セルを検査する半導体装置の検査方
   法において、 前記半導体装置について不良セルが検出されるととも
   に、その不良セルの位置が論理アドレス配列による位置
   情報により特定される不良セル検出工程と、 前記不良セルについての位置情報について、２以上が同
   一の行および同一の列においてそれぞれ連続する不良セ
   ル群が検出されるとともに、この不良セル群に関する位
   置情報が最初の不良セルの位置情報および最後の不良セ
   ルの位置情報だけに圧縮される不良セル群位置情報圧縮
   工程と、 前記半導体装置についてのレイアウト情報のうち、セル
   配列の原点情報、この原点からの各セルの位置情報、お
   よび、各セルの配列方向情報による簡易レイアウト情報
   を生成する簡易レイアウト情報生成工程と、前記簡易レイアウト情報に基づき、前記セル群のレイア
   ウト情報が作成されるセル群レイアウト情報作成工程
   と、 前記簡易レイアウト情報に基づき、前記圧縮工程におい
   て圧縮された不良セル群に関する最初と最後の不良セル
   の論理アドレス配列による位置情報が実体アドレス配列
   による位置情報にそれぞれ変換される不良セル位置情報
   変換工程と、前記セル群レイアウト情報に基づき、前記半導体装置の
   セル群の模擬画像をセル群画像表示装置の画面上に表示
   するための情報が作成され、前記情報に基づきセル群の
   模擬画像がセル群画像表示装置の画面上に表示されるセ
   ル群画像表示情報作成工程と、 前記不良セル位置情報変換工程による情報に基づいて前
   記不良セル群に関する最初と最後の不良セルの模擬画像
   をセル群画像表示装置の画面上に表示するための情報が
   作成され、前記情報に基づき最初と最後の不良セルの模
   擬画像が前記セル群の模擬画像が表示されたセル群画像
   表示装置の画面上に重ね合わされて表示される模擬画像
   表示工程とを備えており、 前記模擬画像表示工程において、前記不良セル群に関す
   る最初と最後の不良セルの位置情報に基づいて前記不良
   セル群の位置情報が復調され、復調された不良セル群の
   模擬画像が前記セル群の模擬画像が表示されたセル群画
   像表示装置に重ね 合わされて表示される ことを特徴とす
   る半導体装置の検査方法。
2. 【請求項２】 半導体装置に規則的に配列された複数個
   のセルのうち、不良セルを検査する半導体装置の検査装
   置において、 前記半導体装置について不良セルが検出されるととも
   に、その不良セルの位置が論理アドレス配列による位置
   情報により特定される不良セル検出装置と、 前記不良セルについての位置情報について、２以上が同
   一の行および同一の列においてそれぞれ連続する不良セ
   ル群が検出されるとともに、この不良セル群に関する位
   置情報が最初の不良セルの位置情報および最後の不良セ
   ルの位置情報だけに圧縮される不良セル群位置情報圧縮
   手段と、 前記半導体装置についてのレイアウト情報のうち、セル
   配列の原点情報、この原点からの各セルの位置情報、お
   よび、各セルの配列方向情報による簡易レイアウト情報
   を生成する簡易レイアウト情報生成装置と、 この簡易レイアウト情報に基づき、前記セル群のレイア
   ウト情報が作成されるセル群レイアウト情報作成手段
   と、 前記簡易レイアウト情報に基づき、前記圧縮手段におい
   て圧縮された不良セル群に関する最初と最後の不良セル
   の論理アドレス配列による位置情報が実体アドレス配列
   による位置情報に変換される不良セル位置情報変換手段
   と、セル群の模擬画像を画面上に表示するためのセル群画像
   表示装置と、 前記セル群レイアウト情報に基づき、前記半導体装置の
   セル群の模擬画像を前記セル群画像表示装置の画面上に
   表示するための情報が作成され、前記情報に基づきセル
   群の模擬画像を前記セル群画像表示装置の画面上に表示
   させるセル群画像表示情報作成手段と、 前記不良セル位置情報変換手段による情報に基づいて前
   記不良セル群に関する最初と最後の不良セルの模擬画像
   を前記セル群画像表示装置の画面上に表示するための情
   報が作成され、この情報に基づき最初と最後の不良セル
   の模擬画像を前記セル群の模擬画像が表示されたセル群
   画像表示装置の画面上に重ね合わせて表示させる模擬画
   像表示情報作成手段とを備えており、 前記模擬画像表示情報作成手段は、前記不良セル群の最
   初と最後の不良セルの位置情報に基づいて前記不良セル
   群の位置情報が復調され、復調された不良セル群 の模擬
   画像が前記セル群の模擬画像が表示された前記セル群画
   像表示装置に重ね合わされて表示されるように構成され
   ていることを特徴とする半導体装置の検査装置。