JP2970855B2

JP2970855B2 - 半導体記憶装置の検査方法

Info

Publication number: JP2970855B2
Application number: JP32109989A
Authority: JP
Inventors: 正吉荻野; 公夫村松; 義春執行; 正幸佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-09-21
Filing date: 1989-12-11
Publication date: 1999-11-02
Anticipated expiration: 2014-11-02
Also published as: JPH03174738A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体記憶装置の検査技術に関し、特に、
半導体記憶装置の不良メモリセルの不良検査技術及び不
良解析技術に適用して有効な技術に関するものである。

〔従来の技術〕

DRAM、SRAM等の半導体記憶装置は、製造工程中又は製
造工程後に外観不良検査及びその解析を行い、製造プロ
セスでの歩留りを高めている。外観不良検査は、通常、
メモリテスタやプローブ検査装置により半導体記憶装置
の電気的特性に基づき、不良メモリセル（フェイルビッ
ト）を検出することから始まる。この検出に基づき、外
観不良検査は、まず、半導体ウエーハ上に複数配列され
た半導体記憶装置（後のダイシング工程で個々のペレッ
トに分割される）のうち、不良メモリセルが存在する半
導体記憶装置を特定する。この後、特定された半導体記
憶装置のメモリマットに配列されたメモリセルのうち、
不良メモリセルを特定する。この特定された不良メモリ
セルは金属顕微鏡等により、汚れ、色むら、パターンの
欠け、ショート、変色、異物の存在等の欠陥状態が観察
され、不良原因が解析される。

これら一連の外観不良検査は、検査マニュアルに基づ
き、作業者の手作業により行われる。本発明者が開発中
の半導体記憶装置は４［Mbit］の大容量を有するDRAMで
あり、この半導体記憶装置の外観不良検査は１枚当りの
半導体ウエーハにおいて１〜２週間を要する。また、外
観不良検査に擁する時間の約８割は、断線、ショートな
どの不良メモリセルの位置の特定に費やされる。このた
め、特に、大容量を有する半導体記憶装置になればなる
ほど、外観不良検査に要する時間が長くなる、あるいは
不可能になるという問題がある。

この種の外観不良検査に要する時間を短縮する技術と
して、特開昭62−252145号公報及び特開昭63−174330号
公報に開示される技術がある。これらの技術は、プロー
ブ検査装置で検査された半導体記憶装置の不良メモリセ
ルの位置情報（各メモリセルの配列をアドレス表現した
情報）を、半導体記憶装置レイアウト図情報に従ってウ
エハ上の座標系の位置情報に変換して、この情報に基づ
いて試料台を移動し、該当不良メモリセルを顕微鏡視野
の中心に設定するものである。

〔発明が解決しようとする課題〕

しかしながら、前述の外観不良検査技術について検討
した結果、本発明者は次の問題点を見出した。

前記本発明者が開発中の半導体記憶装置は情報アクセ
スタイムの高速化を図る目的でメモリマットが例えば４
個に分割される（４マット構成）。４個に分割されたう
ちの２個のメモリマット間、他の２個のメモリマット間
の夫々にはデコーダ回路等の周辺回路が配置される。こ
の周辺回路を中心とする２個のメモリマットは、一方の
メモリセルの配列が他方に対してミラー反転パターンで
形成される。この実際の半導体記憶装置のメモリマット
配列及びメモリセル配列は前述の公報のメモリマット配
列及びメモリセル配列と異なる。つまり、前記公知例の
メモリマット配列及びメモリセル配列は、Ｘ方向、Ｙ方
向の夫々一方向に配列されているのに対し、本願発明が
対象とする半導体記憶装置のメモリマット配列及びメモ
リセル配列は、ミラー反転パターンで形成されたメモリ
マットのメモリセル配列により構成される。このため、
論理アドレス配列（機能設計上の配列）の不良メモリセ
ルの位置情報を前記公知例の変換手段にてウエハ上の位
置座標に変換しても、実際の半導体記憶装置上の不良メ
モリセルの位置とが一致しないという問題があった。

そこで、前記実際の半導体記憶装置のメモリマット配
列及びメモリセル配列に対応させるため、ホストCPUに
論理アドレス形式のメモリマット配列及びメモリセル配
列を実体アドレス形式に変換するプログラムを入力する
ことが考えられる。実体アドレス形式に変換する場合に
は、メモリマット原点座標及び配列情報、メモリセル原
点座標及び配列情報、メモリセルサイズ等を含む最小限
のレイアウト情報を入力して問題点を解決する必要があ
る。

本発明の目的は、半導体記憶装置の検査技術におあい
て、検査時間を短縮する技術を提供することにある。

本発明の他の目的は、半導体記憶装置の検査技術にお
いて、検査精度及び解析精度向上技術を提供することに
ある。

本発明の他の目的は、半導体記憶装置の検査技術にお
いて、検査精度及び解析精度を均一化する技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

複数のメモリセルが規則的に配列されてメモリマット
を構成し、複数のメモリマットのパターンが反転パター
ンを含めて複数形成された半導体記憶装置の電気的特性
検査により検出された不良メモリセルを解析する半導体
記憶装置の検査方法において、前記半導体記憶装置内の
全てのレイアウトの基準位置をペレット原点のマークで
表し、前記不良メモリセルの論理アドレス形式の位置情
報を、前記半導体記憶装置の設計時のレイアウト情報に
基づき、前記メモリマットの配列の方向、配列パターン
の反転を判定し、前記メモリマット内のメモリセル配列
の規則性から、前記ペレット原点を座標系原点とする実
体アドレス形式の位置情報に変換し、金属顕微鏡、走査
型電子顕微鏡又はレーザ顕微鏡を含む不良解析装置の試
料台に載置された前記半導体記憶装置を、前記ペレット
原点を前記不良解析装置の顕微鏡の視野内に移動させ
て、その座標の教示を行ない、前記実体アドレス形式の
不良メモリセルの位置情報と前記教示情報とに基づき、
前記半導体記憶装置の不良メモリセルを前記不良解析装
置の顕微鏡の視野内に移動させる。

また、前記実際の半導体記憶装置の不良セルを前記顕
微鏡の視野内に配置する前又は後に、モニターを出力す
る。

〔作用〕

上述した手段によれば、以下の作用を奏することがで
きる。

（１）前記半導体記憶装置の開発設計で作成したレイア
ウト情報を使用し、セル配列、セル以外の回路配列を含
めた実体アドレス配列上の不良セルの位置情報と実際の
半導体記憶装置のセル配列中の不良セルの位置とを一致
できるので、実際の半導体記憶装置のセル配列中の不良
セルの検出時間及び解析時間を短縮できる。

（２）前記実際の半導体記憶装置のセル配列中の不良セ
ルの検出時間及び解析時間を短縮できるので、半導体記
憶装置の不良解析情報を増加でき、不良半導体記憶装置
の解析精度を向上できる。

（３）前記実体アドレス配列上での不良セルの位置と実
際の半導体記憶装置のセル配列中の不良セルの位置とを
一致できるので、不良セルの検出精度及び解析精度（作
業者レベル）を均一化できる。

（４）前記実体アドレス配列上での不良セルの位置情報
を、半導体記憶装置の開発設計で作成したレイアウト情
報から作成できるので、新たにレイアウト情報を作成す
ることなく、この新たなレイアウト情報の作成に相当す
る分、不良セルの検出時間及び解析時間を短縮できる。

（５）セル容量の増減や品種変更を行っても、常時、前
記実体アドレス配列上での不良セルの位置情報を半導体
記憶装置の開発設計で作成したレイアウト情報に基づき
作成できるので、多品種の半導体記憶装置の不良セルの
検出及び解析を行える。

（６）半導体記憶装置の開発設計で作成したレイアウト
情報のうち、ペレット原点、マット数、各セルの原点情
報及び各セルの配列方向情報の少ない情報に基づき、前
記実体アドレス配列上での不良セルの位置情報を作成で
きるので、ホストCPUでの処理速度を速くし、不良セル
の検出時間及び解析時間を短縮できる。

以下、本発明の構成について、半導体記憶装置の外観
不良検査時間に本発明を適用した一実施例とともに説明
する。

なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。

〔発明の実施例〕

（実施例Ｉ）本発明の実施例Ｉである半導体記憶装置の外観不良検
査システムの概要を第１図（システム構成図）で示す。

半導体記憶装置の外観不良検査システムは、第１図に
示すように、主に大型コンピュータ（ホストCPU）10、
メモリ評価システム20及び不良解析システム30で構成さ
れる。このホストCPU10、メモリ評価システム20、不良
解析システム30の夫々はLAN回線40により相互に連結さ
れる。

前記ホストCPU10は補助記憶装置11が内蔵又は連結さ
れる。補助記憶装置11には第２図（概略平面図）に示す
半導体記憶装置52の開発設計で作成されたレイアウト情
報がすべて記憶される。この補助記憶装置11に記憶され
たレイアウト情報の一部はホストCPU10により読出され
る。

前記半導体記憶装置52は、同第２図に示すように平面
長方形状で構成され、周辺部分に複数個の外部端子（ボ
ンディングパッド）BPが配列される。半導体記憶装置52
の中央部分には、これに限定されないが４［Mbit］の大
容量を有するメモリマット（メモリセルアレイ）MAが配
列される。メモリマットMAはメモリマットMA1〜MA4に４
分割されている。つまり、４分割された１つのメモリマ
ットMAiは１［Mbit］の容量で構成される。メモリマッ
トMA1とMA2との間にはデコーダ回路を含む周辺回路PCが
配置される。同様に、メモリマットMA3とMA4との間にも
周辺回路PCが配置される。

前記メモリマットMA1は、第２図及び第３図（要部平
面図）に示すように、図中左側から右側に向かうＸ
（１）方向、図中上側から下側に向うＹ方向の夫々にメ
モリセル53がマトリックス状に順次配列される。メモリ
マットMA2は、周辺回路PCを介在させてメモリマットMA1
のミラー反転パターンで構成され、図中右側から左側に
向うＸ（２）方向、Ｙ方向の夫々にメモリセル53がマト
リックス状に順次配列される。メモリマットMA3はメモ
リマットMA1と同様に、メモリマットMA4はメモリマット
MA2と同様に夫々メモリセル53がマトリックス状に順次
配列される。

前記補助記憶装置11に記憶されるレイアウト情報は、
半導体記憶装置52のメモリマットMAの配列情報、メモリ
セル53の配列情報、メモリセルサイズ情報（L,W）、周
辺回路PCの配列情報、素子間の接続配線情報等である。
また、メモリセル配列の基準となるペレット原点（シン
ボルマーク52M）の位置情報、このペレット原点52Mから
の各メモリセル53の位置を特定するメモリセル原点53M
の位置情報（第３図はMA1,MA3を示し、MA2,MA4はミラー
反転の関係から53Mの位置情報は異なる）、及びこの各
メモリセル53の配列方向（X,Y）情報である。前記ペレ
ット原点52Mは、第２図及び第３図に示すように、半導
体記憶装置52の左上隅に配置される。このペレット原点
52Mは、メモリセル53の配列、周辺回路及びその素子の
配列等、半導体記憶装置52のすべてのレイアウトの基準
となるマークである。メモリセル原点53Mは、前記第３
図に示すように、縦方向Ｌ及び横方向Ｗのセルサイズで
構成されるメモリセル53のレイアウトの基準となるマー
クであり、ペレット原点52Mを基準とする各メモリセル5
3の位置を表わす。配列方向（X,Y）情報はメモリマット
MA内においてメモリセル53が配列される方向の情報であ
る。

前記メモリ評価システム20は、前記第１図に示すよう
に、主にメモリテスタ（又は／及びブローブ検査装置）
21、不良メモリセル位置情報部（フェイルビットデータ
部）22、実体アドレス配列変換部23で構成される。メモ
リテスタ21は半導体記憶装置（半導体ウエーハ状態の場
合はこの半導体ウエーハ上の半導体記憶装置）52に配列
されたメモリセル53のうち不良メモリセルの位置（メモ
リセルの配列番号）を電気的に検出する。不良メモリセ
ル位置情報部22は前記メモリテスタ21で検出された不良
メモリセルの位置情報を論理アドレス形式で記憶する。
実体アドレス配列変換部23は半導体記憶装置52のメモリ
マットMAの配列及びメモリセル53の配列を論理アドレス
形式から実体アドレス形式に変換する。すなわち、この
実体アドレス配列変換部23は、前記ホストCPU10を介し
て読出される補助記憶装置11に記憶されたレイアウト情
報に基づき、論理アドレス形式から実体アドレス形式に
メモリセルの位置情報を変換する。レイアウト情報の一
部は前述したペレット原点52Mの位置情報、メモリセル
原点53Mの位置情報及び配列方向情報であり、メモリ評
価システム20は、これらの情報に基づき、メモリテスタ
21で検出された不良メモリセルの実体アドレス形式の位
置情報（第３図の53MのX,Y座標）を記憶する。

前記不良解析システム30は主にCPU31及び不良解析装
置32で構成される。

CPU31は、前記メモリ評価システム20の実体アドレス
配列変換部23から送られて来た実体アドレス形式の不良
メモリセルの位置情報を記憶する。

不良解析装置32は、防振台33、XYステージ34、試料台
35、ステージ制御部36、金属顕微鏡37、レーザ顕微鏡38
で構成される。前記試料台35上には半導体ウエーハ50が
搭載される。前記ステージ制御部36は、CPU31に記憶さ
れた不良メモリセルの位置情報に基づきXYステージ34を
移動し、試料台35上の半導体ウエーハ50の半導体記憶装
置52の該当不良メモリセルを金属顕微鏡37又はレーザ顕
微鏡38の視野内に位置決めする。

前記半導体ウエーハ50は、第４図（概略平面図）に示
すように、一部にオリエンテーションフラット51を有す
る平面円形状で構成される。半導体ウエーハ50の表面上
には行列状に規則的にダイシング工程前の半導体記憶装
置52が配列される。

次に、前記半導体記憶装置52の外観不良検査方法につ
いて、第５図（検査フロー図）を用いて簡単に説明す
る。

まず、前記第１図に示すメモリ評価システム20のメモ
リテスタ21を使用し、製造工程が終了した（又は製造工
程中の）半導体ウエーハ50の規則的に配列された半導体
記憶装置52に電気的特性検査を行う。半導体記憶装置52
は、メモリセル53、周辺回路PC及びこれら回路間を接続
する配線等、すべての形成工程が終了した後、電気的特
性検査を行う。この電気的特性検査により、半導体ウエ
ーハ50において不良メモリセルが存在する半導体記憶装
置52及びこの半導体記憶装置52における不良メモリセル
の位置が検出される。この半導体記憶装置52、不良メモ
リセルの夫々の位置情報は不良メモリセル位置情報部22
に論理アドレス形式で記憶される。この不良メモリセル
位置情報部22に記憶された不良メモリセルの位置情報は
実体アドレス配列変換部23により実体アドレス形式の位
置情報に変換される。すなわち、この実体アドレス配列
変換部23で変換される不良メモリセルの位置情報は、前
記ホストCPU10を介して読出される補助記憶装置11に記
憶されたレイアウト情報の一部、つまりペレット原点52
Mの位置情報、メモリセルサイズ（L,W）、メモリセル原
点53Mの位置情報、及び配列方向情報（X,Y）に基づき特
定される。

次に、前記メモリ評価システム20で作成された不良メ
モリセルの位置情報を前記不良解析システム30のCPU31
に記憶する。

次に、前記メモリ評価システム20のメモリテスタ21で
電気的特性検査が行われた半導体ウエーハ50を前記不良
解析システム30の不良解析装置32に移動し、第５図に示
すように、不良メモリセルの検出及び解析を開始する
〈10〉。

まず、前記不良解析装置32の図示しない供給部に半導
体ウエーハ50をセットし〈11〉、この半導体ウエーハ50
を不良解析装置32の試料台35へ搬送して載置する〈1
2〉。

次に、半導体ウエーハ50上に形成された図示しないア
ライメントターゲットを基準に半導体ウエーハ50のアラ
イメントを行う〈13〉。

次に、半導体記憶装置52のペレット原点52Mをアライ
メントターゲットとし〈14〉、このペレット原点52Mを
基準に上下、左右に隣り合う半導体記憶装置52の同じペ
レット原点52Mを使用してアライメントを行う〈15〉。

次に、前記半導体記憶装置52のペレット原点52Mを金
属顕微鏡37の視野内中央に移動し〈16〉、このペレット
原点52Mの座標を表示する〈17〉。

次に、前記CPU31に記憶された不良メモリセルの位置
情報（ペレット原点からの座標）に基づき、ステージ制
御部36及びXYステージ34を介在させて試料台35を移動さ
せ、金属顕微鏡37及びレーザ顕微鏡38の視野内に半導体
ウエーブ50の半導体記憶装置52の該当不良メモリセルを
移動する〈18〉。この視野内への不良メモリセルの移動
は、不良解析装置32により自動的にしかも高速で行うこ
とができる。

次に、金属顕微鏡37及びレーザ顕微鏡38の視野内に移
動させた不良メモリセルの解析及び分析を行う〈19〉。
この解析及び分析は、不良メモリセルのパターンの欠
け、ショート、変色、周囲の状況、異物の存在等を観察
する。

次に、半導体記憶装置52のすべての不良メモリセルの
解析及び分析を行う〈20〉。この終了後、半導体ウエー
ハ50の不良メモリセルが存在するすべての半導体記憶装
置52について同様の解析及び分析を行う〈21〉。

次に、半導体記憶装置52の配線層、メモリセル53の素
子形成層、素子分離層等すべての層について前述の解析
及び分析を行う〈22〉。解析及び分析する層を変える場
合は、一旦、不良解析装置32から半導体ウエーハ50を取
り出し、半導体ウエーハ50の所定の層をエッチング工程
により除去し〈26〉、この後再度半導体ウエーハ50を供
給部にセットする〈11〉ことから始まる。また、解析及
び分析において、前段の層の解析及び分析により不良発
生原因が判明した不良メモリセルについては、次段の層
の解析及び分析時に、再度解析及び分解しないように
（検査時間を短縮できるように）、不良メモリセルの検
出時にジャンプ移動（通過移動）する制御が行われる。
この制御はCPU31により行われる。

前述の半導体ウエーハ50のすべての層の解析及び分析
が終了すると、半導体ウエーハ50は不良解析システム30
の不良解析装置32から取り出される〈23〉。そして、前
記不良メモリセルのすべての解析及び分析の情報をCPU3
1で整理し、その結果をCPU31で出力する〈24〉ことによ
り、外観不良検査は終了する〈25〉。

このように、半導体記憶装置52の外観不良検査におい
て、製造された実際の半導体記憶装置52の電気的特性検
査により検出される不良メモリセルの位置情報を、ホス
トCPU10に内蔵又は連結された補助記憶装置11内に保管
された前記半導体記憶装置52の設計時のレイアウト情報
のうちのペレット原点52Mの位置情報、メモリセル原点5
3Mの位置情報、各メモリセル53の配列方向情報に基づ
き、実体アドレス形式の位置情報に変換する段階と、こ
の実体アドレス形式の不良メモリセルの位置情報に基づ
き、実際の半導体記憶装置52の不良メモリセルを不良解
析システム30の金属顕微鏡37又はレーザ顕微鏡38の視野
内に自動的に位置決めする段階とを備える。この構成に
より、次の効果を奏することができる。

（１）前記半導体記憶装置52の開発設計で作成したレイ
アウト情報を使用し、メモリセル53の配列、メモリセル
53以外の回路配列、論理アドレス形式の不良メモリセル
の位置情報を、実体アドレス形式に変換できるので、実
際の半導体記憶装置52のメモリセル53の配列中の不良メ
モリセルの外観不良検査時間及びその解析時間を短縮で
きる。

（２）前記実際の半導体記憶装置52のメモリセル53の配
列中の不良メモリセルの外観不良検査時間及び解析時間
を短縮できるので、半導体記憶装置の不良解析情報を増
加でき、不良メモリセルの解析精度を向上できる。

（３）前記実体アドレス形式の不良メモリセルの位置
と、実際の半導体記憶装置52のメモリセル53の配列中の
不良メモリセルの位置とを一致できるので、不良メモリ
セルの外観不良検査精度及び解析精度（作業レベル）を
均一化できる。

（４）前記実体アドレス形式の不良メモリセルの位置情
報を、半導体記憶装置52の開発設計で作成したレイアウ
ト情報から作成できるので、不良メモリセルの外観不良
検査時間及び解析時間を短縮できる。

（５）メモリセル容量の増減や品種変更を行っても、常
時、前記実体アドレス形式の不良メモリセルの位置情報
を半導体記憶装置52の開発設計で作成したレイアウト情
報に基づき作成できるので、多品種の半導体記憶装置52
の不良メモリセルの外観不良検査及び解析を行える。

（６）半導体記憶装置52の開発設計で作成したレイアウ
ト情報のうち、ペレット原点52Mの位置情報、メモリセ
ルサイズ（L/W）、メモリセル原点53Mの位置情報及びメ
モリセル53の配列方向情報の少ない情報に基づき、前記
実体アドレス形式の不良メモリセルの位置情報を作成で
きるので、ホストCPU10での処理速度（計算速度）を速
くし、不良メモリセルの外観不良検査時間及び解析時間
を短縮できる。

（実施例II）本実施例IIは、金属顕微鏡、レーザ顕微鏡、走査型電
子顕微鏡、Ｘ線検出器の夫々を備えた外観不良検査装置
に本発明を適用した。本発明の第２実施例である。

本発明の実施例IIである半導体記憶装置の外観不良検
査システムの概略を第６図（システム構成図）で示す。

第６図に示すように、外観不良検査システムは、真空
室60内に第１ステージ61及び第２ステージ62が配置され
る。半導体ウエーハ50はウエーハホルダ64を介在させて
移動台63に支持される。移動台63は図示しないがウエー
ハホルダ64はＸ、Ｙ、Ｚ、θ、傾斜方向の夫々に移動で
きる。また、移動台63は、第１ステージ61、第２ステー
ジ62の夫々で外観不良検査が行えるように、モータ66の
回転駆動により半導体ウエーハ50を移動できる。移動台
63の移動量はリニアスケール67でホルダコントローラ70
に入力される。

前記真空室60には予備室68が設けられ、前記真空室6
0、予備室68の夫々には真空ポンプ69が接続される。こ
の真空ポンプ69は真空排気コントローラ71を介在させて
CPU72で制御される。

前記CPU72は、前記実施例Ｉと同様に、不良メモリセ
ルの位置情報を実体アドレス形式に記憶する。この不良
メモリセルの位置情報に基づき、CPU72は前記ホルダコ
ントローラ70を制御する。また、CPU72は所定パラメー
タを設定するコンソール部74が接続される。また、CPU7
2には半導体ウエーハ50上の半導体記憶装置52の配列、
メモリセル53の配列等を表示するCRT部75、データ出力
部76の夫々が接続される。

前記真空室60の第１ステージ61の近傍には、金属顕微
鏡80及びレーザ顕微鏡81が設けられる。金属顕微鏡80は
モニター83が接続され、レーザ顕微鏡81はレーザ顕微鏡
制御部82に接続される。前記モニター83はレーザ顕微鏡
81の画像も出力できるように構成される。

真空室60の第２ステージ62の近傍には、超高倍率での
検査が行える走査型電子顕微鏡（SEM）84及び２次電子
検出器85、不良発生物の組成を分析できるＸ線検出器86
の夫々が設けられる。２次電子検出器85はSEMコントロ
ーラ部87、モニター88の夫々に接続される。SEMコント
ローラ部87は電子銃84Aを介在させて走査型電子顕微鏡8
4に接続される。Ｘ線検出器86はＸ線マイクロアナライ
ザー89を介在させてモニター90に接続される。

このように、外観不良検査システムを構成することに
より、前記実施例Ｉとほぼ同様の効果を奏することがで
きる。また、外観不良検査システムに、金属顕微鏡80及
びレーザ顕微鏡81の他に、走査型電子顕微鏡84、Ｘ線検
出器86、モニター83、88、90の夫々を組込むことによ
り、多種類及び高精度の外観不良検査及び解析を行うこ
とができる。

以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更できることは勿論である。

例えば、本発明は、前記外観不良検査システムに金属
顕微鏡のみ或は走査型電子顕微鏡のみを備えてもよい。

〔発明の効果〕本願において開示された発明のうち、代表的なものの
効果を簡単に説明すれば、以下のとおりである。

半導体装置の検査技術において、検査時間を短縮する
ことができる。

半導体装置の検査技術において、検査精度及び解析精
度を向上することができる。

半導体装置の検査技術において、検査精度及び解析精
度を均一化することができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉである半導体記憶装置の外
観不良検査システムの概要を示すシステム構成図、第２図は、前記半導体記憶装置の概略平面図、第３図は、前記半導体記憶装置の要部平面図、第４図は、前記半導体記憶装置を複数配列する半導体ウ
エーハの概略平面図、第５図は、前記半導体記憶装置の外観不良検査方法を説
明する検査フロー図、第６図は、本発明の実施例IIである半導体記憶装置の外
観不良検査システムの概略を示すシステム構成図であ
る。図中、10……ホストCPU、11……補助記憶装置、20……
メモリ評価システム、21……メモリテスタ、23……実体
アドレス配列変換部、30……不良解析システム、31……
CPU、32……不良解析装置、50……半導体ウエーハ、52
……半導体記憶装置、53……メモリセル、52M……ペレ
ット原点、53M……メモリセル原点である。

フロントページの続き (72)発明者佐藤正幸群馬県高崎市西横手町111番地株式会社日立製作所高崎工場内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/66

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルが規則的に配列されてメ
モリマットを構成し、複数のメモリマットのパターンが
反転パターンを含めて複数形成された半導体記憶装置の
電気的特性検査により検出された不良メモリセルを解析
する半導体記憶装置の検査方法であって、前記半導体記憶装置内の全てのレイアウトの基準位置を
ペレット原点のマークで表し、前記不良メモリセルの論理アドレス形式の位置情報を、
前記半導体記憶装置の設計時のレイアウト情報に基づ
き、前記メモリマットの配列の方向、配列パターンの反
転を判定し、前記メモリマット内のメモリセル配列の規
則性から、前記ペレット原点を座標系原点とする実体ア
ドレス形式の位置情報に変換し、金属顕微鏡、走査型電子顕微鏡又はレーザ顕微鏡を含む
不良解析装置の試料台に載置された前記半導体記憶装置
を、前記ペレット原点を前記不良解析装置の顕微鏡の視
野内に移動させて、前記ペレット原点の座標の教示を行
ない、前記教示したペレット原点の座標と、前記実体アドレス
形式の不良メモリセルの位置情報とに基づき、前記半導
体記憶装置の不良メモリセルを前記不良解析装置の顕微
鏡の視野内に移動させることを特徴とする半導体記憶装
置の検査方法。
【請求項２】前記半導体記憶装置の不良メモリセルを、
前記顕微鏡の視野内に配置する前又は後に、前記実体ア
ドレス形式の不良メモリセルの位置情報に基づき、モニ
ターに出力することを特徴とする請求項１に記載の半導
体記憶装置の検査方法。