CN112599434B - 芯片产品的良率预测方法、存储介质及终端 - Google Patents

芯片产品的良率预测方法、存储介质及终端 Download PDF

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Abstract

一种芯片产品的良率预测方法、存储介质及终端，所述方法包括：确定待预测芯片产品采用的目标IP核、所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型；在所述目标IP核的历史芯片产品中，选取有效产品，其中，所述有效产品为与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品；针对每个目标IP核，确定该目标IP核的各个有效产品的缺陷密度值；根据所确定的缺陷密度值，预测所述待预测芯片产品的初始预测良率。本发明可以提高良率预测的准确性。

Description

芯片产品的良率预测方法、存储介质及终端
技术领域
本发明涉及半导体技术领域，尤其涉及一种芯片产品的良率预测方法、存储介质及终端。
背景技术
在芯片设计企业准备在一家芯片制造企业投产的初始阶段，预测良率是二者尤其是芯片制造企业必须要完成的工作之一。对于芯片设计企业，良率的预测值是其制定出货计划的重要根据，预测的良率出现大的偏差则会导致供货不足无法实现利益最大化，或者导致货品过剩营销压力陡增的情况。因此精准的预测良率是整个芯片供应链的共同诉求。
然而，采用现有的良率预测方法得到的良率，往往准确度较低。具体地，目前的良率预测方法对不同产品而言是通用的，而即便是相同工艺技术的不同产品在同一个晶圆厂生产出来的良率有时差异也很大，甚至来自于同一家设计公司的同一系列产品的良率也会有差异。
亟需一种芯片产品的良率预测方法，能够提高良率预测的准确性。
发明内容
本发明解决的技术问题是提供一种芯片产品的良率预测方法、存储介质及终端，可以提高良率预测的准确性。
为解决上述技术问题，本发明实施例提供一种芯片产品的良率预测方法，包括：确定待预测芯片产品采用的目标IP核、所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型；在所述目标IP核的历史芯片产品中，选取有效产品，其中，所述有效产品为与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品；针对每个目标IP核，确定该目标IP核的各个有效产品的缺陷密度值；根据所确定的缺陷密度值，预测所述待预测芯片产品的初始预测良率。
可选的，预测所述待预测芯片产品的初始预测良率包括：针对每一个目标IP核，执行：确定该目标IP核的每一个有效产品的缺陷密度值，并计算该目标IP核的缺陷密度值的均值；确定预测缺陷密度，其中，所述预测缺陷密度为所计算的均值中的最大值；采用下述公式，预测所述待预测芯片产品的初始预测良率：
其中，Y用于指示所述待预测芯片产品的初始预测良率，A用于指示芯片面积，D0用于指示所述预测缺陷密度，α用于指示所述待预测芯片产品的工艺复杂度，R用于指示存储器模块的面积占所述待预测芯片产品总面积的比例。
可选的，所述的芯片产品的良率预测方法还包括：确定一个或多个良率影响系数；根据所述初始预测良率以及所述一个或多个良率影响系数的乘积，确定一个或多个第一修正预测良率；其中，所述良率影响系数是根据以下一项或多项确定的：所述待预测芯片产品采用的电路设计模块、所述待预测芯片产品采用的版图图形中包含风险版图图形的失效系数、所述待预测芯片产品采用的晶体管；所述风险版图图形包含于预设的风险版图图形库中。
可选的，确定一个或多个良率影响系数包括：对所述待预测芯片产品采用的电路设计模块进行分类；获取每一类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例；采用以下公式，确定所述良率影响系数：
其中，W1用于表示基于所述待预测芯片产品采用的电路设计模块确定的良率影响系数，si用于表示第i类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例，w1i用于表示第i种电路设计模块的加权系数，且w1i≥1。
可选的，获取电路设计模块的加权系数的步骤包括：根据电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例确定电路设计模块的加权系数；其中，所述电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例越大，所述电路设计模块的加权系数越小。
可选的，基于以下一种或多种类别，对各个电路设计模块进行分类：逻辑电路、存储电路、模拟电路、MEMS电路以及图像传感器电路。
可选的，所述待预测芯片产品的版图图形中包含预设的风险版图图形库中的风险版图图形，在所述预设的风险版图图形库中包含已知的风险版图图形以及每一个风险版图图形的失效系数的情况下；确定一个或多个良率影响系数包括：确定所述待预测芯片产品采用的版图中包含的风险版图图形库中的风险版图图形，并确定各个风险版图图形的失效系数的最大值；计算设定参数与所述失效系数的最大值的差值，并将所述差值作为良率影响系数；其中，所述失效系数＜1。
可选的，确定一个或多个良率影响系数包括：获取所述待预测芯片产品采用的晶体管器件；获取各个晶体管器件的历史芯片产品的已出货晶圆的第一晶圆数量；获取各个晶体管器件的每个历史芯片产品的已出货晶圆的预设电性参数的测量值，并确定已出货晶圆的预设电性参数的测量值在所述预设电性参数的设计窗口内的第二晶圆数量；将所述第二晶圆数量与所述第一晶圆数量的比值作为所述良率影响系数。
可选的，所述的芯片产品的良率预测方法还包括：根据所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型，确定所述待预测芯片产品的工艺缺陷密度值；采用下述公式，根据所述待预测芯片产品的工艺缺陷密度值，预测所述待预测芯片产品的基础预测良率：
其中，Y用于指示所述待预测芯片产品的基础预测良率，A用于指示芯片面积，D0’用于指示所述待预测芯片产品的工艺缺陷密度值，α用于指示所述待预测芯片产品的工艺复杂度，R用于指示存储器模块的面积占所述待预测芯片产品总面积的比例。
可选的，所述的芯片产品的良率预测方法还包括：根据所述基础预测良率以及所述一个或多个良率影响系数的乘积，确定一个或多个第二修正预测良率。
可选的，所述的芯片产品的良率预测方法还包括：根据所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率，确定所述待预测芯片产品的输出预测良率。
可选的，确定所述待预测芯片产品的输出预测良率包括：确定所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率的均值，作为所述待预测芯片产品的输出预测良率。
可选的，确定所述待预测芯片产品的输出预测良率包括：在所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率中，去除最大值和最小值，并确定剩余的预测良率的均值，作为所述待预测芯片产品的输出预测良率。
可选的，确定所述待预测芯片产品的输出预测良率包括：在所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率中，去除最大值，并确定剩余的预测良率的均值，作为所述待预测芯片产品的输出预测良率。
为解决上述技术问题，本发明实施例提供一种存储介质，其上存储有计算机程序，所述计算机程序被处理器运行时执行上述芯片产品的良率预测方法的步骤。
为解决上述技术问题，本发明实施例提供一种终端，包括存储器和处理器，所述存储器上存储有能够在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行上述芯片产品的良率预测方法的步骤。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，通过确定待预测芯片产品采用的目标IP核，在各个目标IP核的历史芯片产品中，选取与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品，针对每个目标IP核，确定该目标IP核的各个有效产品的缺陷密度值，从而确定初始预测良率，可以充分考虑到目标IP核在当前晶圆厂进行生产的实际情况对缺陷密度值的影响，并且排除不同的工艺节点/集成电路类型的历史芯片产品的影响，从而使得预测得到的良率更加准确。
进一步，根据所述待预测芯片产品采用的电路设计模块、所述待预测芯片产品采用的版图图形中包含风险版图图形的失效系数、所述待预测芯片产品采用的晶体管，确定一个或多个良率影响系数，可以在初始预测良率的基础上，充分考虑到所述待预测芯片产品的独有特点，以及在当前晶圆厂进行生产的实际情况，确定一个或多个第一修正预测良率，从而进一步提高预测得到的良率的准确性。
进一步，根据所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型，确定所述待预测芯片产品的工艺缺陷密度值，可以根据当前晶圆厂进行生产的实际工艺情况，补充计算基础预测良率，为后续进一步提高预测得到的良率的准确性提供数据。
进一步，基于一个或多个良率影响系数，可以在基础预测良率的基础上，充分考虑到所述待预测芯片产品的独有特点，以及在当前晶圆厂进行生产的实际情况，确定一个或多个第二修正预测良率，为后续进一步提高预测得到的良率的准确性提供数据。
进一步，根据所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率，确定所述待预测芯片产品的输出预测良率，可以在多种方式确定的预测良率中，去除极值的影响，更好地排除不确定性，提高预测良率的准确性和稳定性。
附图说明
图1是本发明实施例中一种芯片产品的良率预测方法的流程图；
图2是本发明实施例中另一种芯片产品的良率预测方法的部分流程图；
图3是本发明实施例中又一种芯片产品的良率预测方法的部分流程图；
图4是本发明实施例中一种芯片产品的良率预测装置的结构示意图。
具体实施方式
如前所述，采用现有的良率预测方法得到的良率，往往准确度较低。具体地，目前的良率预测方法对不同产品而言是通用的，而即便是相同工艺技术的不同产品在同一个晶圆厂生产出来的良率有时差异也很大，甚至来自于同一家设计公司的同一系列产品的良率也会有差异。
例如在现有的一种良率预测公式中，即采用D0’指示待预测芯片产品的工艺缺陷密度值。
其中，Y用于指示所述待预测芯片产品的预测良率，A用于指示芯片面积，D0’用于指示所述待预测芯片产品的工艺缺陷密度值，α用于指示所述待预测芯片产品的工艺复杂度。
其中，α可以是由所有掩膜版(mask，又称为光罩)层的复杂度参数的加和得到的。每层光罩的α值可以有固定值，每个离子注入相关的光罩层均为0.25，跟晶体管的沟道相关的光罩层为0.5。需要指出的是，上述具体数值可以是晶圆厂指定和传承的，不同晶圆厂之间可以存在差异，然而在同一晶圆厂内，各个光罩层的α通常是固定的。
本发明的发明人经过研究发现，在现有的良率预测方法中，并不考虑产品的差异性，也不考虑具体的芯片产品中采用的具体器件，例如是否采用了预先设计好的设计模块(Intellectual Property Core，IP core，又称为IP核)，是否考虑到了目标IP核在当前晶圆厂进行生产的实际情况对缺陷密度值的影响等，而是对于具有较大差异性的产品，仍然采用相同的良率预测方法进行预测，所以无法将产品的差异性反映在良率预测的数据上，因此现有技术简单的计算方法必然导致预测准确率较低。
在本发明实施例中，通过确定待预测芯片产品采用的目标IP核，在各个目标IP核的历史芯片产品中，选取与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品，针对每个目标IP核，确定所述目标IP核的各个有效产品的缺陷密度值，从而确定初始预测良率，可以充分考虑到目标IP核在当前晶圆厂进行生产的实际情况对缺陷密度值的影响，并且排除不同的工艺节点/集成电路类型的历史芯片产品的影响，从而使得预测得到的良率更加准确。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图1，图1是本发明实施例中一种芯片产品的良率预测方法的流程图。所述芯片产品的良率预测方法可以包括步骤S11至步骤S14：
步骤S11：确定待预测芯片产品采用的目标IP核、所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型；
步骤S12：在所述目标IP核的历史芯片产品中，选取有效产品，其中，所述有效产品为与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品；
步骤S13：针对每个目标IP核，确定该目标IP核的各个有效产品的缺陷密度值；
步骤S14：根据所确定的缺陷密度值，预测所述待预测芯片产品的初始预测良率。
在步骤S11的具体实施中，在待预测芯片产品设计完成后，即可确定待预测芯片产品采用的目标IP核。其中，IP核可以是芯片电路设计中具有特定功能的设计模块，可以是在对当前芯片产品进行设计之前，已经预先设计好甚至进行过生产应用的，能够根据需求应用到不同的芯片产品中，如模数/数模转换器(ADC/DAC)、数字信号处理器(DSP)、串行器/解串器(SERDES)等。
可以理解的是，芯片设计公司对每个产品中包含的IP核都有清晰的列表，且在芯片生产企业进行流片生产时，也会将该列表提供给芯片生产企业。即芯片设计公司对于其本身设计的每个芯片产品中包含哪些IP核是了解的；而晶圆厂等芯片生产企业，对于其生产的芯片产品中包含哪些IP核也是了解的。
在待预测芯片产品设计完成后，即可确定待预测芯片产品的工艺节点。其中，所述工艺节点泛指在集成电路加工过程中的“特征尺寸”，这个尺寸越小，表示工艺水平越高，例如90nm、65nm、45nm、28nm、14nm、5nm等等。
在待预测芯片产品设计完成后，即可确定待预测芯片产品的集成电路类型。其中，集成电路类型可以按照芯片产品在工艺节点以外的各种适当的方面进行划分，这些方面可以是功能、结构、用途等等。具体而言，可以按照集成电路功能、结构的不同进行分类，例如至少分为模拟集成电路、数字集成电路和数/模混合集成电路三大类，还可以根据导电类型、用途等进行更细节的划分。需要指出的是，在具体实施中，可以由晶圆厂根据工艺能力以及生产的实际情况，将工艺流程(如参数、步骤等)相近的集成电路划分为一类，本申请实施例对于具体的划分方式不做限制。
在步骤S12的具体实施中，可以确定各个目标IP核的历史生产情况。
具体地，在各个目标IP核的历史芯片产品中，选取与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品，例如同为28nm、数字集成电路的历史芯片产品，作为有效产品。
在本发明实施例中，通过设置有效产品，可以排除不同的工艺节点/集成电路类型的历史芯片产品的影响，有助于提高预测得到的良率的准确性。
在步骤S13的具体实施中，针对每个目标IP核，确定该目标IP核的各个有效产品的缺陷密度值。
其中，工艺缺陷密度值(Defect Density)用于指示芯片产品单位面积内的缺陷数，在现有的良率预测方法中用于表征生产工艺对于芯片产品的影响。具体地，缺陷密度值可以是某个工艺流程的所有缺陷平均至某芯片的单位面积内，其缺陷的密度值，即缺陷(defect)个数与面积的商，该数据可以根据历史的芯片生产数据获得。例如在前述现有的一种良率预测公式中，即采用D0’指示待预测芯片产品的工艺缺陷密度值。
在本申请实施例中，通过确定所述目标IP核的各个有效产品的缺陷密度值，可以充分考虑到目标IP核在当前晶圆厂进行生产的实际情况对缺陷密度值的影响，有助于进一步提高预测得到的良率的准确性。
在步骤S14的具体实施中，根据所确定的缺陷密度值，预测所述待预测芯片产品的初始预测良率。
在具体实施中，可以采用常规的良率预测方式，例如上述良率预测公式，预测所述待预测芯片产品的初始预测良率，还可以采用基于存储器模块的面积占比进行修正的良率预测公式进行预测。
进一步地，预测所述待预测芯片产品的初始预测良率的步骤可以包括：确定该目标IP核的每一个有效产品的缺陷密度值，并计算该目标IP核的缺陷密度值的均值；确定预测缺陷密度，其中，所述预测缺陷密度为所计算的均值中的最大值；采用下述公式，预测所述待预测芯片产品的初始预测良率：
其中，Y用于指示所述待预测芯片产品的初始预测良率，A用于指示芯片面积，D0用于指示所述预测缺陷密度，α用于指示所述待预测芯片产品的工艺复杂度，R用于指示存储器模块的面积占所述待预测芯片产品总面积的比例(Ratio)。
示例性的，若待预测芯片产品采用的目标IP核有目标IP核X和目标IP核Z，若目标IP核X有5个有效产品，那么根据这5个有效产品的历史生产数据可以获得每一个有效芯片产品所对应的缺陷密度值，然后取这5个有效芯片产品的缺陷密度值的均值X1；同样，目标IP核Z有10个有效产品，那么根据这10个有效产品的历史生产数据可以获得每一个有效芯片产品所对应的缺陷密度值，然后取这10个有效芯片产品的缺陷密度值的均值X2。若均值X1大于均值X2，则将均值X1作为预测缺陷密度。本发明中待预测芯片产品采用2个目标IP核仅仅是示例性的，而实际待预测芯片产品采用的目标IP核可以是其他数量，例如3个，4个，5个，10个，20个，等等；同样，每一个目标IP核所包含的有效产品的数量也仅仅是示例性的，本发明实施例不做具体限定。
具体地，存储器(Memory)模块又可以被称为记忆体单元，相比于其他非存储模块，存储器模块对于缺陷更加敏感，因此其占据待预测芯片产品总面积的比例对良率具有较大影响，在本申请实施例中，采用基于存储器模块的面积占比进行修正的良率预测公式，有助于进一步提高良率预测的准确性。
在本发明实施例中，确定各个有效产品的缺陷密度值的均值，可以通过均值运算排除极值的影响，进而确定其中的最大值，相当于在后续预测过程中，采用了良率影响最大，情况最糟的有效产品的缺陷密度，从而减轻乐观估计的程度，得到更为客观理智的预测结果。
需要指出的是，在本发明实施例的另一种具体实施方式中，还可以对直接确定所有有效产品的缺陷密度值的均值，从而降低各种极值的影响，同时减轻乐观估计和悲观估计的程度。
在本发明实施例中，通过确定待预测芯片产品采用的目标IP核，在各个目标IP核的历史芯片产品中，选取与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品，针对每个目标IP核，确定该目标IP核的各个有效产品的缺陷密度值，从而确定初始预测良率，可以充分考虑到目标IP核在当前晶圆厂进行生产的实际情况对缺陷密度值的影响，并且排除不同的工艺节点/集成电路类型的历史芯片产品的影响，从而使得预测得到的良率更加准确。
参照图2，图2是本发明实施例中另一种芯片产品的良率预测方法的部分流程图。所述另一种芯片产品的良率预测方法可以包括图1示出的步骤S11至步骤S14，还可以包括步骤S21至步骤S22，以下对各个步骤进行说明。
在步骤S21中，确定一个或多个良率影响系数。
其中，所述良率影响系数是根据以下一项或多项确定的：所述待预测芯片产品采用的电路设计模块、所述待预测芯片产品采用的版图图形中包含风险版图图形的失效系数、所述待预测芯片产品采用的晶体管；所述风险版图图形包含于预设的风险版图图形库中。以下基于上述多项分别进行说明。
进一步地，在本发明实施例的第一种具体实施方式中，对所述待预测芯片产品采用的电路设计模块进行分类；获取每一类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例；采用以下公式，确定所述良率影响系数：
其中，W1用于表示基于所述待预测芯片产品采用的电路设计模块确定的良率影响系数，si用于表示第i类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例，w1i用于表示第i种电路设计模块的加权系数，且w1i≥1。
具体地，所述电路设计模块可以是根据该芯片的具体需求，设计得到的电路模块。可以理解的是，单个芯片产品通常是以某种电路种类为主，兼具其它电路种类。
更进一步地，可以基于以下一种或多种类别，对所述各个电路设计模块进行分类：逻辑电路、存储电路、模拟电路、微机电系统(Micro-Electro-Mechanical System，MEMS)电路以及图像传感器电路。
其中，所述存储电路又可以称为存储器(Memory)电路。
更进一步地，在确定各类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例的步骤中，可以由芯片产品的设计人员直接提供，还可以通过测算得到，本发明实施例对此不做限制。
在本发明实施例中，通过设置第i种电路设计模块的加权系数w1i≥1，可以使得无论电路设计模块如何布局，最后得到的W1≤1，从而避免基于电路设计模块反而增大良率预测结果的情况。
更进一步地，获取电路设计模块的加权系数的步骤包括：根据电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例确定电路设计模块的加权系数；其中，所述电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例越大，所述电路设计模块的加权系数越小。在本发明实施例的一种具体实施方式中，以设置第i种电路设计模块的加权系数w1i从小到大分别为1、1.5、2、2.5为例，得到1/W1＝最大的面积占比×1+第二最大的面积占比×1.5+第三最大的面积占比×2+第四最大的面积占比×2.5。其中，所述面积占比即为所述第i类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例。
在本发明实施例的一种具体实施方式中，设置所述第i种电路设计模块的加权系数与该类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例成反比例关系，比例系数可以进行设置。
在本发明实施例中，通过设置所述第i类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例越大，所述第i种电路设计模块的加权系数w1i越小，可以针对电路设计模块种类越多的情况，设置更大的加权系数提高其对预测良率的影响，更好地体现电路设计模块类型越多，良率往往越低的特点。
进一步地，在本发明实施例的第二种具体实施方式中，所述待预测芯片产品的版图图形中包含预设的风险版图图形库中的风险版图图形，其中，所述预设的风险版图图形库中包含已知的风险版图图形以及各个风险版图图形的失效系数。
确定一个或多个良率影响系数的步骤可以包括：确定所述待预测芯片产品采用的版图中包含的风险版图图形库中的风险版图图形，并确定各个风险版图图形的失效系数的最大值；计算设定参数与所述失效系数的最大值的差值，并将所述差值作为良率影响系数；其中，所述失效系数＜1。
具体地，可以设置设定参数为1，设置最大值为max，则可以采用1-max作为计算结果作为所述良率影响系数。
具体地，在生产过程中，有些失效(Failure)是由于特别的版图形状造成的失效，许多晶圆厂都会将这些特别的版图形状积累起来，形成“风险版图形状库”，还可以将实际生产中未出现良率问题的版图形状同样积累下来，形成“无风险版图形状库”。
在一种具体实施方式中，可以在芯片产品进行版图热点检查时，通过工具(如pattern matching EDA)发现版图中出现和版图热点图形图库相似的坏(bad)图形，例如因为局部特殊插塞(Via)版图可能会出现插塞误开启(Via Open)，另一版图形成有短路的风险等问题。
进一步地，对于每个有良率失效风险的版图形状，还可以记录良率失效的风险几率。例如可以根据该版图形状在单颗芯片产品中使用的数量以及该版图形状出现失效问题的数量确定。
在具体实施中，对于确定所述待预测芯片产品采用的版图中包含的风险版图图形库中的风险版图图形的步骤，可以在新的产品进行流片生产时，利用版图工具或者光学矫正工具等，对特定的版图图形进行查找比对，将所有“有良率失效风险”的版图图形的位置及数目找出来，从而进行确定。
在本发明实施例中，确定各个风险版图图形的失效系数，并确定各个风险版图图形的失效系数的最大值max，进而计算1-max，相当于在后续预测过程中，采用了良率影响最大，情况最糟的失效系数，从而减轻乐观估计的程度，得到更为客观理智的预测结果。
进一步地，在本发明实施例的第三种具体实施方式中，确定一个或多个良率影响系数的步骤可以包括：确定所述待预测芯片产品采用的晶体管器件；获取各个晶体管器件的历史芯片产品的已出货晶圆的第一晶圆数量；获取各个晶体管器件的每个历史芯片产品的已出货晶圆的预设电性参数的测量值，并确定已出货晶圆的预设电性参数的测量值在所述预设电性参数的设计窗口内的第二晶圆数量；将所述第二晶圆数量与所述第一晶圆数量的比值作为所述良率影响系数。
具体地，可以设置采用n1表示有多少晶圆的电性参数测量值在设计窗口内，设置采用n表示已出货的晶圆数量，并以n1/n的计算结果作为所述良率影响系数。
具体地，所述晶体管器件可以是以芯片的功能和性能指标为出发点选择的，芯片设计人员会选择在不同的电路中选择不同的晶体管类型，或者通过多种晶体管不同的配比组合来实现。具体地，晶体管可以根据以下三个维度进行确定：(1)N型或P型；(2)阈值电压的高低；(3)晶体管沟道的长宽尺寸。如LVTN_0.35×0.28，可以用来表示阈值电压较低、晶体管沟道宽0.35um，晶体管沟道长为0.28um的N型晶体管。
在具体实施中，历史芯片产品可以是当前晶圆厂的历史芯片产品，从而可以根据出货记录确定各个晶体管器件的每个历史芯片产品的已出货晶圆的数量n。
所述预设电性参数可以用于指示芯片产品的电性表现。具体地，每个芯片产品在设计阶段，会设计多个电性参数测量电性表现，如阈值电压Vt、饱和电流Idsat、阻抗等。在具体实施中，可以根据已出货晶圆的测量记录确定已出货晶圆的预设电性参数的测量值。
所述预设电性参数的设计窗口可以是该电性参数的上限设计值和下限设计值，例如为生产流程规格书的规格范围。
可以理解的是，已出货晶圆的预设电性参数的测量值在所述预设电性参数的设计窗口内，可以用于指示该晶体管器件大概率被正确使用，例如LVTN_0.35×0.28被用于阈值电压较低、晶体管沟道宽0.35um，晶体管沟道长为0.28um的N型芯片产品中。
因此，已出货晶圆的预设电性参数的测量值在所述预设电性参数的设计窗口内的晶圆数量n1与n的比值，可以用于指示该晶体管器件被正确使用的比例。
例如待预测芯片产品中包含10个晶体管器件、每个晶体管器件有3个历史芯片产品，每个历史芯片产品的已出货晶圆的数量为1000片，则各个晶体管器件的历史芯片产品的已出货晶圆的总数量n为30000片。
进一步地，假设每个历史芯片产品中已出货晶圆的预设电性参数的测量值在所述预设电性参数的设计窗口内的晶圆数量为970，则历史芯片产品中已出货晶圆的预设电性参数的测量值在所述预设电性参数的设计窗口内的晶圆总数量n1为29100片。
进而根据n1与n的比值(29100/30000＝97％)，可以确定良率影响系数为97％。
在本发明实施例中，确定各个晶体管器件的历史芯片产品的已出货晶圆，并计算所述已出货晶圆的预设电性参数的测量值在所述预设电性参数的设计窗口内的晶圆总数量，相当于在后续预测过程中，引入了晶体管器件的历史数据，充分考虑到晶体管器件在当前晶圆厂进行生产的实际情况的影响，进一步提高良率预测的准确性。
在步骤S22中，根据所述初始预测良率以及所述一个或多个良率影响系数的乘积，确定一个或多个第一修正预测良率。
在本发明实施例中，根据所述待预测芯片产品采用的电路设计模块、所述待预测芯片产品采用的版图图形中包含风险版图图形的失效系数、所述待预测芯片产品采用的晶体管，确定一个或多个良率影响系数，可以在初始预测良率的基础上，充分考虑到所述待预测芯片产品的独有特点，以及在当前晶圆厂进行生产的实际情况，确定一个或多个第一修正预测良率，从而进一步提高预测得到的良率的准确性。
参照图3，图3是本发明实施例中又一种芯片产品的良率预测方法的部分流程图。所述又一种芯片产品的良率预测方法可以包括图1示出的步骤，还可以包括图2示出的步骤，还可以包括步骤S31至步骤S32，还可以包括步骤S31至步骤S33，还可以包括步骤S31至步骤S34。以下对各个步骤进行说明。
在步骤S31中，根据所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型，确定所述待预测芯片产品的工艺缺陷密度值。
如前所述，工艺缺陷密度值用于指示芯片产品单位面积内的缺陷数，在现有的良率预测方法中用于表征生产工艺对于芯片产品的影响。其具体数值可以是晶圆厂采集整理得到的，相同工艺节点以及集成电路类型下得到的工艺缺陷密度值往往接近。
需要指出的是，还可以根据具体情况，确定除所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型之外的其他判断条件，并根据工艺节点、集成电路类型以及其他判断条件，更准确地确定工艺缺陷密度值，本发明实施例对此不做限制。
在步骤S32中，根据所述待预测芯片产品的工艺缺陷密度值，预测所述待预测芯片产品的基础预测良率。
具体地，可以采用下述公式，根据所述待预测芯片产品的工艺缺陷密度值，预测所述待预测芯片产品的基础预测良率：
其中，Y用于指示所述待预测芯片产品的基础预测良率，A用于指示芯片面积，D0’用于指示所述待预测芯片产品的工艺缺陷密度值，α用于指示所述待预测芯片产品的工艺复杂度，R用于指示存储器模块的面积占所述待预测芯片产品总面积的比例。
在本发明实施例中，根据所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型，确定所述待预测芯片产品的工艺缺陷密度值，可以根据当前晶圆厂进行生产的实际工艺情况，补充计算基础预测良率，为后续进一步提高预测得到的良率的准确性提供数据。
在步骤S33中，可以根据所述基础预测良率以及所述一个或多个良率影响系数的乘积，确定一个或多个第二修正预测良率。
在本发明实施例中，基于一个或多个良率影响系数，可以在基础预测良率的基础上，充分考虑到所述待预测芯片产品的独有特点，以及在当前晶圆厂进行生产的实际情况，确定一个或多个第二修正预测良率，为后续进一步提高预测得到的良率的准确性提供数据。
在步骤S34中，根据所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率，确定所述待预测芯片产品的输出预测良率。
在本发明实施例中，根据所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率，确定所述待预测芯片产品的输出预测良率，可以在多种方式确定的预测良率中，去除极值的影响，更好地排除不确定性，提高预测良率的准确性和稳定性。
进一步地，在本发明实施例的第一种具体应用中，根据所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率，确定所述待预测芯片产品的输出预测良率的步骤可以包括：确定所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率的均值，作为所述待预测芯片产品的输出预测良率。
具体地，以确定了初始预测良率、一个第一修正预测良率、基础预测良率以及一个第二修正预测良率为例，可以对四次预测值直接取均值，相当于对包括最理想情况和最不理想情况在内的全部预测值取均值，有助于提高预测良率的准确性和稳定性。
进一步地，在本发明实施例的第二种具体应用中，根据所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率，确定所述待预测芯片产品的输出预测良率的步骤可以包括：在所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率中，去除最大值和最小值，并确定剩余的预测良率的均值，作为所述待预测芯片产品的输出预测良率。
具体地，以确定了初始预测良率、一个第一修正预测良率、基础预测良率以及一个第二修正预测良率为例，可以对四次预测值去除最大值和最小值，然后对剩余的两次预测值直接取均值，相当于在去除最理想情况和最不理想情况之后，对剩余的全部预测值取均值，有助于去除极值的影响，充分考虑了设计因素所引入的不确定性，预测的良率更接近于实际良率表现，更有效地提高预测良率的准确性和稳定性。
进一步地，在本发明实施例的第三种具体应用中，根据所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率，确定所述待预测芯片产品的输出预测良率的步骤可以包括：在所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率中，去除最大值，并确定剩余的预测良率的均值，作为所述待预测芯片产品的输出预测良率。
具体地，以确定了初始预测良率、一个第一修正预测良率、基础预测良率以及一个第二修正预测良率为例，可以对四次预测值去除最大值，然后对剩余的三次预测值直接取均值，相当于在去除最理想情况之后，对剩余的全部预测值取均值，可以去除极大值的影响，有助于提高预测良率的准确性和稳定性。
参照图4，图4是本发明实施例中一种芯片产品的良率预测装置的结构示意图。所述芯片产品的良率预测装置可以包括：
芯片产品确定模块41，用于确定待预测芯片产品采用的目标IP核、所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型；
有效产品确定模块42，用于在各个目标IP核的历史芯片产品中，选取与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品，记为有效产品；
缺陷密度确定模块43，用于针对每个目标IP核，确定所述目标IP核的各个有效产品的缺陷密度值；
良率预测模块44，用于根据所述缺陷密度值，预测所述待预测芯片产品的初始预测良率。
在本发明实施例中，通过确定待预测芯片产品采用的目标IP核，在各个目标IP核的历史芯片产品中，选取与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品，针对每个目标IP核，确定该目标IP核的各个有效产品的缺陷密度值，从而确定初始预测良率，可以充分考虑到目标IP核在当前晶圆厂进行生产的实际情况对缺陷密度值的影响，并且排除不同的工艺节点/集成电路类型的历史芯片产品的影响，从而使得预测得到的良率更加准确。
关于该芯片产品的良率预测装置的原理、具体实现和有益效果请参照前文描述的关于芯片产品的良率预测方法的相关描述，此处不再赘述。
本发明实施例还提供了一种存储介质，其上存储有计算机程序，所述计算机程序被处理器运行时执行上述方法的步骤。所述存储介质可以是计算机可读存储介质，例如可以包括非挥发性存储器(non-volatile)或者非瞬态(non-transitory)存储器，还可以包括光盘、机械硬盘、固态硬盘等。
本发明实施例还提供了一种终端，包括存储器和处理器，所述存储器上存储有能够在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行上述方法的步骤。所述终端包括但不限于手机、计算机、平板电脑等终端设备。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种芯片产品的良率预测方法，其特征在于，包括：
确定待预测芯片产品采用的目标IP核、所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型；
在所述目标IP核的历史芯片产品中，选取有效产品，其中，所述有效产品为与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品；
针对每个目标IP核，确定该目标IP核的各个有效产品的缺陷密度值；
根据所确定的缺陷密度值，预测所述待预测芯片产品的初始预测良率；
其中，预测所述待预测芯片产品的初始预测良率包括：
针对每一个目标IP核，执行：确定该目标IP核的每一个有效产品的缺陷密度值，并计算该目标IP核的缺陷密度值的均值；
确定预测缺陷密度，其中，所述预测缺陷密度为所计算的均值中的最大值；
采用下述公式，预测所述待预测芯片产品的初始预测良率：
；
其中，Y用于指示所述待预测芯片产品的初始预测良率，A用于指示芯片面积，D0用于指示所述预测缺陷密度，用于指示所述待预测芯片产品的工艺复杂度，R用于指示存储器模块的面积占所述待预测芯片产品总面积的比例。
2.根据权利要求1所述的芯片产品的良率预测方法，其特征在于，还包括：
确定一个或多个良率影响系数；
根据所述初始预测良率以及所述一个或多个良率影响系数的乘积，确定一个或多个第一修正预测良率；
其中，所述良率影响系数是根据以下一项或多项确定的：
所述待预测芯片产品采用的电路设计模块、所述待预测芯片产品采用的版图图形中包含风险版图图形的失效系数、所述待预测芯片产品采用的晶体管；
所述风险版图图形包含于预设的风险版图图形库中。
3.根据权利要求2所述的芯片产品的良率预测方法，其特征在于，确定一个或多个良率影响系数包括：
对所述待预测芯片产品采用的电路设计模块进行分类；
获取每一类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例；
采用以下公式，确定所述良率影响系数：
；
其中，W1用于表示基于所述待预测芯片产品采用的电路设计模块确定的良率影响系数，用于表示第i类电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例，用于表示第i种电路设计模块的加权系数，且/>≥1。
4.根据权利要求3所述的芯片产品的良率预测方法，其特征在于，获取电路设计模块的加权系数的步骤包括：
根据电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例确定电路设计模块的加权系数；
其中，所述电路设计模块的总面积在单颗待预测芯片产品上占据的面积比例越大，所述电路设计模块的加权系数越小。
5.根据权利要求3所述的芯片产品的良率预测方法，其特征在于，基于以下一种或多种类别，对各个电路设计模块进行分类：
逻辑电路、存储电路、模拟电路、MEMS电路以及图像传感器电路。
6.根据权利要求2所述的芯片产品的良率预测方法，其特征在于，所述待预测芯片产品的版图图形中包含预设的风险版图图形库中的风险版图图形，其中，在所述预设的风险版图图形库中包含已知的风险版图图形以及每一个风险版图图形的失效系数的情况下；
确定一个或多个良率影响系数包括：
确定所述待预测芯片产品采用的版图中包含的风险版图图形库中的风险版图图形，并确定各个风险版图图形的失效系数的最大值；
计算设定参数与所述失效系数的最大值的差值，并将所述差值作为良率影响系数；
其中，所述失效系数＜1。
7.根据权利要求2所述的芯片产品的良率预测方法，其特征在于，确定一个或多个良率影响系数包括：
获取所述待预测芯片产品采用的晶体管器件；
获取各个晶体管器件的历史芯片产品的已出货晶圆的第一晶圆数量；
获取各个晶体管器件的每个历史芯片产品的已出货晶圆的预设电性参数的测量值，并确定已出货晶圆的预设电性参数的测量值在所述预设电性参数的设计窗口内的第二晶圆数量；
将所述第二晶圆数量与所述第一晶圆数量的比值作为所述良率影响系数。
8.根据权利要求2所述的芯片产品的良率预测方法，其特征在于，还包括：
根据所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型，确定所述待预测芯片产品的工艺缺陷密度值；
采用下述公式，根据所述待预测芯片产品的工艺缺陷密度值，预测所述待预测芯片产品的基础预测良率：
；
其中， Y’用于指示所述待预测芯片产品的基础预测良率，A用于指示芯片面积，D0’用于指示所述待预测芯片产品的工艺缺陷密度值，用于指示所述待预测芯片产品的工艺复杂度，R用于指示存储器模块的面积占所述待预测芯片产品总面积的比例。
9.根据权利要求8所述的芯片产品的良率预测方法，其特征在于，还包括：
根据所述基础预测良率以及所述一个或多个良率影响系数的乘积，确定一个或多个第二修正预测良率。
10.根据权利要求9所述的芯片产品的良率预测方法，其特征在于，还包括：
根据所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率，确定所述待预测芯片产品的输出预测良率。
11.根据权利要求10所述的芯片产品的良率预测方法，其特征在于，确定所述待预测芯片产品的输出预测良率包括：
确定所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率的均值，作为所述待预测芯片产品的输出预测良率。
12.根据权利要求10所述的芯片产品的良率预测方法，其特征在于，确定所述待预测芯片产品的输出预测良率包括：
在所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率中，去除最大值和最小值，并确定剩余的预测良率的均值，作为所述待预测芯片产品的输出预测良率。
13.根据权利要求10所述的芯片产品的良率预测方法，其特征在于，确定所述待预测芯片产品的输出预测良率包括：
在所述待预测芯片产品的初始预测良率、一个或多个第一修正预测良率、基础预测良率以及一个或多个第二修正预测良率中的多个预测良率中，去除最大值，并确定剩余的预测良率的均值，作为所述待预测芯片产品的输出预测良率。
14.一种芯片产品的良率预测装置，其特征在于，包括：
芯片产品确定模块，用于确定待预测芯片产品采用的目标IP核、所述待预测芯片产品的工艺节点以及所述待预测芯片产品的集成电路类型；
有效产品确定模块，用于在所述目标IP核的历史芯片产品中，选取有效产品，其中，所述有效产品为与所述待预测芯片产品具有相同的工艺节点以及集成电路类型的历史芯片产品；
缺陷密度确定模块，用于针对每个目标IP核，确定该目标IP核的各个有效产品的缺陷密度值；
良率预测模块，用于根据所确定的缺陷密度值，预测所述待预测芯片产品的初始预测良率；
其中，所述良率预测模块还用于执行：
针对每一个目标IP核，执行：确定该目标IP核的每一个有效产品的缺陷密度值，并计算该目标IP核的缺陷密度值的均值；
确定预测缺陷密度，其中，所述预测缺陷密度为所计算的均值中的最大值；
采用下述公式，预测所述待预测芯片产品的初始预测良率：
；
其中，Y用于指示所述待预测芯片产品的初始预测良率，A用于指示芯片面积，D0用于指示所述预测缺陷密度，用于指示所述待预测芯片产品的工艺复杂度，R用于指示存储器模块的面积占所述待预测芯片产品总面积的比例。
15.一种存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器运行时执行权利要求1至13任一项所述芯片产品的良率预测方法的步骤。
16.一种终端，包括存储器和处理器，所述存储器上存储有能够在所述处理器上运行的计算机程序，其特征在于，所述处理器运行所述计算机程序时执行权利要求1至13任一项所述芯片产品的良率预测方法的步骤。
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