CN104766808B - 晶圆缺陷密度获得方法、测试方法及半导体装置形成方法 - Google Patents

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Abstract

本发明提供的晶圆缺陷密度获得方法、测试方法及半导体装置形成方法，通过获得所述晶圆上各芯片的各导电层的致命缺陷率，并根据每个芯片的各导电层的致命缺陷率获得致命缺陷率系数，进而结合所述致命缺陷率系数及理论缺陷密度计算模型获得修正缺陷密度计算公式，再根据所述修正缺陷密度计算公式获得所述晶圆的缺陷密度，如此通过结合不同种类芯片信息对缺陷密度评估方式进行修正以提升评估准确性，从而增加合格品产量，提升利润。

Description

晶圆缺陷密度获得方法、测试方法及半导体装置形成方法
技术领域
本发明涉及半导体制造技术领域，特别是涉及晶圆缺陷密度获得方法、测试方法及半导体装置形成方法。
背景技术
在半导体制造领域，研究芯片产量最大化的系统和方法对半导体制造公司的成功是至关重要的。公司降低制造成本同时生产更大数量的产品，从而降低了销售价格，增加利润，获取较高的收益率。
目前，半导体制造工序是先在一片晶圆上同时生长几百上千个相同芯片，全部制程完成后的晶圆又称为裸片。通过对裸片的测试挑选出合格芯片，并切割封装成产品。
缺陷密度（D0）评估对半导体制造（FAB）而言是必不可少，其作用是评估半导体制造过程中不同的技术能力，特别是不同的复杂工艺，但现有的随机缺陷密度评估，通常只是在基于光刻复杂系数（litho complexity coefficient）的基础上作出，而对于不同种类芯片制造工艺进行评估时，还存在较多不准确的地方。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种晶圆缺陷密度获得方法、测试方法及半导体装置形成方法，解决现有缺陷密度评估方法不准确的问题。
为实现上述目的及其他相关目的，本发明提供一种晶圆缺陷密度获得方法，包括：获得所述晶圆上各芯片的各导电层的致命缺陷率；根据每个芯片的各导电层的致命缺陷率获得致命缺陷率系数；结合所述致命缺陷率系数及理论缺陷密度计算模型获得修正缺陷密度计算公式；根据所述修正缺陷密度计算公式获得所述晶圆的缺陷密度。
优选的，所述理论缺陷密度计算模型包括玻尔-爱因斯坦方程式。
进一步优选的，所述玻尔-爱因斯坦方程式为：WaferYield=1/(1+DieArea*D0)^N,其中，WaferYield为晶圆随机良率：晶圆上的合格芯片数量与有效芯片总数的比值；DieArea为单个芯片的面积；D0为缺陷密度，单位为缺陷个数/平方英寸；N为工艺复杂度。
优选的，所述缺陷率系数为所述各导电层的致命缺陷率之和。
优选的，所述致命缺陷率系数记为C，所述修正缺陷密度计算公式：
其中，WaferYield为晶圆随机良率：晶圆上的合格芯片数量与有效芯片总数的比值，DieArea为单个芯片的面积；是修正后缺陷密度，计算公式为其中，D0为缺陷密度，单位是缺陷个数/每平方英寸，GDPW是所述有效芯片总数缺陷密度；N为工艺复杂度。
优选的，所述致命缺陷率系数记为C，所述修正缺陷密度计算公式：
其中，WaferYield为晶圆随机良率：晶圆上的合格芯片数量与有效芯片总数的比值；DieArea为单个芯片的面积；D0为缺陷密度，单位是缺陷个数/每平方英寸；N为工艺复杂度。
优选的，所述晶圆为多晶硅晶圆。
优选的，所述致命缺陷包括短路或断路。
本发明还提供一种晶圆测试方法，包括如上述任一项所述的晶圆缺陷密度获得方法。
本发明还提供一种半导体装置形成方法，所述半导体装置在晶圆上形成，包括如所述的晶圆测试方法。
如上所述，本发明提供的晶圆缺陷密度获得方法、测试方法及半导体装置形成方法，通过获得所述晶圆上各芯片的各导电层的致命缺陷率，并根据每个芯片的各导电层的致命缺陷率获得致命缺陷率系数，进而结合所述致命缺陷率系数及理论缺陷密度计算模型获得修正缺陷密度计算公式，再根据所述修正缺陷密度计算公式获得所述晶圆的缺陷密度，如此通过结合不同种类芯片信息对缺陷密度评估方式进行修正以提升评估准确性，从而增加合格品产量，提升利润。
附图说明
图1显示为本发明的晶圆缺陷密度获得方法的实施例的流程示意图。
图2显示为使用现有晶圆缺陷密度获得方法得到的实验数据图。
图3显示为使用本发明的晶圆缺陷密度获得方法得到的实验数据图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1，本发明提供一种晶圆缺陷密度获得方法的，包括如下步骤：
步骤S1：获得所述晶圆上各芯片的各导电层的致命缺陷率；在本实施例中，所述致命缺陷（killer defects）为业界所习知，在国内外专利中均有记载，所述导电层可以是蚀刻（如光刻（litho））形成的电性层、氧化层、半导体层等，为了计算准确，优选的，可以选用比较具有参考价值的关键层（Key Layer）。
步骤S2：根据每个芯片的各导电层的致命缺陷率获得致命缺陷率系数；
步骤S3：结合所述致命缺陷率系数及理论缺陷密度计算模型获得修正缺陷密度计算公式；
步骤S4：根据所述修正缺陷密度计算公式获得所述晶圆的缺陷密度。
优选的，所述理论缺陷密度计算模型包括玻尔-爱因斯坦方程式，即WaferYield=1/(1+DieArea*D0)^N,其中，WaferYield为晶圆随机良率：晶圆上的合格芯片数量与有效芯片总数的比值；DieArea为单个芯片的面积；D0为缺陷密度，单位为缺陷个数/平方英寸；N为工艺复杂度。目前有的FAB是取值在12～18之间的。
优选的，所述缺陷率系数为所述各导电层的致命缺陷率之和。
在本实施例中，优选的，所述致命缺陷率系数记为C，所述修正缺陷密度计算公式：其中，WaferYield为晶圆随机良率：晶圆上的合格芯片数量与有效芯片总数的比值，DieArea为单个芯片的面积；是修正后缺陷密度，计算公式为其中，D0为缺陷密度，单位是缺陷个数/每平方英寸，GDPW是所述有效芯片总数缺陷密度；N为工艺复杂度。
在本实施例中，的修正主要是因为考虑了有效芯片总数，当然也可以忽略。
因此，在其他实施例中，可以直接拿D0进行计算，所述致命缺陷率系数记为C，所述修正缺陷密度计算公式：其中，WaferYield为晶圆随机良率：晶圆上的合格芯片数量与有效芯片总数的比值；DieArea为单个芯片的面积；D0为缺陷密度，单位是缺陷个数/每平方英寸；N为工艺复杂度。
优选的，所述晶圆可以是多晶硅晶圆，但并非以此为限。
优选的，所述致命缺陷包括短路或断路。
晶圆缺陷密度获得方法的原理说明：
请参考以下，例示性地说明所述晶圆缺陷密度获得方法中的致命缺陷率系数C如何取得，以及所述晶圆缺陷密度获得方法如何进行。
假设0.153微米制程逻辑器件，取3层关键层作为参考，根据晶圆上芯片各导电层算得致命缺陷率及对应的致命缺陷率系数，如下表所示：
取得致命缺陷率系数C之后，除了致命缺陷率系数C带入修正缺陷密度计算公式外，还需将已知可计算的晶圆随机良率WaferYield、单个芯片的面积DieArea、工艺复杂度N代入修正缺陷密度计算公式即可算得缺陷密度D0。
若还需要考虑有效芯片总数进行的修正时，需要结合的修正公式将致命缺陷率系数C、晶圆随机良率WaferYield、单个芯片的面积DieArea、工艺复杂度N、每片晶圆的芯片总数GDPW代入修正缺陷密度计算公式即可算得缺陷密度D0。
在一实施例中，一条晶圆生产线的FAB能力（固有缺陷密度D0值）为0.13缺陷个数/每平方英寸，申请人对该晶圆生产线上的多组晶圆产品进行采样和试验评估，可得使用现有晶圆缺陷密度获得方法得到的实验数据图图2和使用本发明的晶圆缺陷密度获得方法得到的实验数据图图3。
如图2所示，针对晶圆产品1、晶圆产品2、晶圆产品3、晶圆产品4，给定一组指定缺陷密度D0值，采用现有缺陷密度计算公式（没有使用致命缺陷率系数C进行修正），由指定缺陷密度D0值分别计算出四组与晶圆产品1、晶圆产品2、晶圆产品3、晶圆产品4相关的，由现有缺陷密度计算公式预测的WaferYield值。以指定缺陷密度D0值为横坐标，以由现有缺陷密度计算公式预测的WaferYield值为纵坐标，得到图2中的四条预测的WaferYield值随指定缺陷密度D0值变化的变化曲线。
在图2中的四条变化曲线上，直径较大的四个点的纵坐标分别代表本条生产线上的四种晶圆产品的实际WaferYield值。该实际WaferYield值是产生过程中实际测试出来的，与本发明中提及的缺陷密度计算公式无关。使用这四个实际WaferYield值，通过现有缺陷密度计算公式反推得到四个数值大小不同的D0值，即直径较大的四个点的横坐标。由图2可知，直径较大的四个点的横坐标大小不同，这说明，使用实际WaferYield值，根据现有缺陷密度计算公式，计算得到本条生产线上的四种晶圆产品的D0值大小不同。而在实际生产中，同一条晶圆生产线上的不同晶圆产品的FAB能力（固有缺陷密度D0值）应相同。并且，本条晶圆生产线的实际FAB能力（固有缺陷密度D0值）为0.13缺陷个数/每平方英寸，而由实际WaferYield值反推得到的这四个D0值（直径较大的四个点的横坐标）都不是0.13缺陷个数/每平方英寸。所以，使用现有缺陷密度计算公式计算晶圆缺陷密度D0的方法既不合理也不准确。
此外，图2中，在D0值为0.13缺陷个数/每平方英寸处作一条垂直于横轴的直线后，还可更加直观地反映出使用现有缺陷密度计算公式是否能准确计算出晶圆缺陷密度D0。因为本条晶圆生产线的固有缺陷密度D0值为0.13缺陷个数/每平方英寸，所以在D0值为0.13缺陷个数/每平方英寸处作一条垂直于横轴的直线后，该直线与四条变化曲线间产生四个交点的纵坐标，即为根据现有缺陷密度计算公式预测得到的，固有缺陷密度D0值为0.13缺陷个数/每平方英寸时的四种晶圆产品的WaferYield值。而四种晶圆产品的预测WaferYield值（即直线与四条变化曲线的交点的纵坐标）与实际WaferYield值（直径较大的四个点的纵坐标）的大小并不一致。由此进一步反映出，现有缺陷密度计算公式不能准确反应晶圆缺陷密度D0与WaferYield值的关系。也即，根据实际WaferYield值，使用现有缺陷密度计算公式不能准确计算出晶圆缺陷密度D0。
如图3所示，采样和试验评估的晶圆产品和指定缺陷密度D0值保持不变，与图2一致。采用本发明的修正缺陷密度计算公式（使用致命缺陷率系数C进行修正），由指定缺陷密度D0值分别计算出四组与晶圆产品1、晶圆产品2、晶圆产品3、晶圆产品4相关的，由修正缺陷密度计算公式预测的WaferYield值（WaferYield值小于85%的，未显示在图中）。以指定缺陷密度D0值为横坐标，以由修正缺陷密度计算公式预测的WaferYield值为纵坐标，得到图3中的四条由本发明的修正缺陷密度计算公式预测的WaferYield值随指定缺陷密度D0值变化的变化曲线。
在图3中，同样的，四条变化曲线上直径较大的四个点的纵坐标分别代表本条生产线上的四种晶圆产品的实际WaferYield值。该实际WaferYield值是产生过程中实际测试出来的，与本发明中提及的缺陷密度计算公式无关。使用这四个实际WaferYield值，通过本发明的修正缺陷密度计算公式反推得到四个数值大小相同的D0值，即直径较大的四个点的横坐标。由图3可知，直径较大的四个点的横坐标的大小基本一致，这说明，使用实际WaferYield值，根据本发明的修正缺陷密度计算公式，计算得到本条生产线上的四种晶圆产品的D0值相同。这符合在实际生产中，同一条晶圆生产线上的不同晶圆产品的FAB能力（固有缺陷密度D0值）应相同的实际情况。并且，由实际WaferYield值反推得到的这四个D0值都与0.13缺陷个数/每平方英寸非常接近。也即，由实际WaferYield值反推得到的这四个D0值（直径较大的四个点的横坐标）与本条晶圆生产线的实际FAB能力（固有缺陷密度D0值）的0.13缺陷个数/每平方英寸的大小保持高度一致。所以，使用本发明的修正缺陷密度计算公式计算晶圆缺陷密度D0的方法是合理且准确的。
同理，图3中，在D0值为0.13缺陷个数/每平方英寸处作一条垂直于横轴的直线后，该直线与四条变化曲线间产生四个交点，且这四个交点的纵坐标，即为根据修正缺陷密度计算公式预测得到的，固有缺陷密度D0值为0.13缺陷个数/每平方英寸时的四种晶圆产品的WaferYield值。而四种晶圆产品的预测WaferYield值（即直线与四条变化曲线的交点的纵坐标）与实际WaferYield值（直径较大的四个点的纵坐标）一一对应且大小保持一致。由此进一步反映出，现有缺陷密度计算公式能够准确反应晶圆缺陷密度D0与WaferYield值的关系。也即，根据实际WaferYield值，使用现有缺陷密度计算公式能够准确计算出晶圆缺陷密度D0。
综合图2和图3可知，本发明将致命缺陷率系数C带入缺陷密度计算公式后得到修正缺陷密度计算公式，由修正缺陷密度计算公式可以计算得到更准确的晶圆生产线的缺陷密度，有效提升评估准确性，从而增加合格品产量，提高利润。
优选的，本发明的晶圆缺陷密度获得方法应用在半导体封装产品封装线，对封装中产品作评估测试可以取得较高的生产良率。
因此，本发明还提供一种晶圆测试方法，包括如上述任一项所述的晶圆缺陷密度获得方法。
因此，本发明还提供一种半导体装置形成方法，所述半导体装置在晶圆上形成，包括如所述的晶圆测试方法。优选的，所述半导体装置为芯片或芯片封装体。
综上所述，本发明提供的晶圆缺陷密度获得方法、测试方法及半导体装置形成方法，通过获得所述晶圆上各芯片的各导电层的致命缺陷率，并根据每个芯片的各导电层的致命缺陷率获得致命缺陷率系数，进而结合所述致命缺陷率系数及理论缺陷密度计算模型获得修正缺陷密度计算公式，再根据所述修正缺陷密度计算公式获得所述晶圆的缺陷密度，如此通过结合不同种类芯片信息对缺陷密度评估方式进行修正以提升评估准确性，从而增加合格品产量，提升利润。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种晶圆缺陷密度获得方法，其特征在于，包括：
获得所述晶圆上各芯片的各导电层的致命缺陷率；
根据每个芯片的各导电层的致命缺陷率获得致命缺陷率系数，所述致命缺陷率系数为所述各导电层的致命缺陷率之和；
结合所述致命缺陷率系数及理论缺陷密度计算模型获得修正缺陷密度计算公式；
根据所述修正缺陷密度计算公式获得所述晶圆的缺陷密度，
所述致命缺陷率系数记为C，所述修正缺陷密度计算公式为：
或者，
其中，WaferYield为晶圆随机良率：晶圆上的合格芯片数量与有效芯片总数的比值；DieArea为单个芯片的面积；FD0是修正后缺陷密度，计算公式为FD0＝D0+0.0001×GDPW-0.08，其中，D0为缺陷密度，单位是缺陷个数/每平方英寸，GDPW是所述有效芯片总数缺陷密度；N为工艺复杂度。
2.根据权利要求1所述的晶圆缺陷密度获得方法，其特征在于，所述理论缺陷密度计算模型包括玻尔-爱因斯坦方程式。
3.根据权利要求2所述的晶圆缺陷密度获得方法，其特征在于，所述玻尔-爱因斯坦方程式为：
WaferYield＝1/(1+DieArea*D0)^N,其中，WaferYield为晶圆随机良率：晶圆上的合格芯片数量与有效芯片总数的比值；DieArea为单个芯片的面积；D0为缺陷密度，单位为缺陷个数/平方英寸；N为工艺复杂度。
4.根据权利要求1所述的晶圆缺陷密度获得方法，其特征在于，所述晶圆为多晶硅晶圆。
5.根据权利要求1所述的晶圆缺陷密度获得方法，其特征在于，所述致命缺陷包括短路或断路。
6.一种晶圆测试方法，其特征在于，包括如权利要求1至5中任一项所述的晶圆缺陷密度获得方法。
7.一种半导体装置形成方法，所述半导体装置在晶圆上形成，其特征在于，包括如权利要求6所述的晶圆测试方法。
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