JP5576807B2 - シート抵抗の測定方法及びシート抵抗測定装置 - Google Patents
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Description
また、上記した「Van der Pauw測定法」においては、TEGパターンを用いてシート抵抗の測定を行うため、やはり製品の半導体チップ毎にシート抵抗を測定することができないという問題がある。また、ウェーハ全面にわたってシート抵抗を測定することができないという問題がある。
図1及び図2は、実施形態に係るシート抵抗の測定方法を説明するために示すフローチャートである。図3は、実施形態における寄生pnpトランジスタを説明するために示す図である。図3(a)は測定対象の半導体装置100の構造を示す図であり、図3(b)は測定対象の半導体装置100における寄生pnpトランジスタを示す図である。なお、図3中、符号110はp型半導体基板を示し、符号112a,112bはp+型素子分離領域を示し、符号114,116はn型エピタキシャル層を示し、符号118a,118bはp+型導出領域を示し、符号Bはnpnトランジスタ部のベース電極を示し、符号Cはnpnトランジスタ部のコレクタ電極を示し、符号Eはnpnトランジスタ部のエミッタ電極を示し、符号DはCMOC部のドレイン電極を示し、符号GはCMOS部のゲート電極を示し、符号SはCMOS部のソース電極を示し、符号bは寄生pnpトランジスタのベース電極を示し、符号cは寄生pnpトランジスタのコレクタ電極を示し、符号eは寄生pnpトランジスターのエミッタ電極を示す。
第1ステップは、半導体装置に形成される寄生トランジスタのコレクタ電流Iceを、エピタキシャル層の不純物濃度及びエピタキシャル層の厚さを変化させて測定するとともに、半導体装置の近傍に形成したTEGにおけるエピタキシャル層のシート抵抗ρsを測定することにより、半導体装置に形成される寄生トランジスタのコレクタ電流Iceと、エピタキシャル層のシート抵抗ρsとの関係を示す検量線を作成するステップである。以下、第1ステップをさらに詳細に説明する。
まず、図4(a)及び図4(b)に示すように、エピタキシャル層の不純物濃度及び厚さを例えばそれぞれ3水準に変化させた3枚の試験用ウェーハNo.1〜No.3を準備する。
次に、上記した3枚の試験用ウェーハ「No.1」〜「No.3」内に、CMOS部とnpnトランジスタ部とを備える半導体装置100(図3(a)参照。)及びシート抵抗測定用のTEGを作製する。このとき、図4(b)に示すハッチング部分にシート抵抗測定用のTEGを作製する。
次に、常法に従って、シート抵抗測定用のTEGにおけるシート抵抗ρsを「Van der Pauw測定法」を用いて測定する。
次に、シート抵抗測定用のTEGの近傍に位置する半導体装置に形成される寄生pnpトランジスタのコレクタ電流Ice(図3(b)参照。)をICテスターを用いて測定する。このとき、TEGの近傍に位置する複数の半導体装置のそれぞれについて寄生pnpトランジスタのコレクタ電流Iceを測定し、これらの測定値を平均してコレクタ電流Iceとすることとしてもよい。
次に、シート抵抗ρs及びコレクタ電流Iceをシート抵抗測定装置10(図7参照。)に入力する。シート抵抗ρs及びコレクタ電流Iceは、ICテスターとのインターフェース部12を用いて自動的に行ってもよいし、入力部14を用いて手動で行ってもよい。
次に、シート抵抗測定装置10(具体的には演算部16にある検量線作成部)に「入力されたシート抵抗ρsの値及びコレクタ電流Iceの値から、半導体装置に形成される寄生トランジスタのコレクタ電流Iceと、エピタキシャル層のシート抵抗ρsとの関係を示す検量線を作成」させる。検量線は、半導体装置に形成される寄生トランジスタのコレクタ電流Iceと、エピタキシャル層のシート抵抗ρsとの関係を記述する式であってもよいし、半導体装置に形成される寄生トランジスタのコレクタ電流Iceと、エピタキシャル層のシート抵抗ρsとの関係を記述するテーブルであってもよい。
最後に、シート抵抗測定装置10の記憶媒体部18に、作成した検量線を記憶させる。
第2ステップは、測定対象の半導体装置における寄生トランジスタのコレクタ電流Iceを測定するとともに当該コレクタ電流の値を第1ステップで作成した検量線に当てはめることにより、半導体装置におけるエピタキシャル層のシート抵抗を算出するステップである。以下、第2ステップをさらに詳細に説明する。
まず、測定対象のウェーハを用いて、CMOS部とnpnトランジスタ部とを備える半導体装置を作製する(図3(a)参照。)。このとき、第1ステップの場合とは異なり、シート抵抗測定用のTEGを測定対象のウェーハ中に作製する必要は必ずしもないが、シート抵抗測定用のTEGを測定対象のウェーハ中に作製してもよい。これにより、第2ステップを実施するうちに上記した検量線が自然に更新され、常に高い精度でシート抵抗を測定することができるようになる。
次に、半導体装置に形成される寄生pnpトランジスタのコレクタ電流Ice(図3(b)参照。)をICテスターを用いて測定する。
次に、コレクタ電流Iceの値をシート抵抗測定装置10に入力する。
次に、シート抵抗測定装置(具体的には演算部16にあるシート抵抗算出部)に「入力されたコレクタ電流Iceの値を第1ステップで作成した検量線に当てはめることにより、当該半導体装置におけるエピタキシャル層のシート抵抗ρsを算出」させる。
最後に、シート抵抗測定装置の表示部に、算出したシート抵抗ρsの値を表示させる。この後、算出したシート抵抗ρsの値を記憶部18に保存するとともに、種々のデータ処理を行う。
Claims (5)
- エピタキシャル層又はウェルの不純物濃度及びエピタキシャル層の厚さ又はウェルの深さに関する情報を製品特性と1対1でウェーハ全面にわたって取得したり、不良判定や不良解析、材料のばらつき管理など利用価値の高い情報を取得したりするために、エピタキシャル層又はウェルを有する半導体装置における前記エピタキシャル層又は前記ウェルのシート抵抗を測定するシート抵抗の測定方法であって、
検量線作成対象の半導体装置に形成される寄生トランジスタのコレクタ電流を、前記エピタキシャル層又は前記ウェルの不純物濃度及び前記エピタキシャル層の厚さ又は前記ウェルの深さのうち少なくとも1つを変化させて測定するとともに、前記検量線作成対象の半導体装置の近傍に形成したTEGにおける前記エピタキシャル層又は前記ウェルのシート抵抗を測定することにより、前記検量線作成対象の半導体装置に形成される寄生トランジスタのコレクタ電流と、前記エピタキシャル層又は前記ウェルのシート抵抗との関係を示す検量線を作成する第1ステップと、
測定対象の半導体装置における前記寄生トランジスタのコレクタ電流を測定するとともに当該コレクタ電流の値を前記第1ステップで作成した前記検量線に当てはめることにより、当該測定対象の半導体装置における前記エピタキシャル層又は前記ウェルのシート抵抗を算出する第2ステップとをこの順序で含むことを特徴とするシート抵抗の測定方法。 - 請求項1に記載のシート抵抗の測定方法において、
前記エピタキシャル層又は前記ウェルがn型である場合には、前記第1ステップ及び前記第2ステップにおけるコレクタ電流の測定は、前記エピタキシャル層又は前記ウェルに形成されたp型拡散領域をエミッタ領域とし、前記エピタキシャル層又は前記ウェルをベース領域とし、p型基板領域をコレクタ領域とするpnp寄生トランジスタのコレクタ電流を測定することにより行うことを特徴とするシート抵抗の測定方法。 - 請求項1に記載のシート抵抗の測定方法において、
前記エピタキシャル層又は前記ウェルがp型である場合には、前記第1ステップ及び前記第2ステップにおけるコレクタ電流の測定は、前記エピタキシャル層又は前記ウェルに形成されたn型拡散領域をエミッタ領域とし、前記エピタキシャル層又は前記ウェルをベース領域とし、n型基板領域をコレクタ領域とするnpn寄生トランジスタのコレクタ電流を測定することにより行うことを特徴とするシート抵抗の測定方法。 - 請求項1〜3のいずれかに記載のシート抵抗の測定方法において、
前記第1ステップにおける前記半導体装置における前記エピタキシャル層又は前記ウェルのシート抵抗の測定は、前記半導体装置の近傍に形成したTEGにおける前記エピタキシャル層又は前記ウェルのシート抵抗をVan der Pauw測定法により測定することにより行うことを特徴とするシート抵抗の測定方法。 - エピタキシャル層又はウェルの不純物濃度及びエピタキシャル層の厚さ又はウェルの深さに関する情報を製品特性と1対1でウェーハ全面にわたって取得したり、不良判定や不良解析、材料のばらつき管理など利用価値の高い情報を取得したりするために、エピタキシャル層又はウェルを有する半導体装置における前記エピタキシャル層又は前記ウェルのシート抵抗を測定するシート抵抗測定装置であって、
検量線作成対象の半導体装置について、前記エピタキシャル層又は前記ウェルの不純物濃度及び前記エピタキシャル層の厚さ又は前記ウェルの深さのうち少なくとも1つを変化させて測定して得られる前記寄生トランジスタのコレクタ電流と、前記検量線作成対象の半導体装置の近傍に形成したTEGにおける前記エピタキシャル層又は前記ウェルのシート抵抗を測定して得られる前記エピタキシャル層又は前記ウェルのシート抵抗とを用いて、前記検量線作成対象の半導体装置に形成される寄生トランジスタのコレクタ電流と、前記エピタキシャル層又は前記ウェルのシート抵抗との関係を示す検量線を作成する検量線作成部と、
測定対象の半導体装置における前記寄生トランジスタのコレクタ電流を測定して得られる当該コレクタ電流の値を前記検量線作成部で作成した前記検量線に当てはめることにより、当該測定対象の半導体装置における前記エピタキシャル層又は前記ウェルのシート抵抗を算出するシート抵抗算出部とを備えることを特徴とするシート抵抗測定装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011005328A JP5576807B2 (ja) | 2011-01-13 | 2011-01-13 | シート抵抗の測定方法及びシート抵抗測定装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011005328A JP5576807B2 (ja) | 2011-01-13 | 2011-01-13 | シート抵抗の測定方法及びシート抵抗測定装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012146886A JP2012146886A (ja) | 2012-08-02 |
JP5576807B2 true JP5576807B2 (ja) | 2014-08-20 |
Family
ID=46790143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011005328A Active JP5576807B2 (ja) | 2011-01-13 | 2011-01-13 | シート抵抗の測定方法及びシート抵抗測定装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5576807B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106872784B (zh) * | 2017-03-01 | 2019-03-01 | 西安电子科技大学 | Hemt器件欧姆接触区方块电阻的测试方法 |
JP6451881B1 (ja) * | 2018-01-24 | 2019-01-16 | 株式会社Sumco | シリコン層の評価方法およびシリコンエピタキシャルウェーハの製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62195923A (ja) * | 1986-02-24 | 1987-08-29 | Hitachi Ltd | 半導体集積回路装置 |
JPH079929B2 (ja) * | 1987-07-23 | 1995-02-01 | サンケン電気株式会社 | 集積回路の製造方法 |
JPH04361546A (ja) * | 1991-06-10 | 1992-12-15 | Sumitomo Electric Ind Ltd | 半導体装置のプロセス評価方法 |
-
2011
- 2011-01-13 JP JP2011005328A patent/JP5576807B2/ja active Active
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Publication number | Publication date |
---|---|
JP2012146886A (ja) | 2012-08-02 |
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