JP2005327889A

JP2005327889A - 欠陥密度の算出方法

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Publication number: JP2005327889A
Application number: JP2004144431A
Authority: JP
Inventors: Yasuo Matsumiya; 康夫松宮
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-05-14
Filing date: 2004-05-14
Publication date: 2005-11-24

Abstract

【課題】欠陥密度の算出方法に関し、各種製造プロセスにおける欠陥密度を精確に予測する。
【解決手段】測定対象基板上に構成された一定の間隔で互いに平行に配置した複数本の配線に発生する実欠陥の大きさを一つの実欠陥が障害をもたらす配線の本数から求め、次いで、求めた実欠陥の個数の大きさ依存分布を予め定めた関数の回帰曲線としてフィッティングし、次いで、フィッティングした関数を用いて一定の間隔で互いに平行に配置した複数本の配線での実欠陥の感知面積を求め、次いで、求めた感知面積と測定した総実欠陥数から換算欠陥密度を算出する。
【選択図】図１

Description

本発明は欠陥密度の算出方法に関するものであり、特に、実装基板或いは半導体装置等の製造工程において歩留まりを向上する上で必須の技術である実欠陥数の計測に基づく生産管理をばらつきなく行うための実欠陥数の計測に基づく感知面積の算出手法に特徴ある欠陥密度の算出方法に関するものである。

高集積化した半導体装置を高歩留まりで製造するためには、製造工程のどこでどの程度の短絡や断線などの実欠陥が発生しているかを把握し、実欠陥を多く発生させ製品の歩留まりを低下させている製造装置のメンテナンスを的確に行うことが重要となる。

一般に半導体製造工程の管理には、各製造工程で発生する欠陥やその原因となる異物の単位面積当たりの個数である欠陥密度を用いて管理する手法を用いており、この様な欠陥密度の測定のために、櫛歯状配線等のテストパターンを設けた配線不良検出用ウェハを製造ラインに定期的に流している。

この場合、予め製品の配線パターンから各大きさの欠陥に対する感知面積（クリティカルエリア）を求めておき、欠陥数の大きさ分布が求まれば製品の歩留まりを予測することができる（例えば、特許文献１参照）。

図９参照
図９は、感知面積（クリティカルエリア）の概念説明図であり、幅がｗでｂｗの間隔で互いに平行に配置した配線４１，４２に対する直径がｘの欠陥４３について説明図である。

ここで、欠陥４３の中心が配線４１と配線４２との間の或る位置に存在した時に、配線４１或いは配線４２に短絡或いは断線の不良が起こる単位長さ当たりの面積をＡ（ｘ）と定義する。
この場合、配線４１或いは配線４２に短絡或いは断線の不良が起こるためには、欠陥４３が配線４１或いは配線４２を完全に横断する必要があるため、欠陥４３の直径ｘが配線幅ｗ未満では配線不良は発生しない。

欠陥４３の直径ｘが配線幅ｗを越えると配線不良が発生する単位長さ当たりの面積Ａ（ｘ）は、
Ａ（ｘ）＝ｘ−ｗ
となり、一方、欠陥４３の直径ｘが２ｗ＋ｂｗを越えると、配線４１或いは配線４２の一方を完全に横断するので必ず欠陥不良が発生することになる。

以上を纏めると、
Ａ（ｘ）＝０（ｘ＜ｗ）Ａ（ｘ）＝ｘ−ｗ（ｗ≦ｘ≦２ｗ＋ｂｗ）
Ａ（ｘ）＝ｗ＋ｂｗ（ｘ＞２ｗ＋ｂｗ）
となり、面積Ａ（ｘ）が大きければ不良発生が多くなる。

この面積Ａ（ｘ）と、欠陥４３のサイズ分布関数Ｆ（ｘ）との積を全ての欠陥４３のサイズｘの範囲で積分したものをクリティカルエリアＣ_Aとして、
Ｃ_A＝∫Ａ（ｘ）Ｆ（ｘ）ｄｘ（ｘ＝０→∞）
で表す。

この際、欠陥のサイズ分布関数Ｆ（ｘ）としては、通常は−ｎ乗に比例する関数ｘ^-nが用いられ、一般的にはｎ＝３として扱われ、規格化すると
Ｆ（ｘ）＝２ｗ²／ｘ³
となる（例えば、非特許文献１参照）。

また欠陥を起こす異物の大きさ分布が変化するとして工程管理を行う手法も行われている（例えば、特許文献２参照）。

従来、この目的には断線や短絡などの実欠陥ではなく、実欠陥を発生する可能性のある異物をレーザ光の散乱現象などを利用して、異物の大きさと個数を検出することが一般に行われている。

また、ＣＣＤ画像のパターン認識により実欠陥や異物の大きさと個数を集計する手法も用いられている。
さらには、櫛歯状配線への電子顕微鏡のボルテージコントラストを用いた観察手法で実欠陥の個数を集計することも行われている（例えば、特許文献３或いは特許文献４参照）。

図１０参照
図１０はボルテージコントラストの概念説明図であり、ビア５５を介して基板５１にＧＮＤコンタクトする配線５３ではＳＥＭ観察時に照射される電子線の電荷はビア５５を通って基板５１側に流れるが、コンタクトしていない配線５４は電荷が蓄積されるため周辺と電位が変化する。
この電位変化は二次電子収量に影響を与えるため、図のようにＳＥＭ像にコントラストが生じることを利用するものである。
なお、ここでは、配線５３，５４を絶縁膜５２に設けた溝にダマシン法によって埋め込んだ埋込配線構造として説明している。
特開平０９−００８０８５号公報報特開２００３−００７７９３号公報特開平１１−３３０１８１号公報特表２００４−５０１５０５号公報Ｃ．Ｈ．Ｓｔａｐｐｅｒ，ＩＢＭＪ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．Ｖｏｌ．２７，Ｎｏ．６，Ｎｏｖｅｍｂｅｒ，１９８３，ｐｐ．５４９−５５７

しかし、異物をレーザ光で検出する手法は、その原理上検査速度は速いが、異物が必ず実欠陥になるとは限らず、また異物から実欠陥に転写される確率は製造工程の各種要因により大きく変化するため実欠陥の個数を正確に予測することが困難であるという問題がある。

また、ＣＣＤ画像を用いる手法では、画像のパターン認識では検出されたものが本当に電気的に欠陥となっているのかどうか、画像だけでは判断しにくい場合があるとともに、パターン認識を用いているため、原理上その検査速度が遅いと言う問題がある。

また、櫛歯状配線への電子顕微鏡のボルテージコントラストを用いた観察手法では、実欠陥の個数を迅速に求めることができるが、大きさに関する情報を得るように構成していないため、製造工程での実欠陥の大きさ分布が変化した場合には、検出された欠陥数から製品の歩留まりを正確には予測できないという問題がある。

したがって、本発明は、各種製造プロセスにおける実欠陥密度を精確に予測することを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、欠陥検出方法において、Ａ．測定対象基板上に構成された一定の間隔で互いに平行に配置した複数本の配線に発生する実欠陥の大きさを一つの実欠陥が障害をもたらす配線の本数から求める工程、Ｂ．求めた実欠陥の個数の大きさ依存分布を予め定めた関数の回帰曲線としてフィッティングする工程、Ｃ．フィッティングした関数を用いて一定の間隔で互いに平行に配置した複数本の配線での実欠陥の感知面積を求める工程、及び、Ｄ．求めた感知面積と測定した総実欠陥数から換算欠陥密度を算出する工程とを有することを特徴とする。

このように、実欠陥の数とサイズとを実際に測定し、測定結果に基づいて感知面積（クリティカルエリア）を求め、この感知面積を基にして換算欠陥密度（＝総実欠陥数／感知面積）を算出することによって欠陥密度を課題に評価することがなくなるので、実態に則した工程管理が可能になる。
なお、本発明において「実欠陥」とは、短絡或いは断線等の実際にデバイス特性に影響を与える欠陥を意味し、パターン不良に影響を与える可能性のあるゴミ等を異物を意味するものではない。

この場合、予め定めた関数として、実欠陥の個数が実欠陥の大きさをＤ、ｎを実数とした場合、Ｄ^-nに比例する関数を用いることにより、フィッティング工程を簡素化することができるとともに、精度の高い予測が可能になる。

また、一定の間隔で互いに平行に配置した複数本の配線に発生する実欠陥を検出する検出手段として、各配線を横切るように電子線を照射し、実欠陥による二次電子収量の差を用いるボルテージコントラストを用いることによって、実欠陥の個数及びそのサイズを迅速に求めることができる。

この場合、測定対象としては、製造ラインに定期的流す配線不良検出用基板或いは製品用基板のいずれでも良く、製品用基板、特に、半導体ウェハの場合には、一定の間隔で互いに平行に配置した複数本の配線を半導体ウェハに設けられた製品チップ内、或いは、互いに隣接する製品チップ間のチップ分割領域、即ち、スクライブラインのいずれかに設けるようにすれば良い。

また、一定の間隔で互いに平行に配置した複数本の配線は、所謂ラインアンドスペース（Ｌ＆Ｓ）パターンに限られるものではなく、複数本の配線が、一端において互いに電気的に接続された櫛歯状パターンの配線であることが望ましい。

本発明によれば、実測値に基づいて実欠陥のサイズ分布関数を決定しているので、迅速且つ正確に実欠陥の大きさ分布と欠陥密度を調べることができ、これにより、配線形成工程の診断、実験実施時の欠陥フィードバック速度の向上を実現することができる。

本発明は、Ｌ＆Ｓ状配線、特に、櫛歯状配線をテストパターンとして実欠陥の数と大きさを実測し、測定結果に基づいて実欠陥のサイズ分布関数を予め定めた関数の回帰曲線としてフィッティングによって求め、求めたサイズ分布分布関数から感知面積を求め、この感知面積と実測した総実欠陥数とから換算欠陥密度を、
換算欠陥密度＝総実欠陥数／感知面積
として算出し、製造工程における製造歩留りを予測するものである。

なお、実欠陥の数と大きさの実測に際しては、迅速な測定が可能な電子顕微鏡のボルテージコントラストを用いた観察手法を用いるものであり、実欠陥それぞれにより障害をもたらした配線の本数が実欠陥の大きさの情報を反映していることを利用して、実欠陥の大きさ分布を求めるものである。

ここで、図２乃至図７を参照して、本発明の実施例１の欠陥密度の算出方法を説明する。
図２参照
図２は、本発明の実施例１の欠陥密度の算出方法に用いる不良検出用ウェハの構成説明図であり、不良検出用ウェハ１１には各種の不良を検出するためのテストパターン等が形成されており、例えば、ここでは、配線不良検出用のテストパターン領域１２を不良検出用ウェハ１１の約１／３の面積に設けており、この様な不良検出用ウェハ１１を製造ラインに定期的に流して欠陥検査を行っている。

この場合の配線不良検出用のテストパターン領域１２に設けられたテストパターンは、例えば、シリコン基板２１上に設けられたＳｉＯ₂膜２２にダマシン法で埋め込まれた長さ１ｍｍ、幅１４０ｎｍのＣｕ配線２４、間隔４２０ｎｍで配置し、その一端部をＧＮＤ用コンタクト部２５で共通接続した櫛歯状配線２３からなる。

図３参照
図３は、実施例１における実欠陥のサイズＤとＳＥＭ写真像の関係の説明図であり、櫛歯状配線２３に対して、電子顕微鏡によってボルテージコントラストが発生するように通常の顕微鏡観察より大電流密度の電子ビームを図において矢印の方向に電子ビームを走査することによってボルテージコントラストを観察する。

実欠陥２６〜２９のサイズに応じてそれぞれＣｕ配線２４が１から４本断線する大きさの欠陥があった場合には、図において引出線で引き出した矩形の枠内に模式的に示したＳＥＭ像が得られ、ＳＥＭ像における暗線３０〜３３の幅によって跨がって断線するＣｕ配線２４の本数を知ることができる。

図４参照
図４は、ある条件で製造した櫛歯状配線について行った断線欠陥の実際の測定結果をヒストグラムに示したものであり、ここでは、配線不良検出用のテストパターン領域１２に設けた２５個の櫛歯状配線２３についてのトータルの断線欠陥数を欠陥最小サイズＤを単位として示している。

例えば、図４に示すように、最小欠陥サイズＤが０．１４μｍの場合は、櫛歯状配線２３の内の１本のＣｕ配線２４のみが断線している欠陥部であり、このような欠陥が５０８個所検出されたことを示している。
また、Ｄ＝０．７０μｍは、隣接する２本のＣｕ配線２４が断線している欠陥部であり、このような欠陥が１４２個所検出されたことを示しており、このようにして順次検出された総実欠陥数は８５７個であった。

図５参照
図５は、上記の実欠陥のサイズ分布を両対数でプロットし、−ｎ乗分布を仮定した場合の分布関数へのフィティングを行う。
ここでは、最小二乗法を用いた直線近似で分布の傾きを求めたものであり、実欠陥の数をＮとし、ｙ＝ｌｏｇ（Ｎ），ｘ＝ｌｏｇ（Ｄ）でｘ，ｙを定義すると、
ｙ＝−１．６７７７ｘ＋２．０３２３
Ｒ²＝０．９２４７
となる。

これを対数から変換すると、
Ｎ＝１０７．１５×Ｄ^-1.68
が得られ、これが上述の分布関数Ｆ（ｘ）に相当する。

図６参照
図６は、櫛歯状配線での断線に対する感知面積の算出方法の説明図であり、上述のようにサイズがｘの実欠陥により配線幅がｗで間隔が３ｗのＣｕ配線に断線の不良が起こる規格化面積をＡ（ｘ）とすると、
Ａ（ｘ）＝０（ｘ＜ｗ）Ａ（ｘ）＝（ｘ−ｗ）／４ｗ（ｗ≦ｘ≦５ｗ）
Ａ（ｘ）＝（ｗ＋３ｗ）／４ｗ＝１（ｘ＞５ｗ）

また、クリティカルエリアＣ_Aは、
Ｃ_A＝∫Ａ（ｘ）Ｆ（ｘ）ｄｘ（ｘ＝０→∞）
＝∫Ａ（ｘ）Ｆ（ｘ）ｄｘ（ｘ＝０→ｗ）
＋∫Ａ（ｘ）Ｆ（ｘ）ｄｘ（ｘ＝ｗ→５ｗ）
＋∫Ａ（ｘ）Ｆ（ｘ）ｄｘ（ｘ＝５ｗ→∞）
＝∫〔（ｘ−ｗ）／４ｗ〕Ｆ（ｘ）ｄｘ（ｘ＝ｗ→５ｗ）
＋∫Ｆ（ｘ）ｄｘ（ｘ＝５ｗ→∞）となる。

ここで、最大値が１になるように規格化すると、
Ｃ_A／∫Ｆ（ｘ）ｄｘ
＝∫Ａ（ｘ）Ｆ（ｘ）ｄｘ／∫Ｆ（ｘ）ｄｘ（ｘ＝０→∞）
＝｛∫〔（ｘ−ｗ）／４ｗ〕Ｆ（ｘ）ｄｘ（ｘ＝ｗ→５ｗ）＋∫Ｆ（ｘ）ｄｘ（ｘ＝５ｗ→∞）｝／∫Ｆ（ｘ）ｄｘ（ｘ＝０→∞）
となる。

因に、−ｎ乗が−３乗である場合、規格化したサイズ分布関数Ｆ（ｘ）は
Ｆ（ｘ）＝２ｗ²／ｘ³
であるので、
Ｃ_A／∫Ｆ（ｘ）ｄｘ＝Ｃ_A′
＝｛∫〔（ｘ−ｗ）／４ｗ〕（２ｗ²／ｘ³）ｄｘ（ｘ＝ｗ→５ｗ）＋∫（２ｗ²／ｘ³）ｄｘ（ｘ＝５ｗ→∞）｝／∫（２ｗ²／ｘ³）ｄｘ（ｘ＝０→∞）
＝１／５
となる。

図７参照
図７は、サイズ分布関数を−ｎ乗に比例すると仮定した場合の規格化感知面積Ｃ_A′のｎ依存性を示したものであり、実測値からフィティングによって求めた場合のｎ＝１．６８においては、Ｃ_A′＝０．５２（ａｔｎ＝１．６８）
となり、ｎ＝３の場合のＣ_A′＝０．２に比べて大幅に増加する。

したがって、総実欠陥数／感知面積で定義される換算欠陥密度は、ｎ＝３で評価した場合には、実測値であるｎ＝１．６８で評価した場合に比べて２．６倍（＝０．５２／０．２）となってしまい、実欠陥密度を実態より過剰に見積もっていたことが分かる。

このように、本発明の実施例１においては、不良検出用ウェハ１１に設けた配線不良検出用テストパターンを用いて実欠陥数をサイズ毎に実測し、実測結果に基づいてサイズ分布関数をフィッティングにより求め、求めたサイズ分布関数に基づいて感知面積を求め、この感知面積を用いて実欠陥密度を算出しているので、各製造プロセスにおける製造歩留り等をより精確に評価することができる。

また、本手法を用いれば、たとえ毎回実欠陥の分布関数が変化しても正確な欠陥密度を見積もることができ、それを製造工程にフィードバックすることによって製造歩留りを向上することができる。

次に、図８を参照して、本発明の実施例２の欠陥密度の算出方法を説明するが、実欠陥数のサイズ分布の実測方法及び感知面積の算出方法等は上記の実施例１と全く同様であるので、実欠陥数のサイズ分布の実測に用いるウェハ構成のみを説明する。
図８参照
図８は、本発明の実施例２の欠陥密度の算出方法に用いるウェハの構成説明図であり、この実施例２においては、製品ウェハ３４のスクライブライン３５に実施例１と同様の配線不良検出用の櫛歯状配線３６を設けたものである。

この実施例２においては、製品ウェハの無効領域であるスクライブラインを利用して配線不良検出用のテストパターンを形成しているので、定期的に製造ラインに不良検出用ウェハを流す必要はなく、したがって、不良検出用ウェハにかかる製造時間及び製造コスト等をなくすことができる。

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載した条件・構成に限られるものではなく、各種の変更が可能であり、例えば、各実施例に記載したＣｕ配線の幅、長さ、間隔等の数値は記載した数値に限られるものではない。

また、上記の各実施例の説明においては、テストパターンを櫛歯状配線としているが、櫛歯状配線に限られるものではなく、Ｌ＆Ｓパターンの中央部をＧＮＤコンタクト部で接続した魚の背骨状パターンでも良く、さらには、全ての配線が何らかの形で接地されているＬ＆Ｓパターンであれば良い。

また、上記の各実施例の説明においては、テストパターンをダマシン法により形成した埋込配線として説明しているが、この様な埋込配線に限られるものではなく、通常のフォトリソグラフィー工程を用いてパターニングする配線でも良いことはいうまでもなく、また、材質もＣｕに限られるものではない。

また、上記の各実施例の説明においては、実欠陥を断線欠陥として説明しているが、同様の手法で短絡欠陥についても欠陥密度を見積もることができることはいうまでもない。

また、上記の実施例２においては、製品ウェハを用いる場合にテストパターンをスクライブラインに形成しているが、製品ウェハに設けるチップの内の一部をテストパターン用専用チップとしても良く、さらには、全ての製品チップの一部にテストパターンを設けるようにしても良いものである。

本発明の活用例としては、半導体製造プロセスにおける欠陥密度の算出が典型的なものであるが、超伝導デバイスや強誘電体光デバイス等の他のデバイス製造プロセス、液晶パネル或いは有機ＥＬ表示パネル等の製造プロセス、さらには、インターポーザ或いはプリント配線基板等の実装配線基板の製造プロセスにも摘要されるものである。

本発明の原理的構成の説明図である。本発明の実施例１の欠陥密度の算出方法に用いる不良検出用ウェハの構成説明図である。本発明の実施例１における実欠陥のサイズＤとＳＥＭ写真像の関係の説明図である。本発明の実施例１における実欠陥数のサイズ分布を表すヒストグラムである。本発明の実施例１における実欠陥数のサイズ分布を両対数でプロットした図である。本発明の実施例１における感知面積の算出方法の説明図である。規格化感知面積のサイズ分布関数（∝Ｄ^-n）のｎ依存性の説明図である。本発明の実施例２の欠陥密度の算出方法に用いるウェハの説明図である。クリティカルエリアの概念説明図である。ボルテージコントラストの概念説明図である。

符号の説明

１１不良検出用ウェハ
１２テストパターン領域
２１シリコン基板
２２ＳｉＯ₂膜
２３櫛歯状配線
２４Ｃｕ配線
２５ＧＮＤ用コンタクト部
２６実欠陥
２７実欠陥
２８実欠陥
２９実欠陥
３０暗線
３１暗線
３２暗線
３３暗線
３４製品ウェハ
３５スクライブライン
３６櫛歯状配線
４１配線
４２配線
４３欠陥
５１基板
５２絶縁膜
５３配線
５４配線
５５ビア

Claims

測定対象基板上に構成された一定の間隔で互いに平行に配置した複数本の配線に発生する実欠陥の大きさを一つの実欠陥が障害をもたらす前記配線の本数から求める工程、前記求めた実欠陥の個数の大きさ依存分布を予め定めた関数の回帰曲線としてフィッティングする工程、前記フィッティングした関数を用いて前記一定の間隔で互いに平行に配置した複数本の配線での実欠陥の感知面積を求める工程、及び、求めた感知面積と総実欠陥数から欠陥密度を算出する工程とを有することを特徴とする欠陥検出方法。
上記予め定めた関数として、実欠陥の個数が実欠陥の大きさをＤ、ｎを自然数とした場合、Ｄ^-nに比例する関数を用いることを特徴とする請求項１記載の欠陥検出方法。
上記一定の間隔で互いに平行に配置した複数本の配線に発生する実欠陥を検出する検出手段として、上記各配線を横切るように電子線を照射し、前記実欠陥による二次電子収量の差を用いることを特徴とする請求項１または２に記載の欠陥検出方法。
上記測定対象基板が半導体ウェハであり、上記一定の間隔で互いに平行に配置した複数本の配線が前記半導体ウェハに設けられた製品チップ内、或いは、互いに隣接する前記製品チップ間のチップ分割領域のいずれかに設けることを特徴とする請求項１乃至３のいずれか１項に記載の欠陥検出方法。
上記一定の間隔で互いに平行に配置した複数本の配線が、前記複数本の配線が、一端において互いに電気的に接続された櫛歯状パターンの配線であることを特徴とする請求項１乃至４のいずれか１項に記載の欠陥検出方法。