TWI392987B - 由半導體晶圓製造積體電路的裝置和方法 - Google Patents

由半導體晶圓製造積體電路的裝置和方法 Download PDF

Info

Publication number
TWI392987B
TWI392987B TW098143609A TW98143609A TWI392987B TW I392987 B TWI392987 B TW I392987B TW 098143609 A TW098143609 A TW 098143609A TW 98143609 A TW98143609 A TW 98143609A TW I392987 B TWI392987 B TW I392987B
Authority
TW
Taiwan
Prior art keywords
measurement
data
model
semiconductor wafer
integrated circuit
Prior art date
Application number
TW098143609A
Other languages
English (en)
Other versions
TW201037474A (en
Inventor
Andy Tsen
Jin Ning Sung
Po Feng Tsai
Jong-I Mou
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW201037474A publication Critical patent/TW201037474A/zh
Application granted granted Critical
Publication of TWI392987B publication Critical patent/TWI392987B/zh

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/418—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM]
    • G05B19/41875—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS] or computer integrated manufacturing [CIM] characterised by quality surveillance of production
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

由半導體晶圓製造積體電路的裝置和方法
本發明係有關於用於積體電路製造之先進製程控制(Advanced Process Control，APC)，特別係有關於一種實現多重解析之先進製程控制技術的系統與方法。
先進製程控制已經成為半導體製造廠(semiconductor fabrication facilities，fabs)中不可或缺的技術，其可以在低成本的情況下改善元件良率與可靠度。先進製程控制之重要基礎原理包括整合式量測(integrated metrology)、故障檢測(fault detection)、分類(classification)以及批次控制(run-to-run control)。先進製程控制有助於降低製程的變動與生產成本。有效之先進製程控制的關鍵係為量測儀器得以在可接受之時段(acceptable time frame)內量測到關鍵的參數。此外，必須提供方法予先進製程控制用以分析與解釋所量測到的資料。實際上，因為製程經常遭受各種來源造成之干擾(disturbance)與偏移(drift)的損害，所以先進製程控制非常需要生產線上即時(in-line)的量測。傳統上，先進製程控制係以常數時間序列資料或近常數時間序列資料(near-constant time sequence data)為基礎；然而，一般認為複雜的製程、機台與生產流程造成具有不同時間頻率之多重資料來源，而具有不同時間頻率之多重資料來源影響了先進製程控制之成效。一般而言，先進製程控制之控制器伴隨著來自晶圓與反應室(chamber)之干擾一起操作。這些干擾包括量測偏差(metrology bias)、校正偏移(calibration offset)，以及係為不同解析(resolutions)之類似干擾。再者，這些干擾中之某些部份係有效的，而其他部分則係無效的。
本發明提供一種由半導體晶圓製造積體電路的方法，包括：對上述半導體晶圓進行第一製程；取得第一量測資料，用以指出已執行之第一製程之正確性；使用第一量測資料，用以產生量測校正資料，其中量測校正資料包括有效部份以及無效部份；去除量測校正資料之無效部份，並且以量測校正模型模型化量測校正資料之有效部份；結合量測校正模型與第一製程之第一製程模型，用以產生多重解析模型，其中第一製程模型模型化第一道製程之輸入輸出關係；以及分析多重解析模型之響應與第二量測資料，用以控制第二製程之成效。
本發明之另一實施例係為一種由半導體晶圓製造積體電路的系統，包括：第一裝置、第二裝置、第三裝置、第四裝置、第五裝置以及第六裝置。第一裝置用以對半導體晶圓進行第一製程。第二裝置用以取得第一量測資料，其中第一量測資料指出已執行之第一道製程之正確性。第三裝置使用第一量測資料，用以產生量測校正資料，其中量測校正資料包括有效部份以及無效部份。第四裝置，用以去除量測校正資料之無效部份，並且將量測校正資料之有效部份模型化成量測校正模型。第五裝置結合量測校正模型與第一製程之第一製程模型，用以產生多重解析模型，其中第一製程模型模型化第一道製程之輸入輸出關係。第六裝置分析多重解析模型之響應與第二量測資料，用以控制第二製程之成效。
本發明之另一實施例係為一種用以在半導體製程中實現(implementing)多重解析之先進製程控制的系統，包括：第一製程機台、第一量測機台、量測校正模組、量測校正模型建立模組、多重解析模型建立模組以及先進製程控制器模組。第一製程機台用以對半導體晶圓上進行第一製程。第一量測機台用以取得第一量測資料，其中第一量測資料指出已執行之第一製程之正確性。量測校正模組使用第一量測資料，用以產生量測校正資料，其中量測校正資料包括有效部份以及無效部份。量測校正模型建立模組用以去除量測校正資料之無效部份，並且將量測校正資料之有效部份模型化成量測校正模型。多重解析模型建立模組結合量測校正模型與第一製程之第一製程模型，用以產生多重解析模型，其中第一製程模型模型化第一製程之輸入輸出關係。先進製程控制器模組分析多重解析模型之響應與第二量測資料，用以控制第二製程之成效。
本發明揭露一種用於半導體製造之先進製程控制，特別係有關於實現(implementing)多重解析(multi-resolution)先進製程控制之系統與方法。雖然此處提供特定實施例作為教導本發明之上位概念的例子，但習知技藝者應能應用本發明所揭露之概念於其他方法與系統。並且，於此處所討論之本發明包括一些習知的結構與/或步驟。因為上述結構與/或步驟係為習知的，其僅被作為技術細節之一般討論。再者，圖示說明中重複出現之元件符號僅作為例子與說明之方便，並且上述重複出現之元件符號並不代表圖示說明中之特徵與方法的組合。
第1圖描繪一種從半導體晶圓製造積體電路之習知製程的一部分。如第1圖所示，微影製程(photolithography)模組102依傳統的方式對晶圓100上執行微影製程。然後，蝕刻(etch)製程模組104依傳統的方式對晶圓100上執行蝕刻製程。在執行蝕刻製程之後，溝槽(trench)深度量測模組106測量被蝕刻製程模組104所蝕刻之溝槽深度，並提供溝槽深度量測資料(trench depth metrology data)107給溝槽深度量測之校正模組108以及化學機械拋光(chemical mechanical polishing，CMP)製程模型建立(modeling)模組110，其目的將於以下詳述。接著，在濺鍍製程模組112依傳統的方式在晶圓100上執行濺鍍製程，在此之後，化學機械拋光製程模組114根據控制訊號115並且依傳統的方式在晶圓100上執行化學機械拋光製程，其中，控制訊號115係由化學機械拋光之先進製程控制之控制器模組116所發出。最後，銅膜(copper，Cu)厚度量測模組118測量所濺鍍之銅膜厚度，並且將銅膜厚度量測資料120提供給控制器模組116。製程模組102-114及116-118應被認為成具有處裡、控制、儲存、顯示與/或輸入/輸出能力之製程模組，亦包括其他用以執行相應功能之必要及合適的設備。
在第1圖所描繪之習知的實施例中，溝槽深度量測之校正模組108係用以監控(monitor)蝕刻製程模組104之成效(performance)。溝槽深度量測資料107在一天之中大約可以獲得一次或兩次，用以更新由化學機械拋光製程模型建立模組110所產生之化學機械拋光製程模型(CMP model)，其中，化學機械拋光製程模型係用以模型化化學機械拋光製程模組114所執行的化學機械拋光製程之輸入與輸出的關係。在一實施例中，化學機械拋光製程之輸入與輸出的關係可以函式f()表示。舉例而言，化學機械拋光製程模型將已移除之矽數量表示成矽移除速率與時間的函式。已更新之化學機械拋光製程模型與銅膜厚度量測資料120被提供至控制器模組116，控制器模組116用以計算銅膜厚度量測資料120與化學機械拋光製程模型之反函式(f-1 ())，並依傳統的方式提供合適之控制訊號115至化學機械拋光製程模組114。
現在參考第2圖，第2圖係為本發明之實施例中積體電路製造系統的一部分，用以從半導體晶圓200製造積體電路。在某些方面，第2圖所描繪之製程係類似於第1圖所描繪之製程。特別的是，第2圖所示之製程包括微影製程模組202，用以依傳統的方式對晶圓200執行微影製程。然後，蝕刻製程模組204依傳統的方式對晶圓200執行蝕刻製程。在執行蝕刻製程之後，溝槽深度量測模組206測量被蝕刻製程模組204所蝕刻之溝槽深度，並提供溝槽深度量測資料207給溝槽深度量測之校正模組208以及化學機械拋光製程模型建立模組210，其目的將於以下詳述。接著，在濺鍍製程模組212依傳統的方式在晶圓200上執行濺鍍製程，在此之後，化學機械拋光製程模組214根據控制訊號215並且依傳統的方式在晶圓200上執行化學機械拋光製程，其中，控制訊號215係由化學機械拋光之先進製程控制之控制器模組216所發出。最後，銅膜厚度量測模組218測量所濺鍍之銅膜厚度，並且將銅膜厚度量測資料220提供給化學機械拋光之先進製程控制之控制器模組216。
在第2圖所示之實施例中，溝槽深度量測之校正模組208係用以監控蝕刻製程模組204之成效。溝槽深度量測資料207係用以更新由化學機械拋光製程模型建立模組210所產生之化學機械拋光製程模型，而此化學機械拋光製程模型係用以模型化化學機械拋光製程模組214所執行的化學機械拋光製程之輸入與輸出的關係。舉例而言，化學機械拋光製程模組將已移除之矽數量模型化成矽移除速率與時間的函式，並且將已移除之矽數量以函式f( )表示。
在積體電路的實際製造中，有很多來自晶圓與反應室(chamber)之干擾會影響先進製程控制之控制器模組的控制。這些干擾的來源包括不同的解析(resolutions)，例如量測偏差(metrology bias)、校正偏移(calibration offset)等。在第2圖所示之實施例中，這些干擾被分類成有效的(effective)與無效的(non-effective)，用以增加先進製程控制之控制器模組之控制有效性(effectiveness)，如下詳述。
特別的是，根據此處所述之實施例的特徵，第2圖之積體電路製造系統包括量測校正模型建立模組222以及多重解析模型建立模組224，其目的將於以下詳述。特別的是，量測校正模型建立模組222接受來自溝槽深度之校正模組208的溝槽深度校正資料300，在一天之中，約可以獲得溝槽深度校正資料一次或兩次；換言之，溝槽深度校正資料係為低頻資料(low frequency data)。參考第3圖，具體之溝槽深度量測校正資料300被表示成資料與資料庫(data ＆ base)之時間的函式。溝槽深度量測校正資料300包括用以表示實際量測之有效部分302與大部份係為雜訊之無效部分304。量測校正模型建立模組將無效部份304由溝槽深度量測校正資料300去除，僅留下有效部分302，其中有效部分302被模型化成函式g()。溝槽深度量測校正資料300之無效部分的去除可由多種方式被執行，包括使用傅立葉轉換(Fourier transform)或多重解析分析(multi-resolution analysis，MRA)，但並非僅限制於上述兩種方式。
再次參考第2圖，由化學機械拋光製程模型建立模組210所產生之化學機械拋光製程模型與量測校正模型建立模組222所產生之量測校正模型被提供至多重解析模型建立模組224，多重解析模型建立模組224將化學機械拋光製程模型與量測校正模型結合產生多重解析模型，多重解析模型被表示為函式f()+g()。以更新之多重解析模型與銅膜厚度量測資料220被提供至化學機械拋光之先進製程控制之控制器模組216，控制器模組216用以計算銅膜厚度量測資料220與多重解析模型建立模組224之反函式(例如，(f()+g())-1 )，並提供合適之控制訊號215至化學機械拋光製程模組214。製程模組202-214及216-218應被認為成具有處裡、控制、儲存、顯示與/或輸入/輸出能力之製程模組，亦包括其他用以執行相應功能之必要及合適的設備。
雖然本發明僅有少數具体實施例於上被描述，但是在不脫離本發明之精神與範疇的前提下，習知技藝者應能理解根據本發明之具體實施例能有許多改變。
上述所列之具體實施例與步驟之多種不同組合能循序地或同時地被使用，並且沒有特定步驟係為關鍵或必要的。再者，圖示中每一個所描述之模組可在多重裝置上被使用，包括複數電腦裝置，並且複數所描述之模組可在單一裝置上被使用，包括一電腦裝置。再者，對於某些實施例而言，上述所討論與描繪之特徵可與其它實施例所討論與描繪之特徵組合。因此，所有的實施例可延伸並涵括本發明之範疇。
100、200．．．晶圓
102、202．．．微影製程模組
104、204．．．蝕刻製程模組
106、206．．．溝槽深度量測模組
107、207．．．溝槽深度量測資料
108、208．．．校正模組
110、210．．．化學機械拋光製程模型建立模組
112、212．．．濺鍍製程模組
114、214．．．化學機械拋光製程模組
115、215．．．控制訊號
116、216．．．控制器模組
118、218．．．銅膜厚度量測模組
120、220．．．銅膜厚度量測資料
222．．．量測校正模型建立模組
224．．．多重解析模型建立模組
300．．．溝槽深度量測校正資料
302、304．．．有效部分、無效部份
當搭配圖示閱讀本發明時，本發明之所揭露係能由以下圖式之詳盡描述而被最佳地理解。要強調的是，根據工廠中標準之實際狀況，多種特徵並沒有依照實際比例被顯示。事實上，多種特徵之大小尺寸可為了討論之需要而任意放大或縮小。
第1圖描述用以從半導體晶圓製造積體電路之習知製程的一部份。
第2圖係根據本文所述之實施例描述從半導體晶圓製造積體電路之製程的一部份。
第3圖描述與第2圖相關之製程之溝槽深度量測校正資料的圖示。
200．．．晶圓
202．．．微影製程模組
204．．．蝕刻製程模組
206．．．溝槽深度量測模組
207．．．溝槽深度量測資料
208．．．校正模組
210．．．化學機械拋光製程模型建立模組
212．．．濺鍍製程模組
214．．．化學機械拋光製程模組
215．．．控制訊號
216．．．控制器模組
218．．．銅膜厚度量測模組
220．．．銅膜厚度量測資料
222．．．量測校正模型建立模組
224．．．多重解析模型建立模組

Claims (20)

  1. 一種由一半導體晶圓製造積體電路的方法，包括：對上述半導體晶圓進行一第一製程；取得一第一量測資料，用以指出已執行之上述第一製程之正確性；使用上述第一量測資料，用以產生一量測校正資料，其中上述量測校正資料包括一有效部份以及一無效部份；去除上述量測校正資料之上述無效部份，並且以一量測校正模型模型化上述量測校正資料之上述有效部份；結合上述量測校正模型與一第一製程模型，用以產生一多重解析模型，其中上述第一製程模型用以模型化上述第一製程之一輸入輸出關係；以及分析上述多重解析模型之一響應(response)與一第二量測資料，用以控制一第二製程之成效。
  2. 如申請專利範圍第1項所述之由半導體晶圓製造積體電路的方法，其中上述去除之步驟包括對上述量測校正資料執行多重解析分析，用以將上述有效部分由上述量測校正資料分離出來。
  3. 如申請專利範圍第1項所述之由半導體晶圓製造積體電路的方法，其中上述第一製程包括一蝕刻製程。
  4. 如申請專利範圍第1項所述之由半導體晶圓製造積體電路的方法，其中上述第一量測資料包括溝槽深度量測資料。
  5. 如申請專利範圍第1項所述之由半導體晶圓製造積體電路的方法，其中上述第二製程包括一化學機械拋光製程，並且上述第二量測資料包括銅膜深度量測資料。
  6. 如申請專利範圍第5項所述之由半導體晶圓製造積體電路的方法，其中上述分析之步驟係由化學研磨拋光製程之先進製程控制之一控制器模組所執行。
  7. 如申請專利範圍第1項所述之由半導體晶圓製造積體電路的方法，其中上述量測校正模型表示一量測儀器偏差，並且上述第一製程模型係將基板上已移除之矽數量表示成矽移除速率與時間的一函式。
  8. 一種由一半導體晶圓製造積體電路的系統，包括：一第一裝置，用以對上述半導體晶圓進行一第一製程；一第二裝置，用以取得一第一量測資料，其中上述第一量測資料指出已執行之上述第一製程之正確性；一第三裝置，上述第三裝置使用上述第一量測資料，用以產生一量測校正資料，其中上述量測校正資料包括一有效部份以及一無效部份；一第四裝置，用以去除上述量測校正資料之上述無效部份，並且將上述量測校正資料之上述有效部份模型化成一量測校正模型；一第五裝置，上述第五裝置結合上述量測校正模型與上述第一製程之一第一製程模型，用以產生一多重解析模型，其中上述第一製程模型模型化上述第一製程之一輸入輸出關係；以及 一第六裝置，上述第六裝置分析上述多重解析模型之一響應(response)與一第二量測資料，用以控制一第二製程之成效。
  9. 如申請專利範圍第8項所述之由半導體晶圓製造積體電路的系統，其中上述第四裝置包括一第七裝置，上述第七裝置用以對上述量測校正資料執行多重解析分析，而將上述有效部分由上述量測校正資料分離出來。
  10. 如申請專利範圍第8項所述之由半導體晶圓製造積體電路的系統，其中上述第一製程包括一蝕刻製程。
  11. 如申請專利範圍第8項所述之由半導體晶圓製造積體電路的系統，其中上述第一量測資料包括溝槽深度量測資料。
  12. 如申請專利範圍第8項所述之由半導體晶圓製造積體電路的系統，其中上述第二道製程包括一化學機械拋光製程，並且上述第二量測資料包括銅膜深度量測資料。
  13. 如申請專利範圍第12項所述之由半導體晶圓製造積體電路的系統，，其中上述第六裝置包括化學機械拋光之先進製程控制之一控制器模組，上述控制器模組用以分析上述多重解析模型之上述響應(response)與上述第二量測資料。
  14. 如申請專利範圍第8項所述之由半導體晶圓製造積體電路的系統，其中上述量測校正模型表示一量測儀器偏差，並且上述第一製程模型係將基板上已移除之矽數量表示成矽移除速率與時間的一函式。
  15. 一種用以在一半導體製程中實現(implementing)多重解析之先進製程控制的系統，包括：一第一製程機台，用以對一半導體晶圓上進行一第一製程；一第一量測機台，用以取得一第一量測資料，其中上述第一量測資料用以指出已執行之上述第一製程之正確性；一量測校正模組，用以使用上述第一量測資料，以便產生一量測校正資料，其中上述量測校正資料包括一有效部份以及一無效部份；一量測校正模型建立模組，用以去除上述量測校正資料之上述無效部份，並且將上述量測校正資料之上述有效部份模型化成一量測校正模型；一多重解析模型建立模組，用以結合上述量測校正模型與上述第一製程之一第一製程模型，以便產生一多重解析模型，其中上述第一製程模型模型化上述第一製程之一輸入輸出關係；以及一先進製程控制器模組，用以分析上述多重解析模型之一響應(response)與一第二量測資料，用以控制一第二製程之成效。
  16. 如申請專利範圍第15項所述之用以在半導體製程中實現多重解析之先進製程控制的系統，其中上述量測校正模型建立模組對上述量測校正資料執行多重解析分析，用以將上述有效部分由上述量測校正資料離出來。
  17. 如申請專利範圍第15項所述之用以在半導體製 程中實現多重解析之先進製程控制的系統，其中上述第一製程包括一蝕刻製程，並且上述第一量測資料包括溝槽深度量測資料。
  18. 如申請專利範圍第15項所述之用以在半導體製程中實現多重解析之先進製程控制的系統，其中上述第二道製程包括一化學機械拋光製程，並且上述第二量測資料包括銅膜深度量測資料。
  19. 如申請專利範圍第18項所述之用以在半導體製程中實現多重解析之先進製程控制的系統，其中上述先進製程控制器模組係為化學機械拋光之先進製程控制之一控制器模組。
  20. 如申請專利範圍第15項所述之用以在半導體製程中實現多重解析之先進製程控制的系統，其中上述量測校正模型表示一量測儀器偏差，並且上述第一製程模型係將基板上已移除之矽數量表示成矽移除速率與時間的一函式。
TW098143609A 2009-04-01 2009-12-18 由半導體晶圓製造積體電路的裝置和方法 TWI392987B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/416,595 US7951615B2 (en) 2009-04-01 2009-04-01 System and method for implementing multi-resolution advanced process control

Publications (2)

Publication Number Publication Date
TW201037474A TW201037474A (en) 2010-10-16
TWI392987B true TWI392987B (zh) 2013-04-11

Family

ID=42826517

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098143609A TWI392987B (zh) 2009-04-01 2009-12-18 由半導體晶圓製造積體電路的裝置和方法

Country Status (3)

Country Link
US (1) US7951615B2 (zh)
CN (1) CN101859695B (zh)
TW (1) TWI392987B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8394719B2 (en) * 2009-04-01 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for implementing multi-resolution advanced process control
US10642255B2 (en) 2013-08-30 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Component control in semiconductor performance processing with stable product offsets
CN103760881B (zh) * 2014-02-20 2016-01-27 北京七星华创电子股份有限公司 一种物料使用情况的监控管理方法及系统
US9779202B2 (en) * 2015-06-22 2017-10-03 Kla-Tencor Corporation Process-induced asymmetry detection, quantification, and control using patterned wafer geometry measurements
CN107968042B (zh) * 2017-11-28 2020-07-17 北京北方华创微电子装备有限公司 一种不同反应腔室之间工艺结果的匹配方法和装置
CN108693456B (zh) * 2018-04-09 2021-07-20 马鞍山杰生半导体有限公司 一种晶圆芯片测试方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028797A (en) * 1988-09-30 1991-07-02 Canon Kabushiki Kaisha An alignment system for align first and second objects using alignment marks
US5048094A (en) * 1988-11-29 1991-09-10 Nippon Seiko Kabushiki Kaisha Method and apparatus for checking pattern
TW200538704A (en) * 2004-05-21 2005-12-01 Zetetic Inst Apparatus and methods for overlay, alignment mark, and critical dimension metrologies based on optical interferometry
US7220978B2 (en) * 2003-04-15 2007-05-22 The University Of South Carolina System and method for detecting defects in semiconductor wafers
TW200739678A (en) * 2006-03-07 2007-10-16 Nikon Corp Device manufacturing method, device manufacturing system, and measuring/examining instrument

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6957177B1 (en) * 1999-12-10 2005-10-18 Microsoft Corporation Geometric model database for use in ubiquitous computing
US7818797B1 (en) * 2001-10-11 2010-10-19 The Trustees Of Columbia University In The City Of New York Methods for cost-sensitive modeling for intrusion detection and response
US7472953B1 (en) * 2005-05-16 2009-01-06 David Lalji Vehicle seat protector

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028797A (en) * 1988-09-30 1991-07-02 Canon Kabushiki Kaisha An alignment system for align first and second objects using alignment marks
US5048094A (en) * 1988-11-29 1991-09-10 Nippon Seiko Kabushiki Kaisha Method and apparatus for checking pattern
US7220978B2 (en) * 2003-04-15 2007-05-22 The University Of South Carolina System and method for detecting defects in semiconductor wafers
TW200538704A (en) * 2004-05-21 2005-12-01 Zetetic Inst Apparatus and methods for overlay, alignment mark, and critical dimension metrologies based on optical interferometry
TW200739678A (en) * 2006-03-07 2007-10-16 Nikon Corp Device manufacturing method, device manufacturing system, and measuring/examining instrument

Also Published As

Publication number Publication date
US7951615B2 (en) 2011-05-31
CN101859695B (zh) 2012-02-22
TW201037474A (en) 2010-10-16
US20100255613A1 (en) 2010-10-07
CN101859695A (zh) 2010-10-13

Similar Documents

Publication Publication Date Title
TWI392987B (zh) 由半導體晶圓製造積體電路的裝置和方法
US10249523B2 (en) Overlay and semiconductor process control using a wafer geometry metric
EP2537180B1 (en) Method and system for providing process tool correctables using an optimzed sampling scheme with smart interpolation
TWI697971B (zh) 使用圖案化之晶圓幾何測量對製程引發的不對稱的偵測、量化及控制
KR102254033B1 (ko) 광학 측정 방법 및 광학 측정 시스템
TWI573215B (zh) 模擬由於半導體晶圓固持之平面內失真之基於有限元素模型的預測之系統及方法
TWI639203B (zh) 診斷半導體晶圓之方法以及系統
US8108060B2 (en) System and method for implementing a wafer acceptance test (“WAT”) advanced process control (“APC”) with novel sampling policy and architecture
US9513565B2 (en) Using wafer geometry to improve scanner correction effectiveness for overlay control
EP3189542B1 (en) Breakdown analysis of geometry induced overlay and utilization of breakdown analysis for improved overlay control
TW200308186A (en) Integrated stepwise statistical process control in a plasma processing system
WO2015127252A1 (en) Process control using measured and estimated field parameters
TWI807442B (zh) 程序控制之晶粒內度量衡方法及系統
Chien et al. A novel approach to hedge and compensate the critical dimension variation of the developed-and-etched circuit patterns for yield enhancement in semiconductor manufacturing
US8394719B2 (en) System and method for implementing multi-resolution advanced process control
KR20140032087A (ko) 반도체 제조라인 관리 방법
CN108885407B (zh) 叠加方差稳定化方法及系统
CN109560002A (zh) 晶圆翘曲程度的监控方法
CN102955363B (zh) 光学临近效应修正在线监控的方法
US10352691B1 (en) Systems and methods for wafer structure uniformity monitoring using interferometry wafer geometry tool
CN101819917B (zh) 半导体装置的制造方法及系统
CN113314430B (zh) Cmp工艺中的监测方法以及监测系统
Kruger Tomography as a metrology technique for semiconductor manufacturing
Tsen et al. A novel multiple resolution APC on CMP and Litho-Etching
JP2015509185A (ja) パターン特性評価方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees