KR100827440B1 - 반도체 집적 회로 장치의 불량 분석 방법 및 시스템 - Google Patents

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Abstract

보다 빠르고 정확한 반도체 집적 회로 장치의 불량 분석 방법이 제공된다. 상기 불량 분석 방법은 서로 상관 관계가 있는 결함과 아날로그 특성을 데이터베이스(database)에 저장하고, 제1 웨이퍼 내의 불량 비트를 찾아내고, 제1 웨이퍼 내의 불량 비트의 아날로그 특성을 측정하고, 측정된 아날로그 특성과 데이터베이스에 저장된 아날로그 특성을 비교하여, 불량의 원인이 된 결함이 무엇인지 알아내는 것을 포함한다.
Figure R1020060096065
불량 분석, 데이터베이스, 결함, 불량, 아날로그 특성

Description

반도체 집적 회로 장치의 불량 분석 방법 및 시스템{Method of analyzing failure of semiconductor integrated circuit device and system thereof}
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 불량 분석 방법을 설명하기 위한 도면이다.
도 3은 결함의 위치와 불량 비트의 위치를 매치하는 방법을 설명하기 위한 도면이다.
도 4는 SRAM 셀의 회로도이다.
도 5는 결함이 발생한 SRAM 셀을 모델링한 회로도이다.
도 6은 결함이 발생한 SRAM 셀을 시뮬레이션하여 얻은 아날로그 특성과, 아날로그 특성 테스트를 통해서 얻은 아날로그 특성을 동시에 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 불량 분석 시스템을 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
11, 12, 13 : 결함 검사 20 : 전기적 테스트
30 : 아날로그 특성 테스트 40 : 검증
50 : 데이터 베이스
본 발명은 반도체 집적 회로 장치의 불량 분석 방법 및 시스템에 관한 것이다.
종래의 정적 랜덤 억세스 메모리(SRAM: Static Random Access Memory)의 불량 분석 기술은 여러 가지가 있는데, 결함 검사법, 물리적 분석법, 전기적 특성 측정법 등을 예로 들 수 있다. 결함 검사법은 웨이퍼의 다수의 제조 공정 각각을 진행할 때마다 웨이퍼의 외관(external appearance)을 검사하여 결함의 위치, 크기 등을 검사하는 방법이다. 물리적 분석법은 웨이퍼의 제조 공정이 완성된 후 물리적으로 디프로세싱(deprocessing)하면서 결함을 직접적으로 찾아내는 방법이고, 전기적 특성 측정법은 웨이퍼의 제조 공정이 완성된 후 SRAM 셀의 전기적 특성을 측정함으로써 불량 비트의 위치를 찾고, 수율(yield)(즉, 전체 칩(또는 다이(die)) 중 굳 칩(good chip)의 비율)을 찾아내는 방법이다.
그런데, 이들 방법들은 대규모로(massive) 진행하기는 어렵고, 무엇보다 불량 분석을 하는 데 많은 시간이 소요된다. 뿐만 아니라, 결함 검사법은 다수의 제조 공정을 진행할 때마다 검사를 실시하므로 제조 공정 시간 및 인건비를 증가시켜, 결국 반도체 칩의 단가를 증가시킨다. 또한, 디자인 룰이 점점 작아지고 반도체 공정이 점점 복잡해짐에 따라, 전기적 특성 검사만을 실시해서는 불량 분석이 완전치 못하다.
본 발명이 이루고자 하는 기술적 과제는, 보다 빠르고 정확한 불량 분석 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 보다 빠르고 정확한 불량 분석 시스템을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 집적 회로 장치의 불량 분석 방법은 서로 상관 관계가 있는 결함과 아날로그 특성을 데이터베이스(database)에 저장하고, 제1 웨이퍼 내의 불량 비트를 찾아내고, 제1 웨이퍼 내의 불량 비트의 아날로그 특성을 측정하고, 측정된 아날로그 특성과 데이터베이스에 저장된 아날로그 특성을 비교하여, 불량의 원인이 된 결함이 무엇인지 알아내는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 집적 회로 장치의 불량 분석 방법은 제1 웨이퍼의 제조 공정 중에, 제1 웨이퍼에 대해 결함 검사(defect inspection)를 실시하여 제1 웨이퍼 내의 결함을 찾아내고, 제1 웨이퍼의 제조 공정 완료 후에, 제1 웨이퍼에 대해 전기적 테스트를 실시하여 제1 웨이퍼 내의 불량 SRAM 셀을 찾아내고, 결함의 위치와 불량 SRAM 셀의 위치가 서로 매치되는 불량 SRAM 셀의 아날로그 특성(analog characteristics)을 측정하고, 제1 웨이퍼 내의 결함과, 제1 웨이퍼 내의 불량 SRAM 셀의 아날로그 특성 사이에 상관 관계가 있는지를 검증(verify)하고, 상관 관계가 있는 것으로 검증된 결함과 아날로그 특성을 데이터베이스(database)에 저장하고, 제2 웨이퍼의 제조 공정 완료 후에, 제2 웨이퍼에 대해 전기적 테스트를 실시하여 제2 웨이퍼 내의 불량 SRAM 셀을 찾아내고, 제2 웨이퍼 내의 불량 SRAM 셀의 아날로그 특성을 측정하고, 제2 웨이퍼 내의 불량 SRAM 셀의 측정된 아날로그 특성과 데이터베이스에 저장된 아날로그 특성을 비교하여, 불량의 원인이 된 결함이 무엇인지 알아내는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 집적 회로 장치의 불량 분석 시스템은 상관 관계가 있는 결함과 아날로그 특성을 저장하고 있는 데이터베이스(database), 제1 웨이퍼 내의 불량 비트를 찾아내는 전기적 테스터(electric tester), 제1 웨이퍼 내의 불량 비트의 아날로그 특성을 측정하는 아날로그 특성 테스터, 및 측정된 아날로그 특성과, 데이터베이스에 저장된 아날로그 특성을 비교하여 불량의 원인이 된 결함이 무엇인지 알아내는 분석기를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 불량 분석 방법을 설명하기 위한 도면이다. 구체적으로 도 1은 상관 관계가 있는 결함과, 불량 비트의 아날로그 특성을 저장하는 데이터베이스(database)를 만드는 방법을 설명하기 위한 도면이고, 도 2는 도 1에서 만든 데이터베이스를 이용하여 불량의 원인이 된 결함을 찾아내는 방법을 설명하기 위한 도면이다.
우선 도 1을 참조하면, 제조 라인(1)은 공정1(P1), 공정2(P2), 공정3(P3) 등을 포함하고, 각 공정(P1, P2, P3)에 대응하여 제조 장비들이 배치되어 있다. 제조 라인(1)에 웨이퍼(W1)가 삽입되면 공정1(P1), 공정2(P2), 공정3(P3) 등의 순서에 따라 순차적으로 진행되고, 이와 같은 공정(P1, P2, P3)을 통해서 웨이퍼(W1) 내에는 반도체 집적 회로 장치의 칩이 다수 개 동시에 형성되게 된다. 본 발명의 일 실시예에서, 반도체 집적 회로 장치는 예를 들어, 2차원적으로 배열된 다수의 메모리 셀을 포함하는 메모리 영역을 포함할 수 있고, 메모리 셀은, 예를 들어 SRAM(Static Random Access Memory) 셀일 수 있다.
결함 검사(defect inspection)(11, 12, 13)은 각 공정1(P1), 공정2(P2), 공정3(P3)이 진행될 때마다, 자세하게는 웨이퍼(W1) 상에 한 층의 레이어(layer)를 형성할 때마다 실시될 수 있다. 결함 검사(11, 12, 13)는 광학적 방법, 스캐닝(scanning) 등을 통해서 웨이퍼(W1)의 외관(external appearance)에 형성된 결함을 찾아낸다. 구체적으로, 결함은 외래 물질(foreign material), 결함 패턴(defect pattern) 등일 수 있는데, 이는 예시적인 것에 불과하고, 이에 한정되는 것은 아니다. 외래 물질은 제조 공정 중에 제조 장비 내에서 형성된 물질일 수도 있고, 제조 공정 후에 남겨진 물질일 수도 있고, 식각 잔류물(etching residue), 먼지 등일 수 있고, 그 사이즈(size)는 약 0.1㎛ 에서 수백㎛ 정도일 수 있다. 또한, 결함 패턴은 예를 들어, 포토(photography), 식각(etching) 등의 공정이 진행될 때 원하지 않게 형성된 패턴, 힐록(hillock), 색의 변화(change in color) 등을 의미할 수 있다.
결함 검사를 하는 장비로는 예를 들어, KLA Inc. 의 KLA21, TENCON Inc. 의 SURF SCAN7, Hitachi, Ltd.의 WI880 등이 있을 수 있으나, 이에 한정되는 것은 아니다.
결함 검사(11, 12, 13)에 의해 얻어지는 결함 데이터(defect data)는 예를 들어, 결함의 위치(예를 들어, x,y 어드레스(address)로 표시될 수 있음), 결함 사진, 사이즈, 형태, 개수 등일 수 있고, 이러한 결함 데이터는 결함 검사기에 따라 다소 차이가 날 수는 있다. 도 1의 예시적으로 도시된 결함 데이터에서, 큰 원(large circle)은 웨이퍼를 의미하고, 웨이퍼 내의 사각형은 칩(또는 다이(die))를 의미하고, 검은 마크(black mark)는 찾아낸 결함을 의미한다. 도 1에서 도시된 결함 데이터는 이해의 편의를 위해서 웨이퍼 내에 결함의 위치를 표시한 것이고, 실제 결함 검사기에서 나오는 데이터는 이와 다를 수 있다.
이어서, 전기적 테스트(electric test)(20)가 실행되는 데, 전기적 테스트(20)는 제조 라인(1)을 거쳐 제조된(즉, 제조 공정이 완료된 후) 칩 내의 메모리 셀의 전기적 특성을 측정하여 불량 비트가 무엇인지를 찾아낸다. 예를 들어, 전기적 테스트(20)는 메모리 셀 내에 데이터를 기입하고, 메모리 셀로부터 데이터를 다시 읽어내고, 읽어낸 데이터가 기입한 데이터가 다를 경우에는 이러한 메모리 셀을 불량 비트로 정의하는 방식을 사용할 수 있다.
전기적 테스트(20)를 하는 전기적 테스터로는 예를 들어, Teradyne Inc. 의 J937, Advantest Inc. 의 T5365P 등이 있을 수 있으나, 이에 한정되는 것은 아니다.
전기적 테스트(20)에 의해 얻어지는 불량 비트 데이터는 예를 들어, 불량 비트의 위치(예를 들어, x,y 어드레스로 표시될 수 있음), 불량 모드(예를 들어, 1비트 불량, 2비트 불량, 블록 불량), 수율(yield) 등일 수 있다. 여기서, 수율은 전체 칩 중에서 굳 칩의 비율을 의미하고, 굳 칩(good chip)은 불량 비트를 포함하지 않는 칩이고, 배드 칩(bad chip)은 불량 비트를 포함하는 칩을 의미한다. 도 1에 도시된 불량 비트 데이터는, 큰 원은 웨이퍼를 의미하고, 웨이퍼 내의 검은 사각형은 배드 칩을 의미하고, 흰 사각형은 굳 칩을 의미한다.
이어서, 웨이퍼(W1) 내의 불량 비트의 아날로그 특성(analog characteristics)을 측정하는 아날로그 특성 테스트(30)를 실시한다.
특히, 불량 비트의 아날로그 특성을 측정하는 것은, 결함 검사(11, 12, 13)를 통해서 얻어진 결함의 위치와, 전기적 테스트를 통해서 얻어진 불량 비트의 위치가 서로 매치(match)되는 불량 비트에 대해서만 아날로그 특성을 찾아낼 수 있다. 다만, 이러한 결함의 위치와 불량 비트의 위치를 매치하는 방법은 다양한 방법 이 있을 수 있다. 예를 들어, 결함의 어드레스와 불량 비트의 어드레스가 충분히 가깝거나(near enough) 동일한 경우, 결함의 위치와 불량 비트의 위치가 매치된다고 판단할 수도 있다. 도 3을 참조하면, 큰 사각형(squares)(100)은 칩을 의미하고, 해칭이 된 작은 사각형(squares)(110)은 불량 비트를 의미하고, 검은 마크(black mark)(120)는 결함을 의미한다. 해칭이 된 작은 사각형(110) 내에 검은 마크(120)가 위치하면 서로 매치된다고 판단할 수 있다.
아날로그 특성 테스트(30)는 불량 비트의 불량 원인이 무엇인지 알아보기 위해 실시하는 테스트로, 비트가 SRAM 셀인 경우를 예시하면 다음과 같다. 도 4에서와 같이, 6개의 트랜지스터로 구성된 SRAM 셀(200)은 워드 라인(WL)과 비트 라인쌍(BL, BLB)이 교차되는 영역에서 정의된다. 또한, 풀업 트랜지스터(M2, M4), 풀다운 트랜지스터(M3, M5)가 교차 연결된(cross-coupled) 인버터를 구성하고, 억세스 트랜지스터(M1, M6)는 스토리지 노드(SN1, SN2) 각각에 연결되어 있다. 만약, SRAM 셀(200)의 출력(output)과 상보 출력(output bar)의 대칭성은 SRAM 셀(200)의 아날로그 특성을 분석하는 데 상당히 유리하다. 이상적으로, SRAM 셀(200)의 양측이 완전히 균형적이라면, SRAM 셀(200)의 출력과 상보 출력에 스큐(skew)가 발생하지 않기 때문이다. 다만, SRAM 셀이 아닌 DRAM 셀, 플래시(flash) 셀, PRAM 셀, RRAM 셀, MRAM 셀 등일 경우에도 본 발명을 적용할 수 있음은 당업자에게 자명하다.
아날로그 특성 테스트(30)는 비트 라인(BL), 상보 비트 라인(BLB), 워드 라인(WL)에 특정 전압을 인가하고, 6개의 트랜지스터(M1~M6) 중 적어도 하나의 트랜지스터에 흐르는 전류를 비트 라인(BL) 또는 상보 비트 라인(BLB)에서 측정하게 된 다. SRAM 셀(200)에 대한 바이어싱 조건(biasing condition)은 다음 표 1과 같다. 표 1에서 제시된 바이어싱 조건은 예시적인 것에 불과하고, 본 발명의 권리 범위가 이러한 바이어싱 조건에 제한되는 것은 아니다.
바이어싱 조건 비트 라인(BL) 상보 비트 라인(BLB) 워드 라인(WL)
a 스윕(sweep) & 측정 Vcc Vcc
b 스윕 Vcc & 측정 Vcc
c Vcc 스윕 & 측정 Vcc
d Vcc & 측정 스윕 Vcc
바이어싱 조건 a에서는 비트 라인(BL)을 0V에서 소정 전압(예를 들어, 1V)까지 스윕(sweep)하면서 비트 라인(BL)에서의 전류 변화를 측정하고, 바이어싱 조건 b에서는 비트 라인(BL)을 스윕하면서 상보 비트 라인(BLB)에서의 전류 변화를 측정하고, 바이어싱 조건 c에서는 상보 비트 라인(BLB)을 스윕하면서 상보 비트 라인(BLB)에서의 전류 변화를 측정하고, 바이어싱 조건 d에서는 상보 비트 라인(BLB)을 스윕하면서 비트 라인(BL)에서의 전류 변화를 측정한다. 이러한 4가지 바이어싱 조건 각각에서, 억세스 트랜지스터(M1 또는 M6), 풀업 트랜지스터(M2 또는 M4), 풀다운 트랜지스터(M3 또는 M5) 중 적어도 하나에 흐르는 전류의 크기를 측정할 수 있다.
이어서, 웨이퍼(W1) 내의 결함과 측정된 아날로그 특성 사이에 상관 관계가 있는지 여부를 검증(verify)한다(40). 도 5 및 도 6을 참조하여 검증 방법을 자세히 설명한다. 도 5는 결함이 발생한 SRAM 셀을 모델링한 회로이고, 도 6은 모델링한 회로를 시뮬레이션하여 얻은 아날로그 특성과, 아날로그 특성 테스트를 통해서 얻은 아날로그 특성을 동시에 도시한 도면이다.
구체적으로, 불량 비트와 매치되는 결함의 결함 사진을 검토하고, 이러한 결함을 반영한 회로(201)를 모델링한다. 예를 들어, 도 5에서는 스토리지 노드(SN1)와 워드 라인(WL) 사이에 브리지(bridge)(R)가 발생한 경우를 모델링한 것이다.
이어서, 모델링한 회로(201)를 시뮬레이션하여 아날로그 특성을 찾아낸다. 구체적으로, 도 6에서 시뮬레이션 커브(s_a1, s_b1, s_c1, s_d1)은 각각 전술한 바이어싱 조건 a, b, c, d에서 모델링한 회로(201)의 풀다운 트랜지스터(M3)에 흐르는 전류의 파형을 나타내고, 시뮬레이션 커브(s_a2, s_b2, s_c2, s_d2)은 각각 전술한 바이어싱 조건 a, b, c, d에서 모델링한 회로(201)의 풀업 트랜지스터(M2)에 흐르는 전류의 파형을 나타내고, 시뮬레이션 커브(s_a3, s_b3, s_c3, s_d3)은 각각 전술한 바이어싱 조건 a, b, c, d에서 모델링한 회로(201)의 억세스 트랜지스터(M1)에 흐르는 전류의 파형을 나타낸다.
이와 같이 시뮬레이션하여 얻은 아날로그 특성과, 아날로그 특성 테스트를 통해서 얻은 아날로그 특성을 비교한다. 구체적으로, 도 6에서 도시한 아날로그 특성 커브(a1, b1, c1, d1)은 각각 전술한 바이어싱 조건 a, b, c, d에서 웨이퍼(W1)의 불량 SRAM 셀의 풀다운 트랜지스터(M3)에 흐르는 전류의 파형을 나타내고, 아날로그 특성 커브(a2, b2, c2, d2)은 각각 전술한 바이어싱 조건 a, b, c, d에서 웨이퍼(W1)의 불량 SRAM 셀의 풀업 트랜지스터(M2)에 흐르는 전류의 파형을 나타내고, 아날로그 특성 커브(a3, b3, c3, d3)은 각각 전술한 바이어싱 조건 a, b, c, d에서 웨이퍼(W1)의 불량 SRAM 셀의 억세스 트랜지스터(M1)에 흐르는 전류의 파형을 나타낸다.
동일한 바이어싱 조건에서의 시뮬레이션 커브와 아날로그 특성 커브(예를 들어, s_a1과 a1, s_b1 과 b1)가 상당히 유사할 경우, 웨이퍼(W1) 내의 결함과 측정된 아날로그 특성 사이에 상관 관계가 있는 것으로 판단할 수 있다. 여기서, 유사 여부를 판단하는 것은 다양한 방법이 있을 수 있다. 예를 들면, 시뮬레이션 커브와 아날로그 특성 커브 사이의 상관 계수(coefficient of correlation)를 구하고, 상관 계수가 소정 기준값(예를 들어, 0.9) 이상이 되면, 시뮬레이션 커브와 아날로그 특성 커브는 상당히 유사하다고 판단할 수 있다. 도 6에 도시된 시뮬레이션 커브와 아날로그 특성 커브는 거의 유사하므로 상관 관계가 있는 것으로 판단할 수 있다.
이어서, 이와 같이 상관 관계가 있는 것으로 검증된 결함과 불량 비트의 아날로그 특성을 데이터베이스(50)에 저장한다.
데이터베이스(50)를 만들기 위해, 다수의 웨이퍼에 대해서 전술한 결함 검사(11, 12, 13), 전기적 테스트(20), 아날로그 특성 테스트(30), 검증(30)을 반복하여 실시할 수 있다. 다수의 웨이퍼에 대해서 반복하여 많은 데이터를 축적될수록, 데이터베이스(50)에 저장된 데이터의 신뢰성이 높아질 수 있다.
그런데, 다수의 웨이퍼에 대해서 반복하여 실시하다 보면, 불량 비트의 아날로그 특성과 상관 관계가 있는 결함의 종류는 하나 이상일 수 있다. 즉, 불량 비트의 아날로그 특성과 결함의 종류는 일대일로 대응되는 것은 아니다. 왜냐 하면, 결함의 종류는 다르더라도(즉, 결함 검사(11, 12, 13)를 통해서 얻어진 결함 사진은 서로 다르더라도), 이러한 결함에 의해 나타나는 아날로그 특성은 동일할 수 있기 때문이다. 예를 들어, 하나의 노드와 다른 하나의 노드 사이에 브리지가 발생하려면, 기판 레벨에서 브리지가 생길 수도 있고 배선 레벨에서 브리지가 생길 수도 있다. 그런데, 기판 레벨 및 배선 레벨 중 어느 레벨에서 브리지가 발생하여도, 이러한 브리지를 반영한 회로는 동일하고, 브리지로 인한 아날로그 특성 커브도 동일할 수 있다.
구축된 데이터베이스를 예를 들어 나타내면, 표 2와 같을 수 있다. 불량 비트의 아날로그 특성과 상관 관계가 있는 결함의 종류가 여러가지일 경우에는, 상관 관계가 있는 모든 결함을 저장하되, 저장하는 각 결함이 발생하였던 빈도도 동시에 저장해 놓을 수 있다. 예를 들어, 케이스 A(스토리지 노드와 워드 라인 사이의 리키지(leakage))의 경우, 아날로그 특성과 상관 관계가 있는 결함이 3가지(A1, A2, A3)이고, 각 결함이 발생하였던 빈도는 100번, 25번, 10번이었음을 저장해 놓을 수 있다.
표 2에서 불량 모드는 케이스A(스토리지 노드와 워드 라인 사이의 리키지), 케이스B(전원 전압(Vcc)과 스토리지 노드 사이의 리키지), 케이스C(스토리지 노드와 접지 전압(Vss) 사이의 리키지)만을 기술하고 있으나, 이는 예시적인 것일 뿐이고, 본 발명이 이에 한정되는 것은 아니다. 또한, 표 2에서 " - " 표시는 이미지(image)가 개시되고 있음을 나타낸다.
케이스 불량 모드 아날로그특성 결함 종류 결함 사진 결함 빈도
A 스토리지 노드와 워드 라인 사이의 리키지(leakage) - A1 - 100
A2 - 25
A3 - 10
B 전원 전압(Vcc)과 스토리지 노드 사이의 리키지 - B1 - 200
B2 - 150
C 스토리지 노드와 접지 전압(Vss) 사이의 리키지 - C1 - 20
C2 - 15
도 2를 참조하여, 도 1의 과정을 통해서 만들어진 데이터베이스를 이용하여 불량의 원인이 된 결함을 찾아내는 방법을 설명한다.
제조 라인(1)에 웨이퍼(W2)가 삽입되면 공정1(P1), 공정2(P2), 공정3(P3) 등의 순서에 따라 순차적으로 진행되고, 이와 같은 공정을 통해서 웨이퍼(W2) 내에는 반도체 집적 회로 장치의 칩이 다수 개 동시에 형성되게 된다. 그런데, 도 2에서와 같이 불량의 원인이 된 결함을 찾아내는 방법에서는, 각 공정1(P1), 공정2(P2), 공정3(P3)이 진행될 때마다, 결함 검사(11, 12, 13)를 실시하지 않는다.
이어서, 제조 공정이 완료된 후에, 전기적 테스트를 실시하여 웨이퍼(W2) 내의 불량 비트를 찾아낸다(60).
이어서, 웨이퍼(W2) 내의 불량 비트에 대해서 아날로그 특성을 측정한다(70). 여기서, 아날로그 특성은 표 1의 바이어싱 조건 하에서 측정된 전류 커브이다.
이어서, 측정된 아날로그 특성과 데이터베이스에 저장된 아날로그 특성을 비교하여 불량의 원인이 된 결함이 무엇인지를 알아낸다(80). 즉, 데이터베이스(50)에 저장된 다수의 아날로그 특성 중에서 측정된 아날로그 특성과 유사한 하나 이상의 아날로그 특성을 분류하여 제공할 수 있다. 구체적으로, 측정된 아날로그 특성 커브와 데이터베이스에 저장된 아날로그 특성 커브 사이의 상관 계수를 산출하고, 상관 계수의 크기가 기준값(예를 들어, 0.9) 이상이 되는 데이터베이스에 저장된 아날로그 특성 커브를 찾아낸다. 이와 같이 유사한 하나 이상의 아날로그 특성 커브를 분류하여 제공하되, 각 아날로그 특성 커브와 함께 저장되어 있는 하나 이상의 결함을 함께 제공한다. 이 때, 하나 이상의 결함 각각과 함께 저장되어 있는 발생 빈도도 함께 제공할 수 있다.
측정된 아날로그 특성과 유사한 하나 이상의 아날로그 특성과 결함이 제공되는 형태는 예를 들어 표 3과 같을 수 있다. 또한, 표 3에서 " - " 표시는 이미지(image)가 개시되고 있음을 나타낸다.
표 3에서, 측정된 아날로그 특성과 유사한 아날로그 특성을 유사성이 높은 순서대로 제공되고 있다. 즉, 측정된 아날로그 특성과 가장 유사한 아날로그 특성을 갖는 케이스는 케이스 A이고, 그보다 덜 유사한 아날로그 특성을 갖는 케이스는 케이스 G, 케이스 K이다. 각 케이스에 대해서 결함 종류 및 결함 빈도도 같이 제공하기 때문에, 측정된 아날로그 특성은 결함 A1으로부터 유발될 가능성이 가장 높음을 쉽게 유추할 수 있다.
측정된 아날로그 특성 순서 유사한 아날로그 특성 케이스 결함 종류 결함 사진 결함 빈도
- 1 - A A1 - 100
A2 - 25
A3 - 10
2 - G G1 - 10
G2 - 8
3 - K K1 - 70
K2 - 15
K3 - 14
본 발명의 일 실시예에서는, 결함과 아날로그 특성을 데이터베이스화하여 불량 분석을 하기 때문에, 제조 공정 중에는 결함 검사(defect inspection)을 하지 않아도 되고, 측정된 아날로그 특성과 가장 높은 상관 관계가 있는 결함을 쉽게 찾아낼 수 있다. 따라서, 본 발명은 종래에 비해 보다 빠르고 정확하게 불량 분석할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 불량 분석 시스템을 설명하기 위한 블록도이다. 도 7은 도 2의 불량 분석 방법을 구현하기 위한 일 예로서 제시되는 것이고, 본 발명의 권리 범위가 이에 한정되는 것은 아니다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 불량 분석 시스템은 데이터베이스(50), 전기적 테스터(62), 아날로그 특성 테스터(72), 분석기(82)를 포함한다.
데이터베이스(50)는 상관 관계가 있는 결함과, 불량 비트의 아날로그 특성을 저장한다. 불량 비트의 아날로그 특성과 상관 관계가 있는 결함의 종류가 여러가지일 경우에는, 데이터베이스(50)에는 상관 관계가 있는 모든 결함을 저장하되, 저장하는 각 결함이 발생하였던 빈도도 동시에 저장해 놓을 수 있다. 데이터베이스(50)에 저장되는 데이터는 전술한 표 2에서와 같을 수 있다.
전기적 테스터(62)는 제조 라인을 거쳐 제조된 칩 내의 메모리 셀의 전기적 특성을 측정하여 불량 비트가 무엇인지를 찾아낸다. 전기적 테스터(62)는 메모리 셀 내에 데이터를 기입하고, 메모리 셀로부터 데이터를 다시 읽어내고, 읽어낸 데이터가 기입한 데이터가 다를 경우에는 이러한 메모리 셀을 불량 비트로 정의하는 방식을 사용할 수 있다.
아날로그 특성 테스터(72)는 웨이퍼 내의 불량 비트의 아날로그 특성을 측정한다. 아날로그 특성 테스터(72)는 비트가 SRAM 셀의 경우에는 전술한 표 1의 바이어싱 조건 하에서 흐르는 전류의 크기를 측정할 수 있다.
분석기(82)는 측정된 아날로그 특성과, 데이터베이스(50)에 저장된 아날로그 특성을 비교하여 불량의 원인이 되는 결함을 찾아낸다. 분석기(82)는 데이터베이스(50)에 저장된 다수의 아날로그 특성 중에서 전기적 테스터(62)에 의해 측정된 아날로그 특성과 유사한 하나 이상의 아날로그 특성을 분류하여 제공할 수 있다. 유사한 하나 이상의 아날로그 특성을 분류하여 제공하되, 각 아날로그 특성과 함께 저장되어 있는 하나 이상의 결함을 함께 제공한다. 이 때, 하나 이상의 결함 각각과 함께 저장되어 있는 발생 빈도도 함께 제공할 수 있다. 측정된 아날로그 특성과 유사한 하나 이상의 아날로그 특성과 결함이 제공되는 형태는 예를 들어 표 3과 같을 수 있다.
한편, 도면에서는 따로 표시하지 않았으나, 데이터베이스(50)를 만드는 과정에서는 웨이퍼(도 1의 W1 참조) 내의 결함을 찾아내는 결함 검사기(defect inspector)가 더 필요하다. 데이터베이스(50)를 만드는 과정 중에서, 전기적 테스터(62)는 웨이퍼(W1) 내의 불량 비트를 찾아내고, 아날로그 특성 테스터(72)는 찾아낸 불량 비트의 아날로그 특성을 측정하고, 분석기(82)는 웨이퍼(W1) 내의 결함과 아날로그 특성 사이에 상관 관계가 있는지를 검증하여, 상관 관계가 있는 것으로 검증된 결함과, 불량 비트의 아날로그 특성을 데이터베이스에 저장시킨다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치의 불량 분석 방법 및 시스템에 따르면, 결함과 아날로그 특성을 데이터베이스화하여 불량 분석을 하기 때문에, 제조 공정 중에는 결함 검사(defect inspection)을 하지 않아도 되고, 측정된 아날로그 특성과 가장 높은 상관 관계가 있는 결함을 쉽게 찾아낼 수 있다. 따라서, 본 발명은 종래에 비해 보다 빠르고 정확하게 불량 분석할 수 있다.

Claims (23)

  1. 서로 상관 관계가 있는 결함과 아날로그 특성을 데이터베이스(database)에 저장하고,
    제1 웨이퍼 내의 불량 비트를 찾아내고,
    상기 찾아낸 제1 웨이퍼 내의 불량 비트의 아날로그 특성을 측정하고,
    상기 측정된 아날로그 특성과 상기 데이터베이스에 저장된 아날로그 특성을 비교하여, 불량의 원인이 된 결함이 무엇인지 알아내는 것을 포함하는 불량 분석 방법.
  2. 제 1항에 있어서, 상기 데이터베이스에 저장하는 것은,
    제2 웨이퍼 내의 결함을 찾아내고,
    상기 제2 웨이퍼 내의 불량 비트를 찾아내고,
    상기 제2 웨이퍼 내의 불량 비트의 아날로그 특성(analog characteristics)을 측정하고,
    상기 제2 웨이퍼 내의 결함과 상기 아날로그 특성 사이에 상관 관계가 있는지를 검증(verify)하고,
    상기 상관 관계가 있는 것으로 검증된 상기 결함과 상기 아날로그 특성을 데이터베이스(database)에 저장하는 것을 포함하는 불량 분석 방법.
  3. 제 2항에 있어서,
    상기 제2 웨이퍼 내의 결함을 찾아내는 것은, 상기 제2 웨이퍼의 제조 공정 중에 상기 제2 웨이퍼에 대해 결함 검사(defect inspection)를 실시하여 상기 제2 웨이퍼의 외관(external appearance)에 형성된 결함의 위치 및 사진을 구하는 것을 포함하는 불량 분석 방법.
  4. 제 2항에 있어서,
    상기 제2 웨이퍼 내의 불량 비트를 찾아내는 것은, 상기 제2 웨이퍼의 제조 공정이 완료된 후 상기 제2 웨이퍼에 대해 전기적 테스트(electric test)를 실시하여 상기 불량 비트의 위치를 구하는 것을 포함하는 불량 분석 방법.
  5. 제 2항에 있어서,
    상기 제2 웨이퍼 내의 불량 비트의 아날로그 특성을 측정하는 것은, 상기 결함의 위치와 상기 불량 비트의 위치가 서로 매치되는 불량 비트의 아날로그 특성을 측정하는 것을 포함하는 불량 분석 방법.
  6. 제 2항에 있어서,
    상기 검증하는 것은, 상기 결함을 반영한 회로를 모델링하고, 상기 모델링한 회로를 시뮬레이션하여 얻은 아날로그 특성과 상기 측정된 불량 비트의 아날로그 특성을 비교하는 것을 포함하는 불량 분석 방법.
  7. 제 1항 또는 제 2항에 있어서,
    상기 비트는 비트 라인, 상보 비트 라인, 워드 라인이 교차되는 영역에 정의되고, 6개의 트랜지스터로 구성된 SRAM(Static Random Access Memory) 셀이고,
    상기 불량 비트의 아날로그 특성을 측정하는 것은, 상기 SRAM 셀의 상기 트랜지스터의 아날로그 특성을 측정하는 불량 분석 방법.
  8. 제 7항에 있어서,
    상기 트랜지스터의 아날로그 특성을 측정하는 것은, 상기 비트 라인, 상기 상보 비트 라인, 상기 워드 라인에 특정 전압을 인가하고, 상기 6개의 트랜지스터 중 적어도 하나의 트랜지스터에 흐르는 전류를 측정하는 불량 분석 방법.
  9. 제 1항에 있어서,
    상기 불량 비트의 아날로그 특성과 상관 관계가 있는 결함의 종류는 하나 이상인 불량 분석 방법.
  10. 제 1항에 있어서, 상기 불량의 원인이 된 결함이 무엇인지 알아내는 것은,
    상기 데이터베이스에 저장된 다수의 아날로그 특성 중에서 상기 측정된 아날로그 특성과 유사한 하나 이상의 아날로그 특성을 찾아내어 제공하되, 상기 각 유사 아날로그 특성과 상관 관계가 있는 하나 이상의 결함을 함께 제공하는 것을 포 함하는 불량 분석 방법.
  11. 제 10항에 있어서,
    상기 하나 이상의 결함 각각의 발생 빈도도 함께 제공하는 것을 포함하는 불량 분석 방법.
  12. 제1 웨이퍼의 제조 공정 중에, 상기 제1 웨이퍼에 대해 결함 검사(defect inspection)를 실시하여 상기 제1 웨이퍼 내의 결함을 찾아내고,
    상기 제1 웨이퍼의 제조 공정 완료 후에, 상기 제1 웨이퍼에 대해 전기적 테스트를 실시하여 상기 제1 웨이퍼 내의 불량 SRAM 셀을 찾아내고,
    상기 결함의 위치와 상기 불량 SRAM 셀의 위치가 서로 매치되는 불량 SRAM 셀의 아날로그 특성(analog characteristics)을 측정하고,
    상기 제1 웨이퍼 내의 결함과, 상기 제1 웨이퍼 내의 불량 SRAM 셀의 상기 아날로그 특성 사이에 상관 관계가 있는지를 검증(verify)하고,
    상기 상관 관계가 있는 것으로 검증된 상기 결함과 상기 아날로그 특성을 데이터베이스(database)에 저장하고,
    제2 웨이퍼의 제조 공정 완료 후에, 상기 제2 웨이퍼에 대해 전기적 테스트를 실시하여 상기 제2 웨이퍼 내의 불량 SRAM 셀을 찾아내고,
    상기 제2 웨이퍼 내의 불량 SRAM 셀의 아날로그 특성을 측정하고,
    상기 제2 웨이퍼 내의 불량 SRAM 셀의 측정된 아날로그 특성과 상기 데이터 베이스에 저장된 아날로그 특성을 비교하여, 불량의 원인이 된 결함이 무엇인지 알아내는 것을 포함하는 불량 분석 방법.
  13. 제 12항에 있어서,
    제2 웨이퍼의 제조 공정 중에는, 제2 웨이퍼에 대해 결함 검사를 실시하지 않는 불량 분석 방법.
  14. 제 12항에 있어서,
    상기 검증하는 것은, 상기 결함에 대응하는 회로를 모델링하고, 상기 모델링한 회로를 시뮬레이션하여 얻은 아날로그 특성과 상기 불량 비트의 아날로그 특성을 비교하는 것을 포함하는 불량 분석 방법.
  15. 제 12항에 있어서, 상기 불량의 원인이 되는 결함을 찾아내는 것은,
    상기 데이터베이스에 저장된 다수의 아날로그 특성 중에서 상기 측정된 아날로그 특성과 유사한 하나 이상의 아날로그 특성을 찾아내어 제공하되, 상기 각 유사 아날로그 특성과 상관 관계가 있는 하나 이상의 결함을 함께 제공하는 것을 포함하는 불량 분석 방법.
  16. 상관 관계가 있는 결함과 아날로그 특성을 저장하고 있는 데이터베이스(database);
    상기 제1 웨이퍼 내의 불량 비트를 찾아내는 전기적 테스터(electric tester);
    상기 제1 웨이퍼 내의 불량 비트의 아날로그 특성을 측정하는 아날로그 특성 테스터; 및
    상기 측정된 아날로그 특성과, 상기 데이터베이스에 저장된 아날로그 특성을 비교하여 불량의 원인이 된 결함이 무엇인지 알아내는 분석기를 포함하는 불량 분석 시스템.
  17. 제 16항에 있어서,
    상기 제1 웨이퍼와 다른 제2 웨이퍼에 대해서 결함 검사를 실시하여, 상기 제2 웨이퍼 내의 결함을 찾아내는 결함 검사기(defect inspector)를 더 포함하는 불량 분석 시스템.
  18. 제 17항에 있어서,
    상기 전기적 테스터는 상기 제2 웨이퍼 내의 불량 비트를 찾아내고,
    상기 아날로그 특성 테스터는 상기 제2 웨이퍼 내의 불량 비트의 아날로그 특성을 측정하고,
    상기 분석기는 상기 제2 웨이퍼 내의 결함과 상기 아날로그 특성 사이에 상관 관계가 있는지를 검증하여, 상기 상관 관계가 있는 것으로 검증된 결함과 아날로그 특성을 상기 데이터베이스에 저장시키는 불량 분석 시스템.
  19. 제 16항 또는 제 18항에 있어서,
    상기 비트는 비트 라인, 상보 비트 라인, 워드 라인이 교차되는 영역에 정의되고, 6개의 트랜지스터로 구성된 SRAM(Static Random Access Memory) 셀이고,
    상기 아날로그 특성 테스터는 상기 SRAM 셀의 상기 트랜지스터의 아날로그 특성을 측정하는 불량 분석 시스템.
  20. 제 19항에 있어서,
    상기 아날로그 특성 테스터는 상기 비트 라인, 상기 상보 비트 라인, 상기 워드 라인에 특정 전압을 인가하고, 상기 6개의 트랜지스터 중 적어도 하나의 트랜지스터에 흐르는 전류를 측정하는 불량 분석 시스템.
  21. 제 16항에 있어서,
    상기 불량 비트의 아날로그 특성과 상관 관계가 있는 결함의 종류는 하나 이상인 불량 분석 시스템.
  22. 제 16항에 있어서,
    상기 분석기는 상기 데이터베이스에 저장된 다수의 아날로그 특성 중에서 상기 측정된 아날로그 특성과 유사한 하나 이상의 아날로그 특성을 찾아내어 제공하되, 상기 각 유사 아날로그 특성과 상관 관계가 있는 하나 이상의 결함을 함께 제 공하는 불량 분석 시스템.
  23. 제 22항에 있어서,
    상기 분석기는 상기 하나 이상의 결함 각각의 발생 빈도도 함께 제공하는 불량 분석 시스템.
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