JP2008091902A - 半導体集積回路装置の不良分析方法及びシステム - Google Patents

Abstract

【課題】さらに迅速で正確な半導体集積回路装置の不良分析方法を提供する。
【解決手段】互いに相関関係のある欠陥とアナログ特性とをデータベースに保存し、第１ウエハ内の不良ビットを探し出し、第１ウエハ内の不良ビットのアナログ特性を測定し、該測定されたアナログ特性とデータベースに保存されたアナログ特性とを比較して、不良の原因となった欠陥を判別することを含む不良分析方法。
【選択図】図２

Description

本発明は、半導体集積回路装置の不良分析方法及びシステムに関する。

従来の静的ランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の不良分析技術は、多様にあり、欠陥検査法、物理的分析法、電気的特性測定法などが例として挙げられる。特許文献１にも不良分析技術が開示されている。欠陥検査法は、ウエハの多数の製造工程を各々進行させる度にウエハの外観（ｅｘｔｅｒｎａｌ ａｐｐｅａｒａｎｃｅ）を検査して、欠陥の位置、大きさなどを検査する方法である。物理的分析法は、ウエハの製造工程が完成された後、物理的にデプロセッシング（ｄｅｐｒｏｃｅｓｓｉｎｇ）しつつ、欠陥を直接的に探し出す方法であり、電気的特性測定法は、ウエハの製造工程が完成された後、ＳＲＡＭセルの電気的特性を測定することによって、不良ビットの位置を探し、収率（ｙｉｅｌｄ）（すなわち、全体チップ（またはダイ（ｄｉｅ））のうち、グッドチップ（ｇｏｏｄ ｃｈｉｐ）の比率）を探し出す方法である。

ところで、これら方法は、大規模（ｍａｓｓｉｖｅ）に進行することは難しく、何より不良分析をするのに長時間を要する。のみならず、欠陥検査法は、多数の製造工程を進行する度に検査を実施するので、製造工程時間及び人件費を増加させて、結局、半導体チップのコストを増加させる。また、デザインルールが徐々に小さくなり、半導体工程がさらに複雑になることによって、電気的特性検査のみを実施しては、不良を完全に分析するには難点があった。
大韓民国特許公開２００３−０８３５６３号

本発明が解決しようとする技術的課題は、さらに迅速で正確な不良分析方法を提供することにある。

本発明が解決しようとする他の技術的課題は、さらに迅速で正確な不良分析システムを提供することにある。

本発明の技術的課題は、以上で言及した 技術的課題に制限されず、言及されていない他の 技術的課題は下記の記載から当業者に明確に理解されうる。

前記技術的課題を達成するための本発明の一態様による半導体集積回路装置の不良分析方法は、互いに相関関係のある欠陥とアナログ特性とをデータベースに保存し、第１ウエハ内の不良ビットを探し出し、第１ウエハ内の不良ビットのアナログ特性を測定し、該測定されたアナログ特性とデータベースに保存されたアナログ特性とを比較して、不良の原因となった欠陥を判別することを含む。

前記技術的課題を達成するための本発明の他の態様による半導体集積回路装置の不良分析方法は、第１ウエハの製造工程中に、第１ウエハに対して欠陥検査を実施して第１ウエハ内の欠陥を探し出し、第１ウエハの製造工程が完了した後で、第１ウエハに対して電気的テストを実施して第１ウエハ内の不良ＳＲＡＭセルを探し出し、欠陥の位置と不良ＳＲＡＭセルの位置とが互いにマッチされる不良ＳＲＡＭセルのアナログ特性を測定し、第１ウエハ内の欠陥と、第１ウエハ内の不良ＳＲＡＭセルのアナログ特性との間に相関関係があるかを検証し、相関関係があると検証された欠陥とアナログ特性とをデータベースに保存し、第２ウエハの製造工程が完了した後で、第２ウエハに対して電気的テストを実施して第２ウエハ内の不良ＳＲＡＭセルを探し出し、第２ウエハ内の不良ＳＲＡＭセルのアナログ特性を測定し、第２ウエハ内の不良ＳＲＡＭセルの測定されたアナログ特性とデータベースに保存されたアナログ特性とを比較して、不良の原因となった欠陥を判別することを含む。

前記技術的課題を達成するための本発明の一態様による半導体集積回路装置の不良分析システムは、相関関係のある欠陥とアナログ特性とを保存しているデータベース、第１ウエハ内の不良ビットを探し出す電気的テスタ、第１ウエハ内の不良ビットのアナログ特性を測定するアナログ特性テスタ、及び測定されたアナログ特性と、データベースに保存されたアナログ特性とを比較して不良の原因となった欠陥を判別する分析器を備える。

その他の実施例の具体的な事項は詳細な説明及び図面に含まれている。

半導体集積回路装置の不良分析方法及びシステムによれば、欠陥とアナログ特性とをデータベース化して不良分析を行うために、製造工程中には、欠陥検査を行わなくてもよく、測定されたアナログ特性と最も高い相関関係のある欠陥を容易に探し出すことができる。したがって、本発明は、従来に比べてさらに迅速で正確に不良分析を行える。

以下、添付された図面を参照して本発明の実施形態を詳細に説明する。本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に具現でき、本明細書で説明する実施例は本発明の開示を完全にし、本発明が属する技術分野で当業者に発明の範ちゅうを完全に報せるために提供されるものであり、本発明は請求項及び発明の詳細な説明により定義されるだけである。明細書全体に亙って同一の参照符号は同一の構成要素を示す。図１及び図２は本発明の一実施形態による半導体集積回路装置の不良分析方法を説明するための図である。具体的に、図１は、相関関係のある欠陥と、不良ビットのアナログ特性を保存するデータベースを作る方法を説明するための図であり、図２は、図１で作ったデータベースを用いて不良の原因となった欠陥を探し出す方法を説明するための図である。

まず、図１を参照すれば、製造ライン１は、工程１ Ｐ１、工程２ Ｐ２、工程３ Ｐ３などを含み、各工程 Ｐ１、Ｐ２、Ｐ３に対応して製造装置が配されている。製造ライン１にウエハＷ１が挿入されれば、工程１ Ｐ１、工程２ Ｐ２、工程３ Ｐ３などの順番で順次に進行し、このような工程 Ｐ１、Ｐ２、Ｐ３を通じてウエハＷ１内には、半導体集積回路装置のチップが多数個同時に形成される。本発明の一実施形態において、半導体集積回路装置は、例えば、２次元的に配列された多数のメモリセルを含むメモリ領域を含み、メモリセルは、例えば、ＳＲＡＭセルであり得る。

欠陥検査１１、１２、１３は、各工程１ Ｐ１、工程２ Ｐ２、工程３ Ｐ３が進行する度に、詳しくは、ウエハＷ１上に一層のレイヤを形成する度に実施しうる。欠陥検査１１、１２、１３は、光学的方法、スキャニングなどを通じてウエハＷ１の外観に形成された欠陥を探し出す。具体的に、欠陥は、外来物質、欠陥パターンなどであり得るが、これは例示的なものに過ぎず、これに限定されるものではない。外来物質は、製造工程中に製造装置内で形成された物質であることもあり、製造工程後に残された物質であることもあり、エッチング残留物（ｅｔｃｈｉｎｇ ｒｅｓｉｄｕｅ）、ホコリなどでもあり、そのサイズは、約０．１μｍないし数百μｍ程度であり得る。また、欠陥パターンは、例えば、フォトリソグラフィ、エッチングなどの工程進行中に、所望しないパターン、ヒルロック、色の変化などを意味しうる。

欠陥検査を行う装置としては、例えば、ＫＬＡＩｎｃ．のＫＬＡ２１、ＴＥＮＣＯＮ Ｉｎｃ．のＳＵＲＦ ＳＣＡＮ７、日立社のＷＩ８８０などがあり得るが、これに限定されるものではない。

欠陥検査１１、１２、１３により得られる欠陥データは、例えば、欠陥の位置（例えば、ｘ、ｙアドレスで表示される）、欠陥写真、サイズ、形態、個数などであり、このような欠陥データは、欠陥検査器によって多少の差はあり得る。図１に例示的に図示された欠陥データにおいて、大きな円（ｌａｒｇｅ ｃｉｒｃｌｅ）は、ウエハを意味し、ウエハ内の四角形は、チップ（またはダイ（ｄｉｅ））を意味し、黒いマークは、探し出した欠陥を意味する。図１に示された欠陥データは、便宜上、ウエハ内に欠陥の位置を表示したものであり、実際に欠陥検査器から出るデータはこれと異なることがある。

次いで、電気的テスト２０が実行されるが、電気的テスト２０は、製造ライン１を経て製造された（すなわち、製造工程が完了した後）チップ内のメモリセルの電気的特性を測定して不良ビットを探し出す。例えば、電気的テスト２０は、メモリセル内にデータを書込み、メモリセルからデータを再び読出し、読出しデータと書込みデータとが異なる場合には、このようなメモリセルを不良ビットと定義する方式を使用しうる。

電気的テスト２０を行う電気的テスタとしては、例えば、Ｔｅｒａｄｙｎｅ Ｉｎｃ．のＪ９３７、Ａｄｖａｎｔｅｓｔ Ｉｎｃ．のＴ５３６５Ｐなどがあり得るが、これに限定されるものではない。

電気的テスト２０により得られる不良ビットデータは、例えば、不良ビットの位置（例えば、ｘ、ｙアドレスで表示される）、不良モード（例えば、１ビット不良、２ビット不良、ブロック不良）、収率（ｙｉｅｌｄ）などであり得る。ここで、収率は、全体チップのうち、グッドチップの比率を意味し、グッドチップは、不良ビットを含まないチップであり、バッドチップ（ｂａｄ ｃｈｉｐ）は不良ビットを含むチップを意味する。図１に示された不良ビットデータは、大きな円がウエハを意味し、ウエハ内の黒い四角形がバッドチップを意味し、白い四角形がグッドチップを意味する。

次いで、ウエハＷ１内の不良ビットのアナログ特性を測定するアナログ特性テスト３０を実施する。

特に、不良ビットのアナログ特性を測定することは、欠陥検査１１、１２、１３を通じて得られた欠陥の位置と、電気的テストを通じて得られた不良ビットの位置とが互いにマッチされる不良ビットに対してのみアナログ特性を探し出すことができる。但し、このような欠陥の位置と不良ビットの位置とをマッチさせる方法は、多様にあり得る。例えば、欠陥のアドレスと不良ビットのアドレスとが十分に近いか（ｎｅａｒ ｅｎｏｕｇｈ）、同一である場合、欠陥の位置と不良ビットの位置とがマッチされると判断しうる。図３を参照すれば、大きな四角形（ｓｑｕａｒｅｓ）１００はチップを意味し、ハッチングされた小さな四角形１１０は、不良ビットを意味し、黒いマーク１２０は、欠陥を意味する。ハッチングされた小さな四角形１１０内に黒いマーク１２０が位置すれば、互いにマッチされると判断しうる。

アナログ特性テスト３０は、不良ビットの不良原因を探すために実施するテストであり、ビットがＳＲＡＭセルである場合を例示すれば、次の通りである。図４のように、６個のトランジスタで構成されたＳＲＡＭセル２００は、ワードラインＷＬとビットライン対ＢＬ、ＢＬＢとが交差する領域と定義される。また、プルアップトランジスタＭ２、Ｍ４、プルダウントランジスタＭ３、Ｍ５が交差連結された（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）インバータを構成し、アクセストランジスタＭ１、Ｍ６は、ストレージノードＳＮ１、ＳＮ２に各々連結されている。もし、ＳＲＡＭセル２００の出力と相補出力（ｏｕｔｐｕｔ ｂａｒ）に対称性があれば、ＳＲＡＭセル２００のアナログ特性の分析に相当有利である。理想的に、ＳＲＡＭセル２００の両側が完全に均衡的であれば、ＳＲＡＭセル２００の出力と相補出力にスキュー（ｓｋｅｗ）が発生しないためである。但し、ＳＲＡＭセルではないＤＲＡＭセル、フラッシュセル、ＰＲＡＭセル、ＲＲＡＭセル、ＭＲＡＭセルなどである場合にも、本発明を適用できるということは当業者にとって自明である。

アナログ特性テスト３０は、ビットラインＢＬ、相補ビットラインＢＬＢ、ワードラインＷＬに特定電圧を印加し、６個のトランジスタＭ１〜Ｍ６のうち少なくとも１つのトランジスタに流れる電流をビットラインＢＬまたは相補ビットラインＢＬＢで測定する。ＳＲＡＭセル２００に対するバイアシング条件は、次の表１のようである。表１から提示されたバイアシング条件は、例示的なものに過ぎず、本発明の権利範囲がこのようなバイアシング条件に制限されるものではない。

バイアシング条件Ａでは、ビットラインＢＬを０Ｖから所定電圧（例えば、１Ｖ）までスイープしつつ、ビットラインＢＬでの電流変化を測定し、バイアシング条件Ｂでは、ビットラインＢＬをスイープしつつ相補ビットラインＢＬＢでの電流変化を測定し、バイアシング条件Ｃでは相補ビットラインＢＬＢをスイープしつつ、相補ビットラインＢＬＢでの電流変化を測定し、バイアシング条件Ｄでは相補ビットラインＢＬＢをスイープしつつ、ビットラインＢＬでの電流変化を測定する。このような４種のバイアシング条件で各々アクセストランジスタＭ１またはＭ６、プルアップトランジスタＭ２またはＭ４、プルダウントランジスタＭ３またはＭ５のうち、少なくとも１つに流れる電流の大きさを測定しうる。

次いで、ウエハＷ１内の欠陥と測定されたアナログ特性との間に相関関係があるかを検証する（４０）。図５及び図６を参照して検証方法を詳細に説明する。 図５は、欠陥が発生したＳＲＡＭセルをモデリングした回路図であり、図６は、欠陥が発生したＳＲＡＭセルをシミュレーションして得たアナログ特性と、アナログ特性テストを通じて得たアナログ特性とを同時に示す図である。

具体的に、不良ビットとマッチされる欠陥の欠陥写真を検討し、このような欠陥を反映した回路２０１をモデリングする。例えば、図５では、ストレージノードＳＮ１とワードラインＷＬとの間にブリッジＲが発生した場合をモデリングしたものである。

次いで、モデリングした回路２０１をシミュレーションしてアナログ特性を探し出す。具体的に、図６でシミュレーションカーブｓ＿ａ１、ｓ＿ｂ１、ｓ＿ｃ１、ｓ＿ｄ１は、各々前述したバイアシング条件Ａ、Ｂ、Ｃ、Ｄでモデリングした回路２０１のプルダウントランジスタＭ３に流れる電流の波形を示し、シミュレーションカーブｓ＿ａ２、ｓ＿ｂ２、ｓ＿ｃ２、ｓ＿ｄ２は、各々前述したバイアシング条件Ａ、Ｂ、Ｃ、Ｄでモデリングした回路２０１のプールアップトランジスタＭ２に流れる電流の波形を示し、シミュレーションカーブｓ＿ａ３、ｓ＿ｂ３、ｓ＿ｃ３、ｓ＿ｄ３は、各々前述したバイアシング条件Ａ、Ｂ、Ｃ、Ｄでモデリングした回路２０１のアクセストランジスタＭ１に流れる電流の波形を示す。

このようにシミュレーションして得たアナログ特性と、アナログ特性テストを通じて得たアナログ特性とを比較する。具体的に、図６に示したアナログ特性カーブａ１、ｂ１、ｃ１、ｄ１は、各々前述したバイアシング条件Ａ、Ｂ、Ｃ、ＤでウエハＷ１の不良ＳＲＡＭセルのプルダウントランジスタＭ３に流れる電流の波形を示し、アナログ特性カーブａ２、ｂ２、ｃ２、ｄ２は、各々前述したバイアシング条件Ａ、Ｂ、Ｃ、ＤでウエハＷ１の不良ＳＲＡＭセルのプールアップトランジスタＭ２に流れる電流の波形を示し、アナログ特性カーブａ３、ｂ３、ｃ３、ｄ３は、各々前述したバイアシング条件Ａ、Ｂ、Ｃ、ＤでウエハＷ１の不良ＳＲＡＭセルのアクセストランジスタＭ１に流れる電流の波形を示す。

同じバイアシング条件でのシミュレーションカーブとアナログ特性カーブ（例えば、ｓ＿ａ１とａ１、ｓ＿ｂ１とｂ１）とが相当類似している場合、ウエハＷ１内の欠陥と測定されたアナログ特性との間に相関関係があると判断されうる。ここで、類似如何を判断することは多様な方法があり得る。例えば、シミュレーションカーブとアナログ特性カーブとの相関係数を求め、相関係数が所定の基準値（例えば、０．９）以上になれば、シミュレーションカーブとアナログ特性カーブは、相当類似していると判断しうる。図６に示されたシミュレーションカーブとアナログ特性カーブは、ほぼ類似しているので、相関関係があると判断しうる。

次いで、このように相関関係があると検証された欠陥と不良ビットのアナログ特性をデータベース５０に保存する。

データベース５０を作るために、多数のウエハに対して前述した欠陥検査１１、１２、１３、電気的テスト２０、アナログ特性テスト３０、検証３０を反復して実施しうる。多数のウエハに対して繰り返して多くのデータを蓄積するほど、データベース５０に保存されたデータの信頼性が高まりうる。

ところで、多数のウエハに対して繰り返して実施すれば、不良ビットのアナログ特性と相関関係にある欠陥の種類は、１つ以上であり得る。すなわち、不良ビットのアナログ特性と欠陥の種類は、必ずしも一対一に対応するものではない。なぜならば、欠陥の種類は異なっても（すなわち、欠陥検査１１、１２、１３を通じて得られた欠陥写真は互いに異なっても）、このような欠陥により現れるアナログ特性は同一であるからである。例えば、１つのノードと他の１つのノードとの間にブリッジが発生しようとすれば、基板レベルでブリッジが発生するか、配線レベルでブリッジが発生しうる。ところで、基板レベル及び配線レベルのうち、どちらのレベルでブリッジが発生しても、このようなブリッジを反映した回路は、同一であり、ブリッジによるアナログ特性カーブも同一であり得る。

構築されたデータベースを例として示せば、表２のようである。不良ビットのアナログ特性と相関関係のある欠陥の種類が様々である場合には、相関関係のある全ての欠陥を保存するが、保存する各欠陥の発生頻度も同時に保存できる。例えば、ケースＡ（ストレージノードとワードラインとの間のリーケージ）の場合、アナログ特性と相関関係のある欠陥が３種（Ａ１、Ａ２、Ａ３）であり、各欠陥の発生頻度は、１００回、２５回、１０回であるということを保存して置くことができる。

表２で不良モードはケースＡ（ストレージノードとワードラインとの間のリーケージ）、ケースＢ（電源電圧（Ｖｃｃ）とストレージノードとの間のリーケージ）、ケースＣ（ストレージノードと接地電圧（Ｖｓｓ）との間のリーケージ）のみを記述しているが、これは例示的なものであり、本発明はこれに限定されるものではない。また、表２で、“−”表示は、イメージが開示されていることを表す。

図２に基づき、図１の過程を通じて作られたデータベースを用いて不良の原因となった欠陥を探し出す方法を説明する。

製造ライン１にウエハＷ２が挿入されれば、工程１ Ｐ１、工程２ Ｐ２、工程３ Ｐ３などの順番で順次に進行し、このような工程を通じてウエハＷ２内には、半導体集積回路装置のチップが多数個同時に形成される。ところで、図２のように不良の原因となった欠陥を探し出す方法では、各工程１ Ｐ１、工程２ Ｐ２、工程３ Ｐ３が進行する度には、欠陥検査１１、１２、１３は実施しない。

次いで、製造工程が完了した後で、電気的テストを実施してウエハＷ２内の不良ビットを探し出す（６０）。

次いで、ウエハＷ２内の不良ビットに対してアナログ特性を測定する（７０）。ここで、アナログ特性は、表１のバイアシング条件下で測定された電流カーブである。

次いで、測定されたアナログ特性とデータベースに保存されたアナログ特性とを比較して不良の原因となった欠陥が何かを判断する（８０）。すなわち、データベース５０に保存された多数のアナログ特性のうち、測定されたアナログ特性と類似した１つ以上のアナログ特性を分類して提供しうる。具体的に、測定されたアナログ特性カーブとデータベースに保存されたアナログ特性カーブとの間の相関係数を算出し、相関係数の大きさが基準値（例えば、０．９）以上となるデータベースに保存されたアナログ特性カーブを探し出す。このように類似した１つ以上のアナログ特性カーブを分類して提供するが、各アナログ特性カーブと共に保存されている１つ以上の欠陥を共に提供する。この際、１つ以上の欠陥それぞれと共に保存されている発生頻度も共に提供しうる。

測定されたアナログ特性と類似した１つ以上のアナログ特性と欠陥が提供される形態は、例えば、表３のようである。また、表３で、“−”表示は、イメージが開示されていることを示す。

表３で、測定されたアナログ特性と類似したアナログ特性が類似性の高い順に提供されている。すなわち、測定されたアナログ特性と最も類似したアナログ特性を有するケースは、ケースＡであり、それより類似していないアナログ特性を有するケースは、ケースＧ、ケースＫである。各ケースに対して欠陥種類及び欠陥頻度も共に提供するために、測定されたアナログ特性は、欠陥Ａ１から誘発される可能性が最も高いということを容易に類推しうる。

本発明の一実施形態では、欠陥とアナログ特性とをデータベース化して不良分析を行うために、製造工程中には、欠陥検査を行わなくても良く、測定されたアナログ特性と最も高い相関関係のある欠陥を容易に探し出せる。したがって、本発明は、従来に比べてさらに迅速で正確に不良分析を行うことができる。

図７は、本発明の一実施形態による半導体集積回路装置の不良分析システムを説明するためのブロック図である。図７は、図２の不良分析方法を具現するための一例として提示されるものであり、本発明の権利範囲はこれに限定されるものではない。

図７を参照すれば、本発明の一実施形態による半導体集積回路装置の不良分析システムは、データベース５０、電気的テスタ６２、アナログ特性テスタ７２、分析器８２を備える。

データベース５０は、相関関係のある欠陥と、不良ビットのアナログ特性とを保存する。不良ビットのアナログ特性と相関関係のある欠陥の種類が様々である場合には、データベース５０には、相関関係のあるあらゆる欠陥を保存するが、保存する各欠陥の発生頻度も同時に保存して置くことができる。データベース５０に保存されるデータは、前述した表２と同じであり得る。

電気的テスタ６２は、製造ラインを経て製造されたチップ内のメモリセルの電気的特性を測定して不良ビットを探し出す。電気的テスタ６２は、メモリセル内にデータを書込み、メモリセルからデータを再び読出し、読出しデータと書込みデータとが異なる場合には、このようなメモリセルを不良ビットと定義する方式を使用しうる。

アナログ特性テスタ７２は、ウエハ内の不良ビットのアナログ特性を測定する。アナログ特性テスタ７２は、ビットがＳＲＡＭセルである場合には、前述した表１のバイアシング条件下で流れる電流の大きさを測定しうる。

分析器８２は、測定されたアナログ特性と、データベース５０に保存されたアナログ特性とを比較して不良の原因となる欠陥を探し出す。分析器８２は、データベース５０に保存された多数のアナログ特性のうち、電気的テスタ６２により測定されたアナログ特性と類似した１つ以上のアナログ特性を分類して提供しうる。類似した１つ以上のアナログ特性を分類して提供するが、各アナログ特性と共に保存されている１つ以上の欠陥を共に提供する。この際、１つ以上の欠陥のそれぞれと共に保存されている発生頻度も共に提供しうる。測定されたアナログ特性と類似した１つ以上のアナログ特性と欠陥とが提供される形態は、例えば、表３のようであり得る。

一方、図面では、別途に表示していないが、データベース５０を作る過程では、ウエハ（図１のＷ１参照）内の欠陥を探し出す欠陥検査器がさらに必要である。データベース５０を作る過程のうち、電気的テスタ６２は、ウエハＷ１内の不良ビットを探し出し、アナログ特性テスタ７２は、探し出した不良ビットのアナログ特性を測定し、分析器８２は、ウエハＷ１内の欠陥とアナログ特性との間に相関関係があるかを検証し、相関関係があると検証された欠陥と、不良ビットのアナログ特性とをデータベースに保存させる。

以上、添付図を参照して本発明の実施例を説明したが、本発明が属する技術分野で当業者ならば本発明がその技術的思想や必須特徴を変更せずとも他の具体的な形に実施されうるということが理解できるであろう。したがって、前述した実施例は全ての面で例示的なものであって、限定的なものではないと理解しなければならない。

本発明は、半導体集積回路装置の不良分析関連の技術分野に好適に適用されうる。

本発明の一実施形態による半導体集積回路装置の不良分析方法を説明するための図である。 本発明の一実施形態による半導体集積回路装置の不良分析方法を説明するための図である。 欠陥の位置と不良ビットの位置とをマッチさせる方法を説明するための図である。 ＳＲＡＭセルの回路図である。 欠陥が発生したＳＲＡＭセルをモデリングした回路図である。 欠陥が発生したＳＲＡＭセルをシミュレーションして得たアナログ特性と、アナログ特性テストを通じて得たアナログ特性とを同時に示す図である。 本発明の一実施形態による半導体集積回路装置の不良分析システムを説明するためのブロック図である。

符号の説明

１１、１２、１３ 欠陥検査
２０ 電気的テスト
３０ アナログ特性テスト
４０ 検証
５０ データベース

Claims (24)

1. 互いに相関関係のある欠陥とアナログ特性とをデータベースに保存し、
   第１ウエハ内の不良ビットを探し出し、
   前記第１ウエハ内の不良ビットのアナログ特性を測定し、
   前記測定されたアナログ特性と前記データベースに保存されたアナログ特性とを比較して、不良の原因となった欠陥を判別することを含む不良分析方法。
2. 前記データベースに保存することは、第２ウエハ内の欠陥を探し出し、前記第２ウエハ内の不良ビットを探し出し、前記第２ウエハ内の不良ビットのアナログ特性を測定し、前記第２ウエハ内の欠陥と前記アナログ特性との間に相関関係があるかを検証し、前記相関関係があると検証された前記欠陥と前記アナログ特性とをデータベースに保存することを含む請求項１に記載の不良分析方法。
3. 前記第２ウエハ内の欠陥を探し出すことは、前記第２ウエハの製造工程中に前記第２ウエハに対して欠陥検査を実施して前記第２ウエハの外観に形成された欠陥の位置及び写真を求めることを含む請求項２に記載の不良分析方法。
4. 前記第２ウエハ内の不良ビットを探し出すことは、前記第２ウエハの製造工程が完了した後、前記第２ウエハに対して電気的テストを実施して前記不良ビットの位置を求めることを含む請求項２に記載の不良分析方法
5. 前記第２ウエハ内の不良ビットのアナログ特性を測定することは、前記欠陥の位置と前記不良ビットの位置とが互いにマッチされる不良ビットのアナログ特性を測定することを含む請求項２に記載の不良分析方法。
6. 前記検証することは、前記欠陥を反映した回路をモデリングし、前記モデリングした回路をシミュレーションして得たアナログ特性と前記測定された不良ビットのアナログ特性とを比較することを含む請求項２に記載の不良分析方法。
7. 前記ビットはビットライン、相補ビットライン、ワードラインが交差する領域に定義され、６個のトランジスタで構成されたＳＲＡＭセルであり、前記不良ビットのアナログ特性を測定することは、前記ＳＲＡＭセルの前記トランジスタのアナログ特性を測定する請求項１または２に記載の不良分析方法。
8. 前記トランジスタのアナログ特性を測定することは、前記ビットライン、前記相補ビットライン、前記ワードラインに特定電圧を印加し、前記６個のトランジスタのうち少なくとも１つのトランジスタに流れる電流を測定する請求項７に記載の不良分析方法。
9. 前記不良ビットのアナログ特性と相関関係のある欠陥の種類は、１つ以上である請求項１に記載の不良分析方法。
10. 前記不良の原因となった欠陥を判別することは、
    前記データベースに保存された多数のアナログ特性のうち、前記測定されたアナログ特性と類似した１つ以上のアナログ特性を探し出して提供するが、前記各類似アナログ特性と相関関係のある１つ以上の欠陥を共に提供することを含む請求項１に記載の不良分析方法。
11. 前記１つ以上の欠陥それぞれの発生頻度も共に提供することを含む請求項１０に記載の不良分析方法。
12. 第１ウエハの製造工程中に、前記第１ウエハに対して欠陥検査を実施して前記第１ウエハ内の欠陥を探し出し、前記第１ウエハの製造工程が完了した後、前記第１ウエハに対して電気的テストを実施して前記第１ウエハ内の不良ＳＲＡＭセルを探し出し、前記欠陥の位置と前記不良ＳＲＡＭセルの位置とが互いにマッチされる不良ＳＲＡＭセルのアナログ特性を測定し、前記第１ウエハ内の欠陥と、前記第１ウエハ内の不良ＳＲＡＭセルの前記アナログ特性との間に相関関係があるか否かを検証し、前記相関関係があると検証された前記欠陥と前記アナログ特性とをデータベースに保存し、第２ウエハの製造工程が完了した後で、前記第２ウエハに対して電気的テストを実施して前記第２ウエハ内の不良ＳＲＡＭセルを探し出し、前記第２ウエハ内の不良ＳＲＡＭセルのアナログ特性を測定し、前記第２ウエハ内の不良ＳＲＡＭセルの測定されたアナログ特性と前記データベースに保存されたアナログ特性とを比較して、不良の原因となった欠陥を判別することを含む不良分析方法。
13. 第２ウエハの製造工程中には、第２ウエハに対して欠陥検査を実施しない請求項１２に記載の不良分析方法。
14. 前記検証することは、前記欠陥に対応する回路をモデリングし、前記モデリングした回路をシミュレーションして得たアナログ特性と前記不良ビットのアナログ特性とを比較することを含む請求項１２に記載の不良分析方法。
15. 前記不良の原因となる欠陥を探し出すことは、前記データベースに保存された多数のアナログ特性のうち、前記測定されたアナログ特性と類似した１つ以上のアナログ特性を探し出して提供するが、前記各類似アナログ特性と相関関係のある１つ以上の欠陥を共に提供することを含む請求項１２に記載の不良分析方法。
16. 相関関係のある欠陥とアナログ特性とを保存しているデータベースと、
    前記ウエハ内の不良ビットを探し出す電気的テスタと、
    前記ウエハ内の不良ビットのアナログ特性を測定するアナログ特性テスタと、
    前記測定されたアナログ特性と、前記データベースに保存されたアナログ特性とを比較して不良の原因となった欠陥を判別する分析器と、を備える不良分析システム。
17. 前記電気的テスタは、第１ウエハ内の不良ビットを探し出し、前記アナログ特性テスタは、前記第１ウエハ内の不良ビットのアナログ特性を特定し、前記分析器は前記測定されたアナログ特性と前記保存されたアナログ特性とを比較して不良の原因となった欠陥を判別する請求項１６に記載の不良分析システム。
18. 前記第１ウエハと異なる第２ウエハに対して欠陥検査を実施し、前記第２ウエハ内の欠陥を探し出す欠陥検査器をさらに備える請求項１７に記載の不良分析システム。
19. 前記電気的テスタは、前記第２ウエハ内の不良ビットを探し出し、前記アナログ特性テスタは、前記第２ウエハ内の不良ビットのアナログ特性を測定し、前記分析器は、前記第２ウエハ内の欠陥と前記アナログ特性との間に相関関係があるかを検証し、前記相関関係があると検証された欠陥とアナログ特性とを前記データベースに保存させる請求項１８に記載の不良分析システム。
20. 前記ビットは、ビットライン、相補ビットライン、ワードラインが交差する領域に定義され、６個のトランジスタで構成されたＳＲＡＭセルであり、前記アナログ特性テスタは、前記ＳＲＡＭセルの前記トランジスタのアナログ特性を測定する請求項１６乃至１９に記載の不良分析システム。
21. 前記アナログ特性テスタは、前記ビットライン、前記相補ビットライン、前記ワードラインに特定電圧を印加し、前記６個のトランジスタのうち少なくとも１つのトランジスタに流れる電流を測定する請求項２０に記載の不良分析システム。
22. 前記不良ビットのアナログ特性と相関関係のある欠陥の種類は、１つ以上である請求項２０に記載の不良分析システム。
23. 前記分析器は、前記データベースに保存された多数のアナログ特性のうち、前記測定されたアナログ特性と類似した１つ以上のアナログ特性を探し出して提供するが、前記各類似アナログ特性と相関関係のある１つ以上の欠陥を共に提供する請求項２０に記載の不良分析システム。
24. 前記分析器は、前記１つ以上の欠陥それぞれの発生頻度も共に提供する請求項２３に記載の不良分析システム。

Images