CN105279302A - 生成方法和系统、校准方法及工艺控制和成品率管理方法 - Google Patents
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Abstract
公开了一种用于生成电路设计的方法和系统、用于校准检测仪的方法、以及用于工艺控制和成品率管理的方法。提供了一种用于生成集成电路的电路设计方法，该电路设计包括功能区(FA)和非功能区。该方法包括以下步骤：向EDA工具提供对测试单元(TC)的描述，和将测试单元(TC)嵌入该电路设计中。其中，对测试单元(TC)的描述包括对测试结构(HS)的描述，并且该测试结构(HS)被设计成对制造工艺的变化敏感。此外，将测试单元(TC)嵌入非功能区中，并且所述嵌入由EDA工具自动执行。与电路描述内的常规结构相比，测试结构(HS)被有意地设计成对制造工艺的变化敏感。
Description
技术领域
本发明涉及生成集成电路(IC，integratedcircuit)的电路设计的方法和系统，尤其涉及使用电子设计自动化(EDA，electronicdesignautomation)工具生成集成电路(IC)的电路设计的方法和系统。此外，提供了用于校准检测仪的方法和用于工艺控制和成品率管理的方法，这些方法基于所述用于生成电路设计的方法。
本发明解决了在检测期间有效收集例如用于成品率管理和工艺窗口定性(qualification)的质量数据的问题。本发明不仅通过凭机会地找到部件(item)而且通过在电路设计的流片(tape-out)阶段或在电路设计的流片阶段之前创建部件并使用该部件例如用于校准、工艺控制和成品率分析来解决了在越来越多的数据中找到相关检测部件的难题。
背景技术
掩膜检测、晶片检测和相关监视和检验工艺是半导体制造的基本步骤。该制造工艺越来越复杂并且要求高精度，从而随着进步的技术节点而使结构的尺寸缩小。同时，芯片复杂度，即，例如需要监视的结构数目，增加。检测和成品率分析工艺需要跟上这些要求。因为检测策略和检测设置必须适应于设计以能够获取相关信息，所以检测愈加得益于设计信息。
划片线(scribeline)结构已被用于此目的，但是划片线具有一些缺点。例如划片线挤满了其他测试结构。此外，划片线可能不是电路设计的一部分，并且在中间掩模(reticle)中或在中间掩模的边缘、位于芯片之间。划片线因此严重限制了布局可能性并且可能不能完全表现实际设计场景。
发明内容
一个目的是为掩膜检测、晶片检测和相关监视和检验工艺提供改进的构思。
通过独立的权利要求的主题来实现此目的。新发展、实施例和实现方式是从属权利要求的主题。
根据改进的构思，提供了一种用于生成集成电路的电路设计的方法，其中该电路设计包括至少一个功能区和至少一个非功能区。该方法包括以下步骤：向EDA工具提供对至少一个测试单元的描述并且将至少一个测试单元嵌入该电路设计中。
其中，对至少一个测试单元的所述描述包括对至少一个测试结构的描述，并且该至少一个测试结构被设计成对制造工艺中的变化敏感。此外，将至少一个测试单元嵌入至少一个非功能区中的一个非功能区中，并且嵌入由EDA工具自动执行。
要强调的是，与可能特别无意地也对制造工艺呈现出一定敏感性的在所述电路描述内的常规结构相比，至少一个测试结构被有意地设计成对制造工艺的变化敏感。
在所述方法的一些实现中，将至少一个测试元件嵌入所述至少一个非功能区的在度量步骤和/或检验步骤期间为了检测而可被访问的一部分中。特别是，至少一个非功能区的一部分在掩膜检测和/或晶片检测期间为了检测可被访问。此外，至少一个测试结构被设计成在度量步骤和/检验步骤中指示制造工艺的变化。
在该方法的一些实现中，向EDA工具提供的单元库特别是标准单元库包括对至少一个测试单元的描述。
标准单元库为例如单元的预定义集合，所述单元实现IC设计中的功能所必需的逻辑操作。这样的单元库由例如第三方库提供商提供，使得设计团队不必再设计他们自己的库。设计过程可通过例如综合工具中的综合步骤来实现，所述综合工具自动选择例如在功率、性能和区域的界限内可执行预期操作的正确的标准单元元素。在放置了实体之后，芯片区域的一个相当大的部分会例如具有空置的空间，留下空置的空间，使得能够进行布线或在无需对这些实体中的许多实体进行大的移动的情况下实现对设计的设计改变命令(ECO)。因为这些空间不可以例如空置地留下，所以例如可使用不提供实际功能操作的填充单元以防止违反例如密度和/或其他设计规则。可能有用的是，例如，在这些填充单元中放置非功能单元之外的一些有用的东西，即例如所述至少一个测试单元。
在本方法的一些实现中，至少一个测试结构被设计成通过违反至少一条设计规则而对所述制造工艺敏感。
在本方法的一些实现中，至少一条设计规则包括，线间分离规则，端间分离规则和/或线-端间分离规则。
在本方法的一些实现中，至少一个测试结构对用于评估光刻性能的结构进行仿真。
在本方法的一些实现中，在所述电路设计的功能区不出现该至少一个测试结构。
在本方法的一些实施例中，至少一个测试结构代表设计的常见单元类型和/或关键电路。
根据所述改进的构思，还提供了一种校准检测仪的方法。该方法包括利用根据改进的构思的方法生成电路设计，并且检测与至少一个测试单元中的一个测试单元有关的违规(irregularity)。
在所述用于校准检测仪的方法的一些实现中，所述检测仪是用于执行掩膜检测或晶片检测的光学检测仪。
在一些实现中，所述用于校准检测仪的方法还包括根据检测到的违规和/或至少一个测试单元中的一个测试单元的坐标来校准该检测仪。
在一些实现中，用于校准检测仪的方法还包括：放大率校正，网格校正，歪斜校正或旋转校正中的至少一个。
根据所述改进的构思，还提供了一种用于工艺控制和/或成品率管理的方法。这样的方法包括利用根据改进的构思的方法生成电路设计。此外，该方法包括检测与至少一个测试单元中的一个测试单元有关的违规，以及基于对与至少一个测试单元中的一个测试单元有关的违规的检测来检测在用于制造IC的工艺中的或在用于制造用来制造IC的掩膜的工艺中的违规。
附图说明
将关于特定实施例来描述改进的构思，并且将会参考附图，其中：
图1示出了说明性的集成电路设计流程的简化表示。
图2示意性地示出了具有功能区和非功能区的集成电路的电路设计，其中所述非功能区包括带有人为热点(hot-spot)的测试单元。
图3A示意性地示出了违反设计规则的一个结构的示例。
图3B示意性地示出了违反设计规则被修正的一个结构的示例。
具体实施方式
功能相同或具有相同效果的组件可用相同附图标记表示。相同或效果上相同的组件可仅关于最先出现这些组件的附图来描述，对这些组件的描述不一定在后续附图中重复。
图1示出了说明性的IC设计流程的简化表示。在高层次上，该过程从产品概念(步骤100)开始，并在EDA软件设计过程中实现(步骤110)。当该设计结束后，可对该设计进行流片(步骤127)。在流片后的某个时刻，发生制造工艺(步骤150)及封装和组装工艺(步骤160)，最终得到完成的IC芯片(结果170)。
所述EDA软件设计过程(步骤110)本身包括为简单起见以线性方式示出的多个步骤112-130。在实际的集成电路设计过程中，特定设计可能必须返回一些步骤，直到特定测试通过。类似地，在任意实际的设计过程中，这些步骤可能以不同顺序和组合发生。因此，通过背景和一般性说明而不是作为特定集成电路的特定或推荐的设计流程来提供此描述。
现在将提供所述EDA软件设计过程(步骤110)的组成步骤的简明描述。
系统设计(步骤112)：设计者描述他们想要实现的功能，他们可执行假设分析以细化功能，检测成本，等等。硬件-软件架构划分可发生在此阶段。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括ModelArchitect、Saber、SystemStudio和DesignWare(R)产品。
逻辑设计和功能验证(步骤114)：在此阶段，用于系统中的模块的VHDL或Verilog代码被写入，并且检查该设计的功能准确性。更具体地，检测该设计，以确保该设计响应于特定的输入激励而产生正确的输出。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括VCS、VERA、DesignWare(R)、Magellan、Formality、ESP和LEDA产品。
综合和测试设计(步骤116)：这里，所述VHDL/Verilog被转化为网表。可为了目标技术优化该网表。另外，发生测试的设计和实现，以允许检查完成的芯片。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括DesignCompiler(R)、PhysicalCompiler、DFTCompiler、PowerCompiler、FPGACompiler、TetraMAX和DesignWare(R)产品。
网表验证(步骤118)：在此步骤，检查网表与时序约束的符合以及与VHDL/Verilog源代码的一致。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括Formality、PrimeTime和VCS产品。
设计规划(步骤120)：这里，针对时序和顶层布线来构造和分析芯片的总体平面图。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括Astro和CustomDesigner产品。
物理实现(步骤122)：在这个步骤(放置和布线工艺)发生放置(电路元件的定位)和布线(电路元件的连接)。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括Astro、ICCompiler和CustomDesigner产品。本发明的方面可在这个步骤122期间执行。
分析和提取(步骤124)：在这个步骤，在晶体管级验证电路功能，这反过来允许假设分析细化。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括AstroRail、PrimeRail、rimeTime和Star-RCXT产品。
物理验证(步骤126)：在这个步骤执行各种检查功能，以确保制造、电气问题、光刻问题和电路的正确性。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括Hercules产品。本发明的方面也可在这个步骤126期间执行。
流片(步骤127)：这个步骤提供将被用于(在如果合适的情况下应用了光刻加强之后)生产光刻掩膜的“流片”数据，该光刻掩膜用于生产最后的芯片。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括ICCompiler和CustomDesigner产品系列。
分辨率提高(步骤128)：这个步骤涉及对布局进行几何操作，以改善设计的可制造性。这个步骤包括例如光学邻近修正(OPC，opticalproximitycorrection)。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括Proteus、ProteusAF和PSMGen产品。
掩膜数据准备(步骤130)：这个步骤提供用于生产光刻掩膜的掩膜生产准备“流片”数据，该光刻掩膜用于生产最后的芯片。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括CATS(R)产品系列。通常这个步骤包括将非矩形形状的岛(island)划分或分割成矩形。
关于生成电路设计，特别关注的是所谓的热点(hotspot)。术语热点指芯片中对制造特别具有挑战性的位置，这也使这些热点成为检测和成品率管理的有价值目标。
由于偏离预期结构的可能性非常大或在工艺(例如光刻工艺和其他工艺步骤)中对变化的敏感性，设计热点难以制造。如果这些设计热点造成缺陷，那么此缺陷通常影响成品率。虽然在设计中设计热点代表最关键的位置并因此受到特别关注，但是通常它们对于获得目标是成品率改善的数据并不是理想的，因为设计、工艺和支持技术例如掩膜综合的目标是使设计热点对于抗工艺变化是健壮的。
划片线测试结构是(例如)在两个产品模具(die)之间的划片区域中存在的可测试或可测量的特征。这样的区域位于晶片的划片通道并且例如在晶片切割工艺中将被破坏，因此在晶片处于整片形式时这些区域才存在。在切割之后，不再有可用于测试或测量的划片区域。
当划片线结构目前有时用作特定工艺监视结构时，划片线位于芯片区之外，不同芯片之间的区域中，所以划片线的关于制造工艺的实际动作可能与芯片区域的动作不同。同样，划片线用于许多其他目的，并且划片线空间是有价值的，所以将检测结构放置到芯片区域中被视为是有益的。
另一个困难区是：内嵌光学检测在每个缺陷被报告的坐标处通常具有固有的不准确性。当在设计中将故障与覆盖(overlay)相关时，此信息是重要的。当前不准确性在例如1μm量级，但是会更多地取决于工具类型，此外取决于与检测源相关的不确定性。
根据所述改进的构思，人为热点HS用作测试单元并嵌入到电路设计中用于检测，工艺控制和/或成品率管理。用这样的方式，在芯片上生成了比设计热点(在设计的功能部分中出现的热点)更适合用于检测的结构。这些附加的结构被表示为人为热点HS。
图2示意性地示出了具有功能区FA和非功能区的集成电路的电路设计，其中所述非功能区包括带有人为热点HS的测试单元TC。功能区FA显示为深灰阴影，显示为浅灰阴影的两个矩形区域代表包括人为热点HS的测试单元TC。
工艺和设计规则的目标是保持设计热点对工艺变化尽可能不敏感。如果设计热点造成缺陷，那么此缺陷影响成品率。创建在设计上不具有任何功能的人为热点HS并且从而可将人为热点HS规划成对工艺变化更敏感，并改善用于工艺控制的检测数据的有用性。如果人为热点HS产生缺陷，则该缺陷不影响成品率，因为该缺陷对产品并不是关键的。
放置人为热点HS的两个可能是将他们放置在填充区域中或在非功能库单元中(两者可被看作虚设区域或非功能区域)。
填充区域为功能元件的单元阵列中的空间。例如，在设计中可能不允许留下完全空白的空间，所以此空间可用非功能单元来填充。在这样的区中，例如，可以放置可包括人为热点HS的非功能填充单元。所述填充区域在结构上可与功能区FA相同，但是填充区域可能不是通常执行操作的有源器件。
测试单元TC被设计成对工艺变化敏感，其目标是：如果测试单元出故障，它们不会造成关键缺陷。
填充单元可不具有任何功能。他们的唯一目的可能是在设计密度上不留下任何空隙。由于现代制造要求，如果所有的图案和图案密度是相似的，则图案变化可下降。在设计区域中留孔会不利地影响邻近的布线图案并导致过度的变化。填充区域对设计和设计性能并不是绝对关键的，但是由于所述影响填充区域与工艺和制造成品率相关。
为了提高对工艺变化的敏感性，所述人为热点HS可例如有意地设计为违反设计规则或具有其他关键特性。可在物理验证(例如，布局与原理图比较(LVS，layoutversusschematic)和/或设计规则检查(DRC，designrulecheching))期间使用标志层或单元排除，以避免虚假错误。
标志层为例如GDS中的层，该GDS可只识别用于特定操作的区域，或阻止该区域进行某些操作。例如，对于一个区域，可以具有“非OPC”标志层，其指示那个区域内的任意结构将不应用OPC。在该设计流片阶段，自动的规则检测系统例如DRC和LVS可被使用以确保例如：没有违反任何设计并且根据原理图的所有电气连接是正确的。在现代设计中，由于设计的尺寸和需要检查的复杂规则的数量，可能会需要自动规则平台。
可设计不同类型的布局图案，其目的在于检测不同类型的工艺变化或不同设计特性(例如，单元阵列、数据通路、随机逻辑、模拟)。
填充区域可以较大(例如，高达层的30％)且没什么价值。填充区域中的制造缺陷也没什么影响。在芯片实现期间、在流片工艺的可制造性设计(DFM，designformanufacturability)步骤中、在芯片完成期间或在流片之前的验收(sign-off)期间，所述人为热点HS可例如被添加到填充区域中。
芯片实现是按照物理布局的规则，根据设计的原理图和设计层描述来放置和连接例如所有操作元素的工艺。可制造性设计(DFM)和芯片完成是在所述实现被完成之后可采取的设计步骤，以对布局作小的调整，使得例如成品率提高。这样的操作的一个示例可以是在某处放置连接上层和下层线的单个过孔(via)。然后，如果存在可供连接的可靠性之用的空间，则该过孔例如被双过孔替代。一旦所有的这些操作完成并且设计和实现完成，则可产生流片，其发送待处理的设计用于掩膜制作和制造。
在可能没有多少填充空间的层(例如，前端层)中，存在一部分空闲单元，其为冗余的逻辑库单元，该冗余的逻辑库单元没有有源地连接至所述设计，而是通过将它们连接至所述电路以在不必改变逻辑库单元放置和前端层的情况下校正错误功能来提供修正后来在设计过程中或在芯片改版(respin)期间的问题的能力。前端层是例如在有源装置制造过程中涉及的层。这些层是例如有源层，多晶硅层和接触层。形成互连的层(例如金属层和过孔层)例如被称作后端层。
将人为热点HS作为集成进非功能库单元的测试单元TC添加至库中表示在所述填充区域中的配置的一个替代。能够添加非功能库单元作为空闲单元配置的一部分。当使用非功能库单元的形式的结构时，这些结构可以例如在放置和布线工艺期间被嵌入电路设计中。可以(例如)选择表示电路设计中的常见单元类型(例如，最常使用的触发器)或关键电路(例如，输入/输出单元或模拟模块)的结构类型。它们可例如被放置在随机位置或在特别关注成品率管理的区域附近。
充当测试单元TC的人为热点HS可如何被规划或设计成对工艺变化特别敏感并因此具有特别的价值，存在若干可能。在下文中列出人为热点HS中的结构的一些示例。但是，该列表不会使任何权利要求完整。特别是，其他结构可用在人为热点HS中，只要所述其他结构对被考虑的工艺的变化敏感即可。几种类型的结构可用于电路设计。
i)违反设计规则的结构。设计规则是例如给定半导体制造工艺(其定义了设计可如何被实现，使得该设计可被正确地制造)的规则的集合。在制造过程中的每个工艺可具有它自己的设计规则。这样的设计规则可例如包括用于线间分离，端间分离，线-端间分离或其他的规则。产生的人为热点HS有可能对制造工艺非常敏感并且被所述制造工艺强烈影响。
违反设计规则的结构的一个示例在图3A中示意性地示出。圈出的区域示出了三个矩形结构，其中三个矩形结构彼此之间的距离小于其他矩形结构之间距离。该较小的距离可能例如违反了线间分离规则和/或其他设计规则。
ii)在物理验证工艺中受保护而不经历OPC的结构。通常通过添加例如形状来校正布局特征，以确保布局特征被正确地印刷。图3B中示意性地示出了一个示例。显示了与图3A中所示结构类似的结构。但是，圈出的结构之间的较小的距离被增大(例如)以符合设计规则。
可阻止人为热点HS结构例如在OPC期间应用这样的校正。这将(例如)使得此特征更易受晶片上的故障的影响。物理验证工艺是例如在芯片实现完成期间和之后采取的一组步骤，以确保没有违反任何设计规则。例如DRC为最常见的物理验证操作之一。
具有人工热点HS的测试单元TC可(例如)被排除在LVS/DRC运行之外，以避免由于可能的违规而被标记。可(例如)通过使用单元名称或标记层来完成该排除。这样的人为热点HS例如在制造工艺中对光刻变化敏感。
iii)违反掩膜制造规则的结构。这样的人为热点HS可对掩膜制造工艺中的变化特别地敏感。掩膜制造规则在概念上与设计规则类似，但是掩膜制造规则被设计成保护掩膜制作工艺。掩膜规则检测MRC(maskrulechecking)可用于例如在设计数据、分裂电子束数据、检测数据、PG数据或工作平台(jobdeck)中标记例如最小宽度和空间违规。
iv)与光刻建模中的校准结构类似的结构。这样的结构可通过有意地布局已知为低成品率结构的图案来设计。这种人为热点HS可允许定量地评估光刻性能或定量地评估布局内的长期效果的影响。
v)已知为对制造敏感并因此在设计中通常不使用的结构。
vi)与已知为难以制造的结构类似的结构，因为这些结构在成品率分析中被找到。这样的结构可符合所有的设计规则，但是依然是有问题的。因为在制造中依然会使用这样的结构，所以在许多设计中还可以找到这样的结构。在人为热点HS内的使用无论如何都可使得成品率分析少了些机会主义并在不同产品中更一致。
人为热点HS可例如被用于对坐标系统进行全局网格(globalgrid)校正、放大率校正、歪斜校正和/或旋转校正，以确保坐标系统与所设计的晶片网格对准，使得可建立精确的相关性。例如，如图3A中绘出的结构可具有相对高的失败可能性。这样的结构的坐标可是已知的并且例如被用于校准。
校准可例如通过读入原始坐标，识别任何系统误差，然后校正这些系统误差以去除这些系统误差来运作。这可适用于使用人为热点HS的坐标的任何成品率或缺陷系统。
人为热点HS也可例如用于监视工艺步骤的工艺窗口，因为与标准特征相比，人为热点HS对变化更敏感。
来自自然设计热点或来自人为热点HS的热点位置在掩膜检测、晶片检测、相关度量步骤和检验步骤期间可用于检测。对变化特别敏感的人为热点HS为工艺监视和成品率分析提供了有关数据。工艺监视的一个示例可以是针对层的关键尺寸(CD，criticaldimension)监视。成品率分析是非常广泛的一类分析，其中对产品晶片的功能进行测试并且对产品晶片的成品率损失的根源进行分析。
在检测期间，热点位置将可能作为故障呈现，并且如果热点位置在人为热点HS的已知区域，则检测工具可例如照此登记该热点位置，使得热点位置稍后可用作校准点，用于覆盖功能故障和对准扫描电子显微镜检验站。
又一可能是在检测期间与故障无关地标记人为热点HS的位置，使得这些人为热点HS稍后可被用于校准。人为热点HS可例如被附上特定分类码，使得终端用户可使用分类码将人为热点HS识别为校准特征而不是故障。
成品率分析工具可例如使用这些值自动地结合覆盖模型以对缺陷的坐标进行校正。
收集的数据也可用于成品率改善，尤其用于基于设计的成品率改善。
所描述的方法与制定的设计和掩膜综合方法一致，使得所描述的方法实现起来相对容易。
Claims (18)
1.一种用于生成集成电路的电路设计的方法，所述电路设计包括至少一个功能区和至少一个非功能区，所述方法包括：
-向电子设计自动化工具提供对至少一个测试单元的描述；其中，
-对所述测试单元的描述包括对至少一个测试结构的描述；并且
-所述至少一个测试结构被设计成对制造工艺的变化敏感；以及
-将所述至少一个测试单元嵌入所述电路设计；其中，
-将所述至少一个测试单元嵌入所述至少一个非功能区中的一个非功能区中；并且
-所述嵌入由所述电子设计自动化工具自动执行。
2.根据权利要求1所述的方法，其中，所述制造工艺是用于制造所述集成电路的工艺或用于制造用来制造所述集成电路的掩膜的工艺。
3.根据权利要求1所述的方法，其中，
-将所述至少一个测试单元嵌入所述至少一个非功能区中的在度量步骤和/或检验步骤期间、特别是在掩膜检测和/或晶片检测期间为了检测而可被访问的一部分；以及
-所述至少一个测试结构被设计成在度量步骤和/或检验步骤中指示所述制造工艺的变化。
4.根据权利要求1所述的方法，其中，所述至少一个测试结构的由所述变化导致的缺陷不影响所述集成电路的功能。
5.根据权利要求1所述的方法，其中，所述至少一个测试单元被嵌入所述电路设计的芯片区域中，特别地不嵌入所述电路设计的划片线中。
6.根据权利要求1所述的方法，还包括放置和布线工艺，并且其中在所述放置和布线工艺期间执行对所述至少一个测试单元中的第一个测试单元的嵌入。
7.根据权利要求6所述的方法，其中，将所述至少一个测试单元中的第一个测试单元嵌入所述电路设计的非功能库单元中。
8.根据权利要求1所述的方法，还包括：
放置和布线工艺；以及
流片工艺；并且
其中，在所述放置和布线工艺之后并且在流片工艺之前执行对所述至少一个测试单元中的第二个测试单元的嵌入。
9.根据权利要求8所述的方法，其中，所述至少一个测试单元中的第二个测试单元被嵌入所述电路设计的填充区域。
10.根据权利要求1所述的方法，其中，所述至少一个测试结构被设计成通过违反至少一条设计规则而对所述制造工艺的变化敏感。
11.根据权利要求1所述的方法，还包括光学邻近修正工艺、掩膜误差校正工艺、掩膜数据准备工艺中的至少一种，并且其中所述至少一个测试结构包括不受所述光学邻近修正工艺、所述掩膜误差校正工艺和/或所述掩膜数据准备工艺影响的结构。
12.根据权利要求1所述的方法，其中，所述至少一个测试结构被设计成通过违反至少一条掩膜制造规则而对所述制造工艺的变化敏感。
13.根据权利要求1所述的方法，还包括物理验证工艺，所述物理验证工艺不涉及对所述至少一个测试结构的检查，或其中检测到的与所述至少一个测试结构有关的违规被忽略。
14.一种用于校准检测仪的方法，所述方法包括：
-利用根据权利要求1所述的方法生成电路设计；以及
-检测与至少一个测试单元中的一个测试单元有关的违规。
15.根据权利要求14所述的方法，还包括根据检测到的违规和/或所述至少一个测试单元中的所述一个测试单元的坐标来校准所述检测仪。
16.一种用于工艺控制和/或用于成品率管理的方法，包括：
-利用根据权利要求1所述的方法生成电路设计；
-检测与所述至少一个测试单元中的一个测试单元有关的违规；以及
-基于对与所述至少一个测试单元中的一个测试单元有关的违规的检测，检测在用于制造集成电路的工艺中的或在用于制造用来制造集成电路的掩膜的工艺中的违规。
17.一种用于生成集成电路的电路设计的系统，所述电路设计包括至少一个功能区和至少一个非功能区，所述系统包括处理器，适于将至少一个测试单元自动嵌入所述电路设计的至少一个非功能区中的一个非功能区中，其中，
-向所述系统提供的单元库包括对所述至少一个测试单元的描述；
-对所述测试单元的所述描述包括对至少一个测试结构的描述；以及
-所述至少一个测试结构被设计成对制造工艺的变化敏感。
18.一种包括代码的计算机程序产品，所述代码被配置成实现根据权利要求1所述的方法。
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