KR102094652B1 - 계측 타겟의 식별, 디자인 및 검증 - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 518
- 238000012795 verification Methods 0.000 title abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 243
- 230000008569 process Effects 0.000 claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 claims abstract description 47
- 238000005259 measurement Methods 0.000 claims description 79
- 238000001459 lithography Methods 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000004088 simulation Methods 0.000 claims description 10
- 230000003287 optical effect Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 230000000704 physical effect Effects 0.000 claims 4
- 238000002360 preparation method Methods 0.000 claims 4
- 239000000463 material Substances 0.000 claims 2
- 238000012776 robust process Methods 0.000 claims 2
- 230000008021 deposition Effects 0.000 claims 1
- 238000007689 inspection Methods 0.000 abstract description 13
- 238000001914 filtration Methods 0.000 abstract description 10
- 230000003252 repetitive effect Effects 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 29
- 239000011295 pitch Substances 0.000 description 16
- 238000000691 measurement method Methods 0.000 description 14
- 238000005070 sampling Methods 0.000 description 13
- 238000012937 correction Methods 0.000 description 12
- 230000007246 mechanism Effects 0.000 description 12
- 230000035945 sensitivity Effects 0.000 description 10
- 238000012360 testing method Methods 0.000 description 9
- 230000000875 corresponding effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000003780 insertion Methods 0.000 description 6
- 230000037431 insertion Effects 0.000 description 6
- 238000013459 approach Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000004590 computer program Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000003786 synthesis reaction Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 238000012938 design process Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000005286 illumination Methods 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000010200 validation analysis Methods 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007717 exclusion Effects 0.000 description 2
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000011218 segmentation Effects 0.000 description 2
- 230000009885 systemic effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000012942 design verification Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
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- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70681—Metrology strategies
- G03F7/70683—Mark designs
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
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- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Evolutionary Computation (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
집적 회로 디자인 데이터 블록에서 계측 구조물 식별과, 디자인 룰 검사와, 랜덤 오류를 최소화하는 계측 타겟 구조물의 계층적 디자인과, 계측 타겟 디자인 파일의 계측 디자인 룰 검증을 위한 방법 및 시스템을 포함하는 계측 디자인 및 검증 프레임워크가 제공된다. 인-다이 계측 타겟은 다양한 필터링 방법을 사용하여 식별되고/식별되거나 다이 내부 또는 다이의 외부에서 계층적 구조물로서 디자인된다. 특히, 구조에 있어서 계층적이고, 디자인 룰 검사와 호환 가능한 계측 타겟 디자인 파일이 생성된다. 디자인 룰 검사는 검증 프로세스에서 계층적이면서 보통 반복적인 타겟 디자인을 고려한다. 실제의 타겟 생산에 앞서 룰 위반과 오류를 제거하기 위해 조합될 수 있는 디자인 룰들의 여러 레벨에서 디자인 룰 검사를 사용하여 레이아웃이 검증될 수 있다.
Description
본 발명은 계측 분야에 관한 것으로, 특히 계측 타겟의 식별, 디자인 및 검증에 관한 것이다.
통상의 계측 방법은 전용의 계측 구조물 또는 타겟을 기반으로 한다. 반도체 제조 시 특히 패터닝 프로세스에서, 프로세스 제어는 다이(die)들 사이의 스크라이브 라인(scribe line) 또는 다이 자체 내부의 스크라이브 라인 중 한 곳에서 특정한 전용 구조물을 계측함으로써 가능해진다. 계측 방법은 실제 디바이스 특징부의 상태를 정확하게 반영하려는 과제에 직면하고 있다. 이러한 과제는 어려운 계측 과제 - 측정 테스트 구조물 및 참고 재료 - 라는 제하의 다음과 같은 ITRS 22011 가이드라인, "테스트 구조물의 이용 가능한 영역은 특히 스크라이브 라인에서 줄어들고 있다. 스크라이브 라인에 배치된 테스트 구조물에 대해 수행한 측정은 인-다이(in-die)의 성능과 상관하지 않을 수 있다. 오버레이 및 기타 테스트 구조물은 프로세스 변동에 민감하며, 테스트 구조물 디자인은 스크라이브 라인에서의 측정과 칩 속성에 관한 측정 간의 상관을 보장하기 위해 개선되어야 한다. 표준 기구는 언급된 관련 요소를 제작하는 기술의 개발과 제조 능력의 상태에 신속히 접근할 필요가 있다"에 반영되어 있다.
본 출원에는 다음과 같은 문서가 전체적으로 참조 문헌으로 인용된다. 미국 특허 제 7,925,486호는 계측 타겟 구조물을 웨이퍼 상에 형성하는데 사용될 하나 이상의 제조 프로세스를 기반으로 하여 하나 이상의 초기 계측 타겟 구조물이 웨이퍼 상에서 형성되는 방법을 시뮬레이션함으로써 레티클 레이아웃에 대한 계측 타겟 구조물 디자인 및 하나 이상의 초기 계측 타겟 구조물 디자인을 작성하는 방법을 교시하고 있다. 이 방법은 또한 시뮬레이션 단계의 결과에 기반하여 계측 타겟 구조물 디자인을 작성하는 것을 포함한다. 미국 특허 제7,631,286호는 마스크 데이터, 리소그래피 툴 데이터, CAD 데이터 및 프로세스 데이터에 기초하여 측정 위치의 좌표를 계산함으로써, 웨이퍼를 참조하지 않고도, 웨이퍼 상의 테스트 특징부에 대응하는 측정 위치를 찾아내고 계측 툴을 그 위치로 향하게 하는 계측 방안의 자동 생성을 교시하고 있다. 계측 방안(metrology recipe)은 계측 툴을 웨이퍼 상에 형성된 10 미크론의 테스트 특징부의 내부로 향하게 한다. 기존의 복수 개의 방안을 식별하기 위해 기준이 데이터 베이스에 입력될 수 있으며 자동 생성된 방안은 각각의 식별된 방안을 대체하기 위해 생성될 수 있다. 미국 특허 공개 제2003/0229410호는 반도체 디바이스에 대해 프로세스의 패턴 종속 모델을 기반으로 하여 측정을 위한 장소를 선택하는 제어 요소를 포함하는 반도체 디바이스의 파라미터를 측정하는 계측 툴을 교시하고 있다. 칩이나 다이 내부에서 그리고 웨이퍼 내부에서 문제가 되는 영역은 프로세스 변동으로부터 생긴 결과로서 확인된다. 변동은 확인되고 특징화되며, 각 장소의 위치는 저장된다. 장소는 수작업으로 계측 툴에 입력될 수 있거나 또는 방법이 측정 계획을 자동 생성할 것이다. 프로세스 변동 및 전기 충격은 다이 내부의 측정 및 웨이퍼 급의 집적 회로 위치의 측정을 알려주는데 사용된다. 미국 특허 공개 제8,214,771호는 스캐터로메트리(scatterometry) 계측 타겟 디자인 최적화를 교시하며 그 전체 내용이 본 출원에서 참조문헌으로 인용된다.
통상적인 계측 타겟은 또한 특정한 계측 툴의 물리적이고 소프트웨어적인 아키텍처와 호환될 수 있도록 하기 위해 엄격한 디자인 룰을 따라야 한다. 본 기술에서 알려진 문제는 디자이너의 의도에도 불구하고, 디자인의 복잡한 프로세스와 대개의 경우 자체적으로 점차 복잡해지는 계측 타겟의 삽입으로 인하여 디자인 의도를 준수하지 않고 일부 사례에서는 심지어 계측 디자인 룰을 어기는 디자인 파일이 초래된다. 이러한 불일치는 디자인 파일이 초기 디자인 이후에 겪고 레티클 제조를 위해 최종 디자인을 보내기 전에 겪는 각종 프로세스로 인하여 일어난다. 대부분의 경우, 가능한 레이아웃 결함 중 몇 개만 언급하자면, 층이 잘못 표시되거나, 특징부가 교체되거나, 오프셋이 수정되거나, 특징부가 축소되거나, 특징부가 없어지거나, 특징부가 잘못된 디자인 층에서 만들어지거나, 또는 리소그래피 극성이 반전되어 있다. 뿐만 아니라, 원래의 디자인 합성에서 부조화한 피치, 듀티 사이클, 및 세분화 전략과 같은 오류가 또한 발생할 수 있다. 뿐만 아니라, 획득 좌표, 조명 및 편광과 같은 계측 툴의 셋업 파라미터는 계측 방안에 의해 유도되는 각 타겟의 특정한 디자인 값에 대해 캘리브레이션 국면에서 결정된다. 디자인 의도에서 벗어나면 흔히 디자인 파일과 일치하지 않는 방안이 초래되고 그래서 셋업 프로세스에 지장을 주고 계측 측정 품질에 영향을 미친다.
본 발명의 일 양태는 인-다이 계측 타겟 식별, 계층적인 계측 타겟 디자인, 및 디자인 검증 절차를 제공한다.
본 발명의 이러한, 부가적인, 그리고/또는 다른 양태 및/또는 장점은 다음과 같은 상세한 설명에서 기술되며, 이것은 아마도 상세한 설명으로부터 추론될 수 있으며/있거나 본 발명을 실시함으로써 학습할 수 있다.
본 발명의 실시예의 더 나은 이해를 위하여 그리고 본 발명의 실시예가 어떻게 효과적으로 실행되는지를 보여주기 위하여, 순전히 예시적인 방식으로만, 유사한 참조부호가 전체 도면에서 대응하는 요소 또는 섹션을 지정하는 첨부 도면이 지금부터 참조될 것이다.
첨부 도면에서,
도 1a및 도 1b는 본 발명의 일부 실시예에 따른, 인-다이(in-die) 계측 방법의 하이 레벨 개략도이다.
도 1c는 본 발명의 일부 실시예에 따른, 인-다이 계측 시스템의 하이 레벨의 개략적인 블록도이다.
도 2a 및 도 2b는 본 발명의 일부 실시예에 따른, 방법의 하이 레벨 개략적인 플로우차트이다.
도 3a는 본 발명의 일부 실시예에 따른, 계측 타겟에 대하여 간략하게 계층적으로 구성된 계측 타겟 디자인을 예시한다.
도 3b는 본 발명의 일부 실시예에 따른, 여덟 개의 셀 SCOL 타겟을 개략적으로 예시한다.
도 3c 및 도 3d는 각기 종래 기술 및 본 발명의 일부 실시예에 따른, 매립된 계측 타겟(Embedded Metrology Target, EMET)을 개략적으로 예시한다.
도 4a는 본 발명의 일부 실시예에 따른, 계층적으로 디자인된 계측 타겟을 개략적으로 예시한다.
도 4b는 본 발명의 일부 실시예에 따른, 방법의 하이 레벨의 개략적인 플로우차트이다.
도 5a 내지 도 5f는 본 발명의 일부 실시예에 따른, 검증 시스템의 하이 레벨의 개략적인 블록도이다.
도 5g는 본 발명의 일부 실시예에 따른, 검증 방법의 하이 레벨의 개략적인 블록도이다.
첨부 도면에서,
도 1a및 도 1b는 본 발명의 일부 실시예에 따른, 인-다이(in-die) 계측 방법의 하이 레벨 개략도이다.
도 1c는 본 발명의 일부 실시예에 따른, 인-다이 계측 시스템의 하이 레벨의 개략적인 블록도이다.
도 2a 및 도 2b는 본 발명의 일부 실시예에 따른, 방법의 하이 레벨 개략적인 플로우차트이다.
도 3a는 본 발명의 일부 실시예에 따른, 계측 타겟에 대하여 간략하게 계층적으로 구성된 계측 타겟 디자인을 예시한다.
도 3b는 본 발명의 일부 실시예에 따른, 여덟 개의 셀 SCOL 타겟을 개략적으로 예시한다.
도 3c 및 도 3d는 각기 종래 기술 및 본 발명의 일부 실시예에 따른, 매립된 계측 타겟(Embedded Metrology Target, EMET)을 개략적으로 예시한다.
도 4a는 본 발명의 일부 실시예에 따른, 계층적으로 디자인된 계측 타겟을 개략적으로 예시한다.
도 4b는 본 발명의 일부 실시예에 따른, 방법의 하이 레벨의 개략적인 플로우차트이다.
도 5a 내지 도 5f는 본 발명의 일부 실시예에 따른, 검증 시스템의 하이 레벨의 개략적인 블록도이다.
도 5g는 본 발명의 일부 실시예에 따른, 검증 방법의 하이 레벨의 개략적인 블록도이다.
상세한 설명을 기술하기에 앞서, 이하에서 사용되는 소정의 용어의 정의를 기술하는 것이 도움될 수 있다.
본 출원에서 사용되는 바와 같은 용어 "GDS(Graphic Database System)(그래픽 데이터베이스 시스템)"이라는 용어는 IC(Integrated Circuit)(집적 회로) 레이아웃을 기술하기 위한 일반화된 디자인 포맷을 말하며 임의의 특정한 디자인 포맷으로 한정되지 않는데, 즉, "GDS"는 현재 또는 미래의 디자인 포맷, 예를 들면, GDSII, 오픈 액세스 포맷(Open Access formats), 오아시스(Oasis), 프레임(Frame), 잡덱(Jobdeck) 또는 이들 포맷의 임의의 조합을 지칭할 수 있다.
이제 도면을 상세하게 참조하면, 도시된 세부 사항은 예를 든 것으로 본 발명의 바람직한 실시예의 예시적인 설명을 목적으로 할 뿐이며, 본 발명의 원리와 개념적인 양상에 관한 가장 유용하고 쉽게 이해되는 설명이 될 것이라 생각하는 것을 제공하기 위해 제시되는 것임을 강조한다. 이와 관련하여, 본 발명의 구조적인 세부 사항을 본 발명의 기본적인 이해에 필요한 것 이상으로 상세하게 도시하려 하지 않으며, 도면과 함께 참조되는 설명은 본 기술에서 통상의 지식을 가진 자에게 본 발명의 여러 형태가 실제로 어떻게 구현될 수 있는지를 자명하게 해준다.
본 발명의 적어도 하나의 실시예가 상세히 설명되기 전에, 본 발명은 본 발명의 출원이 다음과 같은 설명에서 제시되거나 도면에서 예시되는 컴포넌트의 구성 및 배열의 상세 사항으로 한정되지 않는다고 이해하여야 한다. 본 발명은 다른 실시예에 적용 가능하거나 또는 다양한 방법으로 실시되거나 수행될 수 있다. 또한, 본 출원에서 사용된 용어와 어구는 설명 목적을 위한 것이지 한정하는 것으로 간주되지 않아야 한다고 이해하여야 한다.
계측 디자인 및 검증 프레임워크가 제공되며, 이는 집적 회로 디자인 데이터 블록에서 계측 구조 식별과, 디자인 룰 검사(check)과, 무작위 오류를 최소화하는 계측 타겟 구조물의 계층적 디자인과, 계측 타겟 디자인 파일의 계측 디자인 룰 검증을 위한 방법 및 시스템을 포함한다. 인-다이 계측 타겟은 다양한 필터링 방법을 사용하여 식별되며/되거나 다이의 내부의 또는 다이의 외부의 계층적 구조물로서 디자인된다. 특히, 구조에 있어서 계층적이고 디자인 룰 검사와 호환 가능한 계측 타겟 디자인 파일이 생성된다. 디자인 룰 검사는 검증 프로세스에서 계층적이면서 보통 반복적인 타겟 디자인을 고려한다. 실제 타겟을 생성하기 전에 룰 위반과 오류를 제거하기 위해 조합될 수 있는 레이아웃은 디자인 룰의 여러 레벨에서 디자인 룰 검사를 사용하여 검증될 수 있다.
아래에서 기술되는 방법 및 시스템은 계측 타겟을 식별하고, 계측 타겟을 구축 또는 생성하며, 여러 방식 및 시나리오를 사용하여 계측 타겟을 검증한다. 아래에서 제시된 소정 실시예가 다른 실시예와 따로따로 설명되고 예시되지만, 본 발명은 실시예들이 여러 도면에서 예시되거나 본문에서 따로 언급될지언정, 실시예들의 조합 및 아래에서 기술되는 특징부의 조합을 포함한다는 것임이 강조된다. 특히, 각종 검증 스테이지는 디자인 스테이지에 관련되며, 구조물의 식별 스테이지로서 사용될 수 있으며, 그 반대로도 가능할 수 있다. 특정한 검증 절차가 타겟의 선택 또는 구성 스테이지 등에 따라서 구성될 수 있다.
특정한 예가 상세히 예시되기에 앞서, 본 발명의 범위의 개요로서 다음과 같은 접근 방법이 제시된다. 이러한 접근 방법은 상호의존적이며 접근 방법의 컴포넌트는 설명에서 예시된 바와 같이 특정한 프로세스 및 절차에 맞도록 조합되어 구성될 수 있다.
본 발명의 방법 및 시스템은 반도체 제조 동안 특정한 기준을 충족하고 그래서 디바이스를 직접 계측할 수 있게 하는 집적 회로 디자인 파일 내 위치를 식별하는 것을 포함한다. 뿐만 아니라, 검색 엔진이 사용될 수 있는데, 이 검색 엔진은 적어도 하나의 디자인 파일(및 중복 가능하다면 둘 이상의 디자인 파일)을 갖고 위치 검색을 수행한다. 미리 설정된 한 세트의 기준을 충족하는 위치에서 디자인 파일로부터의 이차원 디자인 데이터는 상기 위치에서 계측 수행을 예측할 수 있게 하기 위해 디바이스의 하나 이상의 층으로부터 프로세스 정보와 조합될 수 있다. 그러므로 계측 구성의 공간의 전체에서 계측 수행의 시뮬레이션에 의해 최적화된 계측 방안을 생성함으로써 기존의 특징 상의 미리 설정된 위치에서 디바이스 구조물의 계측이 가능해질 수 있다.
본 발명의 방법 및 시스템은 전용의 계측 구조물을 삽입할 필요 없이 계측이 수행될 수 있는 위치 또는 계측 장소를 식별하는 EDA(Electronic Design Automation) 툴을 사용하여 반도체 디바이스 또는 집적 회로의 디자인 파일을 검색하는 것을 포함한다. 반도체 계측은 이것으로 한정되는 것은 아니지만, 오버레이, 임계 치수, 측벽 각도, 리소그래피 포커스 및 조사량(dose), 필름 스택 두께 또는 조성물 특성을 포함할 수 있다. 뿐만 아니라, EDA 툴은 전용의 계측 타겟의 디자인, 삽입 및 검사를 자동화하기 위해 사용될 수 있다. 소정의 실시예에서, 방법 및 시스템은 피치, 듀티 사이클, 방향 등과 같은 특정한 계측 디자인 룰을 준수하는 패턴에 필요한 패턴 데이터베이스를 검색함으로써 계측 호환 가능한 계측 디자인 구조물의 식별을 포함한다. 일단 데이터베이스로부터 패턴의 작은 서브세트가 특정화되면, 이러한 패턴은 특정한 집적 회로 디자인 파일 내에서 빠르게 찾아낼 수 있다. 예를 들면, 패턴들이 하나 이상의 층 상에서 가까이 있거나 또는 공존하는 위치가 식별될 수 있다. 특정한 패턴은 디자인 파일 내에서 그 패턴의 공간적 유효성 분포에 기초하여 선택될 수 있다. 대안으로 또는 상호보완적으로, 일단 그러한 패턴이 식별되면, 그러한 패턴은 빌딩 블록으로서 프로세스 호환 가능한 스크라이브 라인을 디자인하는데 사용될 수 있거나 또는 디자인에서 포함될 수 있는 인-다이의 계측 타겟에서 사용될 수 있다.
본 발명의 방법 및 시스템은 광학적 계측 시 감도가 부족함에도 또는 많은 파라미터 상관을 수반하는 다중 파라미터 역 문제에 이르는 몰딩 복잡도가 필요함에도 그렇게 측정하는 과제를 극복하는 온-디바이스 (온-다이) 계측 방법을 포함한다. 본 발명에서는 감도가 향상되거나 모델링 복잡도가 줄어든 위치를 식별하고, 디바이스 구조물을 측정할 때 관심의 파라미터에서 낮은 정확도 및/또는 낮은 정밀도에 이르는 (모델 기반 계측 시) 감도 및 상관 과제를 극복하는 여러 방법이 제안된다.
본 발명의 방법 및 시스템은 디자인 흐름(design flow)를 구축하고 검증 메트릭에 의해 지원되는 가이드라인을 처리하는 것을 포함하며, 이로써 구조물 디자인과 마스크 제조 공장(mask shop) 사이에서 프로세스 단계에서 무작위 오류 또는 시스템적인 오류 확률이 줄어든다. 부가적으로, 개시된 방법 및 시스템은 반도체 계측 타겟 디자인 파일이 (i) 디자이너 의도를 준수하는 것 및/또는 (ii) 최종 디자인을 보내기 전과 뒤이은 반도체 제조 시 디자인 결함이 없고 계측 디자인 룰을 준수하는 것, 및/또는 (iii) 블록 계측 디자인 룰을 준수하는 것을 검증한다. 또한, 레이아웃 검증 피드백을 사용한 계측 방안 갱신의 방법이 개시된다.
본 발명의 방법 및 시스템은 IC 레이아웃 디자인을 입력으로서 매립된 계측 타겟(Embedded Metrology Targets, EMET)이 존재하는 임의의 디자인 포맷의 형태(이를 테면, GDSII, 오아시스, 프레임 잡덱 또는 이러한 포맷의 임의의 조합, GDS는 IC 레이아웃을 기술하는 산업 표준이므로, 본 개시는 이를 한정하지 않는 일반적인 용어로 사용한다)로 취득하는 소프트웨어 툴을 구축하는 것을 포함한다. 소프트웨어 툴은 계측 측정 툴의 갱신을 이들 툴의 위치 및 방향의 갱신으로 출력하도록 구성된다.
본 발명의 반도체 계측 방법 및 시스템은 이것으로 한정되는 것은 아니지만, 오버레이, 임계 치수, 측벽 각도, 리소그래피 포커스 및 조사량, 필름 스택 두께 또는 조성물 특성과 같은 계측 타겟의 여러 파라미터를 측정하는 것을 포함할 수 있다. 방법은 전용의 계측 타겟의 디자인, 삽입 및 검사를 자동화하기 위하여 EDA(Electronic Design Automation) 툴을 사용하는 것을 수반할 수 있다. 방법은 이중 및 삼중 패터닝 리소그래피(double and triple patterning lithography) (각기 DPL, TPL이라 함), 다중 패터닝 리소그래피 뿐만 아니라 극자외선 리소그래피(extreme ultraviolet lithography, EUVL)를 포함하는 임의의 패터닝 프로세스에 의해 생성되는 타겟 및 웨이퍼에 적용될 수 있다.
도 1a 및 도 1b는 본 발명의 일부 실시예에 따른, 인-다이 계측 방법(100)의 하이 레벨의 개략적인 플로우차트다. 도 1c는 본 발명의 일부 실시예에 따른 인-다이 계측 시스템(101)의 하이 레벨의 개략적인 블록도이다.
(도 1b에서) 인-다이 계측 방법(100)은 디바이스 디자인 파일에서, 계측 타겟 디자인 룰에 의해 정의되는 후보 구조물을 식별하는 단계(스테이지(110)) 및 디바이스 디자인 파일에 따라서 생성된 웨이퍼 상의 다이 내에서 식별된 후보 구조물을 측정하는 단계(스테이지(160))를 포함한다. 기술된 어느 스테이지라도 적어도 하나의 컴퓨터 프로세서에 의해 수행될 수 있다. 컴퓨터 프로그램 제품이 기술되며, 이 제품은 그와 함께 구현되는 컴퓨터 판독 가능한 프로그램을 갖는 컴퓨터 판독 가능한 저장 매체를 포함하고, 컴퓨터 판독 가능한 프로그램은 인-다이 계측 방법(100)의 임의의 스테이지를 수행하도록 구성된다. 따라서, 방법 스테이지 중 일부 스테이지는 도 1a에서 모듈로서 예시된다. 방법(100)에서 식별된 후보 구조물을 포함하는 계측 타겟은 물론이고 그러한 계측 타겟의 생성을 정의하도록 구성된 계측 디자인 파일은 마찬가지로 본 개시의 일부이다.
인-다이 계측 방법(100)은 다음과 같은 스테이지, 즉 적어도 하나의 계측 의도에 따라서 식별된 후보 구조물을 필터링하는 단계(스테이지(120))과, 적어도 하나의 센서 능력에 따라서 식별된 후보 구조물을 필터링하는 단계(스테이지(126))과, 적어도 하나의 프로세스 디자인 룰에 따라서 식별된 후보 구조물을 필터링하는 단계(스테이지(128))과, 적어도 하나의 계측 샘플링 요건에 따라서 식별된 후보 구조물을 필터링하는 단계(스테이지(140))을 더 포함할 수 있다.
(필터링 단계(128)에 사용되는) 계측 타겟 디자인 룰(127)은 특징부 대칭, 특징부 크기 및 일차원 또는 이차원 주기성 또는 특징들의 대칭 중심들 간의 오프셋 중 임의의 것을 포함할 수 있다. (후보 구조물(110)을 식별하는데 사용되는) 디바이스 디자인 파일(106)은 적어도 두 계층(106A, 106B)을 포함할 수 있으며 식별 단계(110)은 적어도 두 계층(106A, 106B)에 대해 수집된 후보 구조물을 식별하는 단계를 포함할 수 있다(스테이지(112)). 소정의 실시예에서, 식별하는 단계(110)은 적어도 두 계층(106A, 106B)에 대해 후보 구조물들 중에서 특정한 공간 관계를 식별하는 단계를 포함할 수 있다(스테이지(114)).
방법(100)은 초점 심도(Depth of Focus, DoF) 스캐너 샘플링 전략을 위한 후보 구조물을 선택하는 단계를 더 포함할 수 있다(스테이지(170)).
도 1a는 계측 구조물 식별을 위한 실시예를 기술한다. 계략적이고, 예시적이면서 한정하지 않는 타임라인은 대부분의 스테이지에서 날짜로 표기된다. 제 1 단계(110)에서, 한 세트의 계측 디자인 룰(metrology design rule, MDR)(105)에서 검색 기준이 정의된다. 검색 기준의 예는 특징부 대칭, 크기, 일차원 또는 이차원 주기성 또는 특징부의 대칭 중심들 간의 오프셋을 포함한다. 이후 그러한 디자인 룰은 MDR을 충족하는 위치를 식별하는 GDS(Graphic Database System) 레이아웃 파일(106)과 같은 디자인 파일을 검색하는데 사용된다. 예를 들면, 오버레이 계측 장소를 식별함에 있어서, 두 개의 상이한 패터닝 계층(106A, 106B)으로부터 받은 이차원 디자인 데이터는 두 계층의 특정한 기준이 동시에 만족하는 위치를 식별하기 위해 오버레이될 수 있다. 일 예에서, 양쪽 계층에서 특징은 소정의 공간 주파수 범위 내에서 동일한 피치를 가질 수 있으며 각 계층에서 오버레이 영역은 문턱치보다 클 수 있다. 부가적인 디자인 룰은 둘 이상의 계층에 있는 특징들 간의 관계를 명시할 수 있다. 예를 들면, 두 계층에서 특징부의 대칭 중심들 간의 오프셋과 같은 특정한 공간적 관계는 소정 범위 내에 들게 하는 것이 필요할 수 있다. 방법(100)에서 임의의 다른 계측 디자인 룰이 사용될 수 있다.
두 번째 단계에서, 제 2 위치 필터(120)는 계측 의도 정보(115)를 포함하는 제 1 단계(110)로부터 설정된 위치에 적용될 수 있다. 예를 들어, 계층 의도(115)는 메모리 셀과 같은 IC(집적 회로) 위치의 기능성을 명시할 수 있거나 또는 계측 의도는 finFET와 같은 디바이스 아키텍처를 명시할 수 있다. 계측 의도는 또한 특정하게 특징부의 기하학적 특성의 관점에서 측정될 양의 정의를 식별할 수 있는데, 예를 들면, 포토레지스트의 하부의 대칭 중심과 폴리실리콘 에칭 트렌치의 상부의 대칭 중심 간의 오프셋으로서 오버레이가 정의된다. 계측 의도는 예를 들면 계측 방사선 피폭으로 인해 유도된 구조적이거나 기능적인 변형의 위험 때문에 계측 프로세스로부터 소정의 디자인 영역을 배제시킴으로써 부정적 의도로도 또한 정의될 수 있다.
세 번째 단계에서, 두 가지의 신규 데이터 형태를 조합하는 부가적인 위치 필터(130)가 제 2 위치 필터(120)로부터 출력된 위치 집합에 적용될 수 있다. 이러한 세 번째 단계는 전형적으로 특정한 제품 또는 디자인 노드에 관한 디자인 데이터베이스의 일부인 프로세스 디자인 룰(Process Design Rules, PDR)(127)을 입력한다. 프로세스 디자인 룰을 포함하는 그러한 디자인 데이터베이스의 공지된 산업의 예는 TSMC의 DFM Data Kit(DDK)이다. 이러한 데이터베이스는 토포그래피(topography) 및 프로세스 스택(Z 정보)을 포함한다. 위치 필터 단계(130)에서, 프로세스 디자인 룰(127)은 입사 각도, 스펙트럼 범위, 조명 세기, 위상 측정 능력, 잡음 모델 등과 같은 특정한 계측 센서 능력(125)과 조합된다. 이러한 두 가지 데이터 형태가 조합될 때, 계측 위치의 삼차원 표현이 당장 가능해지기 때문에 기본적인 계측 성능이 예측될 수 있다. 예를 들어, 계측이 이미지 기반 방법이면, 콘트라스트(contrast)가 예측되고 문턱치와 비교될 수 있다. 예를 들면, 계측이 스캐터로메트리 기반이면, 감도(정밀도) 및 파라미터 상관이 예측될 수 있으며 모델 복잡도를 줄여주거나 모델 없이 계측할 수 있는 위치가 선택될 수 있다.
네 번째 단계에서, 위치의 선택을 완결하기 위하여 계측 샘플링 요건(135)이 도입된다(140). 계측 샘플링 요건(135)의 예는 스캐너 제어 자유도, 제품 처분 사양서 및 노광 툴 제어 모델의 공간적으로 독립적인 기간을 명시하는 노광 툴 자유도이다. 이러한 예는 노광 현장의 좌표 또는 웨이퍼 수준의 좌표 또는 이 둘의 조합에 있을 수 있다. 노광 툴 자유도는 샘플링 요건을 구술하는데 사용될 수 있으며 계측 위치 선택이 완결될 수 있다(140). 소정 실시예에서, 샘플링은 웨이퍼 상의 타겟의 위치에 대해 수행될 수 있는데, 예를 들면, 타겟은 예측되거나 검출된 오버레이로 인해 유도된 결함에 따라서 웨이퍼 중심 또는 웨이퍼 에지에서 선택될 수 있다.
다섯 번째 단계에서, 예비 계측 초고(workbook) 및 방안이 일반화될 수 있다(150). 예비 계측 초고 및 방안은 다음과 같은 것, 예를 들면, 계측 위치 정보, 모델 기반 계측의 초기 속도, 조명 세기와 같은 계측 툴 셋업, 편광, 입사 각도, 및 개구 특성 중 임의의 것들의 조합을 담고 있을 수 있다.
마지막 단계에서, 이전의 단계에서 활용된 디자인 데이터에 따라서 제조된 테스트 웨이퍼 또는 제품 웨이퍼에 대해 계측이 수행될 수 있으며(160), 계측 메트릭(70)이 취득될 수 있다. 계측 메트릭(70)의 예는 정적 또는 동적 정밀도, 툴로 인한 시프트, 툴로 인한 웨이퍼 전반의 시프트 변이, 상이한 계측 툴 셋업에 따라 동일한 위치에서 발생한 결과들 간의 일치성, 상이한 계측 툴 형태들 간의, 예를 들면, 광학 대 SEM 간의 동일한 장소에서 발생한 계측 결과들 간의 일치성, 측정될 파라미터의 변동에 대한 민감도, 계측 파라미터들 간의 상관성, 프로그램된 파라미터 변화에 응답하는 선형성이다. 마지막으로, 지정된 계측 메트릭이 공칭 사양을 벗어나면(스테이지(95)), 프로세스가 다시 반복될 수 있다. 그렇지 않으면, 타겟은 생산을 위해 진행될 수 있다(90).
앞에서 기술된 실시예가 특정한 순서의 시퀀스로서 기술되었을지라도, 위치 필터 시퀀스의 대안의 순서가 또한 가능하다는 것이 인식된다. 예를 들면, 계측 의도 필터 단계(120)를 나중에 수행하는 대신 PDR 필터 단계(130)에 앞서 수행하는 것이 유리할 수 있다. 소정의 실시예는 개시된 스테이지의 상이한 순열을 포함할 수 있으며, 위치 식별 시퀀스에서 방안 생성 단계와 같은 특정 단계가 생략될 수도 있다.
(도 3c에서) 본 발명의 실시예는 디바이스 디자인 파일(106)에서, 계측 타겟 디자인 룰에 의해 정의되는 후보 구조물을 식별하기 위해 구성된 식별 모듈(102)을 구비하는 인-다이 계측 시스템(101)과, 디바이스 디자인 파일(106)에 따라서 생산된 웨이퍼(104) 상의 다이 내에서 식별된 후보 구조물을 측정하기 위해 구성된 측정 모듈(103)을 포함한다. 인-다이 계측 시스템(101)은 적어도 하나의 계측 의도와, 적어도 하나의 센서 능력과, 적어도 하나의 프로세스 디자인 룰 및/또는 적어도 하나의 계측 샘플링 요건에 따라서 식별된 후보 구조물을 필터링하도록 구성된 필터링 모듈(107)을 더 포함할 수 있다. 개시된 시스템, 방법 및 방법의 단계는 부분적으로 또는 전적으로 적어도 하나의 컴퓨터 프로세서에 의해 실행되는 소프트웨어에서 구현될 수 있다. 인-다이 계측 시스템(101)은 컴퓨터 하드웨어에서 적어도 부분적으로 구현될 수 있다.
인-다이 계측 방법(100) 및 시스템(101)은 오버레이 계측은 물론이고 임계 치수(critical dimension, CD) 측정을 위해 사용될 수 있다. 후자의 사례에서, 방법(100)은 초점 깊이(DoF) 스캐너 샘플링 전략을 위해 후보 구조물을 선택하는 단계를 더 포함할 수 있다(스테이지(170)). 특히, 후보 구조물은 웨이퍼 전체에서 (또는 하나 이상의 디바이스 전체에서) 구조물의 분포에 대해 효과적인 샘플링 전략을 가능하게 해주기 위해 정의되고, 필터링되고 선택될 수 있다. DoF 스캐너 요건에 대해 구조물의 선택은 필터링 룰의 일부일 수 있다. 시스템(101)은 스테이지(170)를 수행하도록 구성된 대응하는 샘플링 모듈(108)을 포함할 수 있다.
유리하게, 개시된 발명의 실시예는 현행 계측 방법의 단점을 극복한다. 첫 째, 개시된 방법은 개시된 방법의 실시예가 전용의 계측 타겟과 실제 디바이스 특징부 간의 불일치로 한정되지 않으므로, 다이에서의 실제 디바이스 특징부의 상태를 정확하게 반영하기 위해 계측 데이터의 능력을 강화한다. 종래 기술에서, 이러한 불일치는 계측 타겟과 디바이스 특징부가 동일한 위치에 있지 않기 때문에 프로세스 로딩, 패턴 밀도 또는 수차 필드(aberration field)에서의 차이로 인해 발생한다. 인-다이 계측 타겟은 이 타겟이 실제 디바이스 특징부에 훨씬 더 유사하고 심지어 디바이스 특징부를 포함할 수도 있으므로 이러한 불일치를 극복하고 제거한다. 뿐만 아니라, 개시된 계측 구조물은 디바이스의 특징적인 특징부 크기와 유사한 특징부 크기를 가지고 있으며 그래서 (현재 타겟과 디바이스 특징부가 근접하여 있기에 크기의 상이함을 완전하게 보상하지 못할지라도) 디바이스 특징부보다 훨씬 큰 통상적인 타겟으로 인해 발생하는 근원 또는 오류 중 많은 부분을 극복한다. 마지막으로, 개시된 디자인은, 샘플링 밀도 요건이 높을 때, 기능적인 디바이스 특징부와 공간을 차지하기 위해 경쟁할 수 있는, 디바이스 레이아웃에서 계측 구조물에 필요한 추가적인 장소의 필요를 없애준다. 본 발명은 디바이스에서 직접적으로 계측을 가능하게 해줌으로써 이러한 과제를 극복한다.
유리하게, 개시된 방법의 실시예는 타겟 및 구조물의 다계층 구조적 파라미터를 측정하는데 사용될 수 있으며 주사형 전자 현미경(Scanning Electron Microscope, SEM) 방법에 유용한 디바이스의 지형학적 특징부를 측정하는데 사용되지 않는다. 뿐만 아니라, 다계층 구조적 파라미터 및 필터링 접근 방법은 둘 다 전체 웨이퍼 또는 디바이스 그룹 전체의 후보 구조물 및 타겟의 공간적 분포를 고려할 수 있게 하는 고도의 제어를 선택 단계 및 필터링 단계 전체에서 가능하게 해준다. 또한, 개시된 방법의 실시예는 웨이퍼에 관한 관점 고려 사항을 전체적으로 유지하면서 세밀한 구조적 세부사항과 세밀한 프로세스 세부사항의 식별을 조합하는 것을 가능하게 해준다.
도 2a 및 도 2b는 본 발명의 일부 실시예에 따른, 방법(200)의 하이 레벨의 개략적인 플로우차트이다.
(도 2b에서) 방법(200)은 계측 디자인 룰(Metrology Design Rule, MDR)과 프로세스 디자인 룰(Process Design Rules, PDR)을 통합하여 PDR에 대응하는 디바이스 디자인 파일과 연관된 복수의 계측 타겟을 구비하는 타겟 디자인 라이브러리를 생성하는 단계를 포함할 수 있으며(스테이지(220)), 여기서 통합 단계는 PDR에서 적어도 2개의 프로세스 단계에 관련된다. 방법(200)은 계측 타겟을 PDR에 대응하는 디바이스 디자인 파일과 연계시키는 단계(스테이지(228)) 및 통합된 것(220)을 PDR에서 적어도 2개의 프로세스 단계와 결부시키는 단계(스테이지(222))를 포함할 수 있다.
타겟은 디자인 파일 포맷으로 정의될 수 있고(스테이지(230)) 및/또는 한 세트의 체험적인(heuristic) 룰을 사용하여 정의될 수 있고(스테이지(232)) 및/또는 아마도 인-다이 계측 방법(100)과 관련하여 앞에서 기술된 스테이지를 이용하여 계측 타겟 라이브러리로부터 선택될 수 있다(스테이지(235)). 방법(200)은 한 세트의 체험적인 룰, 계측 타겟 라이브러리 및 이들의 조합 중 적어도 하나를 사용하여 계측 타겟을 결정하는 단계를 더 포함할 수 있다. 방법(200)은 PDR에 대하여 명시된 타겟 특징부를 최적화하는 단계를 더 포함할 수 있다(스테이지(238)). 방법(200)은 예를 들면, 아래에서 기술되는 바와 같이, 계측 디자인 룰(Metrology Design Rule, MDR)을 준수하기를 보장하기 위해 디자인 룰 검사(Design Rule Check, DRC) 절차를 생산된 디바이스에 적용하는 단계를 더 포함할 수 있다.
개시된 어느 스테이지라도 적어도 하나의 컴퓨터 프로세서에 의해 수행될 수 있다. 컴퓨터 프로그램 제품이 기술되며, 이 컴퓨터 프로그램 제품은 컴퓨터 판독 가능한 프로그램이 포함되어 있는 컴퓨터 판독 가능한 저장 매체를 포함하고, 컴퓨터 판독 가능한 프로그램은 방법(200)의 임의의 스테이지를 수행하도록 구성된다. 따라서, 방법 스테이지 중 일부 스테이지는 도 2a에서 모듈로서 예시된다. 방법(200)에서 정의된 타겟 디자인 라이브러리는 마찬가지로 본 개시의 일부이다.
소정의 실시예에서, 방법(200)은 방법(100)에 의해 사용된 정보와 유사한 정보를 사용하여 계측 정확성, 스크라이브 라인에서 또는 다이의 디바이스 영역 내부에서 전용의 계측 타겟에 관한 민감도 또는 레이아웃 충실도를 향상시킬 수 있다. 이것은 EDA(Electronic Design Automation) 툴을 사용하여 계측 타겟 디자인을 최적화함으로써 성취된다. 디바이스 디자인 복잡도가 증가함에 따라, 계측 구조물의 프로세스 호환성은 정확한 계측을 성취하기 위한 조력자가 될 수 있다. 계측 타겟 디자인의 프로세스에서 EDA 정보를 활용하게 되면 민감도, 정확도 또는 레이아웃 중 임의의 것과 관련될 수 있는 계측 타겟 디자인 결핍(failure)의 위험성을 줄일 수 있다. "민감도 결핍(Sensitivity failure)"이란 신호의 잡음 플로어(noise floor) 또는 측정된 신호와 상관되는 다른 파라미터에 대한 민감도 중 어느 한 가지와 비교하여, 측정된 신호의 측정될 파라미터의 변동에 대한 민감도를 말한다. "정확도 결핍(Accuracy failure)"이란 계측 결과와 도량형 학자에 의해 의도되었던 것으로서의 파라미터의 "실제 값" 사이의 임의의 시스템적인 불일치를 말한다. 그러한 정확도 결핍의 일 예는 동일한 계측 센서 또는 SEM처럼 전체적으로 다른 센서 중 어느 하나에 의한, 계측 타겟에 대한 계측 결과와 디바이스 특징부 자체에 대해 결정된 계측 결과 간의 어떤 공칭 문턱치를 벗어난 바이어스이다. "레이아웃 결핍(layout failure)"이란 디자인 파일에서 타겟의 실제 기하학적 레이아웃(전형적으로, 이것으로 한정되지 않지만, GDS 데이터)가 도량형 학자에 의해 의도되었던 레이아웃과 상이한 사례를 말한다. 오버레이 계측의 사례에서 레이아웃 오류의 일 예는 오버레이가 없는 경우에 공칭적으로 수집되는 2개의 특징부의 대칭 중심이 명시된 공차보다 큰 양만큼 서로에 대해 실제로 오프셋된다는 것이다.
도 2a는 계측 타겟 디자인 최적화 시퀀스의 실시예를 기술한다. 개략적이고, 예시적이면서 한정하지 않는 타임라인은 대부분의 스테이지에서 날짜로 표기된다. 디자인 시퀀스의 첫 단계에서, 주어진 노드 또는 제품에 대한 프로세스 디자인 룰 및 특정한 계측 툴에 대한 계측 디자인 룰이 자동화된 디자인 모듈에 입력되며(210), 자동화된 디자인 모듈은 주어진 계측 툴에 대해 입력된 MDR을 사용하여 타겟 디자인 라이브러리(220)를 생성한다. 디자인 모듈(220)은 한 세트의 체험적 룰을 사용하여 계측 타겟을 생성할 수 있거나 또는 요구된 디자인 기준과의 일치를 위해 계측 타겟 라이브러리에 액세스할 수 있거나, 또한 이러한 두 가지의 조합이 가능할 수 있다. 타겟 요소 또는 타겟 피치 간의 제외 지역(exclusion zone)과 같은 특정한 타겟 디자인 파라미터가 또한 모델 기반 또는 시뮬레이션 기반 방법에 의해 최적화될 수 있다. 본 발명은 그 중에서도 프로세스 디자인 룰(PDR)을 사용하지만 리소그래피 단계를 그저 참조하지 않음으로써 전체 프로세스를 통합하고 참조함으로써, 미국 특허 제 7,925,486호와 같은 종래 기술의 한계를 극복한다. 디자인 시퀀스는 집적 회로 디자인의 여러 층에서 타겟 디자인 파일을 유발시킬 수 있는데 이것은 디자인 시퀀스가 측정될 층 및 또한 부가적인 층, 즉, 프로세스 강건성 및 호환성을 보장하기 위하여 측정될 층들의 위와 아래 또는 층들 사이에 도입되는 더미 구조물을 포함할 수 있기 때문이다. 그러므로 방법(200)은 에칭과 적층과 같은 각종 프로세스 단계를 포함하고 통합할 수 있으며 방법은 특히 실제 리소그래피 단계로 한정되지 않는다. 유리하게, 방법(200)은 도출 가능한 또는 오로지 이러한 형태의 단계로부터 도출 가능한 결정적인 정보를 활용한다. 방법(200)은 계측 타겟을 디자인하고 및/또는 식별하고 및/또는 선택하기 위해 디자인 프로세스의 전체의 구조적인 세부사항을 통합할 수 있다.
두 번째 단계에서, 타겟 디자인은 GDS와 같은 디자인 포맷으로 변환되며(230) 선택사양으로 디자이너에게 검토될 수 있다(240). 레티클 디자인 레이아웃(도시되지 않음)으로 통합된 이후, 비록 다음 작업이 옵션일지라도 일반적으로 OPC(Optical Proximity Correction)(광학 근접 보정)이 적용된다. OPC에 후속하여, OPC 적용된 타겟 디자인 파일에 대해 디자인 룰 검사(DRC)(260)가 적용되고 수행된다. DRC(260)는 아래에서 더 상세히 기술된다. 소정의 실시예에서, DRC는 OPC 이전 또는 이후에 적용될 수 있다. DRC 단계(260) 후, GDS가 최종 디자인을 보내기 위해 승인되고 레티클을 위해 출시되며(released)(270) 후속 웨이퍼 제조를 위해 출시된다(280). 예비 초고 및/또는 계측 방안이 또한 이 시점에서 생성된다(275). 그런 다음 웨이퍼가 계측 툴에서 측정되며(290), 도 1a에서 기술된 바와 같이, 메트릭(70)에 기초하여 계측 성능이 예측된다.
방법(200)은 DRC에 의해(260) 계측 디자인을 검증하는 단계(259)를 포함할 수 있으며, 이 방법은 주어진 계측 디자인을 작성하는데 사용되는 디자인 룰에 기반한 복수의 디자인 룰 검사를 주어진 계측 디자인에 적용하는 단계를 포함하며, 여기서 디자인 룰 검사는 적어도 하나의 계측 기준으로부터 도출된다(스테이지(262)). 계측 기준은 예를 들면, (i) 계측 구조물의 크기 및 주어진 계측 디자인에서 계측 구조물들 간의 거리와, (ii) 명시된 측정 요건에 대해 주어진 계측 디자인에서 주기적인 특징부들의 피치를 포함할 수 있으며, 예를 들면, 주어진 계측 디자인은 스캐터로메트리 디자인일 수 있으며 명시된 측정 요건은, 주어진 계측 디자인이 0차 회절 및/또는 플러스와 마이너스의 일차 회절을 생성한다는 것일 수 있다. DRC 검증 방법(259)은 디자인 룰 검사가 (i) 광학 근접 보정(OPC) - 적용된 계측 디자인에 적용되도록 구성하는 단계(스테이지(264))와, (ii) (예를 들면, 에어리얼 이미징(aerial imaging)에 의해) 리소그래피 시뮬레이션된 계측 디자인에 적용되도록 구성하는 단계(스테이지(266))와, (iii) 주어진 계측 디자인의 스캐터로메트리 결과에 적용되도록 구성하는 단계(스테이지(266))를 더 포함할 수 있다.
소정의 실시예에서, 디바이스의 생산가능성(manufacturability)을 검증하기 위해 전자 디자인 자동화에서 사용되는 디자인 룰 검사(DRC)는 계측 타겟의 디자인을 검증하는데 사용되도록 수정될 수 있다. 대안으로 또는 상호 보완적으로, 계측 타겟에 대한 디자인 룰 체커 모듈(260)이 제공된다. 디자인 룰 체커 모듈(260)은 제조된 웨이퍼 상의 계측 타겟이 최종적으로 계측 툴에 도달할 때 OPC 적용 전 또는 후의 계측 타겟의 디자인이 정확히 계측할 수 있게 하는 것을 검증하기 위하여 사용될 수 있다. 발명자들은 디자인 룰 체커 모듈(260)의 그러한 사용이 신규하고 이로우며 디자인 룰 체커 모듈(260)이 정말로 이러한 새로운 목표를 성취하기 위해 적응되고 구성될 수 있다는 것을 발견하였다. DRC 툴(260)은 계측 타겟의 위치(스크라이브라인 또는 인-다이 중 어느 하나)를 제공 받으며 타겟은 다양한 기준에 대해 검사된다.
계측 구조물을 검사하기 위한 많은 기준이 예측될 수 있다. 예를 들면, 주어진 스폿 크기를 가진 주어진 계측 툴로부터 발생한 계측 신호가 계측 타겟과 다른 특징부로부터 산란되는 방사선에 의해 오염되지 않을 것이라는 것을 검증하기 위해 계측 구조물의 크기 및 다른 근접한 구조물과의 거리가 검사될 수도 있다. 두 번째 예는 계측 타겟의 주기적인 특징부의 피치는 계측이 적절한 회절 차수를 수집하도록 하는 것임을 검증하는 것이다. 특정한 예는 스캐터로메트리의 사례이며, 이 스캐터로메트리에 의해 오직 영차 회절만이 광학 개구에 진입하도록 허용되거나, 또는 플러스와 마이너스의 두 개의 일차 회절이 계측 센서의 광학 개구에 진입하도록 허용된다. 세 번째 예는 상대적인 특징부의 배치가 특정한 기준을 만족하는 지를 검증하는 것이다. 예를 들어, 오버레이 계측의 사례에서, 디자인 룰 체커는 둘 이상의 디자인 레벨에서 계측 특징부(마스크 디자인)들의 정확한 상대 위치를 검증하는데 필요하다. 대칭 중심은 일치될 필요가 있거나 가능하면 아주 특정한 양만큼 오프셋될 필요가 있다. 스캐터로메트리 오버레이 타겟에서, 계측 툴 알고리즘은 정확하게 오버레이를 측정할 수 있게 하기 위해 둘 이상의 층 상의 (상이한 오프셋을 가진 층 별 번호일 수 있는) 상이한 특징부 또는 셀들 사이에서 매우 특정한 오프셋을 상정한다.
소정의 실시예에서, 디자인 룰 검사 단계(260)은 OPC 수행 전 파일에 대해 수행되어 디자이너 의도를 검증할 수 있다. 디자인 룰 체커의 다른 버전에서, 검사 단계는 OPC 수행 후 파일에 대해 수행되어 계측 타겟이 OPC 프로세스에 의해 반대로 수정되지 않았다는 것을 검증한다. 세 번째 버전에서, 웨이퍼 상의 타겟의 포토레지스트 형상을 예측하기 위해 OPC 교정 후 디자인 파일을 사용하여 계측 타겟의 에어리얼 이미지 시뮬레이션이 수행된다.
전반적인 리소그래피 시뮬레이션이 또한 사용될 수 있다. 예를 들면, 방법은 웨이퍼 시뮬레이션 모델 또는 "리소그래피 프로세스 모델"을 사용하여 하나 이상의 초기 계측 타겟 구조물 디자인이 웨이퍼 수준에서 인쇄될 때 어떻게 보일 것인지를 예측할 수 있다. 웨이퍼 시뮬레이션 모델은 리소그래피 프로세스에서의 변동을 설명하는 파라미터는 물론이고 웨이퍼 상에서 형성되는 레지스트 및/또는 하나 이상의 부가적인 층을 포함할 수 있다. 모델의 하나 이상의 파라미터는 예를 들면, 레지스트 두께, 레지스트 조성물, 레지스트 아래 및/또는 레지스트 상부의 웨이퍼 상에 형성된 층의 하나 이상의 특징(예를 들면, 두께 및 조성), 노광의 파장, 노광 툴의 개구 수(numerical aperture, NA), 노광 툴의 코히어런스, 노광 량, 노광의 초점 등을 포함할 수 있다.
사용자는 또한 리소그래피 또는 포토리소그래피 시뮬레이터를 설치하여 시뮬레이터가 계측 타겟 구조물이 디자인되고 있는 프로세스 층을 표현하도록 할 수 있다. 예를 들면, 사용자는 리소그래피 또는 포토리소그래피 프로세스를 기술하는 모델의 하나 이상의 파라미터에 대한 값을 선택할 수 있다. 모델의 파라미터(들)는 본 출원에서 개시된 파라미터 중 임의의 파라미터를 포함할 수 있다. 시뮬레이션을 수행한 단계의 결과는 하나 이상의 초기 계측 타겟 구조물이 어떻게 웨이퍼 상에서 형성될 것인지를 설명하는 이미지 또는 하나 이상의 초기 계측 타겟 구조물이 어떻게 웨이퍼 상에서 형성될 것인지를 나타내는 임의의 다른 출력을 포함할 수 있다. 뿐만 아니라, 시뮬레이션 툴은 에칭 및 적층과 같은 다른 제조 스테이지의 결과를 예측하는데 사용될 수 있다.
본 발명의 실시예는 주어진 계측 디자인을 작성하는데 사용되는 디자인 룰에 기반한 복수의 디자인 룰 검사를 주어진 계측 디자인에 적용하도록 구성된 계측 디자인 룰 체커 모듈(260)을 포함하며, 여기서 디자인 룰 검사는 적어도 하나의 계측 기준으로부터 도출된다. 계측 디자인 룰 체커 모듈(260)은 계측 검증 방법(259)의 다양한 양상을 구현할 수 있으며 앞에서 기술된 모든 실시예는 이들 모두에 적용 가능하다. 개시된 방법 및 이 방법의 스테이지는 부분적으로 또는 전체적으로 적어도 하나의 컴퓨터 프로세서에 의해 실행되는 소프트웨어에서 구현될 수 있다. 계측 디자인 룰 체커 모듈(260)은 적어도 부분적으로 컴퓨터 하드웨어에서 구현될 수 있다. 개시된 검증 방법(259)의 스테이지 중 임의의 스테이지는 적어도 하나의 컴퓨터 프로세서에 의해 수행될 수 있다. 컴퓨터 프로그램 제품이 기술되며, 이 컴퓨터 프로그램 제품은 컴퓨터 판독 가능한 프로그램이 포함되어 있는 컴퓨터 판독 가능한 저장 매체를 포함하고, 컴퓨터 판독 가능한 프로그램은 계측 검증 방법(259)에 의해 계측 디자인이 검사되는/검사되거나 교정되는 것처럼, 방법(259)의 스테이지 중 임의의 스테이지를 수행하도록 구성된다.
도 3a, 도 3b, 도 3d, 도 4a 및 도 4b는 본 발명의 일부 실시예에 따른, 계층적 계측 타겟(400)과 각각의 방법(401) 및 디자인 파일(402)의 하이 레벨의 개략적인 예시이다. 도 3a는 본 발명의 일부 실시예에 따른, 계측 타겟(400)에 대해 계층적으로 구성된 간략화된 계측 타겟 디자인 파일(402)을 예시한다. 도 3b는 본 발명의 실시예에 따른, 그러한 여덟 개의 셀 SCOL 타겟(400)을 개략적으로 예시한다. 도 3d는 도 3c에 예시된 종래 기술의 EMET와 비교되는, 본 발명의 실시예에 따른 매립된 계측 타겟(Embedded Metrology Target, EMET)(400)을 개략적으로 예시한다. 도 4a는 본 발명의 일부 실시예에 따른, 세 가지 디자인 레벨(1-3)을 보여주는 계층적으로 디자인된 계측 타겟(400)을 개략적으로 예시한다. 도 4b는 본 발명의 실시예에 따른, 방법(201)의 하이 레벨의 개략적인 플로우차트이다.
본 발명의 방법 및 시스템은 앞에서 제시된 바와 같이, 구조에 있어서 계층적이면서 DRC 룰과 호환 가능한 계측 타겟 디자인 파일(402)을 포함한다. (계측 타겟(400)을 대표하는) 계측 타겟 디자인 파일(402)은 적어도 하나의 타겟 구조물 요소 및 그 적어도 하나의 타겟 구조물 요소를 반복 사용하여 정의되는 계측 타겟 구조물을 포함할 수 있다(예를 들면, 도 4a를 참조할 것). 소정의 실시예는 계측 타겟 디자인 파일(402)에 따라서 생성된 계측 타겟(400)을 포함한다. 본 발명의 실시예는 계측 타겟을 디자인하는 방법(401)(예를 들면, 도 4b를 참조할 것)을 포함하며, 이 방법은 적어도 하나의 타겟 구조물 요소를 정의하는 단계(스테이지(411)) 및 적어도 하나의 정의된 요소를 반복 사용하여 타겟 구조물을 정의하는 단계(스테이지(421))를 포함한다. 타겟 구조물을 정의하는 단계는 반복적이고 계층적으로 수행될 수 있다(스테이지(431)). 예를 들면, 타겟 구조물을 정의하는 단계는 적어도 두 번 수행될 수 있으며, 각각의 연이은 단계에서 타겟 구조물은 이전 단계의 요소 및 구조물의 반복으로서 정의된다(스테이지(435)). 계측 타겟 디자인 파일은 적어도 하나의 타겟 요소 또는 타겟 구조물과 연관된 특징부를 지원하는 적어도 하나의 DRC를 더 포함할 수 있다. 특징부를 지원하는 적어도 하나의 DRC는 텍스트 레이블(text label), 인캡슐레이션(encapsulation), 계층 구조(hierarchy), 및/또는 예비 마커 층(auxiliary marker layer)을 포함할 수 있다. 소정의 실시예는 앞에서 기술된 방법에 의해 구현되는 계층적 타겟 디자인 룰에 따라서 운영하는 타겟 검증 방법을 포함한다. 타겟 검증 방법은 DRC(260)의 적어도 일부로서 구현될 수 있다.
소정의 실시예는 주어진 타겟 디자인 내의 적어도 하나의 타겟 구조물 요소를 식별하고 주어진 타겟 디자인을 적어도 하나의 타겟 구조물에 대해 계층적 구조물로서 표현함으로써 주어진 타겟 디자인으로부터 계측 타겟 디자인 파일을 생성하도록 구성된 계측 타겟 디자인 모듈을 포함한다. 소정의 실시예는 주어진 계층적 계측 디자인을 작성하는데 사용되는 디자인 룰에 기반한 복수의 디자인 룰 검사를 주어진 계층적 계측 디자인에 적용하도록 구성된 계측 디자인 룰 체커 모듈(260)을 포함하며, 여기서 디자인 룰 검사는 적어도 하나의 계측 기준으로부터 도출되고 계측 디자인의 계층적 구조물을 활용한다. 계층적 계측 디자인은 적어도 하나의 타겟 구조물 요소 및 그 적어도 하나의 타겟 구조물 요소를 반복 사용하여 정의되는 계측 타겟 구조물을 포함할 수 있으며, 적어도 하나의 계측 기준은 다음과 같은 구조물의 계층적 레벨, 글로벌 타겟 파라미터, 타겟 층 간의 오프셋, 타겟 요소 또는 구조물 간의 간격(spacing), 타겟 요소 또는 구조물 간의 중첩, 타겟 요소 또는 구조물의 방향, 타겟 요소 또는 구조물의 크기, 및 각각의 계측 방안 중 적어도 하나와 관련된다. 계측 디자인 룰 체커 모듈은 또한 계층적 타겟 구조물에 대해 일반적인 계측 디자인 룰 위반 검사를 수행하도록 구성될 수 있다.
도 3a는 본 발명의 일부 실시예에 따른, 계측 타겟(400)에 대해 계층적으로 구성된 간략화된 계측 타겟 디자인 파일(402)을 예시한다. 도 3a는 본 발명의 일부 실시예에 따른, 디자인 파일 구조물을 예시하는데, 이 도면에서 "상단(Top)"(420)은 타겟 셀의 이름, 이 예에서는 SCOL8(8 셀 스캐터로메트리 오버레이 타겟) 타겟 셀 이름이고 "C1" 및 "C2"(410)는 상이한 특정 기하학적 구성을 가진 격자 셀을 나타낸다. 계측 타겟 디자인 파일(402)은 디자인 대칭을 표현하기 위해 디자인 계층 구조를 활용하는 방식으로 합성될 수 있다. 예시된 예에서, 여덟개의 셀 타겟(400)은 반사(405A) 및 회전(405B)과 같이 가능성 있는 변형(405)이라는 두 가지의 셀 디자인만으로 구성되며, 각각의 셀 디자인은 네 가지 인스턴스에서 반복된다. 변형(405)의 임의의 조합이 선택되어 계층적으로 디자인된 타겟(400)에 이를 수 있다. 명백히, 셀(C1 및 C2)(410)도 역시 구조에 있어서 계층적일 수 있으며 그리고/또는 상단 셀(420) 자체는 더 높은 타겟 계층 구조의 부분일 수 있다.
도 3b는 본 발명의 일부 실시예에 따른, 그러한 여덟개의 셀 SCOL 타겟(400)을 개략적으로 예시하는데, 이 SCOL 타겟은 반사(405A)와 회전(405B)을 적용함에 따라 (상위 레벨 구조물(420)로서) 타겟(400)의 여덟 셀을 모두 생성하는데 사용되는 "X1" 및 "X2"(각기 "C1" 및 "C2"에 대응함)로 표시된 두 가지 형태의 셀(410)을 갖는다("X1" 및 "X2" 부호의 반사와 회전은 각기 셀 격자 패턴의 반사와 회전을 나타낸다). 예를 들면, 90°회전되는 x 방향 셀(410)은 y 방향 셀로서 사용될 수 있다.
유사한 방식으로, 도 3d는 본 발명의 일부 실시예에 따른, 매립된 계측 타겟(EMET)(400)을 개략적으로 예시한다. 종래 기술의 EMET 디자인(도 3c)은 서로 반사 및/또는 회전된 요소(48)에 대해 고정 방향으로 삽입되는 매립된 계측 타겟(49)을 포함한다. 이러한 디자인은 요소들(48) 간의 관계에 대해 타겟들(49) 간의 상이한 관계 때문에 유발하는 오류를 일으킨다. 대조적으로, 본 발명의 실시예는 요소(48)와 유사한 방식으로 반사(405A)되고 회전(405B)되어, 이로써 본 출원에서 개시된 바와 같이, 전체 구조물(430)의 계층 구조에서 요소(420)처럼 보일 수 있는, EMET를 소개한다. EMET(49)를 EMET(410)로 바꿈으로써 더욱 정확한 계측 결과가 제공되고 타겟 디자인 및 검증이 간략해진다.
도 4a는 본 발명의 일부 실시예에 따른, 세 가지 디자인 레벨(1-3)을 보여주는 계층적으로 디자인된 계측 타겟(400)을 개략적으로 예시한다. 기본적인 타겟 구조물 요소(110)가 개략적으로 정사각형으로 묘사되며 (그리고 이 요소는 격자, 격자 라인, 영역 또는 임의의 형태 등과 같은 임의의 타겟 형태 또는 특징을 표현할 수 있으며), 이 정사각형으로부터 (기본 요소의 로우(row)로서, 즉, 정사각형의 로우로서 표현되는) 바(bar)와 같은 상위 레벨의 타겟 구조물(420)이 디자인될 수 있다("레벨 1"). 분명히, 상위 레벨 타겟 구조물(420)도 마찬가지로 요소(410)(동일하거나 상이한 요소(410)가 사용될 수 있음)의 구성에 의해 형성되는 임의의 형태의 타겟 구조물일 수 있다. 그러한 타겟 구조물(420)은 자체를 한 세트의 바(bar)로서, 즉 요소 정사각형들의 어레이로서 묘사된 격자("레벨 2")와 같은 상위 레벨 타겟 구조물(430)을 정의하는데 사용될 수 있다. 임의의 형태의 상위 레벨 타겟 구조물(430)은 동일하거나 상이한 타겟 구조물(420) 및 타겟 요소(410)로부터 구성될 수 있다. 더 상위 레벨의 타겟은 이러한 사례의 타겟(400)에서, 계층적으로 격자의 패턴("레벨 3")으로서 정의될 수 있다. 각각의 레벨에서, 하위 레벨 구조물은 그의 원래(original) 방향, 회전된 구성, 반사된 구성, 교환된 구성 등으로 사용될 수 있다. 타겟 구조물의 계층적 정의는 디자인 및 디자인 검사에 대해 더욱 효과적이며 또한 디바이스 자체에 적용되는 DRC 룰과 호환 가능하며 그래서 리소그래픽 프로세스와 전체적으로 더욱 더 호환 가능하다. 특히, 앞에서 기술된 디자인 룰은 계층적으로 디자인된 계측 타겟에 효과적으로 적용될 수 있다.
디자인 파일(402)은 처리와 생산을 간략하게 하기 위하여 계층적 디자인을 단순화(flatten)하기 위해 선택된 동작을 사용하여 생성될 수 있다. 그러한 동작은 계층적 타겟 구조물을 보존하되 내재한 디자인 룰(nested design rule)의 수를 줄여준다. 예를 들면, 도 3a에서 "상단" 레벨(420) 아래의 모든 레벨은 되풀이하여 붕괴되어 동작 이전에 셀이라고 불리는 아무런 인스턴스도 갖지 않은 셀(410)을 남기게 되고, 이 셀은 이러한 인스턴스의 모든 객체를 적절히 변환된 셀의 객체로서 갖는다.
그러므로 방법(401)은 주어진 타겟 디자인으로부터 계측 타겟 디자인 파일을 생성하는 단계(스테이지(450))와, 주어진 타겟 디자인에서 적어도 하나의 타겟 구조물 요소를 식별하는 단계(스테이지(452))와, 주어진 타겟 디자인을 식별된 타겟 구조물에 대해 계층적 구조물로서 표현하는 단계(스테이지(454))를 포함할 수 있다.
유리하게, 계층적 디자인에서 구동하는 모든 프로세스는 디자인의 속성에 의해 대칭을 유지한다. 셀 자체의 특성을 발생시킬 수도 있고 오류를 발생시킬 수도 있는 비대칭 프로세스, 무작위한 그리드 스냅 및 무작위한 오류는 계측 측정 정확성에 크게 영향을 미치지 않을 것이다. 계층적으로 대칭적인 계측 타겟을 사용하게 되면 그와 같은 비대칭적이거나 무작위한 오류 프로세스를 떼버릴 수 있고 그래서 식별하고 측정하는 것이 가능해 질 수 있다.
유리하게, 디자인된 타겟 및 그 타겟의 디자인 파일의 내재하는 계층 및 대칭뿐만 아니라 계측 디자인 파일이 디바이스 디자인 파일을 많이 또는 전부 준수하는 것 - 이러한 모든 것이 본 발명에서 개시되고 가능해짐 - 은 통상적인 디자인 프로세스 및 계측 타겟의 삽입 동안 도입되는 많은 오류를 극복하고/극복하거나 방지하게 해준다. 특히, 본 출원에서 개시된 것처럼 디자인된 계측 타겟은 개시된 디자인 프로세스에 의거하여, 특정한 계측 툴의 물리적이고 소프트웨어적인 아키텍처와 본질적으로 호환 가능하다. 그럼으로써, 디자인 의도를 준수하지 않는 것, 층의 잘못 표기, 특징부를 돌려놓기, 오프셋 변경, 특징부를 축소시키거나 없애기, 잘못된 디자인 층에다 특징부의 복제, 또는 리소그래픽 극성의 뒤바꿈과 같은 오류 원인 또는 디자인 룰의 위반 중 임의의 것이 극복되고/극복되거나 방지될 수 있다. 뿐만 아니라, 개시된 방법은 또한 조화할 수 없는 피치, 듀티 사이클, 및 세분화 전략과 같이 원래 디자인 합성에서의 오류는 물론이고, 획득 좌표, 조명 및 편광과 같은 계측 툴의 셋업 파라미터에서의 오류를 방지하거나 극복한다. 특히, 개시된 타겟 디자인 원리에 의존하고 이를 활용하는 아래에서 기술되는 검증 절차와 조합하여, 본 발명은 타겟 생성의 정확성 더불어 계측 측정의 정확성을 의미 있게 향상시킨다.
소정의 실시예는 계층적인 구조물이 어느 프로세서를 통해서도 모두 유지되는 것을 보장하도록 디자인된 가이드라인 또는 검증 흐름을 포함한다. 다른 실시예에서, 가이드라인을 다루는 일은 판매 회사로부터 타겟을 공장에 인도하고 고객의 작업장에서 타겟을 생성하는 것이 수반된다. 각각의 가이드라인은 디자인 계층 구조의 가능한 수정을 정의하는데 사용될 수 있다. 방법(401)은 계층적인 타겟 디자인 룰에 따라서 타겟을 검증하는 단계를 포함할 수 있다(스테이지(440)).
본 발명의 방법 및 시스템은 디자인 합성에 후속하는 어느 스테이지에서도 효과적이고 강건한 디자인 룰 검사가 수행되는 식으로 계측 타겟 디자인 파일(402)을 합성하는 단계를 포함한다. 그러한 디자인 파일은 계측 디자인 이외에, 텍스트 레이블, 인캡슐레이션, 계층 구조, 및 보조 마커 층과 같은 특징부를 지원하는 DRC를 포함할 수 있다. 뿐만 아니라, 디자인 룰 검사는 계측 타겟이나 일반적 블록 디자인 룰의 특정 패밀리 또는 클래스를 정의하는 한 세트의 일반적 디자인 룰에 기초하거나, 또는 특정한 디자인 파일을 정의하는 특정한 한 세트의 타겟 디자인 값에 기초하여 계측 타겟 디자인 파일에 대해 수행될 수 있다.
방법(401)은 주어진 계층적인 계측 디자인을 작성하는데 사용되는 디자인 룰에 기반한 룰 검사를 주어진 계층적인 계측 디자인에 적용하는 단계(스테이지(4600))와, 적어도 하나의 계측 기준으로부터 디자인 룰 검사를 도출하고 계측 디자인의 계층적 구조물을 활용하는 단계(스테이지(465))와, 계층적 타겟 구조물에 대해 일반 계측 디자인 룰 위반 검사를 수행하는 단계(스테이지(467))를 포함할 수 있다.
예를 들면, 방법(401)은 계층적 계측 타겟을 구비하는 디자인 데이터베이스에서 매립된 계측 타겟(EMET)을 식별하는 단계(스테이지(470))와, EMET의 인스턴스 이름 및 인스턴스 방향을 식별하는 단계(스테이지(480))와, 미리 규정된 신택스를 사용하는 방안 텍스트 파일을 통해 계측 측정 툴에 입력되는 파라미터를 갱신하는 단계(스테이지(490))를 포함할 수 있다. EMET는 구조적인 면에서 계층적이고, DRC 룰과 호환 가능하며 적어도 하나의 타겟 구조물 요소 및 그러한 적어도 하나의 타겟 구조물 요소를 반복 사용하여 정의되는 계측 타겟 구조물을 포함할 수 있다.
구체적으로 EMET(도 3d)에 대해 설명하면, 방법(401)은 EMET의 정확한 방향을 통상적으로 보장할 필요를 없애기 위해, EMET 위치 및 현재 방향에 관해 계측 측정 툴을 갱신하는 단계를 더 포함할 수 있다. 소프트웨어 툴은 디자인 데이터베이스 또는 복수의 디자인을 판독하고, 그 디자인 또는 복수의 디자인에서 존재하는 EMET, 위치 및 방향에 관해 계측 측정 툴에 입력되는 파라미터를 갱신하는 식으로 구축될 수 있다. 소정 실시예에서, 디자인 또는 복수의 디자인의 분석은 엄청나게 빠를 수 있고, 예를 들면, 그러한 프로세스는 0.1~2.55cm2 규모의 디자인 크기에 대해 분(minute)의 10배수가 소요된다. 미래의 기술을 사용하면, 읽는 것이 더 짧아질 수 있다. 다른 실시예에서, 디자인 IP(Intellectual Property)(지적 재산권)에 관한 개시는 없다. 디자인 또는 복수의 디자인의 분석은 필연적으로 임의의 레이아웃 객체를 처리하는 것이 아니고 인스턴스 이름 및 인스턴스 방향만을 처리할 수 있다. 이것은 디자인 파일을 분석할 때 파서(parser)가 셀의 골격만을 읽고 디자인 자체의 내용을 분석하지 않게 맞추어지기 때문이다. 계측 측정 툴에 입력되는 파라미터의 갱신은 독점적인 신택스 방안 텍스트 파일을 통해 수행될 수 있다.
현재의 프로세스 툴 성능은 오버레이를 위한 고차 오버레이 교정과 같은 최신의 프로세스 교정 애플리케이션을 채택함으로써 상당히 향상되고 있다. 이러한 프로세스 제어 능력을 위해서는 적절한 샘플링이 효과적이어야 한다. 스크라이브 라인 내측에 자리잡은 계측 타겟을 가지고 계측 측정을 수행하는 것이 관례적이지만, 칩이 클수록 스크라이브 라인이 더 적어지며, 관련이 적은 것은 인트라 필드 샘플링(intra-field sampling)이다. 본 발명의 소정 실시예는 통상적인 EMET 전략의 단점을 극복한다. 통상적이고, 물리적인 교환 프로세스에서, EMET 타겟은 세가지 상황, 즉, EMET 디자인을 최신의 사용 가능한 버전으로 갱신하기, 생산이 아웃 소싱되면 EMET를 파운드리 디자인으로 대체하기, IC 플립핑의 사례에서 EMET의 정확한 방향을 보장하기라는 상황 하에서 교체된다. 개시된 EMET 타겟 교환 흐름의 일 예는 도 3c와 견주어 봤을 때 도 3d에서 볼 수 있다. 갱신 및 교체가 불가피하지만, EMET의 정확한 방향을 보장하려면 IC 셀의 변형을 추가시킴으로써 또는 데이터 크기를 늘리고 검증 때와 디자인 흐름을 처리할 때 문제를 도입시킬 수 있는 레벨 또는 복수의 계층 구조 레벨을 추가시킴으로써 대부분의 부품에서 레이아웃 데이터베이스를 증가시킬 수 있는 과잉의 레이아웃 조작이 수반된다. 종래 기술에서 EMET의 정확한 방향을 보장하려는 단 하나의 목적은 계측 측정 툴의 선호도를 수용하려는 것이다. 본 발명의 실시예는 (방안 당) EMET 위치 및 현재 방향에 관해 계측 측정 툴을 갱신하고, EMET의 정확한 방향을 통상적으로 보장할 필요를 완전히 없애 버림으로써 이러한 단점을 극복한다.
유리하게, EMET를 식별하게 되면 다음과 같은 것이 제공될 수 있다. 즉, EMET를 취급하는 디자이너의 노력이 줄어들고, EMET 디자인을 최신의 사용 가능한 버전으로 갱신함으로써 그리고 생산이 아웃소싱되는 경우이면 EMET를 파운드리 디자인으로 교체함으로써 단독으로 빠르고 간편한 EMET 교체가 가능해지고, 비록 디자인 블록 인스턴스화를 유지하고 있을지라도 전제적으로 EMET의 정확한 방향을 보장하는 과잉의 오류 경향이 생기는 EMET 교환 절차를 없애고, 그리고 IC 디자인 블록에서 EMET의 도입을 고무하는 일이 제공될 수 있다.
다음은 계측 타겟의 자동화된 디자인 룰 검사 애플리케이션(예를 들면, Calibre)에서 구현될 수 있는 일반 계측 디자인 룰 위반 검사의 한정하지 않는 여러 가지 예이다. 예들은 한정하지 않는 방식으로 격자 구조물을 구비하는 복수의 셀을 갖는 타겟(400)과 관련된다. 예시적인 디자인 룰 검사는 다음과 같은 것 즉, 커스 바(coarse bar)는 폭이 같지만 동일하게 이격되어 있지 않다; 커스 바는 이격이 같지만 폭이 상이하다; 바가 중첩(간격<=0)한다; 격자 중 한 격자의 폭은 제로이다; 폭 공간> 최대 또는 <최소이다; 피치는 두 격자마다 같지 않다; 피치는 모든 X(또는 Y) 셀마다 같지 않다; 피치의 함수로서 커스 바의 폭은 >최대 또는 <최소이다; 셀은 오프셋 값이 같지 않다; 오프셋은 커스 피치에 정확하게 관련되지 않는다; 피치 형상은 계측 디자인 룰에 따르지 않는다; 셀이 빠져 있다 등등을 포함할 수 있다. 다음은 계측 타겟의 자동화된 디자인 룰 검사 애플리케이션에서 실시될 수도 있는 특정 타겟 디자인 값 위반 검사의 한정하지 않는 여러 가지 예이다. 예들은 한정하지 않는 방식으로 격자 구조물을 구비하는 복수의 셀을 갖는 타겟(400)과 관련된다. 예시적인 디자인 값 위반 검사는 다음과 같은 것 즉 커스 바의 폭은 n 미크론과 다르다; 커스 피치는 n 미크론과 다르다; 셀 방향은 정확하지 않다; 셀 크기는 m 미크론과 다르다 등등을 포함할 수 있다.
본 발명의 방법 및 시스템은 임의의 형태의 요소를 구비하는 임의의 형태의 타겟과 유사하게 정의되는 디자인 룰 검사 및 디자인 값 위반 검사를 더 포함한다. 뿐만 아니라, 각각의 디자인 룰 검사는 계층적 타겟 디자인의 임의의 레벨에서 또는 복수의 레벨에서 정의될 수 있다. 예로서, 상이한 클래스의 타겟, 획득 타겟 및 더미로 채운 것(dummy fill)을 구비하는 계측 타겟 블록의 자동화된 디자인 룰 검사 애플리케이션에서 실시될 수도 있는 일반 디자인 룰 위반 검사는 다음과 같은 것 즉, 타겟 주변의 제외 구역이 불충분하다; 유사한 타겟이 불충분한 거리에 배치되어 있다; 더미로 채운 것의 주기성이 계측 주기성과 간섭한다 등등을 포함할 수 있다. 다음의 것은 계측 타겟을 자동화된 디자인 룰 검사에 적용할 때 실시될 수도 있는 특정 타겟 디자인 값 위반 검사의 예이다. 예들은 한정하지 않는 방식으로 계측 타겟 블록을 갖는 타겟(400)과 관련된다. 예들은 다음과 같은 것 즉 타겟의 상대 위치가 방안의 상대적 위치가 아니다; 타겟이 블록 맥락에서 선회된다; 타겟 체크리스트가 방안과 일치한다 등등을 포함한다. 이러한 예는 타겟 디자인, 디자인 룰 및 디자인 값에 대해 한정하는 것이 아니며 특정 타겟과 그의 디자인 룰에 대해 구성될 수 있다는 것을 주목하자.
도 5a 내지 도 5g는 본 발명의 일부 실시예에 따른, 검증 시스템 및 방법의 하이 레벨의 개략적인 예시이다. 도 5a 내지 도 5f는 검증 시스템(500)의 하이 레벨의 개략적인 블록도이며, 도 5g는 본 발명의 일부 실시예에 따른, 검증 방법(501)의 하이 레벨의 개략적인 플로우차트이다.
본 발명의 방법 및 시스템은 디자인 파일(402)을 그 디자인 파일을 정의하기 위해 사용되는 임의의 포맷을 표현할 수 있는 GDS와 같은 특정 포맷을 갖는 것으로서 관련시키는 단계를 포함한다. GDS 층 중 하나의 층은 DRC(260)와 같은 디자인 룰 체커로 하여금 파일을 읽고 적절한 테스트를 수행할 수 있게 하여 디자인 파일이 매립된 디자인 룰을 확실하게 위반하지 않도록 보장하는 필요한 데이터를 그 내부에서 인코딩하였을 수 있다. 대안으로 또는 상호 보완적으로, 디자인 룰 검사 런세트(runset)는 타겟 디자인 파일과 무관하게 생성될 수 있고 타겟이 특정한 타겟 패밀리에 대한 또는 DBR(Block design rule)(블록 디자인 룰)의 한 세트의 일반 디자인 기준의 위반에 속하지 않는다는 것을 검증한다. 블록 디자인 룰은 계측 측정 툴에 입력되는 모호하지 않고, 애매하지 않은 입력을 제공하려는 견지를 선 측정 단계, 즉 타겟 획득 프로세스에다 관련시킨다. 그러한 견지는 시스템(500)에 의해, 계측 측정 툴의 수행 능력에 필수적인 계측 타겟 디자인 룰을 고수하는 것에 추가하여 제공될 수 있다. 시스템(500)은 디자인 합성 및 삽입 프로세스에서 BDR 디자인 룰 검사를 여러 스테이지에서 수행하고 그리고 가능하다면 세부사항에 대해 테스트된 계측 타겟 디자인과 일치되게 계측 방안을 수정하도록 구성될 수 있다.
소정의 실시예에서, BDR 또는 MDR (또는 두 가지 다) 위반의 결과 리스트 (또는 DRC(260)에 의해 결정될 수 있는 다른 디자인 데이터)는 방안이 DRC 테스트를 받은 계측 타겟 디자인 및 블록 디자인의 세부사항과 일치되도록 만들거나 수정하기 위해 계측 툴 또는 계측 툴 방안 툴에 업로드될 수 있다. 예를 들어, 만일 네 겹의 회전 대칭이 없는 계측 타겟이 삽입 동안 회전되었다면, 계측 방안은 이러한 회전을 자동적으로 수용하기 위해 수정될 수 있다. 이것은 법적 값의 범위일 수 있는 층 오프셋과 같은 타겟 파라미터에 대해서 특별한 중요성을 갖지만 계측 방안은 정확한 계측을 가능하게 하기 위해 정확한 오프셋을 알고 있어야 한다.
유리하게, 시스템(500) 및 방법(501)은 다음과 같은 것을 제공한다. 즉, 산업 표준 EDA 툴을 활용함으로써 계측 디자인의 검증과 점검; 고객의 자산 디자인을 알지 못해도 계측 디자인 파일을 통한 실시간 품질 제어의 능력; 검증 준비된 계측 디자인 파일의 합성; 및 자동화된 방안 갱신의 능력을 제공한다.
다음과 같은 시스템에서, 변형 예(500)가 개략적으로 예시되는데, 이 변형 예는 특정한 디자인 값 검증, 일반 디자인 룰 검증, 정확한 디자인 및 MDR 검증, 및 방안을 갱신하거나 갱신하지 않고 MDR 및/또는 BDR 검증 중 임의의 것을 제공하도록 구성된다. "위반"이라는 용어는 아래에서 계측 디자인 룰(MDR)과 불일치하는, 즉 디자인 룰을 위반하고, 따라서 측정 가능하지 않은 타겟인 타겟 디자인을 말하는 것으로 사용된다. "오류"라는 용어는 아래에서 디자인 룰을 위반하지 않지만 그럼에도 불구하고 계측 방안에 따른 예측된 디자인 값과 다른, 예를 들면 특징부가 틀린 크기를 갖고 있는 점에서 잘못된 것을 말하는데 사용된다. 오류는 디자인을 변경하지 않는 파라미터의 교정을 필요로 하지만, 위반은 타겟 디자인의 수정을 필요로 한다. "퍼지(fuzzy)"라는 용어는 아래에서 디자인 룰 체커에 의해 검사되지 않은 타겟 특징부에 관련하는 검증 기준을 말하는 것으로 사용된다. 그러한 타겟 특징은 피치, 오프셋, 공간 빈도의 범위 내에 있는 주기적인 구조물의 존재 등과 같은 파라미터를 포함할 수 있다. 아래에서 모듈(530)로서 참조되는 퍼지 검증 동작은 MDR 데이터베이스(105) 및 레이아웃 데이터베이스(65), 그리고 가능하면 또한 계측 방안(60)을 입력으로서 수신한다. 퍼지 검증 처리는 레이아웃 데이터베이스(65)를 스캐닝하고 MDR로부터 불일치를 검출하는 단계를 포함한다. 또한, 퍼지 검증 모듈(530)은 예측된 디자인 룰로부터 불일치를 검출하도록 구성된다. DRC 검증 룰의 예는 상이한 계층에 있는 특징(예를 들면, 특정한 층에서 바와 공간의 길이 및 폭)의 특정한 치수와 같은 특성을 포함할 수 있지만, 퍼지 검증 룰의 예는 (주기적 구조물이거나 그렇지 않은) 소정 구조물의 주기성, 상이한 구조물들 간의 피치 유사성(특정 격자가 공차 범위 내에서 동일 피치를 갖고 있음), 및 명시된 범위 내에서 소정 파라미터의 존재와 같은 특성을 포함할 수 있다.
도 5a에서 한정하지 않는 것으로 예시된 소정 실시예는 레이아웃 데이터베이스(65), 계측 방안(60), DRC 검증 모듈(260) 및 계측 방안(60)을 판독하고 예측된 계측 타겟 및 그 계측 타겟의 예측된 정확한 값의 리스트를 출력할 수 있는 시스템 모듈(510)을 구비하는, 특정 디자인 값 검증을 위한 시스템(500)을 포함한다. DRC 능력을 활용하여, DRC 검증 모듈(260)은 레이아웃 데이터베이스(65) 및 코딩된 특정 값과 타겟 리스트를 가진 런세트(512)를 받고 그 리스트 내 각 타겟마다 이 타겟이 그 예측된 값을 준수하는지를 검사하도록 구성된다. 예측된 디자인 값에서 생기는 불일치는 오류 리스트로서 보고될 수 있는 오류를 생성하며, 그렇지 않으면 MDR 클린 레이아웃(590)이 제공된다.
도 5b에서 한정하지 않는 것으로 예시된 소정 실시예는 레이아웃 데이터베이스(65), 계측 디자인 룰(MDR) 데이터베이스(105), 계측 방안(60), 시스템 모듈(510), 퍼지 검증 모듈(530) 및 레이아웃 교정 메커니즘(540)을 구비하는 일반 디자인 룰 검증을 위한 시스템(500)을 포함한다. 퍼지 검증 모듈(530)은 레이아웃 데이터베이스(65), MDR 데이터베이스(105) 및 계측 타겟의 리스트를 입력으로서 수신하고 일반 디자인 룰 검증을 수행하도록 구성된다. 시스템 모듈(510)은 방안 정보를 퍼지 검증 모듈(530)에 맞는 입력으로 변환하고 퍼지 검증 출력을 변환하여 방안(60)에 기록하도록 구성된다. 계측 디자인 룰의 위반이 전혀 발견되지 않으면, 시스템 모듈(510)은 방안(60)을 갱신한다(스테이지(534)). 그렇지 않으면, 레이아웃 교정 메커니즘(540)이 레이아웃 데이터베이스(65)에 적용될 수 있다. 시스템(500)은 DRC 능력을 활용하여 레이아웃 데이터베이스(65) 및 코딩된 특정 값 및 코딩된 타겟 리스트를 구비하는 런세트(512)를 취득하고 코딩된 리스트 내 각 타겟마다 그 코딩된 특정 값이 출력된 리스트로부터의 예측된 정확한 값을 준수하는지 검사하도록 구성된 DRC 검증 모듈(260)을 더 포함할 수 있으며, 이 때 DRC 검증 모듈(260)은 또한 검사 결과를 시스템 모듈(510)에 제공하도록 구성된다.
도 5c에서 한정하지 않는 것으로 예시된 소정 실시예는 레이아웃 데이터베이스(65), 계측 디자인 룰(MDR) 데이터베이스(105), 계측 방안(60), 퍼지 검증 모듈(530) 및 레이아웃 교정 메커니즘(540)을 구비하는 일반 디자인 룰 검증을 위한 시스템(500)을 포함한다. 퍼지 검증 모듈(530)은 레이아웃 데이터베이스(65) 및 MDR 데이터베이스(105)를 입력으로서 수신하고 일반 디자인 룰 검증을 수행하도록 구성된다. 소정 실시예에서, 시스템(500)은 정확한 디자인 및 MDR 검증을 위해 구성될 수 있으며 레이아웃 데이터베이스(65), 계측 디자인 룰(MDR) 데이터베이스(105), 계측 방안(60), 퍼지 검증 모듈(530), 시스템 모듈(510), DRC 검증 모듈(260) 및 레이아웃 교정 메커니즘(540)을 포함할 수 있다. 시스템 모듈(510)은 방안(60)을 판독하고 타겟의 리스트 및 그 예측된 파라미터를 출력한다. 만일 오류(예측된 파라미터에서 불일치)가 발생되면, 퍼지 검증 모듈(530)에 의해 디자인이 검사된다. 아무런 MDR 위반도 발견되지 않으면, 시스템 모듈(510)은 방안(60)을 갱신하고, 그렇지 않으면, 레이아웃 교정 메커니즘(540)이 레이아웃 데이터베이스(65)에 적용된다.
도 5d에서 한정하지 않는 것으로 예시된 소정 실시예는 레이아웃 데이터베이스(65), 블록 디자인 룰(BDR) 데이터베이스(68), 블록 검증 모듈(550), 및 레이아웃 교정 메커니즘(540)을 구비하는 DBR 검증을 위한 시스템(500)을 포함한다. DRC 능력을 활용하여, 블록 검증 모듈(550)은 레이아웃 데이터베이스(65) 및 DBR 데이터베이스(68)를 입력으로서 수신하고 블록 디자인 룰의 검증을 수행할 뿐만 아니라 그 검증과 관련된 측정 및 통계를 보고하도록 구성된다. 블록 디자인 룰의 위반이 발견되는 경우, 레이아웃 데이터베이스(65)가 레이아웃 교정 메커니즘(540)을 통해 자세히 검토된다.
도 5e에서 한정하지 않는 것으로 예시된 소정 실시예는 레이아웃 데이터베이스(65), 블록 디자인 룰(BDR) 데이터베이스(68), 시스템 모듈(510), 블록 검증 모듈(550), 및 레이아웃 교정 메커니즘(540)을 구비하는 DBR 검증을 위한 시스템(500)을 포함한다. 시스템 모듈(510)은 계측 방안(60)을 판독하고 상대 위치 및 방향과 같은 예측된 계측의 정확한 값의 리스트를 출력할 뿐만 아니라 방안을 측정된 값으로 갱신하도록 구성된다. DRC 능력을 활용하여, 블록 검증 모듈(550)은 레이아웃 데이터베이스(65), 방안 데이터, 및 BDR 데이터베이스(68)를 입력으로서 수신하고, 블록 디자인 룰의 검증을 수행할 뿐만 아니라 측정 및 통계를 보고하도록 구성된다. 예측된 디자인 값에서 불일치는 오류를 발생시킨다. 블록 검증 모듈(550)에 의해 오류가 보고되면, 시스템 모듈(510)은 방안(60)을 측정된 값으로 갱신한다(스테이지(534), 블록 디자인 룰(들)의 위반이 보고되면, 레이아웃 교정 메커니즘(540)을 통해 레이아웃이 자세히 검토될 수 있다.
도 5f에서 한정하지 않는 것으로 예시된 소정 실시예는 방안을 갱신하는 MDR 및 BDR 검증을 위한 시스템(500)을 포함한다. 시스템(500)은 레이아웃 데이터베이스(65), 블록 디자인 룰(BDR) 데이터베이스(68), 계측 디자인 룰(MDR) 데이터베이스(105), 블록 검증 모듈(550), 퍼지 검증 모듈(530) 및 레이아웃 교정 메커니즘(540)을 포함한다. 예시적인 시스템(500)에서, 레이아웃 데이터베이스(65)가 MDR 위반에 대해 일차로 검사되며 출력된 MDR 클린 레이아웃이 블록 검증 모듈(540)에 의해 검사되어 MDR 및 BDR 클린 레이아웃(597)을 출력한다.
소정 실시예는 도 5a 내지 도 5f에서 상기 기술된 모듈들과 그에 동반하는 개시된 본문의 임의의 실행 가능한 조합을 포함할 수 있다.
도 5g는 본 발명의 일부 실시예에 따른, 방법(501)의 하이 레벨의 개략적인 플로우차트이다. 방법(501)은 도면에서 상대적인 순서와 무관하게 다음과 같은 스테이지들 중의 임의의 스테이지를 포함할 수 있다. 방법(501)은 취득한 계측 방안 정보를 MDR 검증 모듈에 맞는 입력으로 변환하는 단계(스테이지(512))와, 일반 디자인 룰 검증을 수행하여 MDR 검증 출력을 산출하는 단계(스테이지(514))와, MDR 검증 출력을 계측 디자인 룰의 위반의 표시로 변환하는 단계(스테이지(532))와, 레이아웃 데이터베이스에 대해 퍼지 검증을 재구성하여 MDR 위반을 식별하는 단계(스테이지(533))와, 퍼지 검증 출력을 계측 방안에 기록하는 단계(스테이지(534))를 포함할 수 있다.
방법(501)은 DRC 능력을 활용하여 레이아웃 데이터베이스 및 코딩된 특정 값 및 코딩된 타겟 리스트를 구비하는 런세트를 취득하는 단계(스테이지(542)) 및 코딩된 리스트 내 각 타겟마다 그 코딩된 특정 값이 출력된 리스트로부터의 예측된 정확한 값을 추종하는지를 검사하는 단계(스테이지(544))를 포함할 수 있다.
방법(501)은 DRC 능력을 활용하여, 입력으로서 레이아웃 데이터베이스 및 BDR 데이터베이스를 수신하고, 블록 디자인 룰의 검증을 수행하며, 검증과 관련된 측정 및 통계를 보고하는 단계(스테이지(552)) 및 블록 디자인 룰의 위반이 발견되는 경우에 레이아웃 교정 메커니즘을 통해 레이아웃 데이터베이스를 자세히 검토하는 단계(스테이지(554))를 포함할 수 있다.
방법(501)은 계측 방안을 판독하고 예측된 계측의 정확한 값의 리스트를 출력하는 단계(스테이지(562)), 및 입력으로서 레이아웃 데이터베이스, 방안 데이터, 및 BDR 데이터베이스를 수신하고, 블록 디자인 룰을 검증하며 측정 및 통계를 보고하는 단계(스테이지(564))를 포함할 수 있다.
방법(501)은 아무런 계측 디자인 룰의 위반이 발견되지 않으면 방안을 갱신하는 단계(스테이지(584))와, 그러한 위반이 발견되면 레이아웃 교정 메커니즘을 레이아웃 데이터베이스에 적용하는 단계(스테이지(586))와, 예측된 디자인 값으로부터 불일치를 검출하면 방안을 측정된 값으로 갱신하는 단계(스테이지(588))를 포함할 수 있다.
상기 설명에서, 실시예는 본 발명의 일 예 또는 구현 예이다. 다양하게 출현하는 "일 실시예", "실시예", "소정의 실시예", 또는 "일부 실시예"는 반드시 동일한 실시예를 언급하는 것은 아니다.
비록 본 발명의 다양한 특징이 단일의 실시예의 맥락에서 기술될 수 있을지라도, 그 특징은 또한 별개로 또는 임의의 적합한 조합으로 제공될 수 있다. 반대로, 본 발명이 본 출원에서 명료성을 기하기 위해 별개 실시예의 맥락으로 기술될 수 있을지라도, 본 발명은 또한 단일의 실시예에서 실시될 수 있다.
본 발명의 소정의 실시예는 앞에서 개시된 여러 실시예로부터의 특징을 포함할 수 있으며, 소정의 실시예는 앞에서 개시된 다른 실시예로부터의 요소를 일원으로 편입할 수 있다. 특정한 실시예의 맥락에서 본 발명의 요소가 개시된다고 하여 이들이 특정 실시예에서 단독으로 사용되는 것으로 한정하려 하지 않는다.
뿐만 아니라, 본 발명은 다양한 방법으로 수행되고 실시될 수 있으며 본 발명은 앞의 설명에서 개요된 실시예와 다른 소정의 실시예에서 실시될 수 있다는 것이 이해될 것이다.
본 발명은 그러한 도면 또는 대응하는 설명으로 한정되지 않는다. 예를 들면, 흐름은 예시된 각각의 박스 또는 상태를 통해 또는 예시되고 기술된 바와 정확히 동일한 순서로 이동할 필요는 없다.
본 출원에서 사용된 기술적이고 과학적인 용어의 의미는 달리 정의되지 않는 한 본 발명이 속하는 기술에서 통상의 지식을 가진 자에 의해 이해되는 것처럼 일반적인 것으로 이해될 것이다.
본 발명은 제한된 개수의 실시예에 대해 기술되었지만, 실시예는 본 발명의 범위에 관한 한정으로서 해석되지 않고, 오히려 바람직한 일부 실시예의 예시로서 해석되어야 한다. 다른 가능한 변형, 수정, 및 적용은 또한 본 발명의 범위에 속한다. 따라서, 본 발명의 범위는 지금껏 기술된 것으로 한정되지 아니하고 첨부의 청구범위와 청구범위의 법적 균등물에 의해 한정되어야 한다.
Claims (38)
- 반도체 제조 시스템에 있어서,
타겟 디자인 디바이스로서, 상기 타겟 디자인 디바이스는,
계측 툴과 연관된 계측 디자인 룰 - 상기 계측 디자인 룰은 상기 계측 툴로 측정가능한 계측 타겟의 하나 이상의 물리적 속성에 대한 기준을 포함함 - 을 수신하고,
선택되는 물리적 속성을 갖는 구조물을 제조하기 위해 요구되는 제조 프로세스의 2 이상의 프로세스 단계와 연관된 하나 이상의 프로세스 툴에 대한 사양을 결정하기 위한 기준을 포함하는 프로세스 디자인 룰을 수신하고,
계측 툴을 위한 계측 디자인 룰 및 제조 프로세스를 위한 프로세스 디자인 룰을 만족하는 복수의 계측 타겟 디자인을 포함하는 타겟 디자인 라이브러리 - 상기 타겟 디자인 라이브러리는 상기 복수의 계측 타겟 디자인을 제조하기 위해 요구되는 상기 제조 프로세스의 2 이상의 프로세스 단계 중 적어도 2 단계와 연관된 사양을 더 포함함 - 를 생성하고,
상기 타겟 디자인 라이브러리로부터 계측 대상 디자인을 선택하도록 - 상기 선택되는 계측 타겟 디자인은 프로세스 디자인 룰에 기초하여 상기 선택되는 계측 타겟 디자인을 제조하기 위해 요구되는 제조 프로세스의 적어도 하나의 추가 프로세스 단계 및 리소그래피 프로세스 단계와 연관된 사양을 포함함 - 구성되는 것인, 반도체 제조 시스템. - 제1항에 있어서,
상기 계측 디자인 룰과 연관된 계측 타겟의 하나 이상의 물리적 속성은,
특징부(feature) 크기, 특징부 주기성, 특징부 대칭성, 또는 둘 이상의 특징부의 대칭 중심들 사이의 오프셋 중 적어도 하나를 포함하는 것인, 반도체 제조 시스템. - 제1항에 있어서,
상기 프로세스 디자인 룰에 의해 결정되는 제조 프로세스의 2 이상의 프로세스 단계는,
물질 적층 단계, 상기 리소그래피 프로세스 단계 또는 에칭 단계 중 적어도 하나를 포함하는 것인, 반도체 제조 시스템. - 제1항에 있어서,
상기 타겟 디자인 라이브러리를 생성하는 단계는,
상기 복수의 계측 타겟 디자인의 레이아웃을 포함하는 디바이스 디자인 파일을 생성하는 단계를 포함하는 것인, 반도체 제조 시스템. - 제4항에 있어서,
상기 디바이스 디자인 파일은 그래픽 데이터베이스 시스템 포맷을 활용하는 것인, 반도체 제조 시스템. - 제1항에 있어서,
상기 타겟 디자인 라이브러리를 생성하는 단계는,
룰의 체험적인(heuristic) 셋트 또는 계측 타겟 라이브러리 중 적어도 하나를 사용하여 복수의 계측 타겟을 생성하는 단계를 포함하는 반도체 제조 시스템. - 제1항에 있어서,
상기 타겟 디자인 라이브러리로부터 상기 계측 타겟 디자인을 선택하는 단계는,
상기 프로세스 디자인 룰에 기초하여, 선택되는 메트릭 내에서 강건한(robust) 프로세스 호환성을 갖는 것으로서 상기 타겟 디자인 라이브러리로부터 계측 타겟 디자인을 식별하는 단계를 포함하는 반도체 제조 시스템. - 제1항에 있어서,
상기 타겟 디자인 디바이스는 또한,
광학 파라미터 교정 특징부로 상기 선택되는 계측 타겟 디자인을 수정하도록 구성되는 것인, 반도체 제조 시스템. - 제1항에 있어서,
상기 타겟 디자인 디바이스는 또한,
상기 복수의 계측 타겟 디자인이 상기 프로세스 디자인 룰에 따라 제조될 때 선택되는 사양을 충족시킬지 여부를, 디자인 룰 체크 절차에 의해, 검증하도록 구성되는 것인, 반도체 제조 시스템. - 제9항에 있어서,
상기 타겟 디자인 디바이스는 또한,
상기 디자인 룰 체크 절차의 위반에 기초하여 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟 디자인을 제거하도록 구성되는 것인, 반도체 제조 시스템. - 제9항에 있어서,
상기 타겟 디자인 디바이스는 또한,
상기 디자인 룰 체크 절차를 준수하기 위해, 선택되는 공차(tolerance)를 넘어서 상기 디자인 룰 체크 절차의 위반에 기초하여 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟 디자인을 업데이트하도록 구성되는 것인, 반도체 제조 시스템. - 제11항에 있어서,
상기 적어도 하나의 계측 타겟을 업데이트하는 단계는,
상기 적어도 하나의 계측 타겟 디자인에서 특징부(feature) 크기, 특징부 주기성, 특징부 대칭성, 또는 둘 이상의 특징부의 대칭 중심들 사이의 오프셋 중 적어도 하나를 수정하는 단계를 포함하는 반도체 제조 시스템. - 제9항에 있어서,
상기 복수의 계측 타겟 디자인이 상기 프로세스 디자인 룰에 따라 제조될 때 선택되는 사양을 충족시킬지 여부를, 디자인 룰 체크 절차에 의해, 검증하는 단계는,
리소그래피 프로세스 모델을 사용하여 상기 프로세스 디자인 룰에 따라 제조될 때, 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟 디자인의 리소그래피 프로세스를 시뮬레이션하는 단계; 및
시뮬레이션에 기초하여 적어도 하나의 계측 타겟의 하나 이상의 물리적 속성이 선택되는 사양 내에 있는지를 여부를 검증하는 단계를 포함하는 반도체 제조 시스템. - 제9항에 있어서,
상기 타겟 디자인 디바이스는 또한,
광학 파라미터 교정 특징부로 상기 선택되는 계측 타겟 디자인을 수정하고,
상기 수정되는 선택되는 계측 타겟 디자인이 상기 프로세스 디자인 룰에 따라 제조될 때 선택되는 사양을 충족시킬지 여부를, 디자인 룰 체크 절차에 의해, 검증하도록 구성되는 것인, 반도체 제조 시스템. - 제1항에 있어서,
상기 타겟 디자인 디바이스는 또한,
상기 복수의 계측 타겟 디자인이 상기 프로세스 디자인 룰에 따라 제조될 때 선택되는 성능 사양 내에서 계측을 제공할지 여부를, 디자인 룰 체크 절차에 의해, 검증하도록 구성되는 것인, 반도체 제조 시스템. - 제1항에 있어서,
상기 프로세스 디자인 룰은, 선택되는 사양 내에서 프로세스 호환성을 제공하기 위해 하나 이상의 더미 구조물을 상기 타겟 디자인 라이브러리 내의 적어도 하나의 계측 타겟 디자인에 통합하는 것인, 반도체 제조 시스템. - 제16항에 있어서,
상기 하나 이상의 더미 구조물은 상기 적어도 하나의 계측 타겟의 타겟 특징부 위 또는 아래에 하나 이상의 층에 위치되는 것인, 반도체 제조 시스템. - 제16항에 있어서,
상기 타겟 디자인 디바이스는 또한,
상기 적어도 하나의 계측 타겟 디자인이 상기 프로세스 디자인 룰에 따라 제조될 때 선택되는 성능 사양 내에서 계측을 제공하는지 여부를, 디자인 룰 체크 절차에 의해, 검증하도록 구성되는 것인, 반도체 제조 시스템. - 제1항에 있어서,
상기 타겟 디자인 디바이스는 또한,
하나 이상의 디자인 룰에 대비하여(against) 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟 디자인을 평가하도록 구성되는 것인, 반도체 제조 시스템. - 제19항에 있어서,
상기 하나 이상의 디자인 룰에 대비하여 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟 디자인을 평가하는 단계는,
하나 이상의 블록 디자인 룰에 대비하여 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟 디자인을 평가하는 단계를 포함하고,
상기 하나 이상의 블록 디자인 룰은 타겟 획득 동안 상기 계측 툴에 대한 모호하지 않은(non-ambiguous) 입력을 제공하기 위한 기준을 포함하는 것인, 반도체 제조 시스템. - 제19항에 있어서,
상기 하나 이상의 디자인 룰에 대비하여 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟 디자인을 평가하는 단계는,
하나 이상의 퍼지(fuzzy) 디자인 룰에 대비하여 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟을 평가하는 단계를 포함하고,
상기 하나 이상의 퍼지 디자인 룰은 하나 이상의 계측 타겟 디자인 요건을 포함하는 것인, 반도체 제조 시스템. - 제21항에 있어서,
상기 하나 이상의 퍼지 디자인 룰은,
상기 적어도 하나의 계측 타겟의 특징부의 주기성 또는 상기 적어도 하나의 계측 타겟 디자인의 특징부의 2 이상의 세트 사이의 피치 유사성 중 적어도 하나를 포함하는 것인, 반도체 제조 시스템. - 제19항에 있어서,
상기 타겟 디자인 디바이스는 또한,
하나 이상의 디자인 룰의 위반에 기초하여 타겟 디자인 라이브러리로부터 적어도 하나의 계측 타겟 디자인을 제거하도록 구성되는 것인, 반도체 제조 시스템. - 제19항에 있어서,
상기 타겟 디자인 디바이스는 또한,
상기 하나 이상의 디자인 룰을 준수하기 위해 선택되는 공차를 넘어서 하나 이상의 디자인 룰로부터 상기 적어도 하나의 계측 타겟 디자인의 편차(deviation)에 기초하여 상기 적어도 하나의 계측 타겟 디자인을 업데이트하도록 구성되는 것인, 반도체 제조 시스템. - 제1항에 있어서,
상기 타겟 디자인 디바이스는 또한,
상기 선택되는 계측 타겟 디자인에 기초하여 적어도 하나의 계측 타겟의 제조를 위한 적어도 리소그래피 툴에 대한 출력으로서, 상기 선택되는 계측 타겟 디자인을 제공하도록 구성되는 것인, 반도체 제조 시스템. - 반도체 제조 시스템에 있어서,
제조 프로세스의 2 이상의 프로세스 단계를 실행하도록 구성되는 하나 이상의 프로세스 툴 - 상기 하나 이상의 프로세스 툴은 리소그래피 프로세스 단계를 실행하도록 구성되는 리소그래피 툴을 적어도 포함함 - ; 및
상기 하나 이상의 프로세스 툴에 통신가능하게 연결되는 타겟 디자인 디바이스를 포함하고,
상기 타겟 디자인 디바이스는,
계측 툴과 연관된 계측 디자인 룰 - 상기 계측 디자인 룰은 상기 계측 툴로 측정가능한 계측 타겟의 하나 이상의 물리적 속성에 대한 기준을 포함함 - 을 수신하고,
선택되는 물리적 속성을 갖는 구조물을 제조하기 위해 요구되는 제조 프로세스의 2 이상의 프로세스 단계와 연관된 하나 이상의 프로세스 툴 중 적어도 일부에 대한 사양을 결정하기 위한 기준을 포함하는 프로세스 디자인 룰을 수신하고,
계측 툴을 위한 계측 디자인 룰 및 제조 프로세스를 위한 프로세스 디자인 룰을 만족하는 복수의 계측 타겟 디자인을 포함하는 타겟 디자인 라이브러리 - 상기 타겟 디자인 라이브러리는 상기 복수의 계측 타겟 디자인을 제조하기 위해 요구되는 상기 제조 프로세스의 2 이상의 프로세스 단계 중 적어도 2 단계와 연관된 사양을 더 포함함 - 를 생성하고,
상기 타겟 디자인 라이브러리로부터 계측 대상 디자인을 선택하고 - 상기 선택되는 계측 타겟 디자인은 프로세스 디자인 룰에 기초하여 상기 선택되는 계측 타겟 디자인을 제조하기 위해 요구되는 제조 프로세스의 적어도 하나의 추가 프로세스 단계 및 리소그래피 프로세스 단계와 연관된 사양을 포함함 - ,
상기 선택되는 계측 타겟 디자인에 기초하여 계측 타겟의 제조를 위한 적어도 상기 리소그래피 툴에 대한 출력으로서 상기 선택되는 계측 타겟 디자인을 제공하도록 구성되는 것인, 반도체 제조 시스템. - 반도체 제조 방법에 있어서,
계측 툴과 연관된 계측 디자인 룰 - 상기 계측 디자인 룰은 상기 계측 툴로 측정가능한 계측 타겟의 하나 이상의 물리적 속성에 대한 기준을 포함함 - 을 수신하는 단계;
선택되는 물리적 속성을 갖는 구조물을 제조하기 위해 요구되는 제조 프로세스의 2 이상의 프로세스 단계와 연관된 하나 이상의 프로세스 툴에 대한 사양을 결정하기 위한 기준을 포함하는 프로세스 디자인 룰을 수신하는 단계;
계측 툴을 위한 계측 디자인 룰 및 제조 프로세스를 위한 프로세스 디자인 룰을 만족하는 복수의 계측 타겟 디자인을 포함하는 타겟 디자인 라이브러리 - 상기 타겟 디자인 라이브러리는 상기 복수의 계측 타겟 디자인을 제조하기 위해 요구되는 상기 제조 프로세스의 2 이상의 프로세스 단계 중 적어도 2 단계와 연관된 사양을 더 포함함 - 를 생성하는 단계;
상기 타겟 디자인 라이브러리로부터 계측 타겟 디자인을 선택하는 단계 - 상기 선택되는 계측 타겟 디자인은 프로세스 디자인 룰에 기초하여 상기 선택되는 계측 타겟 디자인을 제조하기 위해 요구되는 제조 프로세스의 적어도 하나의 추가 프로세스 단계 및 리소그래피 프로세스 단계와 연관된 사양을 포함함 - ; 및
제조 프로세스를 사용하여 상기 선택되는 계측 타겟 디자인에 기초하여 적어도 하나의 계측 타겟을 제조하는 단계를 포함하는 반도체 제조 방법. - 제27항에 있어서,
상기 계측 디자인 룰과 연관된 계측 타겟의 하나 이상의 물리적 속성은,
특징부(feature) 크기, 특징부 주기성, 특징부 대칭성, 또는 둘 이상의 특징부의 대칭 중심들 사이의 오프셋 중 적어도 하나를 포함하는 것인, 반도체 제조 방법. - 제27항에 있어서,
상기 프로세스 디자인 룰에 의해 결정되는 제조 프로세스의 2 이상의 프로세스 단계는,
물질 적층 단계, 상기 리소그래피 프로세스 단계 또는 에칭 단계 중 적어도 하나를 포함하는 것인, 반도체 제조 방법. - 제27항에 있어서,
상기 타겟 디자인 라이브러리로부터 상기 계측 타겟 디자인을 선택하는 단계는,
상기 프로세스 디자인 룰에 기초하여, 선택되는 메트릭 내에서 강건한(robust) 프로세스 호환성을 갖는 것으로서 상기 타겟 디자인 라이브러리로부터 계측 타겟 디자인을 식별하는 단계를 포함하는 것인, 반도체 제조 방법. - 제27항에 있어서,
상기 복수의 계측 타겟 디자인이 상기 프로세스 디자인 룰에 따라 제조될 때 선택되는 사양을 충족시킬지 여부를, 디자인 룰 체크 절차에 의해, 검증하는 단계를 더 포함하는 반도체 제조 방법. - 제27항에 있어서,
상기 복수의 계측 타겟 디자인이 상기 프로세스 디자인 룰에 따라 제조될 때 선택되는 성능 사양 내에서 계측을 제공할지 여부를, 디자인 룰 체크 절차에 의해, 검증하는 단계를 더 포함하는 반도체 제조 방법. - 제27항에 있어서,
하나 이상의 디자인 룰에 대비하여(against) 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟 디자인을 평가하는 단계를 더 포함하는 반도체 제조 방법. - 제33항에 있어서,
하나 이상의 디자인 룰의 위반에 기초하여 상기 타겟 디자인 라이브러리로부터 적어도 하나의 계측 타겟 디자인을 제거하는 단계를 더 포함하는 반도체 제조 방법. - 제33항에 있어서,
상기 하나 이상의 디자인 룰을 준수하기 위해 선택되는 공차를 넘어서 상기 하나 이상의 디자인 룰로부터 상기 적어도 하나의 계측 타겟 디자인의 편차(deviation)에 기초하여 상기 타겟 디자인 라이브러리에서 상기 적어도 하나의 계측 타겟을 업데이트하는 단계를 더 포함하는 반도체 제조 방법. - 제33항에 있어서,
상기 하나 이상의 디자인 룰에 대비하여 상기 타겟 디자인 라이브러리에서 상기 적어도 하나의 계측 타겟 디자인을 평가하는 단계는,
하나 이상의 블록 디자인 룰에 대비하여 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟 디자인을 평가하는 단계를 포함하고,
상기 하나 이상의 블록 디자인 룰은 타겟 획득 동안 상기 계측 툴에 대한 모호하지 않은(non-ambiguous) 입력을 제공하기 위한 기준을 포함하는 것인, 반도체 제조 방법. - 제33항에 있어서,
상기 하나 이상의 디자인 룰에 대비하여 상기 타겟 디자인 라이브러리에서 상기 적어도 하나의 계측 타겟 디자인을 평가하는 단계는,
하나 이상의 퍼지(fuzzy) 디자인 룰에 대비하여 상기 타겟 디자인 라이브러리에서 적어도 하나의 계측 타겟을 평가하는 단계를 포함하고,
상기 하나 이상의 퍼지 디자인 룰은 계측 타겟 디자인 요건을 포함하는 것인, 반도체 제조 방법. - 제37항에 있어서,
상기 하나 이상의 퍼지 디자인 룰은,
상기 적어도 하나의 계측 타겟의 특징부의 주기성 또는 상기 적어도 하나의 계측 타겟 디자인의 특징부의 2 이상의 세트 사이의 피치 유사성 중 적어도 하나를 포함하는 것인, 반도체 제조 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361772513P | 2013-03-04 | 2013-03-04 | |
| US61/772,513 | 2013-03-04 | ||
| US201361811047P | 2013-04-11 | 2013-04-11 | |
| US61/811,047 | 2013-04-11 | ||
| PCT/US2014/020303 WO2014138057A1 (en) | 2013-03-04 | 2014-03-04 | Metrology target identification, design and verification |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157027008A Division KR102020021B1 (ko) | 2013-03-04 | 2014-03-04 | 계측 타겟의 식별, 디자인 및 검증 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190104647A KR20190104647A (ko) | 2019-09-10 |
| KR102094652B1 true KR102094652B1 (ko) | 2020-03-30 |
Family
ID=51491865
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157027008A KR102020021B1 (ko) | 2013-03-04 | 2014-03-04 | 계측 타겟의 식별, 디자인 및 검증 |
| KR1020197025930A KR102094652B1 (ko) | 2013-03-04 | 2014-03-04 | 계측 타겟의 식별, 디자인 및 검증 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157027008A KR102020021B1 (ko) | 2013-03-04 | 2014-03-04 | 계측 타겟의 식별, 디자인 및 검증 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9910953B2 (ko) |
| KR (2) | KR102020021B1 (ko) |
| WO (1) | WO2014138057A1 (ko) |
Families Citing this family (34)
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| EP2995639B1 (en) | 2013-05-10 | 2017-12-27 | Nippon Shokubai Co., Ltd. | Method for producing polyacrylic acid (salt)-based water-absorbent resin |
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| CN105874389B (zh) | 2013-12-30 | 2018-06-26 | Asml荷兰有限公司 | 用于设计量测目标的方法和设备 |
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- 2014-03-04 WO PCT/US2014/020303 patent/WO2014138057A1/en active Application Filing
- 2014-03-04 KR KR1020157027008A patent/KR102020021B1/ko active IP Right Grant
- 2014-03-04 US US14/356,551 patent/US9910953B2/en active Active
- 2014-03-04 KR KR1020197025930A patent/KR102094652B1/ko active IP Right Grant
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| US20040102934A1 (en) | 2002-11-21 | 2004-05-27 | Numerical Technologies, Inc. | Automated creation of metrology recipes |
| US20120123748A1 (en) | 2010-06-04 | 2012-05-17 | Asml Netherlands B.V. | Method and Apparatus for Measuring a Structure on a Substrate, Computer Program Products for Implementing Such Methods and Apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014138057A1 (en) | 2014-09-12 |
| KR20190104647A (ko) | 2019-09-10 |
| KR102020021B1 (ko) | 2019-09-10 |
| KR20150127637A (ko) | 2015-11-17 |
| US10387608B2 (en) | 2019-08-20 |
| US9910953B2 (en) | 2018-03-06 |
| US20160196379A1 (en) | 2016-07-07 |
| US20180032662A1 (en) | 2018-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| A302 | Request for accelerated examination | ||
| PA0104 | Divisional application for international application |
Comment text: Divisional Application for International Patent Patent event code: PA01041R01D Patent event date: 20190903 Application number text: 1020157027008 Filing date: 20150930 |
|
| PA0201 | Request for examination | ||
| PA0302 | Request for accelerated examination |
Patent event date: 20190903 Patent event code: PA03022R01D Comment text: Request for Accelerated Examination |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20190916 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20200109 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20200323 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20200323 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20240307 Start annual number: 5 End annual number: 5 |