JP2003036282A

JP2003036282A - 情報処理方法及び半導体集積回路

Info

Publication number: JP2003036282A
Application number: JP2001220954A
Authority: JP
Inventors: Toshiko Kobayashi; 才子小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-07-23
Filing date: 2001-07-23
Publication date: 2003-02-07

Abstract

(57)【要約】【課題】ファブレスメーカによる回路設計及びファブ
レスメーカによるファブメーカの選定に対してファブメ
ーカ側からの支援に役立つコンピュータ装置利用の情報
処理方法を提供する。【解決手段】ファブレスメーカのコンピュータ装置
（１）からのモデルパラメータ生成依頼（１０）に応答
してファブメーカのコンピュータ装置（２，３，４）が
モデルパラメータ（２０，２１，２２）を生成して伝送
する。あるファブレスメーカが半導体集積回路の回路設
計を行なうとき、そして、その半導体集積回路の製造依
頼先を選定するとき、複数のファブメーカに前記要求仕
様を与え、それに応答して各ファブメーカから返される
モデルパラメータを用いた回路シミュレーションを行な
うことにより、その要求仕様に対する最適性もしくは適
合性を検証することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
製造部門を持たないファブレスメーカによる回路設計を
支援するための情報処理方法、更には前記支援に有益な
半導体集積回路に関し、例えば回路シミュレーションに
必要なモデルパラメータやモデルパラメータの生成に必
要な素子特性情報の提供ビジネスに適用して有効な技術
に関する。

【０００２】

【従来の技術】半導体集積回路の設計は回路シミュレー
タを用いて回路検証を行いながら進められる。回路シミ
ュレータの入力としてモデル式に対応するモデルパラメ
ータが与えられる。モデルパラメータは、デバイスの等
価回路を方程式（モデル）として表した時の方程式の各
項においてデバイス特性を現すための値を意味する。こ
こで代表的な世界標準のモデルとしては、ＭＯＳトラン
ジスタでは、LEVEL1やBSIM3、バイポーラトランジスタ
ではGummel Poonモデルがある。モデルパラメータは、
集積回路の製造プロセス毎に異なる。あるモデルのモデ
ルパラメータを生成するには、特性評価用の半導体素子
（特性評価用素子）を半導体ウェーハ又は半導体チップ
に備えた回路（ＴＥＧ：Test Element Group）を開発
し、そのＴＥＧより、半導体素子の電気的特性を測定
し、回路シミュレーションでの結果が、測定した電気的
特性に合うようにモデルパラメータを生成していく。要
するに、半導体素子の素子特性をシミュレーション上で
再現可能なようにモデルパラメータを生成する。

【０００３】半導体集積回路の回路設計では、回路シミ
ュレータ上で各デバイスの特性を表わすために、モデル
パラメータは必須である。

【０００４】尚、モデルパラメータに関する公知技術、
特に半導体集積回路製品の歩留まりを上げるための個別
技術として、特開２０００−３２２４５６、特願２００
０−１０６６９５に記載の技術がある。前者は、測定し
たデバイス特性（Ｉ−Ｖ特性等）から中間データを生成
し、そのデータから回路シミュレーション用のモデルパ
ラメータを抽出する方法を提案する。後者は、測定した
ＭＯＳトランジスタの飽和電流と閾値から回路シミュレ
ーション用のモデルパラメータを抽出する方法を提案す
る。

【０００５】

【発明が解決しようとする課題】半導体集積回路業界に
おける業務の細分化により半導体集積回路を製造するフ
ァブメーカと半導体集積回路を設計するファブレスメー
カが別会社として運営されるという状況がある。このよ
うな状況下において、ファブレスメーカがファブメーカ
に半導体集積回路の製造を依託する場合でも、ファブレ
スメーカは半導体集積回路の回路設計を行なうときには
ファブメーカで開発したプロセスのモデルパラメータが
必要になる。

【０００６】本発明者の検討によれば、そのようなモデ
ルパラメータは、ファブレスメーカが単に回路設計を進
めるために必要であるというだけでなく、更に別の意義
があることを見出した。すなわち、ファブレスメーカが
どのファブメーカに製品を注文するのがコスト的に、ま
た、性能的に良いかを判断するのにも前記モデルパラメ
ータが役に立つ。提供されたモデルパラメータを用いた
シミュレーション結果に基づいて、消費電力や動作速度
などを評価でき、開発仕様に対する適合性の判断材料に
なる。要するに、ファブレスメーカにとって、モデルパ
ラメータは製造依頼候補となるファブメーカの選定に役
立つ。

【０００７】本発明の目的は、ファブレスメーカによる
回路設計及びファブレスメーカによるファブメーカの選
定に対してファブメーカ側からの支援に役立つコンピュ
ータ装置利用の情報処理方法を提供することにある。

【０００８】本発明の別の目的は、シミュレーション用
のモデルパラメータの生成に用いる評価用素子の素子特
性情報の取得及び管理を簡易化するのに役立つ半導体集
積回路を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】〔１〕《ファブメーカによるモデルパラメ
ータの生成》コンピュータ装置を用いてモデルパラメー
タの生成要求に応答する情報処理方法は、アナログ・デ
ィジタル混載集積回路におけるアナログ回路部とディジ
タル回路部の夫々に関する要求仕様をネットワークから
受取る処理と、受取った夫々の要求仕様に答えるための
半導体素子の素子特性を再現可能なシミュレーション用
のモデルパラメータを生成する処理と、生成したモデル
パラメータを前記要求仕様に対応させて前記ネットワー
クに送出する処理と、を含む。

【００１２】上記情報処理方法は、複数のファブメーカ
で実施可能にされるのがベストである。あるファブレス
メーカが半導体集積回路の回路設計を行なうとき、そし
て、その半導体集積回路の製造依頼先を選定するとき、
複数のファブメーカに前記要求仕様を与え、それに応答
して各ファブメーカから返されるモデルパラメータを用
いた回路シミュレーションを行なうことにより、その要
求仕様に対する最適性もしくは適合性を検証することが
できる。特にアナログ・ディジタル混載集積回路におけ
るアナログ回路部はディジタル回路部に比べて高い要求
仕様達成度が得られなければ動作不能になる確立が高い
と考えられる。したがって、そのようなアナログ・ディ
ジタル混載集積回に関するファブメーカ側からの支援を
行なう上記情報処理方法は特に意義がある。また、半導
体集積回路の製造依頼を行なったファブメーカから適宜
モデルパラメータを取得すれば、その製造工程を間接的
に管理可能になる。

【００１３】ファブレスメーカ側に対する支援という性
質を考慮すると、回路シミュレーションを行なう側の利
便性という点で、モデルパラメータの生成処理は、ネッ
トワークを介して指定されたモデル式を用いて行なうの
がよい。

【００１４】回路シミュレーション結果により歩留を評
価するという点を考慮するなら、典型的な素子特性、最
良の素子特性、最悪の素子特性を夫々再現可能な複数態
様でモデルパラメータを生成して、提供するとよい。

【００１５】前記ディジタル回路部はメモリ部やロジッ
ク部が含まれていてよい。

【００１６】〔２〕《ファブメーカによる素子特性情報
の生成》コンピュータ装置を用いて素子特性情報の生成
要求に応答する情報処理方法は、アナログ・ディジタル
混載集積回路におけるアナログ回路部とディジタル回路
部の夫々に関する要求仕様をネットワークから受取る処
理と、受取った夫々の要求仕様に答えるための半導体素
子の素子特性情報を生成する処理と、生成した素子特性
情報を前記要求仕様に対応させて前記ネットワークに送
出する処理と、を含む。

【００１７】素子特性情報の生成要求元であるファブレ
スは、提供された素子特性情報を用いて回路シミュレー
ション用のモデルパラメータを生成すれば、上記と同じ
ように回路の評価やファブメーカの選定を行なうことが
できる。素子特性情報はそれ自体でファブメーカの歩留
り確認や、製造工程管理にも役立つ。

【００１８】前記素子特性情報は、半導体素子の電気的
特性情報（例えばＭＯＳトランジスタのＩｄｓ−Ｖｇｓ
特性）及びプロセス情報（例えばＭＯＳトランジスタの
ゲート酸化膜厚寸法）である。

【００１９】前記電気的特性情報は特性評価用素子が形
成されたウェーハを用いて計測することができる。この
とき、前記素子特性情報を生成する処理は、ネットワー
クを介して指定されたウェーハ上の計測位置に対して行
なうようにしてよい。これにより、素子特性情報生成の
依頼元であるファブレスメーカによる管理若しくは評価
に都合の良い情報取得が容易になる。

【００２０】〔３〕《モデルパラメータ開発メーカの介
在》コンピュータ装置を用いてモデルパラメータの生成
要求に応答する情報処理方法は、アナログ・ディジタル
混載集積回路におけるアナログ回路部とディジタル回路
部の夫々に関する要求仕様をネットワークから受取る処
理と、受取った夫々の要求仕様に答えるための半導体素
子の素子特性情報を生成する処理と、生成した素子特性
情報を要求仕様に対応させて前記ネットワークに送出す
ると共に、送出した素子特性情報に基づいて半導体素子
の素子特性を再現可能なシミュレーション用のモデルパ
ラメータを生成する依頼をネットワークに送出する処理
と、を含む。

【００２１】この態様では、例えば、モデルパラメータ
の生成要求を受けるファブメーカはモデルパラメータの
生成を行なわず、モデルパラメータ開発メーカ等に素子
特性情報と共にモデルパラメータの生成依頼を与えるこ
とになる。生成されたモデルパラメータはファブメーカ
を介して依頼元に返し、或はモデルパラメータ開発メー
カ等から直接返せばよい。

【００２２】前記モデルパラメータを生成する依頼には
モデルパラメータの生成に利用するモデル式の指定を付
随させてもよい。

【００２３】〔４〕《メモリ付きＴＥＧ》本発明に係る
半導体集積回路は、複数個の特性評価用素子と、前記複
数個の特性評価用素子の特性評価に利用する計測回路
と、前記計測回路で計測された素子特性情報を記憶する
メモリと、前記メモリをアクセス制御するための第１外
部端子と、前記計測回路を制御するための第２の外部端
子とを、１個の半導体チップに有して成る。

【００２４】半導体ウェーハに着目すると、半導体集積
回路は、複数個の特性評価用素子と、前記複数個の特性
評価用素子の特性評価に利用する計測回路と、前記計測
回路で計測された素子特性情報を記憶するメモリと、前
記メモリをアクセス制御するための第１外部端子と、前
記計測回路を制御するための第２の外部端子とを有する
単位ユニットが、半導体ウェーハに複数個形成されて成
る。

【００２５】上記半導体集積回路を用いれば、素子特性
情報を収集するのに、外部に計測器を用意する必要はな
く、また、前記メモリの記憶容量が許す範囲で多数の測
定データを収集できる。モデルパラメータ生成用に収集
した測定データを渡す場合にも、特性評価用素子と一緒
にチップ単位で渡せば良く、取扱いも便利でデータ管理
も簡素になる。

【００２６】そのようなメモリ付きＴＥＧとして位置付
けられるような半導体集積回路を用いる情報処理方法
は、アナログ・ディジタル混載集積回路におけるアナロ
グ回路部とディジタル回路部の夫々に関する要求仕様を
ネットワークから受取る処理と、受取った夫々の要求仕
様に答えるための半導体素子の素子特性情報を特性評価
用素子が形成されたウェーハを用いて計測する処理と、
計測した素子特性情報を前記ウェーハ上のメモリに記録
する処理と、を含む。

【００２７】

【発明の実施の形態】《ファブメーカによるモデルパラ
メータの生成》図１には本発明に係る情報処理方法を適
用したデータ処理システムが例示される。このデータ処
理システムは、代表的に示されたファブレスメーカのコ
ンピュータ装置１と、代表的に示されたファブメーカの
コンピュータ装置２，３，４がインターネットなどのネ
ットワーク５に接続されて構成される。ファブメーカの
コンピュータ装置２，３，４は夫々組織の異なる別会社
のようなファブメーカ毎のコンピュータ装置であって
も、或は、半導体集積回路の製造ラインが異なる部門毎
のコンピュータ装置であってもよい。前記コンピュータ
装置１，２，３，４は単数又は複数のエンジニアリング
ワークステーション等のコンピュータによって構成され
る。

【００２８】図１ではファブレスメーカのコンピュータ
装置１は、ネットワーク５を介して夫々のファブメーカ
のコンピュータ装置２，３，４にモデルパラメータの生
成要求１０，１１，１２を出力することができる。ファ
ブメーカのコンピュータ装置２，３，４は、そのモデル
パラメータの生成要求を１０，１１，１２に応答して生
成したモデルパラメータ２０，２１，２２をネットワー
ク５を介してファブレスメーカのコンピュータ装置１に
返すことができる。ファブレスメーカのコンピュータ装
置１に返されるモデルパラメータ２０，２１，２２には
夫々のファブメーカ固有のコストや納期などに関する情
報も付随してよい。これらの情報は、ファブメーカの選
定指標としてのコストやＴＡＴの判定に利用して有効で
ある。前記ネットワーク５を介する情報伝送には例えば
ＴＣＰ／ＩＰ（トランスミッション・コントロール・プ
ロトコル／インター・ネット）などのネットワークプロ
トコルを用いればよい。

【００２９】前記モデルパラメータの生成要求１０に
は、例えば、モデルパラメータ生成の対象、即ちファブ
レスメーカによる開発対象とされるアナログ・ディジタ
ル混載集積回路におけるアナログ回路部とディジタル回
路部の夫々に関する要求仕様が含まれる。ファブメーカ
のコンピュータ装置２は、これをネットワーク５から受
取る。コンピュータ装置２は、受取った夫々の要求仕様
に答えるための半導体素子の素子特性を再現可能なシミ
ュレーション用のモデルパラメータを生成する。生成し
たモデルパラメータを前記要求仕様に対応させて前記ネ
ットワーク５に送出する。ファブレスメーカのコンピュ
ータ装置１と他のファブメーカのコンピュータ装置３，
４との間も同様の関係とされる。

【００３０】図５には前記ファブレスメーカによる開発
対象とされるアナログ・ディジタル混載集積回路が概念
的に例示される。同図に示されるアナログ・ディジタル
混載集積回路３０は、特に制限されないが、アナログ部
として外部入力回路部３１、外部出力回路部３２及びセ
レクタ部３３を備え、ディジタル部としてロジック部３
４及びメモリ部３５を有する。ロジック部３４は例えば
ＣＰＵ（Central Processing Unit）等の論理回路やレ
ジスタなどの記憶回路によって構成される。メモリ部は
ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ
（Dynamic Random Access Memory）などによって構成さ
れる。外部入力回路部３１及び外部出力回路部３２はイ
ンタフェース用に夫々複数個のオペアンプ３１Ａ，３２
Ａを有している。

【００３１】図６には前記オペアンプ３２Ａの一例が示
される。前記オペアンプ３２Ａは、夫々ＣＭＯＳ回路で
構成されたバイアス回路４０、差動アンプ４１、及び出
力回路４２を有する。Ｖｉｎ，Ｖｉｎｂは差動アンプ４
１に入力される差動入力信号である。Ｖｏｕｔはアナロ
グ出力信号である。Ｖｃｃは回路の電源電圧、Ｇｎｄは
回路の接地電圧を意味する。

【００３２】図７にはファブレスメーカによる開発対象
とされるアナログ・ディジタル混載集積回路に関する要
求仕様が例示される。同図に示される要求仕様は、前記
モデルパラメータ生成要求に付随してファブレスメーカ
のコンピュータ装置１からファブメーカのコンピュータ
装置２（３，４）に与えられる仕様である。要求仕様は
アナログ・ディジタル混載集積回路全体に対して、コス
ト、チップ占有面積、消費電力、及び動作範囲等の項目
で与えられ、アナログ・ディジタル混載集積回路のロジ
ック部３４、メモリ部３５、及びアナログ部３１，３
２，３３の夫々に対しては動作範囲及び回路要求条件で
与えられる。

【００３３】図８にはファブメーカにおいてモデルパラ
メータを生成するのに利用するコンピュータ装置の概略
が示される。同図に示されるコンピュータ装置は、モデ
ルパラメータの生成依頼に応答して、受取った要求仕様
に答えるための半導体素子の素子特性情報を生成し、生
成した素子特性情報に基づいて半導体素子の素子特性を
再現可能なシミュレーション用のモデルパラメータを生
成する。

【００３４】前記素子特性は半導体素子の電気的特性情
報及びプロセス情報である。プロセス情報は、例えばＭ
ＯＳトランジスタにおけるゲート酸化膜厚寸法、半導体
領域の不純物ノードなどの情報である。前記電気的特性
情報は、特性評価用素子が形成されたウェーハ５０を用
いて計測される。ウェーハに形成された多数の特性評価
素子の内、どの一の特性評価素子を測定するかは、依頼
を受けたファブメーカ側に委ねられてもよいが、ファブ
レスメーカからのモデルパラメータ生成依頼に付随して
指定された部位を対象としてよい。ファブレスメーカに
とっては自らが行なう回路設計やファブ評価に都合のよ
い結果が得られるのが第１である。前記ウェーハ５０は
テスタ５１に装着され、ホスト装置５２からウェーハ５
０上の所定の特性評価素子に種々の動作パターン信号等
が印加され、それによって特性評価素子の各種ノードに
得られる電圧及び電流状態をプローバを介して測定シス
テム５３で測定する。モデルパラメータ生成ツール５４
は前記測定システム５３等で測定された素子特性情報を
用いることにより、モデル式でその素子特性を再現する
ために必要なモデルパラメータを生成する。生成された
モデルパラメータは、ホスト装置５２を介してモデルパ
ラメータ生成依頼元のファブレスメーカのコンピュータ
装置１にネットワーク５を介して伝送される。

【００３５】図８の説明では、ファブメーカのコンピュ
ータ装置１（２，３）は、特に制限されないが、ホスト
装置５２、測定装置５３、モデルパラメータ生成ツール
５４のように分散された複数のエンジニアリングワーク
ステーションなどのコンピュータによって実現される。
特に図示はしないが、一つのコンピュータによってそれ
らホスト装置５２、測定装置５３、モデルパラメータ生
成ツール５４の機能を実現してもよい。

【００３６】前記測定装置５３で測定される電気的特性
情報は、例えばＭＯＳトランジスタにおいては、図９に
例示されるＩｄｓ−Ｖｇｓ特性を得るために電圧・電流
情報、図１０のＩｄｓ−Ｖｄｓ特性を得るために電圧・
電流情報、図１１のゲート容量特性を得るための電圧・
電流情報とされる。バイポーラトランジスタの場合に
は、図１２のＩｃ，Ｉｂ−Ｖｂｃ特性を得るために電圧
・電流情報、図１３のＩｃ−Ｖｃｅ特性を得るために電
圧・電流情報、図１４のｈｆｅ−Ｉｃ特性を得るために
電圧・電流情報とされる。

【００３７】前記モデルパラメータ生成ツール５４によ
りモデルパラメータを生成するには、使用するモデル式
に応じてモデルパラメータ生成ツールに所定フォーマッ
トで前記素子特性情報を入力すればよい。図１５にはＭ
ＯＳトランジスタのモデルパラメータ（LEVEL1）のパラ
メータ名とその意味が例示される。同図に示されるモデ
ルパラメータは、酸化膜容量（cox）、真正相互コンダ
クタンス（kp）、チャネル長変調（lambda）及びゲート
酸化膜厚（tox）等を決定する。図１５において記号＾
は累乗を意味する。

【００３８】ここで、ＭＯＳトランジスタのモデルパラ
メータ（LEVEL1）でのモデル式を例示する。Ｖｇｓをゲ
ート・ソース間電圧、Ｖｄｓをドレイン・ソース間電
圧、Ｉｄｓをドレイン・ソース間電流、Ｖｔｈを閾値電
圧とし、パラメータ名kp、lambdaを用いたIds方程式
は、 Vgs≦Vthで、Ids=０、 Vds＜Vgs−Vthで、Ids=kp・(W/L)(1＋lambda・Vds)(Vgs
−Vth−Vds/2)・Vds、Vds≦Vgs−Vthで、Ids=kp・(W/L)
(1＋lambda・Vds)(Vgs−Vth)＾2、となる。

【００３９】尚、図示は省略するが、バイポーラトラン
ジスタのモデルパラメータ（Gummel−Poon）は、飽和電
流（ＩＳ）、理想最大順方向β（ＢＦ）、順方向電流エ
ミッション係数（ＮＦ）、順方向アーリー電圧（ＶＡ
Ｆ）、順方向最大電流β減少点（ＩＫＦ）、Ｂ−Ｅ（ベ
ース・エミッタ）飽和リーク電流（ＩＳＥ）、Ｂ−Ｅ
（ベース・エミッタ）リークエミッション係数（Ｎ
Ｅ）、ベース抵抗（ＲＢ）、エミッタ抵抗（ＲＥ）、及
びコレクタ抵抗（ＲＣ）等を決定する。

【００４０】モデルパラメータ生成ツール５４は、前記
測定装置５３等で測定された素子特性情報を用いること
により、モデル式でその素子特性を再現するために必要
なモデルパラメータを生成する。生成されたモデルパラ
メータによりモデル式で再現される素子特性は、図９乃
至図１４に示される測定された素子特性に対して、近似
した特性を示すことになる。また、図１６に例示される
ように、モデルパラメータは、相互コンダクタンス（ｇ
ｍ）やドレイン・ソース電流などに関し、ｉｄｓ（ｔｙ
ｐ）、ｇｍ（ｔｙｐ）で代表される典型的素子特性、ｉ
ｄｓ（ｂｓｔ）、ｇｍ（ｂｓｔ）で代表される最良の素
子特性、ｉｄｓ（ｗｓｔ）、ｇｍ（ｗｓｔ）で代表され
る最悪の素子特性を再現可能な複数態様で生成してよ
い。シミュレーション結果に対し歩留なども考慮した評
価を行なうことが可能になる。

【００４１】図１７にはファブレスメーカのコンピュー
タ装置１に含まれる回路シミュレーションシステムが例
示される。このシステムは、ニュートン法による回路シ
ミュレーションを行うためのシミュレーションプログラ
ムを実行可能なエンジニアリングワークステーションに
よって構成される回路シミュレータ６０を有する。回路
シミュレータ６０には、シミュレーション対象回路の回
路接続情報６１、シミュレーション対象回路の回路動作
を規定する制御情報６２及び前記モデルパラメータ６３
が与えられ、前記回路シミュレータ６０は、入力された
情報に基づいて回路方程式を生成する。回路方程式は回
路の接続情報と素子のモデル式に基づいて生成される。
回路方程式に対してパラメータ値を代入してニュートン
法による回路方程式を解く。回路方程式の計算結果がシ
ミュレーションに対する出力結果６４として得られる。

【００４２】図１８には回路シミュレーションによる出
力結果の一部が例示される。同図に示される結果は、フ
ァブレスメーカが複数のファブメーカに対してモデルパ
ラメータの生成を依頼し、夫々から返されたモデルパラ
メータを用いたシミュレーション結果の内、図７の要求
仕様に対応する結果が例示される。＃Ａ〜＃Ｇは夫々異
なるファブメーカもしくは製造ラインを区別するための
便宜上の識別番号である。ロジック部における性能指標
は動作電圧と入出力電流値としている。メモリ部の性能
指標は記憶容量と動作電圧である。アナログ部の動作指
標は動作電圧。閾値電圧（Ｖｔｈ）、ゲート電圧（Ｖ
ｇ）、相互コンダクタンス（ｇｍ）、ドレイン・ソース
電流（Ｉｄｓ）とされる。図１８の各結果を比べると、
ロジック部、メモリ部、アナログ部の全てにおいて仕様
を満足するのは、＃Ａのファブメーカ若しくは製造ライ
ンである。これにより、ファブレスメーカは＃Ａのファ
ブメーカ又は＃Ａの製造ラインに対して、図５のアナロ
グ・ディジタル混載集積回路の製造を依頼するのが最適
であるという結果を得る。

【００４３】図１９には回路シミュレーション結果から
ファブメーカ若しくはその製造ラインを選定する処理手
順が例示される。同図に示される処理手順は図１８で説
明した選定処理をコンピュータを用いて行なう場合のア
ルゴリズムに相当する。ここで、前記ファブメーカ若し
くはその製造ラインの選定は、製造プロセス選定として
集約することができる。以下、それらを製造プロセス選
定とも称する。

【００４４】複数のファブもしくは製造ラインから入手
したモデルパラメータを用いた回路シミュレーション結
果に基づく製造プロセスの選定処理において、先ず、要
求仕様のうち回路条件要求を全て満たすプロセスがある
かを判定する（Ｓ１）。あれば、コスト最小且つＴＡＴ
（Turn Around Time）最短のプロセスがあるかを判定し
（Ｓ２）、あるときは、全ての回路条件要求を満たし、
コスト最小且つＴＳＡＴ最短のプロセスを選定する（Ｓ
３）。コストやＴＡＴの判定は、夫々依頼先のファブメ
ーカがモデルパラメータと一緒に返してきた製造単価や
納期に関する情報等に基づいて行なえばよい。前記ステ
ップＳ２により、ないと判定されたときは、コストがＴ
ＡＴより重要であるかを判断し（Ｓ４）、コストが重要
であれば、全ての回路条件要求を満たし且つコスト最小
プロセスを選定する（Ｓ５）。ＴＡＴの方が重要であれ
ば全ての回路条件要求を満たし且つＴＡＴ最短のプロセ
スを選定する（Ｓ６）。

【００４５】前記ステップＳ１において、全ての回路条
件要求を満たすプロセスが無いと判断された場合、選定
条件として相対的に重要な回路条件を満足するものがあ
るかを判断し（Ｓ７）、あれば、その中に、コスト最小
且つＴＡＴ最短のプロセスが含まれているかを判定し
（Ｓ８）、含まれていれば、相対的に重要な回路条件を
満足しコスト最小且つＴＡＴ最短の当該プロセスを選定
する（Ｓ９）。ステップＳ８の判断で含まれていないと
判別したときは、コストがＴＡＴより重要であるかを判
断し（Ｓ１０）、コストが重要であれば、相対的に重要
な回路条件要求を満たし且つコスト最小プロセスを選定
する（Ｓ１１）。ＴＡＴの方が重要であれば相対的に重
要な回路条件要求を満たし且つＴＡＴ最短のプロセスを
選定する（Ｓ１２）。

【００４６】前記ステップＳ７において相対的に重要な
回路条件を満足するものがないと判断されたときは、回
路条件要求の見直しが可能かを判断し（Ｓ１３）、可能
であれば、回路条件要求を見直して、ステップＳ１の処
理に戻る。ステップＳ１３において見直し不可能であれ
ば、いままで判断対象としたファブメーカ以外のファブ
メーカを対象に、モデルパラメータの生成要求等の処理
に移る（Ｓ１４）。

【００４７】図１で代表されるファブレスメーカのコン
ピュータ装置１からのモデルパラメータ生成依頼１０に
応答してファブメーカのコンピュータ装置２，３，４が
モデルパラメータを生成して伝送する上記情報処理方法
によれば、あるファブレスメーカが半導体集積回路の回
路設計を行なうとき、そして、その半導体集積回路の製
造依頼先を選定するとき、複数のファブメーカに前記要
求仕様を与え、それに応答して各ファブメーカから返さ
れるモデルパラメータを用いた回路シミュレーションを
行なうことにより、その要求仕様に対する最適性もしく
は適合性を検証することができる。特にアナログ・ディ
ジタル混載集積回路におけるアナログ回路部はディジタ
ル回路部に比べて高い要求仕様達成度が得られなければ
動作不能になる確立が高いと考えられるから、そのよう
なアナログ・ディジタル混載集積回に関するファブメー
カ側からの支援を行なう上記情報処理方法は特に有意義
である。また、半導体集積回路の製造依頼を行なったフ
ァブメーカから適宜モデルパラメータを取得すれば、そ
の製造工程を間接的に管理可能になる。

【００４８】ファブメーカによるモデルパラメータの生
成及び提供がファブレスメーカ側に対する支援になる、
という性質上、ネットワークを介して依頼元が指定する
モデル式を用いてモデルパラメータの生成処理を行なえ
ば、回路シミュレーションを行なうファブメーカ側にと
っての利便性を更に向上させることができる。

【００４９】典型的な素子特性、最良の素子特性、最悪
の素子特性を夫々再現可能な複数態様でモデルパラメー
タを生成することにより、回路シミュレーション結果に
より歩留を評価することも可能になる。

【００５０】《ファブメーカによる素子特性情報生成》
図２には本発明に係る情報処理方法を適用したデータ処
理システムの別の例が示される。このデータ処理システ
ムは、代表的に示されたファブレスメーカのコンピュー
タ装置１Ａと、代表的に示されたファブメーカのコンピ
ュータ装置２Ａ，３Ａ，４Ａがインターネットなどのネ
ットワーク５に接続されて構成される。図２では、ファ
ブレスメーカのコンピュータ装置１Ａは、ネットワーク
５を介して夫々のファブメーカのコンピュータ装置２
Ａ，３Ａ，４Ａに素子特性情報の生成要求１３，１４，
１５を出力することができる。ファブメーカのコンピュ
ータ装置２Ａ，３Ａ，４Ａは、その素子特性情報の生成
要求１３，１４，１５に応答して生成した素子特性情報
２３，２４，２５をネットワーク５を介してファブレス
メーカのコンピュータ装置１Ａに返すことができる。ネ
ットワーク５を介する情報伝送には例えばＴＣＰ／ＩＰ
（トランスミッション・コントロール・プロトコル／イ
ンター・ネット）などのネットワークプロトコルを用い
ればよい。

【００５１】前記素子特性情報の生成要求１３には、前
述と同様に、ファブレスメーカによる開発対象とされる
アナログ・ディジタル混載集積回路におけるアナログ回
路部とディジタル回路部の夫々に関する要求仕様が含ま
れる。アナログ・ディジタル混載集積回路は例えば図５
で説明した構成を有し、その要求仕様は例えば図６で説
明した内容を有する。ファブメーカのコンピュータ装置
２Ａは、これをネットワーク５から受取る。コンピュー
タ装置２Ａは、受取った夫々の要求仕様に答えるための
半導体素子の素子特性情報を生成する。素子特性情報の
生成には例えば図８のようなシステムを用い、素子特性
情報は図９乃至図１４のような特性を表す情報とされ
る。生成された素子特性情報は前記要求仕様に対応させ
て前記ネットワーク５に送出される。ファブレスメーカ
のコンピュータ装置１Ａと他のファブメーカのコンピュ
ータ装置３Ａ，４Ａとの間も同様の関係とされる。

【００５２】図２の例では、ファブレスメーカのコンピ
ュータ装置１Ａは、受取った素子特性情報等を用いてモ
デルパラメータを生成する。その生成方法は図１５など
に基づいて説明した通りである。ファブレスメーカのコ
ンピュータ装置１Ａは、モデルパラメータを用いて、図
１７で説明した回路シミュレーションを行い、その結果
を利用し、図１８及び図１９で説明した選定手順にした
がって、製造を委託するファブメーカの選定を行なうこ
とができる。

【００５３】《モデルパラメータ開発メーカの介在》図
３には本発明に係る情報処理方法を適用したデータ処理
システムの更に別の例が示される。このデータ処理シス
テムは、図１のシステムに対し、ファブメーカのコンピ
ュータ装置２，３，４はモデルパラメータ開発メーカの
コンピュータ装置６，７，８に対して素子特性情報とそ
れに基づくモデルパラメータ生成依頼２３Ａ，２４Ａ，
２５Ａを与える点が相異される。モデルパラメータ開発
メーカのコンピュータ装置６，７，８は、生成したモデ
ルパラメータ２０Ａ，２１Ａ，２２Ａを直接の依頼元で
あるファブメーカのコンピュータ装置２，３，４を経由
してファブレスメーカのコンピュータ装置１に、或は直
接ファブレスメーカのコンピュータ装置１に、ネットワ
ーク５を介して伝送する。前記モデルパラメータ開発メ
ーカのコンピュータ装置６，７，８とは、モデルパラメ
ータ生成ツールの開発メーカ又はその製造メーカを想定
しており、モデルパラメータの生成に関して精通してい
る部門であると考えられる。そのような部門にモデルパ
ラメータの生成を任せれば、ファブメーカはモデルパラ
メータの生成に熟練せずとも、ファブレスメーカからモ
デルパラメータの生成依頼を受けて処理することができ
る。

【００５４】図４には本発明に係る情報処理方法を適用
したデータ処理システムの更に別の例が示される。この
データ処理システムは、図３との相異点は各ファブメー
カのコンピュータ装置２，３，４が共通のモデルパラメ
ータ開発メーカのコンピュータ装置９を利用しているこ
とである。図３の場合にはファブメーカ毎に固有のモデ
ルパラメータ開発メーカのコンピュータ装置６，７，８
を指定して利用している。図４の場合にはファブレスメ
ーカが指定する一つのモデルパラメータ開発メーカのコ
ンピュータ装置９を利用する場合を想定している。

【００５５】《メモリ付きＴＥＧ》図２０には本発明に
係る半導体集積回路の一例が示される。７０で示される
ものは単結晶シリコンなどのよるウェーハであり、そこ
には、夫々同じ回路構成を有する複数個の単位ユニット
７１が構成される。単位ユニット７１は、夫々ダイシン
グされて半導体チップとされる。単位ユニット７１は、
複数個の特性評価用素子７２と、前記複数個の特性評価
用素子７２の特性を計測するのに用いる計測回路として
のセレクタ７３、アンプ７４，７５、及び制御ロジック
７６と、前記計測回路で計測された素子特性情報を記憶
するメモリ７７と、メモリアクセス用のアクセス制御端
子（第１外部端子）７８と、前記計測回路を制御するた
めの計測制御端子（第２の外部端子）７９とを有して成
る。

【００５６】素子特性を計測するとき、ウェーハ７０は
図８のテスタに載置され、計測対象チップのアクセス制
御端子７８及び計測制御端子７９はホスト装置５２に接
続され、ホスト装置５２を介して特性評価素子７２に電
圧及び電流が印加され、それによって目的ノードに得ら
れる電圧及び電流等の素子特性情報が前記メモリ７７に
格納される。

【００５７】上記半導体集積回路を用いれば、素子特性
情報を収集するのに、外部に計測器を用意する必要はな
く、また、前記メモリ７７の記憶容量が許す範囲で多数
の測定データを収集できる。モデルパラメータの生成の
ために、収集した測定データを渡す場合にも、特性評価
用素子と一緒にチップ単位で渡せば良く、取扱いも便利
でデータ管理も簡素になる。

【００５８】そのようなメモリ付きＴＥＧとして位置付
けられるような半導体集積回路７０，７１を用いる情報
処理方法は、アナログ・ディジタル混載集積回路におけ
るアナログ回路部とディジタル回路部の夫々に関する要
求仕様をネットワークから受取る処理と、受取った夫々
の要求仕様に答えるための半導体素子の素子特性情報を
特性評価用素子が形成されたウェーハを用いて計測する
処理と、計測した素子特性情報を前記ウェーハ上のメモ
リに記録する処理と、を含めばよい。要するに、素子特
性情報をネットワークを介して、生々依頼元に与える処
理を必要としない。

【００５９】図２１には以上説明した情報処理方法を適
用した半導体集積回路の開発手順を全体的に示す。例え
ばあるファブレスメーカがアナログ・ディジタル混載集
積回路を開発するときの初期設計段階では、先ず第１
に、図７で説明したようなプロセス要求仕様が決定され
る。プロセス要求仕様に対して、それを満足するファブ
を選定し、且つ、開発に当たって各種回路シミュレーシ
ョンが可能になるように、複数のファブメーカに要求仕
様を与えてモデルパラメータ或は半導体素子の特性情報
を提供させる。ファブメーカはその要求仕様を満足させ
るために新たな製造プロセスを開発し、或は最適な既存
プロセスを選択する。ファブレスメーカは、ファブメー
カから提供されたモデルパラメータを用い、或は提供さ
れた半導体素子の特性情報から生成したモデルパラメー
タを用いて、回路シミュレーションを行ない、ファブメ
ーカの選定を行なう。選定したファブメーカのデバイス
特性やモデルパラメータを用い、回路シミュレーション
を繰返しながら、アナログ・ディジタル混載集積回路の
詳細回路設計を進める。詳細回路設計の後、ウェーハプ
ロセスに代表される製造工程が開始される。

【００６０】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００６１】例えば、ディジタル部はロジック部及びメ
モリ部に限定されず何れか一方であってもよい。アナロ
グ部は入出力用のアンプに限定されず、アナログ・ディ
ジタル変換回路、ディジタル・アナログ変換回路、基準
電圧発生回路等に代表されるその他の機能を実現する回
路であってよい。デバイスモデルはLEVEL1，BSIM3に限
定されない。また、本発明に係る情報処理方法に適用す
るＴＥＧは素子特性情報記憶用のメモリをチップ毎に備
えたものに限定されず、そのようなメモリを持たないＴ
ＥＧを利用してよいことは言うまでもない。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６３】すなわち、ファブレスメーカのコンピュー
タ装置からのモデルパラメータ生成依頼に応答してファ
ブメーカのコンピュータ装置がモデルパラメータを生成
して伝送する情報処理方法によれば、あるファブレスメ
ーカが半導体集積回路の回路設計を行なうとき、そし
て、その半導体集積回路の製造依頼先を選定するとき、
複数のファブメーカに前記要求仕様を与え、それに応答
して各ファブメーカから返されるモデルパラメータを用
いた回路シミュレーションを行なうことにより、その要
求仕様に対する最適性もしくは適合性を検証することが
できる。特にアナログ・ディジタル混載集積回路におけ
るアナログ回路部はディジタル回路部に比べて高い要求
仕様達成度が得られなければ動作不能になる確立が高い
と考えられるから、そのようなアナログ・ディジタル混
載集積回に関するファブメーカ側からの支援を行なう上
記情報処理方法は特に有意義である。また、半導体集積
回路の製造依頼を行なったファブメーカから適宜モデル
パラメータを取得すれば、その製造工程を間接的に管理
可能になる。

【００６４】このように、本発明によれば、ファブレス
メーカによる回路設計及びファブレスメーカによるファ
ブメーカの選定に対してファブメーカ側からの支援に役
立つコンピュータ装置利用の情報処理方法が実現され
る。

【００６５】また、素子特性情報を保持するメモリをＴ
ＥＧのチップ毎に設けた半導体集積回路を採用すること
により、シミュレーション用のモデルパラメータの生成
に用いる評価用素子の素子特性情報の取得及び管理を簡
易化することができる。

【図面の簡単な説明】

【図１】ファブレスメーカからのモデルパラメータ生成
要求に答える本発明に係る情報処理方法を適用したデー
タ処理システムを例示するブロック図である。

【図２】ファブレスメーカからの素子特性情報生成要求
に答える本発明に係る情報処理方法を適用したデータ処
理システムを例示するブロック図である。

【図３】モデルパラメータ開発メーカにモデルパラメー
タを生成される本発明に係る情報処理方法を適用したデ
ータ処理システムを例示するブロック図である。

【図４】モデルパラメータ開発メーカにモデルパラメー
タを生成される本発明に係る別の情報処理方法を適用し
たデータ処理システムを例示するブロック図である。

【図５】ファブレスメーカによる開発対象とされるアナ
ログ・ディジタル混載集積回路を概念的に例示するブロ
ック図である。

【図６】アナログ回路に含まれるオペアンプを例示する
回路図である。

【図７】ファブレスメーカによる開発対象とされるアナ
ログ・ディジタル混載集積回路に関する要求仕様を例示
する説明図である。

【図８】ファブメーカにおいてモデルパラメータを生成
するのに利用するコンピュータ装置の概略を例示する説
明図である。

【図９】ＭＯＳトランジスタにおけるＩｄｓ−Ｖｇｓ特
性を例示する説明図である。

【図１０】ＭＯＳトランジスタにおけるＩｄｓ−Ｖｄｓ
特性を例示する説明図である。

【図１１】ＭＯＳトランジスタにおけるゲート容量特性
を例示する説明図である。

【図１２】バイポーラトランジスタにおけるＩｃ，Ｉｂ
−Ｖｂｃ特性を例示する説明図である。

【図１３】バイポーラトランジスタにおけるＩｃ−Ｖｃ
ｅ特性を例示する説明図である。

【図１４】バイポーラトランジスタにおけるｈｆｅ−Ｉ
ｃ特性を例示する説明図である。

【図１５】ＭＯＳトランジスタのモデルパラメータ（LE
VEL1）のパラメータ名とその意味を例示する説明図であ
る。

【図１６】モデルパラメータによるバイポーラトランジ
スタの典型的素子特性、最良の素子特性、最悪の素子特
性が再現された状態を示す説明図である。

【図１７】ファブレスメーカのコンピュータ装置に含ま
れる回路シミュレーションシステムを例示するブロック
図である。

【図１８】回路シミュレーションによる出力結果の一部
を例示する説明図である。

【図１９】回路シミュレーション結果からファブメーカ
若しくはその製造ラインを選定する処理手順を例示する
フローチャートである。

【図２０】本発明に係るメモリ付きＴＥＧとしての半導
体集積回路の一例を示す説明図である。

【図２１】本発明に係る情報処理方法を適用した半導体
集積回路の開発手順を全体的に示す説明図である。

【符号の説明】

１，１Ａファブレスメーカのコンピュータ装置２，３，４ファブメーカのコンピュータ装置２Ａ，３Ａ，４Ａファブメーカのコンピュータ装置５ネットワーク６，７，８，９モデルパラメータ開発メーカのコンピ
ュータ装置１０，１１，１２モデルパラメータの生成要求１３，１４，１５２０，２１，２２モデルパラメータ２０Ａ，２１Ａ，２２Ａモデルパラメータ２３，２４，２５素子特性情報２３Ａ，２４Ａ，２５Ａ素子特性情報及びモデルパラ
メータ生成要求３１外部入力回路部３２外部出力回路部３３セレクタ部３４ロジック部３５メモリ部７０ウェーハ７１単位ユニット（半導体チップ）７２特性評価用素子７３、７４，７５，７６計測回路７８アクセス制御端子（第１外部端子）７９計測制御端子（第２外部端子）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考） // Ｇ０５Ｂ 15/02 Ｈ０１Ｌ 21/82 ＣＦターム(参考） 5B046 AA08 BA03 CA06 GA01 JA03 JA05 5F064 BB01 BB09 BB21 HH06 HH09 HH10 5H215 AA06 BB01 BB18 CC09 CX09 KK03 KK06

Claims

【特許請求の範囲】

【請求項１】コンピュータ装置を用いてモデルパラメ
ータの生成要求に応答する情報処理方法であって、アナ
ログ・ディジタル混載集積回路におけるアナログ回路部
とディジタル回路部の夫々に関する要求仕様をネットワ
ークから受取る処理と、受取った夫々の要求仕様に答え
るための半導体素子の素子特性を再現可能なシミュレー
ション用のモデルパラメータを生成する処理と、生成し
たモデルパラメータを前記要求仕様に対応させて前記ネ
ットワークに送出する処理と、を含むことを特徴とする
情報処理方法。
【請求項２】前記モデルパラメータの生成処理は、ネ
ットワークを介して指定されたモデル式を用いて行なう
ことを特徴とする請求項１記載の情報処理方法。
【請求項３】前記モデルパラメータを生成する処理
は、典型的な素子特性、最良の素子特性、最悪の素子特
性を夫々再現可能な複数態様でモデルパラメータを生成
することを特徴とする請求項１記載の情報処理方法。
【請求項４】前記ディジタル回路部はメモリ部とロジ
ック部の少なくとも一方を有するものであることを特徴
とする請求項１記載の情報処理方法。
【請求項５】コンピュータ装置を用いて素子特性情報
の生成要求に応答する情報処理方法であって、アナログ
・ディジタル混載集積回路におけるアナログ回路部とデ
ィジタル回路部の夫々に関する要求仕様をネットワーク
から受取る処理と、受取った夫々の要求仕様に答えるた
めの半導体素子の素子特性情報を生成する処理と、生成
した素子特性情報を前記要求仕様に対応させて前記ネッ
トワークに送出する処理と、を含むことを特徴とする情
報処理方法。
【請求項６】前記素子特性情報は、半導体素子の電気
的特性情報及びプロセス情報であることを特徴とする請
求項５記載の情報処理方法。
【請求項７】前記電気的特性情報は特性評価用素子が
形成されたウェーハを用いて計測されることを特徴とす
る請求項６記載の情報処理方法。
【請求項８】前記素子特性情報を生成する処理は、ネ
ットワークを介して指定されたウェーハ上の計測位置に
対して行なうことを特徴とする請求項７記載の情報処理
方法。
【請求項９】コンピュータ装置を用いてモデルパラメ
ータの生成要求に応答する情報処理方法であって、アナ
ログ・ディジタル混載集積回路におけるアナログ回路部
とディジタル回路部の夫々に関する要求仕様をネットワ
ークから受取る処理と、受取った夫々の要求仕様に答え
るための半導体素子の素子特性情報を生成する処理と、
生成した素子特性情報を要求仕様に対応させて前記ネッ
トワークに送出すると共に、送出した素子特性情報に基
づいて半導体素子の素子特性を再現可能なシミュレーシ
ョン用のモデルパラメータを生成する依頼をネットワー
クに送出する処理と、を含むことを特徴とする情報処理
方法。
【請求項１０】前記素子特性情報は、半導体素子の電
気的特性情報及びプロセス情報であることを特徴とする
請求項９記載の情報処理方法。
【請求項１１】前記電気的特性情報は特性評価用素子
が形成されたウェーハを用いて計測されることを特徴と
する請求項１０記載の情報処理方法。
【請求項１２】前記素子特性情報を生成する処理は、
ネットワークを介して指定されたウェーハ上の計測位置
に対して行なうことを特徴とする請求項１１記載の情報
処理方法。
【請求項１３】前記モデルパラメータを生成する依頼
にはモデルパラメータの生成に利用するモデル式の指定
を付随させることを特徴とする請求項９記載の情報処理
方法。
【請求項１４】複数個の特性評価用素子と、前記複数
個の特性評価用素子の特性評価に利用する計測回路と、
前記計測回路で計測された素子特性情報を記憶するメモ
リと、前記メモリアをクセス制御するための第１外部端
子と、前記計測回路を制御するための第２の外部端子と
を、１個の半導体チップに有して成るものであることを
特徴とする半導体集積回路。
【請求項１５】複数個の特性評価用素子と、前記複数
個の特性評価用素子の特性評価に利用する計測回路と、
前記計測回路で計測された素子特性情報を記憶するメモ
リと、前記メモリをアクセス制御するための第１外部端
子と、前記計測回路を制御するための第２の外部端子と
を有する単位ユニットが、半導体ウェーハに複数個形成
されて成るものであることを特徴とする半導体集積回
路。
【請求項１６】コンピュータ装置を用いる情報処理方
法であって、アナログ・ディジタル混載集積回路におけ
るアナログ回路部とディジタル回路部の夫々に関する要
求仕様をネットワークから受取る処理と、受取った夫々
の要求仕様に答えるための半導体素子の素子特性情報を
特性評価用素子が形成されたウェーハを用いて計測する
処理と、計測した素子特性情報を前記ウェーハ上のメモ
リに記録する処理と、を含むことを特徴とする情報処理
方法。