半導体集積回路装置(IC)の高集積化と共にICの構成要素であるトランジスタは微細化される。トランジスタの微細化に伴って、動作電圧は低下する。システムオンチップにおいては、低電圧動作の論理回路と高電圧動作のフラッシュメモリ駆動回路を含むフラッシュメモリ回路のような異種回路を混載する要請も強い。これを実現するには、低電圧動作の論理回路と高電圧動作のフラッシュメモリ駆動回路とを同一半導体基板上に集積化することが必要となる。
CMOS回路を構成する場合は、高電圧および低電圧で動作するnチャネルトランジスタと高電圧および低電圧で動作するpチャネルトランジスタとを形成することとなる。
FIG.11A〜11Fは、このような半導体装置の典形的な製造方法を示す。
FIG.11Aに示すように、半導体基板101の表面に、周知の方法により絶縁膜を埋め込んだ浅い素子分離溝102(シャロートレンチアイソレーション、STI)を形成する。図には、STIで画定された4つの活性領域が示されている。図中左側の2つの活性領域には、低電圧(LV)用の薄いゲート絶縁膜と高電圧(HV)用の厚いゲート絶縁膜とを有するnチャネルMOSトランジスタN−LV、N−HVを形成する。
図中右側の2つの活性領域には、低電圧(LV)用の薄いゲート絶縁膜と高電圧(HV)用の厚いゲート絶縁膜を有する2つのpチャネルMOSトランジスタP−LV、P−HVを形成する。
先ず、nチャネルMOSトランジスタ領域に開口を有するホトレジストマスクPR51を形成し、p型ウェルWPを形成するp型不純物のイオン注入、素子分離領域下にチャネルストップ領域CSPを形成するp型不純物のイオン注入、及び厚い絶縁膜を有するトランジスタの閾値Vtを所望の値に設定するためのp型不純物のイオン注入Vt1を行なう。その後、ホトレジストマスクPR51は除去する。
FIG.11Bに示すように、pチャネルMOSトランジスタ領域に開口を有するホトレジストマスクPR52を形成し、pチャネルMOSトランジスタ領域にn型ウェルWNを形成するn型不純物のイオン注入、素子分離領域下方にチャネルストップ領域CSNを形成するためのn型不純物のイオン注入及び厚い絶縁膜を有するpチャネルMOSトランジスタの閾値Vtを制御するためのn型不純物のイオン注入Vt2を行なう。その後ホトレジストマスクPR52は除去する。
以上のイオン注入では、厚いゲート絶縁膜を有するトランジスタ領域N−HV、P−HVでは閾値制御が行なわれたが、薄いゲート絶縁膜を有するトランジスタ領域N−LV、P−LVにおいては閾値制御用のイオン注入は不十分である。
FIG.11Cに示すように、薄いゲート絶縁膜を有するnチャネルMOSトランジスタ領域N−LVに開口を有するホトレジストマスクPR53を形成し、薄いゲート絶縁膜を形成するnチャネルMOSトランジスタ領域N−LVの閾値電圧を調整するためp型不純物の追加イオン注入Vt3を行なう。その後ホトレジストマスクPR53は除去する。
FIG.11Dに示すように、薄いゲート絶縁膜を形成するpチャネルMOSトランジスタ領域P−LVに開口を有するホトレジストマスクPR54を形成し、薄いゲート絶縁膜を形成するpチャネルMOSトランジスタ領域P−LVに閾値電圧を制御するためのn型不純物の追加イオン注入Vt4を行なう。その後ホトレジストマスクPR54は除去する。次に、半導体基板全面に厚いゲート絶縁膜GI1を形成する。
FIG.11Eに示すように、成長したゲート絶縁膜の上に厚いゲート絶縁膜を有するトランジスタ領域を覆うホトレジストマスクPR55を形成し、薄いゲート絶縁膜を有するトランジスタ領域を露出する.ホトレジストマスクPR55をエッチングマスクとし、ゲート絶縁膜GI1を除去する。その後ホトレジストマスクPR55は除去する。
半導体基板上に薄いゲート絶縁膜を形成すると、厚いゲート絶縁膜が除去された領域に薄いゲート絶縁膜GI2が形成される。このようにして、厚いゲート絶縁膜GI1と薄いゲート絶縁膜GI2とが形成される。
FIG.11Fに示すように、ゲート絶縁膜上に多結晶シリコンのゲート電極層を形成し、パターニングして、ゲート電極Gを形成する。ゲート電極をマスクとしてソース/ドレイン領域のエクステンション部のイオン注入を行なう。酸化シリコン等のサイドウォールスペーサを形成した後、高濃度ソース/ドレイン領域のイオン注入を行なう。nチャネルMOSトランジスタ及びpチャネルMOSトランジスタのイオン注入は、それぞれレジストマスクを用いて選択的に行なう。
このようにして、FIG.11Fに示すようなCMOS半導体装置が形成される。以上説明した製造方法によれば、ゲート絶縁膜の形成以外に、ウェルおよび閾値Vt制御のために4枚のマスクを用い、8回のイオン注入を行なっている。複雑な製造工程は、製造コストの増大及び歩留りの低下につながる。製造工程を簡略化することが望まれる。
特開平11−40004は、工程数を減少した半導体装置の製造方法を提案する。このような、工程数を減少させた半導体装置の製造方法を以下に説明する。
FIG.12Aに示すように、FIG.11A同様に、シリコン基板101に素子分離領域102により4つの活性領域N−LV、N−HV、P−LV、P−HVを画定する。nチャネルトランジスタ領域に開口を有するホトレジストマスクPR51を形成し、nチャネルMOSトランジスタ領域に3回のイオン注入を行ない、p型ウェルWP、p型チャネルストップ領域CSP、p型閾値調整領域VtPを形成する。
閾値調整用のイオン注入の濃度は、薄いゲート絶縁膜を有するトランジスタN−LVに適した値とする。この濃度は、厚いゲート絶縁膜を有するnチャネルMOSトランジスタN−HVの閾値調整用不純物イオン注入としては高すぎる濃度である。その後ホトレジストマスクPR51は除去する。
FIG.12Bに示すように、pチャネルMOSトランジスタ領域に開口を有するホトレジストマスクPR52を形成し、pチャネルMOSトランジスタ領域にn型ウェルWN、n型チャネルストップ領域CSN、n型閾値調整領域VtNを形成するためのn型不純物をイオン注入する。
閾値調整用イオン注入の濃度は、厚いゲート絶縁膜を有するpチャネルMOSトランジスタP−HVに適した濃度とする。この濃度は、薄いゲート絶縁膜を有するpチャネルMOSトランジスタP−LVには不足する濃度である。ホトレジストマスクPR52はその後除去する。
FIG.12Cに示すように、厚いゲート絶縁膜を形成するnチャネルMOSトランジスタ領域N−HV及び薄いゲート絶縁膜を形成するpチャネルMOSトランジスタ領域P−LVに開口を有するホトレジストマスクPR56を形成し、n型不純物を追加的にイオン注入する。薄いゲート絶縁膜を形成するpチャネルMOSトランジスタ領域P−LVにおいては、2回のn型不純物のイオン注入により、所望の不純物濃度が得られ、閾値が適性に調整される。
厚いゲート絶縁膜を有するnチャネルMOSトランジスタ領域N−HVにおいては、始めにイオン注入された高すぎるp型不純物濃度が、追加的にイオン注入されたn型不純物のイオン注入により補償され、不純物濃度が低下する。その後ホトレジストマスクPR56は除去する。
FIG.12Dに示すように、厚いゲート絶縁膜GI1を形成する。厚いゲート絶縁膜を有するトランジスタを覆うホトレジストマスクPR55をエッチングマスクとし、薄いゲート絶縁膜を形成する領域の厚いゲート絶縁膜を除去する。その後ホトレジストマスクPR55を除去し、薄いゲート絶縁膜GI2を形成する。
FIG.12Eに示すように、公知の方法により、ゲート電極、ソース/ドレイン領域等を形成して半導体装置を完成する。
この方法によれば、ゲート絶縁膜の選択除去を除外すると、3回のマスク工程と7回のイオン注入によりウェル内の不純物濃度分布が形成されている。FIG.11A〜11Dに示す工程と比べ、マスクが1枚減少し、イオン注入が1回減少している。
製造工程が簡略化されたが、厚いゲート絶縁膜を有するnチャネルMOSトランジスタN−HVの閾値Vtは独立に設定できるわけではない。閾値Vtの設定について一定限度の妥協が必要となる。又、開発段階で閾値設定を変更する場合には、他のトランジスタの閾値の設定も変更する必要が生じることがある。
このように、多電圧を扱う複数種類のトランジスタを製造しようとすると、工程数が多くなりやすい。工程数を削減する製造法を採用しようとすると、新たな問題が生じ易い。多電圧で動作し、かつ簡略化された製造方法で製造することのできる半導体装置の製造方法が望まれる。
1.2V動作の論理回路に、フラッシュメモリセルを混載する場合を考察する。フラッシュメモリのプラグラム(書き込み)/消去及び読み出しには、高電圧が必要である。このような高電圧は、例えば外部から供給される1.2V電源電圧を内部回路で昇圧して発生させるのが通常である。このような低電圧から高電圧を発生させるためには、高電圧に耐えるトランジスタが必要である。さらに、リークを抑える高閾値のトランジスタと、効率良く昇圧するための低閾値のトランジスタの両方を備えることが望ましい。
FIG.13は、このような要請を反映して形成される3種類のトランジスタを示す。高電圧、低閾値トランジスタHV−LVtと、高電圧、高閾値トランジスタHV−HVtと、低電圧トランジスタLVが形成されている。高電圧トランジスタHV−LVt、HV−HVtは、例えば厚さ16nmのゲート酸化膜を有する。低電圧トランジスタLVは、例えば厚さ2nmのゲート酸化膜を有する。
なお、高電圧トランジスタは5V動作するトランジスタに限らず、他の駆動電圧動作するトランジスタを含む場合もある。例えば、高電圧の入出力インターフェイスを備えた場合にも、待機時電流を低減する高閾値トランジスタと、動作スピードを重視する低閾値トランジスタの両方が望まれる。
このような、種々のトランジスタを集積化する場合にも適用できる簡略化された製造方法が望まれる。特に、例えば1.2V程度と動作電圧が低い場合、許容される閾値の範囲も非常に狭くなり、個々のトランジスタの閾値を独立に設定できない方法では、所望の性能を達成することが困難となる。以下、FIG.13に示すような3種類のトランジスタを製造する製造方法を検討する。
FIG.14A〜14Dは、最も標準的な製造方法の例を示す。
FIG.14Aに示すように、先ず高電圧、低閾値電圧のトランジスタHV−LVtを形成する活性領域を露出するホトレジストマスクPR61を形成し、ウェルWP1形成用p型不純物、p型チャネルストップ領域CSP1形成用p型不純物、閾値調整VtP1用p型不純物のイオン注入を計3回行なう。その後ホトレジストマスクPR61は除去する。
FIG.14Bに示すように、高電圧、高閾値電圧のトランジスタHV−HVtを形成する領域に開口を有するホトレジストマスクPR62を形成し、ウェルWP2形成用、チャネルストップ領域CSP2形成用及び閾値調整VtP2用の3種類のイオン注入を行なう。その後ホトレジストマスクPR62は除去する。
FIG.14Cに示すように、低電圧トランジスタLV領域を露出するホトレジストマスクPR63を形成し、ウェルWP3形成用、チャネルストップ領域CSP3形成用、閾値調整VtP3用のp型不純物のイオン注入を行なう。その後ホトレジストマスクPR63は除去する。このようにして、各トランジスタ領域毎に3種類のイオン注入を行ない、その後厚いゲート酸化膜を形成し、薄いゲート酸化膜を形成する領域において一旦形成したゲート酸化膜を除去し、新たに薄いゲート酸化膜を形成する。その後、通常の方法に従い、多結晶シリコン等のゲート電極を形成する。
FIG.14Dは、このようにして形成された3種類のnチャネルMOSトランジスタを示す。3種類のトランジスタを形成するために、素子分離後ゲート絶縁膜形成前に3枚のマスクと9回のイオン注入を行なっている。工程数を減少することが望まれる。
FIG.15A〜15Cは、工程を簡略化した製造方法の例を示す。
FIG.15Aに示すように、高電圧トランジスタHV−LVt、HV−HVt領域を露出するホトレジストマスクPR71を形成し、2つのトランジスタ領域に共通に、ウェルWP1、チャネルストップ領域CSP1及び閾値調整領域VtP1形成用の3回のイオン注入を行なう。
なお、閾値調整用イオン注入は、低い閾値を有する高電圧トランジスタHV−LVtにおいて適正な閾値を生成する濃度である。高電圧、高閾値トランジスタHV−HVtでは、このままでは適正な閾値は得られない。
FIG.15Bに示すように、高閾値、高電圧トランジスタHV−HVt領域を露出するレジストマスクPR62を形成し、閾値調整VtP2用の追加的イオン注入を行なう。追加されたイオン注入により閾値が適正な値まで高められる。その後、ホトレジストマスクPR62は除去する。
FIG.15Cに示すように、低電圧トランジスタLV領域を露出するホトレジストマスクPR63を形成し、低電圧トランジスタ領域にウェルWP2、チャネルストップ領域CSP2及び閾値調整VtP3形成用の3回のイオン注入を行なう。
この方法によれば、マスクは3枚と変わらないが、イオン注入の回数は7回と2回減少させることができる。
FIG.16A〜16Cは、工程を簡略化した他の製造方法を示す。
FIG.16Aに示すように、3種類のトランジスタ領域を露出するホトレジストマスクPR81を形成し、全領域共通にウェルWP、チャネルストップ領域CSP及び閾値調整VtP1形成用のイオン注入を行なう。閾値調整用イオン注入は、低閾値、高電圧トランジスタHV−LVtに適合する様に調整した条件で行なう。その後ホトレジストマスクPR81は除去する。
FIG.16Bに示すように、高閾値、高電圧トランジスタHV−HVtを露出する開口を有するホトレジストマスクPR62を形成し、閾値調整VtP2用の追加イオン注入を行なう。レジストマスクPR62はその後除去する。
FIG.16Cに示すように、低電圧トランジスタ領域LVを露出するホトレジストマスクPR63を形成し、低電圧トランジスタの閾値調整VtP3用追加イオン注入を行なう。
この方法によれば、マスクは3枚と変らないが、イオン注入の回数は5回とさらに2回減少させることができる。
本発明者等の検討によれば、FIG.16A〜16Cの方法を用いた場合、1.2V動作トランジスタのための寄生トランジスタの閾値を高くするためにチャネルストップ領域形成用イオン注入濃度を大きくすると、それだけで5Vトランジスタ部の濃度が高くなりすぎる。この結果、低閾値、高電圧トランジスタHV−LVtを実現することができないことが判明した。従って、工程数の最も少ないFIG.16A−16Cの製造方法はそのままでは採用できない。
以下、図面を参照して本発明の実施例を説明する。
FIG.1A〜1Dは、本発明の第1の実施例による半導体装置の製造方法の主要工程を示す断面図である。
FIG.1Aに示すように、半導体基板11の1表面に、周知の方法によりシャロートレンチアイソレーション(STI)12を形成する。複数の活性領域がSTI12により画定される。以下、活性領域とそこに形成されるトランジスタとを同一の符号で示す。イオン注入とイオン注入された領域も同一符号で示す。
図中左の活性領域には高電圧、低閾値のトランジスタHV−LVtを形成する。図中中央の活性領域には、高電圧、高閾値のトランジスタHV−HVtを形成する。図中右側の活性領域には、低電圧トランジスタLVを形成する。
先ず、3つの活性領域を露出する開口を有するホトレジストマスクPR11を形成し、各領域でSTIと同等またはより深い深さ位置に極大値を有するウェルを形成するイオン注入14及びSTIと略同等の深さ位置に極大値を有するチャネルストップ領域を形成するイオン注入15を行なう。チャネルストップ領域15は、高電圧、低閾値トランジスタHV−LVtにおいて低閾値を生成する。その後ホトレジストマスクPR11は除去する。
なお、図においては各不純物濃度のピーク部分を領域で示したが、実際の不純物濃度分布は、より幅広い領域に広がっている。極大値の位置が多少変化しても半導体装置の動作にあまり影響しない場合も多い。「同等」、「略同等」は半導体装置の動作上同一と見なせる範囲を含む。
FIG.1Bに示すように、高電圧、高閾値トランジスタHV−HVt及び低電圧トランジスタLVを露出する開口を有するホトレジストマスクPR12を形成し、高電圧、高閾値トランジスタHV−HVt又は低電圧トランジスタLVに対するフィールドトランジスタの閾値を達成するドーズ量の大きい方を追加イオン注入し、チャネルストップ領域15xを形成する。高電圧、高閾値トランジスタHV−HVtが0.5V以上であれば、通常前者を達成するドーズ量が大きく、高電圧、高閾値トランジスタHV−HVtは自由に設定できる。その後ホトレジストマスクPR12は除去する。
FIG.1Cに示すように、低電圧トランジスタLVを開口するホトレジストマスクPR13を形成し、閾値調整用イオン注入16を行なう。その後ホトレジストマスクPR13は除去する。
以上の工程により、3枚のマスク及び4回のイオン注入により、3種類のトランジスタに対するウェル領域を形成することができる。この方法は、例えば低電圧トランジスタがゲート長0.13μm、動作電圧1.2Vというように微細化されたトランジスタであっても良好に行なうことができる。
なお、イオン注入する不純物をp型とすれば、nチャネルMOSトランジスタを形成することができ、イオン注入する不純物をn型とすれば、pチャネルMOSトランジスタを形成することができる。
FIG.1Dに示すように、周知の方法により、半導体基板表面上に厚いゲート酸化膜GI1及び薄いゲート酸化膜GI2を形成し、ポリシリコンによりゲート電極を形成し、エクステンション部のイオン注入を行なった後サイドウォールスペーサを形成し、高濃度ソース/ドレイン領域に対するイオン注入を行なって各トランジスタを完成する。高電圧トランジスタ17及び低電圧トランジスタ18が形成される。
なお、上述の実施例においては、3つの活性領域に対し共通のウェル用イオン注入とチャネルストップ用イオン注入を行なった。ウェル用イオン注入の濃度を高く、及び/又は注入深さを浅くすることにより、高電圧、低閾値トランジスタ用のチャネルストップイオン注入を省略することも可能となる。FIG.2A〜2Dは、この変形例を示す。
FIG.2Aに示すように、3つの活性領域を露出する開口を有するホトレジストマスクPR11を形成し、3つの活性領域に対し共通のウェル領域のイオン注入14sを行なう。ウェル領域用イオン注入14sは、FIG.1Aのウェル領域用イオン注入14と比べ、深さが浅く、濃度が高く設定されている。
このウェル用イオン注入14sにより、高電圧、低閾値トランジスタHV−LVtにおいては、チャネルストップ領域形成用イオン注入の役割が既に達成される。その後ホトレジストマスクPR11は除去する。
FIG.2Bに示すように、高電圧、高閾値トランジスタHV−HVt及び低電圧トランジスタLVを露出する開口を有するホトレジストマスクPR12を形成、チャネルストップ領域形成用イオン注入15yを行なう。その後ホトレジストマスクPR12は除去する。
FIG.2Cに示すように、低電圧トランジスタLV領域を露出する開口を有するホトレジストマスクPR13を形成し、閾値調整用イオン注入16を行なう。その後ホトレジストマスクPR13は除去する。このようにして、3枚のマスク及び3回のイオン注入により、3種類のトランジスタを形成するウェル領域が形成される。
FIG.2Dに示すように、周知の方法により高電圧用絶縁ゲート電極17及び低電圧用絶縁ゲート電極18を形成する。
フラッシュメモリと論理回路とを混載する場合、高電圧(5V)のnチャネルMOSトランジスタは、マイナス電圧を処理するためにトリプルウェルに形成することがある。
FIG.1A〜1Cの工程に、トリプルウェルを形成するイオン注入を加えた変形例を以下に説明する。
FIG.3Aに示すように、高電圧トランジスタHV−LVt、HV−HVtを露出する開口を有するホトレジストマスクPR14を形成し、n型不純物をイオン注入し、トリプルウェル用n型ウェル19を形成する。その後ホトレジストマスクPR14は除去する。
FIG.3Bに示すように、3種類のトランジスタ領域を露出する開口を有するホトレジストマスクPR11を形成し、3つのトランジスタ領域に対し、p型ウェルのイオン注入14、チャネルストップ領域のイオン注入15を行なう。その後ホトレジストマスクPR11は除去する。
FIG.3Cに示すように、高電圧、高閾値トランジスタHV−HVt及び低電圧トランジスタLV領域を露出する開口を有するホトレジストマスクPR12を形成し、チャネルストップ領域形成用の追加イオン注入を行なう。チャネルストップ領域15xは、当初のチャネルストップ領域15よりも不純物濃度が高くなる。その後ホトレジストマスクPR12は除去する。
FIG.3Dに示すように、低電圧用トランジスタLVを露出する開口を有するホトレジストマスクPR13を形成し、閾値調整用イオン注入16を行なう。その後ホトレジストマスクPR13は除去する。
FIG.3Eに示すように、pチャネルMOSトランジスタのn型ウェル領域形成工程において用いるホトレジストマスクPR15に、nチャネルMOSトランジスタ領域の周辺に、先に形成したn型ウェル19の周辺と連続する領域に開口を形成する。
n型ウェルのイオン注入と共に、pチャネルトランジスタ領域のn型ウェル19の周辺部にn型領域20がイオン注入され、トリプルウェル用のn型ウェルが形成される。このようにして、トリプルウェルを有する半導体装置が形成される。
FIG.4A〜4Dは、トリプルウェルを形成する他の変形例を示す。
FIG.4Aに示すように、高電圧トランジスタHV−LVt、HV−HVt領域を露出する開口を有するホトレジストマスクPR14を形成し、トリプルウェル用n型ウェル19、p型ウェル14H、チャネルストップ領域15Hのイオン注入を行なう。その後ホトレジストマスクPR14は除去する。
FIG.4Bに示すように、高電圧、高閾値トランジスタHV−HVt、低電圧トランジスタLV領域を露出する開口を有するホトレジストマスクPR12を形成し、ウェル領域用イオン注入14L及びチャネルストップ用イオン注入15Lを行なう。その後ホトレジストマスクPR12は除去する。
高電圧、高閾値トランジスタHV−HVt領域においては、2回のウェル領域用イオン注入が重畳され、不純物濃度の高いp型ウェル14Mが形成され、2回のチャネルストップ領域用イオン注入が重畳され、不純物濃度の高いチャネルストップ領域15Mが形成される。低電圧トランジスタLV用領域においては、今回のイオン注入のみにより、不純物濃度の低いウェル領域14Lと不純物濃度の低いチャネルストップ領域15Lが形成される。
FIG.4Cに示すように、低電圧トランジスタLVを露出する開口を有するホトレジストマスクPR13を形成し、閾値調整用イオン注入16Lを行なう。低電圧トランジスタLVのみにおいて、閾値調整用イオン注入が行なわれる。
FIG.4Dに示すように、n型ウェル形成工程において、ホトレジストマスクPR15にn型ウェル19周辺に連続するように開口を形成し、n型不純物のイオン注入20を行なう。トリプルウェルのn型ウェルが形成される。
このようにして、FIG.3A〜3Eに比べて、マスク一枚を減少した工程数で所望の構成のウェルを有する半導体装置を形成することができる。なお、PチャネルMOS装置の場合も不純物の導電型を反転して同様の製造工程を採用することができる。
FIG.5Aは、左側に3つのnチャネルトランジスタ領域、右側に3つのpチャネルトランジスタ領域を示す。FIG.1A−1Dに示した製造方法同様、nチャネルトランジスタ領域を露出するホトレジストマスクPR11を形成し、p型ウェル14、p型チャネルストップ15のイオン注入を行なう。
p型ウェル14のイオン注入は例えばB+イオンを加速エネルギ400keV、ドーズ量1.5×1013cm−2でイオン注入する。p型チャネルストップ15のイオン注入は、例えばB+イオンを加速エネルギ100keV、ドーズ量2×1012でイオン注入する。その後、ホトレジストマスクPR11は除去する。
FIG.5Bに示すように、高電圧、高閾値電圧nチャネルトランジスタN−HV−HVt領域及び低電圧nチャネルトランジスタN−LV領域を露出する開口を有するホトレジストマスクPR12を形成し、チャネルストップ領域形成用追加B+イオン注入を加速エネルギ100keV、ドーズ量6×1012cm−2で行なう。追加イオン注入が行なわれ、不純物濃度を増加したチャネルストップ領域15xが形成される。その後ホトレジストマスクPR12は除去する。
FIG.5Cに示すように、pチャネルトランジスタ領域を露出する開口を有するホトレジストマスクPR21を形成し、n型ウェル24形成用イオン注入を行なう。P+イオンを加速エネルギ600keV、ドーズ量3.0×1013cm−2でイオン注入する。その後ホトレジストマスクPR21は除去する。
FIG.5Dに示すように、高電圧、高閾値電圧pチャネルトランジスタP−HV−HVt及び低電圧PチャネルトランジスタP−LV領域を露出する開口を有するホトレジストマスクPR22を形成し、チャネルストップ領域25形成用P+イオン注入を加速エネルギ240keV、ドーズ量5×1012cm−2で行なう。その後ホトレジストマスクPR22は除去する。
FIG.5Eに示すように、nチャネル低電圧トランジスタN−LVを露出する開口を有するホトレジストマスクPR13を形成し、閾値調整用p型不純物のB+イオン注入16を加速エネルギ10keV、ドーズ量4×1012cm−2で行なう。その後ホトレジストマスクPR13は除去する。
FIG.5Fに示すように、低電圧pチャネルトランジスタP−LVを露出する開口を有するホトレジストマスクPR23を形成し、閾値調整n型不純物のAs+イオン注入26を加速エネルギ100keV、ドーズ量5×1012cm−2で行なう。その後ホトレジストマスクPR23は除去する。
このように、6枚のマスク及び7回のイオン注入により、3種類のnチャネルMOSトランジスタ及び3種類のpチャネルMOSトランジスタのためのウェル領域を形成することができる。
FIG.6A−6Dは、FIG.5A〜5Fで形成されるトランジスタを説明するための図である.
FIG.6Aは、トランジスタの平面構成を概略的に示す。幅Wの矩形活性領域上に絶縁ゲート電極が形成される。絶縁ゲート電極Gの電流方向長さ(ゲート長)はLである。
FIG.6Bは、形成される各種トランジスタの特性を示す表である.低電圧nチャネルMOSトランジスタN−LVは、ゲート幅Wに対するゲート長の比L/W=0.11/1μmであり、閾値Vtは0.2Vである。nチャネル高電圧、高閾値MOSトランジスタN−HV−HVtは、L/Wが0.70/1μmであり、閾値Vtは0.6Vである。nチャネル高電圧、低閾値MOSトランジスタN−HV−LVtは、L/W比が0.70/1μmであり、閾値Vtは0.2Vである。
pチャネル低電圧MOSトランジスタP−LVは、L/Wが0.11/1μmであり、閾値Vtは−0.2Vである。pチャネル高電圧、高閾値MOSトランジスタP−HV−HVtは、L/W比が0.70/1μmであり、閾値Vtは−0.6Vである。pチャネル高電圧、低閾値MOSトランジスタP−HV−LVtは、L/W比が0.70/1μmであり、閾値Vtは−0.2Vである。
FIG.6Cは、nチャネルMOSトランジスタ領域の不純物濃度分布を示す。横軸が基板表面からの深さ、縦軸がボロン濃度を示す。曲線N−LV、N−HV−HVt、N−HV−LVtは、それぞれnチャネル低電圧トランジスタ領域、nチャネル高電圧、高閾値トランジスタ領域、nチャネル高電圧、低閾値トランジスタ領域の不純物濃度分布を示す。
ウェルのイオン注入は3種類のトランジスタ領域に対して共通である。素子分離領域と略同等深さのチャネルストップ領域のイオン注入はnチャネル高電圧、低閾値トランジスタ領域においては1回のみのイオン注入に対応して低く、nチャネル、高電圧、高閾値トランジスタ領域およびnチャネル低電圧トランジスタ領域においては2回のイオン注入に対応して高い。
基板のより浅い領域においては、低電圧トランジスタN−LV領域において閾値調整用イオン注入に対応して高いp型濃度ピークが形成されている。
FIG.6Dは、pチャネルMOSトランジスタ領域における不純物濃度分布を示すグラフである。横軸が基板表面からの深さ、縦軸がn型不純物濃度を示す。曲線P‐LV、P−HV−HVt、P−HV−LVtは、それぞれpチャネル低電圧トランジスタ、pチャネル高電圧、高閾値トランジスタ、pチャネル高電圧、低閾値トランジスタ領域の不純物濃度分布を示す。ウェルのイオン注入は共通である。
素子分離領域と略同等の深さのチャネルストップのイオン注入は、高電圧、高閾値トランジスタ領域、低電圧トランジスタ領域のみに行なわれ、ピーク左側の不純物濃度を高くしている。さらに浅い領域において、低電圧トランジスタ領域において閾値調整用イオン注入によりn型不純物のピークが形成されている。
次に、フラッシュメモリセルを混載した0.13μmロジックプロセスについてより詳細に説明する。
FIG.7は、この半導体装置に集積化される11種類のトランジスタを列挙したものである。トランジスタFMは、フラッシュメモリセルを表わす。高電圧、低閾値トランジスタN−HV−LVtは、高耐圧で低い閾値を有するnチャネルMOSトランジスタである。高電圧、高閾値トランジスタN−HV−HVtは、高耐圧、高閾値のnチャネルMOSトランジスタである。高電圧、低閾値トランジスタP−HV−LVtは高耐圧、低閾値のpチャネルMOSトランジスタである。高電圧、高閾値トランジスタP−HV−HVtは、高耐圧、高閾値のpチャネルMOSトランジスタである。
中耐圧トランジスタN−MVは、入出力インターフェイスに用いられる例えば2.5V動作のnチャネルMOSトランジスタである。中耐圧トランジスタP−MVは、入出力インターフェイスに用いられる例えば2.5V動作のpチャネルMOSトランジスタである。
低電圧、高閾値トランジスタN‐LV−HVtは、低耐圧、高閾値のnチャネルMOSトランジスタである。低電圧、低閾値トランジスタN−LV−LVtは、低耐圧、低閾値のnチャネルMOSトランジスタである。低電圧、高閾値トランジスタP‐LV‐HVtは、低耐圧、高閾値のpチャネルMOSトランジスタである。低電圧、低閾値トランジスタP−LV−LVtは、低耐圧、低閾値のpチャネルMOSトランジスタである。
nチャネル高電圧トランジスタ及びフラッシュメモリセルは、n型ウェル19内のp型ウェル14内に形成される。nチャネルトランジスタはp型ウェル14内に形成され、pチャネルMOSトランジスタはn型ウェル24に形成される。高耐圧、低閾値pチャネルMOSトランジスタP−HV−LVt以外のトランジスタには、チャネルストップ領域15、25が形成されている。
低電圧、高閾値トランジスタN−LV−HVt、P−LV−HVtには、閾値調整用イオン注入16、26が形成されている。中電圧トランジスタN‐MV、P‐MVには、閾値調整用イオン注入37、38が形成されている。フラッシュメモリFMには、閾値調整用イオン注入36が形成されている。閾値調整用イオン注入とチャネルストップ領域とが協働してトランジスタの閾値を調整している。
以下、FIG.7に示す半導体装置を製造する製造工程について説明する。
FIG.8Aに示すように、半導体基板11にSTI12を形成し、次いでシリコン基板表面を熱酸化し、例えば厚さ10nmの酸化シリコン膜13を形成する。
FIG.8Bに示すように、フラッシュメモリセルFM及び高電圧nチャネルMOSトランジスタN−HV領域を露出するホトレジストマスクPR14を形成し、n型ウェル形成用のP+イオンを加速エネルギ2MeV、ドーズ量2×1013cm−2でイオン注入する。その後レジストマスクPR14は除去する。
FIG.8Cに示すように、フラッシュメモリFM及びnチャネルMOSトランジスタ領域を露出する開口を有するホトレジストマスクPR11を形成し、p型ウェル形成用のB+イオンを加速エネルギ400keV、ドーズ量1.5×1013cm−2でイオン注入し、さらにチャネルストップ領域形成用のB+イオンを加速エネルギ100keV、ドーズ量2×1012cm−2でイオン注入する。その後レジストマスクPR11は除去する。このようにして、p型ウェル14及びチャネルストップ領域15が形成される。
FIG.8Dに示すように、フラッシュメモリFM及び高電圧、低閾値nチャネルトランジスタN−HV−LVtを除くnチャネルMOSトランジスタを露出するレジストマスクPR12を形成し、チャネルストップ領域形成用のB+イオンを加速エネルギ100keV、ドーズ量6×1012で追加的にイオン注入する。追加イオン注入をされたチャネルストップ領域15xが形成される。その後レジストマスクPR12は除去する。
FIG.8Eに示すように、pチャネルMOSトランジスタを露出するレジストマスクPR21を形成し、n型ウェル24形成用のP+イオンを加速エネルギ600keV、ドーズ量3.0×1013cm−2でイオン注入する。その後レジストマスクPR21は除去する。
FIG.8Fに示すように、高電圧、低閾値トランジスタを除くpチャネルMOSトランジスタを露出するレジストマスクPR22を形成し、チャネルストップ領域25形成用のP+イオンを加速エネルギ240keV、ドーズ量5.0×1012cm−2でイオン注入する。その後レジストマスクPR22は除去する。
FIG.8Gに示すように、フラッシュメモリセルFMを露出するレジストマスクPR31を形成し、閾値調整用領域36を形成するB+イオンを加速エネルギ40keV、ドーズ量6×1013cm−2でイオン注入する。その後レジストマスクPR31は除去する。
FIG.8Hに示すように、半導体基板表面の酸化シリコン膜13をHF溶液により除去する。活性領域のシリコン表面が露出する。
FIG.8Iに示すように、半導体基板表面を熱酸化し、厚さ約10nmのトンネル酸化膜を成長する。トンネル酸化膜上に、厚さ約90nmの燐(P)をドープしたアモルファスシリコン膜をCVDにより堆積し、フローティングゲート31の形状にパターニングする。なお、アモルファスシリコン膜は、その後の熱処理によりポリシリコン膜に変換される。
フローティングゲート31を覆うように酸化シリコン膜及び窒化シリコン膜をそれぞれ5nm、10nm、CVDで堆積する。窒化シリコン膜表面を約5nm厚熱酸化して約10nm厚の酸化シリコン膜とし、全体として厚さ20nm程度のONO膜32を成長する。
FIG.8Jに示すように、中電圧nチャネルMOSトランジスタN−MVを露出するレジストマスクPR32を形成し、閾値調整用領域37を形成するB+イオンを加速エネルギ30keV、ドーズ量5×1012cm−2でイオン注入する。その後レジストマスクPR32は除去する。
FIG.8Kに示すように、中電圧pチャネルMOSトランジスタP−MVを露出するレジストマスクPR33を形成し、閾値調整用領域38を形成するAs+イオンを加速エネルギ150keV、ドーズ量3×1012cm−2でイオン注入する。その後レジストマスクPR33は除去する。
FIG.8Lに示すように、低電圧、高閾値nチャネルトランジスタN−LV−HVt領域を露出するレジストマスクPR13を形成し、閾値調整用領域16を形成するB+イオンを加速エネルギ10keV、ドーズ量5×1012cm−2でイオン注入する。その後レジストマスクPR13は除去する。
FIG.8Mに示すように、低電圧、高閾値pチャネルMOSトランジスタP−LV−HVtを露出するホトレジストマスクPR23を形成し、閾値調整用領域26を形成するAs+イオンを加速エネルギ100keV、ドーズ量5×1012cm−2でイオン注入する。その後レジストマスクPR23は除去する。
なお、低電圧トランジスタには、エクステンション形成用マスクを用いてポケット形成用イオン注入も行う。この条件によっても閾値は制御される。ここで、低電圧低閾値トランジスタには、閾値制御用イオン注入がされていないが、ポケット注入により0.1V程度の閾値になる。同様、低電圧、高閾値トランジスタの閾値は、0.2V程度になる.
FIG.8Nに示すように、フラッシュメモリセルFMを覆うレジストマスクPR34を形成し、FM以外の領域のONO膜32を除去する。その後、レジストマスクPR34は除去する。
FIG.8O示すように、基板表面を熱酸化し、厚さ13nmの酸化シリコン膜41を形成する。
FIG.8Pに示すように、フラッシュメモリセル及び高電圧トランジスタを覆うレジストマスクPR41を形成し、露出した領域上の酸化シリコン膜41を除去する。その後レジストマスクPR41は除去する。
FIG.8Qに示すように、露出した基板表面に例えば厚さ4.5nmの酸化シリコン膜42を熱酸化法により形成し、レジストマスクPR42を用いて低電圧トランジスタ領域の熱酸化膜42を除去する。
FIG.8Rに示すように、さらに露出した基板表面に例えば厚さ2.2nmの酸化シリコン膜43を熱酸化法により形成する。
FIG.8Sに示すように、3種類のゲート絶縁膜を形成した基板表面上に、厚さ180nmのポリシリコン膜をCVDにより形成し、その上に厚さ30nmの窒化シリコン膜をプラズマCVDにより形成する。窒化シリコン膜は、反射防止膜として機能し、さらにエッチングマスクとして用いることができる。ホトリソグラフィとパターニングによりフラッシュメモリセルのゲート電極44Fをパターニングする。
FIG.8Tに示すように、フラッシュメモリセルのゲート電極側面を熱酸化し、ソース/ドレイン領域のイオン注入を行なう。さらにフラッシュメモリセルのゲート電極を覆う窒化シリコン膜等の絶縁膜を熱CVD法により形成し、リアクティブイオンエッチング(RIE)を行なってゲート電極側壁上に窒化シリコン膜のサイドウォールスペーサ46を形成する。ポリシリコン膜上の窒化シリコン膜はRIEと同時に除去する。その後、論理回路領域のトランジスタに対し、ゲート電極44Lをパターニングする。
FIG.8Uに示すように、低電圧pチャネルMOSトランジスタを露出するレジストマスクPR43を形成し、ソース/ドレインのエクステンションを形成するB+イオンを加速エネルギ0.5keV、ドーズ量3.6×1014cm−2でイオン注入する。さらに同一マスクを用いて、ポケットを形成するAs+イオンを加速エネルギ80keV、ドーズ量各6.5×1012cm−2で、法線から28度傾いた4方向からイオン注入する。
ポケット付エクステンション47が形成される。エクステンションとポケットはどちらを先に作成してもよい.その後レジストマスクPR43は除去する。
FIG.9A、9Bを参照し、ポケット領域形成工程をより詳細に説明する。レジストマスクPR43は、低電圧トランジスタ領域に開口を有する。この基板表面に対し、法線方向から所定角度傾いた方向から、不純物イオンをイオン注入する。このようにして、ポケット領域47Pが形成される。ポケット領域47Pは、ソース/ドレイン領域とは逆導電型の領域である。
FIG.9Bに示すように、基板法線方向に沿って、高濃度ソース/ドレインと同導電型のエクステンション47E形成用のイオン注入を行なう。エクステンション部47Eは、少なくともその先端がポケット領域47Pに囲まれた形状となる。逆導電型のポケット領域を形成することにより、パンチスルーが防止されると共に、トランジスタの閾値電圧も調整される。
FIG.8Vに示すように、低電圧nチャネルMOSトランジスタを露出するレジストマスクPR44を形成し、低電圧nチャネルMOSトランジスタ領域にエクステンション領域及びポケット領域形成用のイオン注入を行なう。
例えば、エクステンション領域形成のため、As+イオンを加速エネルギ3keV、ドーズ1.1×1015cm−2でイオン注入し、ポケット領域形成用にBF2 +イオンを加速エネルギ35keV、ドーズ量各9.5×1012cm−2で法線方向より28度傾いた4方向からイオン注入する。このようにして、ポケット領域を備えたエクステンション48が形成される。その後レジストマスクPR44は除去する。
FIG.8Wに示すように、中電圧pチャネルMOSトランジスタP−MVを露出するレジストマスクPR45を形成し、エクステンション49を形成するBF2 +を加速エネルギ10keV、ドーズ量7.0×1013cm−2でイオン注入する。その後レジストマスクPR45は除去する。
FIG.8Xに示すように、中電圧nチャネルMOSトランジスタN−MVを露出するレジストマスクPR46を形成し、エクステンション50形成用のP+イオンを加速エネルギ10keV,ドーズ量3.0×1013cm−2でイオン注入する。さらに、As+イオンを加速エネルギ10keV、ドーズ量2.0×1013cm−2イオン注入する。Asは、ソースドレイン電流Idsを大きくするために追加注入されている。Pは、ホットキャリア耐性を高める機能も有する。Asイオン注入を除くと、寄生抵抗が増し、Idsは10%程度減少する。その後レジストマスクPR46は除去する。
FIG.8Yに示すように、高電圧pチャネルMOSトランジスタP−HVを露出するレジストマスクPR47を形成し、エクステンショ部51を形成するBF2 +イオンを加速エネルギ80keV、ドーズ量4.5×1013cm−2でイオン注入する。その後レジストマスクPR47は除去する。
FIG.8Zに示すように、高電圧nチャネルMOSトランジスタN−HVを露出するレジストマスクPR48を形成し、エクステンション52を形成するP+イオンを加速エネルギ35keV、ドーズ量4.0×1013cm−2でイオン注入する。その後レジストマスクPR48は除去する。
FIG.8ZAに示すように、基板全面に酸化シリコン膜を形成し、リアクティブイオンエッチングを行なってサイドウォールスペーサ54を形成する。nチャネルMOSトランジスタを露出するレジストマスクPR49を形成し、ソース/ドレイン領域55形成用のP+イオンを加速エネルギ10keV、ドーズ量6.0×1015cm−2でイオン注入する。なお、n型ソース/ドレイン領域55が形成されると共に、ゲート電極がn型にドーピングされる。その後レジストマスクPR49は除去する。
FIG.8ZBに示すように、pチャネルMOSトランジスタを露出するレジストマスクPR50を形成し、ソース/ドレイン領域56形成用のB+イオンを加速エネルギ5keV、ドーズ量4.0×1015cm−2でイオン注入する。p型ソース/ドレイン領域56が形成されると共に、ゲート電極がp型にドーピングされる。その後レジストマスクPR50は除去する。
FIG.8ZCに示すように、ゲート電極を覆う層間絶縁膜60を形成し、コンタクトホールを形成する。コンタクトホールを埋め込む導電性プラグ61を形成し、さらに表面に配線62を形成する。その後、必要に応じて絶縁膜、配線を形成し、多層配線を形成して半導体装置を完成する。
FIG.10A〜10Jは、さらに工程数を減少することのできるCMOS半導体装置の製造方法を示す。
FIG.10Aに示すように、nチャネルトランジスタ領域を露出するレジストマスクPR11を形成し、ウェル領域14を形成するB+イオンを加速エネルギ400keV、ドーズ量1.5×1013cm−2でイオン注入し、さらにチャネルストップ領域15を形成するB+イオンを加速エネルギ100keV、ドーズ量8×1012cm−2でイオン注入する。その後レジストマスクPR11は除去する。
ドーズ量8×1012cm−2は、Figs.5A,5Bの2回のイオン注入のドーズ量の和に等しい。全nチャネルトランジスタ領域に同一ドーズ量のチャネルストップ領域を形成したため、高電圧、低閾値nチャネルMOSトランジスタN−HV−LVtにおいては閾値が所望の値よりも大きくなってしまう。
FIG.10Bに示すように、pチャネルMOSトランジスタ領域を露出するレジストマスクPR21を形成し、n型ウェル領域24を形成するP+イオンを加速エネルギ600keV、ドーズ量3.0×1013cm−2でイオン注入する。その後レジストマスクPR21は除去する。
FIG.10Cに示すように、高電圧、高閾値pチャネルトランジスタP−HV−HVt及び低電圧pチャネルトランジスタP−LVを露出するレジストマスクPR22を形成し、n型チャネルストップ領域25を形成するP+イオンを加速エネルギ240keV、ドーズ量5.0×1012cm−2でイオン注入する。その後レジストマスクPR22は除去する。
FIG.10Dに示すように、低電圧及び高電圧、低閾値nチャネルトランジスタN−LV、N−HV−LVtを露出するレジストマスクPR51を形成し、閾値調整領域16を形成するB+イオンを加速エネルギ10keV、ドーズ量2.5×1012cm−2でイオン注入する。このドーズ量は、例えばFIG.5Eのイオン注入のドーズ量4×1012cm−2より少ない。その後レジストマスクPR51は除去する。
FIG10Eに示すように、高電圧、低閾値nチャネルトランジスタN−HV−LVt及び低電圧pチャネルトランジスタP−LVを露出するレジストマスクPR52を形成し、低電圧pチャネルMOSトランジスタの閾値調整領域26を形成するAs+イオンを加速エネルギ100keV、ドーズ量5×1012cm−2でイオン注入する。このドーズ量は、FIG.5Fのイオン注入のドーズ量と同一である。
高電圧、低閾値nチャネルトランジスタN−HV−LVtにおいては、閾値調整用にボロン(B)と砒素(As)とがイオン注入されるが、分布が異なるため閾値は所望の値0.2Vとなる。その後レジストマスクPR52は除去する。
その後、公知の方法により2種類の厚さを有するゲート絶縁膜を成長し、ゲート電極をその上に形成する。なお、低電圧nチャネルトランジスタN−LVにおいては、閾値調整領域16のドーズ量が不足して閾値が低くなっている。
FIG.10Fに示すように、低電圧pチャネルトランジスタP−LVを露出するレジストマスクPR23を形成し、エクステンション及びポケットのイオン注入を行なう。エクステンションは、B+イオンを加速エネルギ0.5keV、ドーズ量3.6×1014cm−2でイオン注入する。ポケットは、As+イオンを加速エネルギ80keV、ドーズ量各6.5×1012cm−2で法線方向から28度傾いた4方向からイオン注入する。このイオン注入条件は、FIG.8Uのイオン注入条件と同一である。その後レジストマスクPR23は除去する。
FIG.10Gに示すように、低電圧nチャネルトランジスタN−LVを露出するレジストマスクPR13を形成し、As+イオンを加速エネルギ3keV、ドーズ量1×1015cm−2でイオン注入し、エクステンションを形成する。BF2 +イオンを加速エネルギ35keV、ドーズ量各1.2×1013cm−2で法線方向から28度傾いた4方向からイオン注入し、ポケットを形成する。ポケットのドーズ量1.2×1013cm−2は、前述の実施例のFIG.8Vでポケットを形成するBF2のドーズ量9.5×1012cm−2よりも増加しており、結果として閾値を高める効果を有する。このようにして、低電圧nチャネルトランジスタの閾値が適正な値に調整される。その後レジストマスクPR13は除去する。
FIG.10Hに示すように、高電圧pチャネルトランジスタ領域を露出するレジストマスクPR24を形成し、エクステンションを形成するイオン注入を行なう。例えばBF2 +イオンを加速エネルギ80keV、ドーズ量4.5×1013cm−2でイオン注入する。FIG.8Yのイオン注入と同一条件である。その後レジストマスクPR24は除去する。
FIG.10Iに示すように、高電圧nチャネルMOSトランジスタを露出するレジストマスクPR14を形成し、エクステンションを形成するイオン注入を行なう。例えばP+イオンを加速エネルギ35keV、ドーズ量4.0×1013cm−2でイオン注入する。FIG.8Zのイオン注入条件と同一条件である。その後、サイドウォールスペーサの形成及び高濃度ソース/ドレイン領域のイオン注入を行なう。
FIG.10Jがこのようにして形成された半導体装置の構成を概略的に示す。ポケットを備えたトランジスタにおいては、ポケットの不純物濃度によっても閾値を調整できる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、イオン注入する不純物の加速エネルギ、ドーズ量等は設計に合わせて変更する。ハードマスク層として種々の絶縁物を用いることができる。その他種々の変更、改良、組み合せが可能なことは当業者に自明であろう。