JP2001085533A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 レトログレードウェルを用いることによって
劣化するＭＯＳＦＥＴのショートチャネル効果を抑制す
る。 【解決手段】 低耐圧なｎＭＯＳに、素子分離絶縁膜よ
りも深くまで形成されたレトログレードウェル３が備え
られている場合に、チャネル領域１２よりも深く、かつ
レトログレードウェル３よりも浅くに、レトログレード
ウェル３と同じ導電型で構成されたパンチスルーストッ
プ層１０を備える。このように、レトログレードウェル
３とチャネル領域１２との間にパンチスルーストップ層
１０を備えることにより、レトログレードウェル３を用
いることによる低耐圧素子におけるショートチャネル効
果を抑制することができる。
劣化するＭＯＳＦＥＴのショートチャネル効果を抑制す
る。 【解決手段】 低耐圧なｎＭＯＳに、素子分離絶縁膜よ
りも深くまで形成されたレトログレードウェル３が備え
られている場合に、チャネル領域１２よりも深く、かつ
レトログレードウェル３よりも浅くに、レトログレード
ウェル３と同じ導電型で構成されたパンチスルーストッ
プ層１０を備える。このように、レトログレードウェル
３とチャネル領域１２との間にパンチスルーストップ層
１０を備えることにより、レトログレードウェル３を用
いることによる低耐圧素子におけるショートチャネル効
果を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、同一基板上に複数
の素子を集積化して配置する半導体装置及びその製造方
法に関するもので、例えば、高耐圧と低耐圧のＭＯＳＦ
ＥＴを同一基板に形成するものに用いて好適である。
の素子を集積化して配置する半導体装置及びその製造方
法に関するもので、例えば、高耐圧と低耐圧のＭＯＳＦ
ＥＴを同一基板に形成するものに用いて好適である。
【０００２】
【従来の技術】従来、半導体集積回路装置の高機能化の
ため、同一半導体基板上に耐圧の異なる複数の素子を混
載することが実現されてきている。このような半導体装
置の一例を図１６に示す。
ため、同一半導体基板上に耐圧の異なる複数の素子を混
載することが実現されてきている。このような半導体装
置の一例を図１６に示す。
【０００３】図１６は、半導体基板１の上において、耐
圧の低い低耐圧ＭＯＳＦＥＴ２２ａを低耐圧領域に形成
し、低耐圧ＭＯＳＦＥＴよりも耐圧の高い高耐圧ＭＯＳ
ＦＥＴ２２ｂを高耐圧領域２１に形成したものである。
圧の低い低耐圧ＭＯＳＦＥＴ２２ａを低耐圧領域に形成
し、低耐圧ＭＯＳＦＥＴよりも耐圧の高い高耐圧ＭＯＳ
ＦＥＴ２２ｂを高耐圧領域２１に形成したものである。
【０００４】低耐圧ＭＯＳＦＥＴは、集積密度、素子特
性の観点から本半導体集積回路装置製造プロセスにおけ
る最小の加工寸法によって形成されているが、高耐圧Ｍ
ＯＳＦＥＴにおいては高い耐圧を確保するために、その
ゲート長等が低耐圧ＭＯＳＦＥＴよりも大きな加工寸法
で形成され、ゲート酸化膜５ｃの膜厚に関しても低耐圧
ＭＯＳＦＥＴのゲート酸化膜５ａよりも厚く設定されて
いる。
性の観点から本半導体集積回路装置製造プロセスにおけ
る最小の加工寸法によって形成されているが、高耐圧Ｍ
ＯＳＦＥＴにおいては高い耐圧を確保するために、その
ゲート長等が低耐圧ＭＯＳＦＥＴよりも大きな加工寸法
で形成され、ゲート酸化膜５ｃの膜厚に関しても低耐圧
ＭＯＳＦＥＴのゲート酸化膜５ａよりも厚く設定されて
いる。
【０００５】従来では、高集積化が進むにつれて素子分
離間に流れるリーク電流を抑制するためにウェル領域３
０は高濃度化されてきた。しかしながら、ウェル領域３
０を高濃度化すると、逆に分離間の耐圧が低下するとい
う問題が発生し、分離幅が１μｍ以下の領域では微細な
素子分離と高い分離耐圧を両立することが困難になる。
離間に流れるリーク電流を抑制するためにウェル領域３
０は高濃度化されてきた。しかしながら、ウェル領域３
０を高濃度化すると、逆に分離間の耐圧が低下するとい
う問題が発生し、分離幅が１μｍ以下の領域では微細な
素子分離と高い分離耐圧を両立することが困難になる。
【０００６】そこで、図１７に示すように、素子分離層
直下の不純物濃度が最も高くなるような、いわゆるレト
ログレードウェルとしてのウェル領域３を形成し、素子
分離直下を高濃度領域にすることで素子分離間のリーク
電流を遮断し、ソース・ドレイン１５ａ、１５ｂの下を
低濃度にすることでダイオード耐圧を確保することを実
現した。
直下の不純物濃度が最も高くなるような、いわゆるレト
ログレードウェルとしてのウェル領域３を形成し、素子
分離直下を高濃度領域にすることで素子分離間のリーク
電流を遮断し、ソース・ドレイン１５ａ、１５ｂの下を
低濃度にすることでダイオード耐圧を確保することを実
現した。
【０００７】
【発明が解決しようとする課題】しかし、レトログレー
ドウェルを用いると、素子分離層２の直下のみが高濃度
であり、その他の領域、例えばソース・ドレイン１５
ａ、１５ｂの間は低濃度であるために、低濃度の領域で
の空乏層の伸びが抑制できず、最小加工寸法で設計され
る低耐圧ＭＯＳＦＥＴにおいてソース・ドレイン１５
ａ、１５ｂの間のパンチスルーによるしきい値の低下
（いわゆるショートチャネル効果）が抑制できなくなる
という問題が新たに発生する。
ドウェルを用いると、素子分離層２の直下のみが高濃度
であり、その他の領域、例えばソース・ドレイン１５
ａ、１５ｂの間は低濃度であるために、低濃度の領域で
の空乏層の伸びが抑制できず、最小加工寸法で設計され
る低耐圧ＭＯＳＦＥＴにおいてソース・ドレイン１５
ａ、１５ｂの間のパンチスルーによるしきい値の低下
（いわゆるショートチャネル効果）が抑制できなくなる
という問題が新たに発生する。
【０００８】本発明は上記点に鑑みて、レトログレード
ウェルを用いることによって劣化するＭＯＳＦＥＴのシ
ョートチャネル効果を抑制することを目的とする。
ウェルを用いることによって劣化するＭＯＳＦＥＴのシ
ョートチャネル効果を抑制することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、低耐圧素子には、第２
ソース領域及び第２ドレイン領域と異なる導電型で構成
され、素子分離絶縁膜よりも深くまで形成された第２レ
トログレードウェル（３、４）が備えられていると共
に、第２チャネル領域よりも深く、第２レトログレード
ウェルよりも浅く、第２レトログレードウェルと同じ導
電型で構成されたパンチスルーストップ層（１０）が備
えられていることを特徴としている。
め、請求項１に記載の発明では、低耐圧素子には、第２
ソース領域及び第２ドレイン領域と異なる導電型で構成
され、素子分離絶縁膜よりも深くまで形成された第２レ
トログレードウェル（３、４）が備えられていると共
に、第２チャネル領域よりも深く、第２レトログレード
ウェルよりも浅く、第２レトログレードウェルと同じ導
電型で構成されたパンチスルーストップ層（１０）が備
えられていることを特徴としている。
【００１０】このように、レトログレードウェルとチャ
ネル領域との間にパンチスルーストップ層を備えること
により、レトログレードウェルを用いることによる低耐
圧素子におけるショートチャネル効果を抑制することが
できる。
ネル領域との間にパンチスルーストップ層を備えること
により、レトログレードウェルを用いることによる低耐
圧素子におけるショートチャネル効果を抑制することが
できる。
【００１１】ここで、同一基板上に簡単な工程で耐圧の
異なる複数種のＭＯＳＦＥＴを混載しようとする場合、
低耐圧ＭＯＳＦＥＴのショートチャネル効果抑制に伴っ
て挿入されるパンチスルーストップ層の存在により、高
耐圧ＭＯＳＦＥＴの耐圧を低下させる。
異なる複数種のＭＯＳＦＥＴを混載しようとする場合、
低耐圧ＭＯＳＦＥＴのショートチャネル効果抑制に伴っ
て挿入されるパンチスルーストップ層の存在により、高
耐圧ＭＯＳＦＥＴの耐圧を低下させる。
【００１２】そこで、請求項２に記載の発明において
は、低耐圧領域には、低耐圧素子として、ｎチャネルＭ
ＯＳトランジスタ（２２ａ）とｐチャネルＭＯＳトラン
ジスタ（２３ａ）とを備えており、高耐圧領域及び低耐
圧領域のうち、低耐圧領域におけるｎチャネルＭＯＳト
ランジスタにのみ、パンチスルーストップ層が備えられ
ていることを特徴としている。
は、低耐圧領域には、低耐圧素子として、ｎチャネルＭ
ＯＳトランジスタ（２２ａ）とｐチャネルＭＯＳトラン
ジスタ（２３ａ）とを備えており、高耐圧領域及び低耐
圧領域のうち、低耐圧領域におけるｎチャネルＭＯＳト
ランジスタにのみ、パンチスルーストップ層が備えられ
ていることを特徴としている。
【００１３】このように、低耐圧領域においてのみパン
チスルーストップ層を設けることにより、高耐圧ＭＯＳ
ＦＥＴの耐圧低下を防止することができる。
チスルーストップ層を設けることにより、高耐圧ＭＯＳ
ＦＥＴの耐圧低下を防止することができる。
【００１４】なお、請求項３に示すように、高耐圧領域
における第１レトログレードウェルと、低耐圧領域にお
ける第２レトログレードウェルとが、共通のウェルで構
成されている部分を有するようにすれば、共通化できる
分、半導体装置を形成する際において製造工程の間略化
を図ることができる。
における第１レトログレードウェルと、低耐圧領域にお
ける第２レトログレードウェルとが、共通のウェルで構
成されている部分を有するようにすれば、共通化できる
分、半導体装置を形成する際において製造工程の間略化
を図ることができる。
【００１５】また、請求項４に示すように、半導体基板
に掘られたトレンチに絶縁膜を埋め込むことによって素
子分離絶縁膜を形成すれば、より微細化に適した構造と
できる。
に掘られたトレンチに絶縁膜を埋め込むことによって素
子分離絶縁膜を形成すれば、より微細化に適した構造と
できる。
【００１６】なお、請求項５及び請求項６に記載の発明
は、請求項１乃至４における半導体装置を製造する方法
の発明である。
は、請求項１乃至４における半導体装置を製造する方法
の発明である。
【００１７】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１８】
【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態を適用した半導体集積回路の要部断面図を
示す。ここでは、半導体集積回路としてＣＭＯＳを形成
している場合を示す。
の一実施形態を適用した半導体集積回路の要部断面図を
示す。ここでは、半導体集積回路としてＣＭＯＳを形成
している場合を示す。
【００１９】半導体基板１は、例えばｐ型シリコン単結
晶からなり、低耐圧領域２０には低耐圧素子としてｎＭ
ＯＳ２２ａとｐＭＯＳ２３ａが形成されており、高耐圧
領域２１には高耐圧素子としてｎＭＯＳ２２ｂとｐＭＯ
Ｓ２３ｂが形成されている。これら低耐圧素子及び高耐
圧素子のそれぞれは、例えば、半導体基板１に形成され
た浅いトレンチ２に埋め込まれたＳＴＩ膜（Ｓｈａｌｌ
ｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）２によって素
子分離されている。このＳＴＩ膜２の深さは例えば０．
１〜１．０μｍとされている。このように、ＳＴＩ膜２
による素子分離により、素子分離間の微細化が図れる。
晶からなり、低耐圧領域２０には低耐圧素子としてｎＭ
ＯＳ２２ａとｐＭＯＳ２３ａが形成されており、高耐圧
領域２１には高耐圧素子としてｎＭＯＳ２２ｂとｐＭＯ
Ｓ２３ｂが形成されている。これら低耐圧素子及び高耐
圧素子のそれぞれは、例えば、半導体基板１に形成され
た浅いトレンチ２に埋め込まれたＳＴＩ膜（Ｓｈａｌｌ
ｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）２によって素
子分離されている。このＳＴＩ膜２の深さは例えば０．
１〜１．０μｍとされている。このように、ＳＴＩ膜２
による素子分離により、素子分離間の微細化が図れる。
【００２０】さらに、ｎＭＯＳ２２ａ、２２ｂには低耐
圧領域２０と高耐圧領域２１に同一のレトログレードウ
ェルとして、ｐ型不純物からなるウェル領域３が形成さ
れ、ｐＭＯＳ２３ａ、２３ｂには低耐圧領域２０と高耐
圧領域２１に同一のレトログレードウェルとしてｎ型不
純物からなるウェル領域４が形成されている。これらレ
トログレードウェル３、４は、ＳＴＩ膜２より深い位置
に形成されている。
圧領域２０と高耐圧領域２１に同一のレトログレードウ
ェルとして、ｐ型不純物からなるウェル領域３が形成さ
れ、ｐＭＯＳ２３ａ、２３ｂには低耐圧領域２０と高耐
圧領域２１に同一のレトログレードウェルとしてｎ型不
純物からなるウェル領域４が形成されている。これらレ
トログレードウェル３、４は、ＳＴＩ膜２より深い位置
に形成されている。
【００２１】ｎＭＯＳ２２ａ、２２ｂは、反転型トラン
ジスタで構成されている。これらはそれぞれ、半導体基
板１の表面に形成された低耐圧用のゲート絶縁膜５ａ、
高耐圧用のゲート絶縁膜５ｃと、ゲート絶縁膜５ａ、５
ｃの上に形成されたゲート電極６と、ゲート電極６の下
の半導体基板１の表層部に形成されたｐ型不純物層から
なるチャネル領域１１、１２と、チャネル領域１１、１
２の両側に配置されたｎ型不純物からなる電界緩和層１
３と、チャネル領域１１、１２の両側に配置されたｎ型
不純物からなるソース領域１５ａ及びドレイン領域１５
ｂと、ゲート電極６の側面に配置された絶縁物からなる
側壁７、８と、によって構成されている。
ジスタで構成されている。これらはそれぞれ、半導体基
板１の表面に形成された低耐圧用のゲート絶縁膜５ａ、
高耐圧用のゲート絶縁膜５ｃと、ゲート絶縁膜５ａ、５
ｃの上に形成されたゲート電極６と、ゲート電極６の下
の半導体基板１の表層部に形成されたｐ型不純物層から
なるチャネル領域１１、１２と、チャネル領域１１、１
２の両側に配置されたｎ型不純物からなる電界緩和層１
３と、チャネル領域１１、１２の両側に配置されたｎ型
不純物からなるソース領域１５ａ及びドレイン領域１５
ｂと、ゲート電極６の側面に配置された絶縁物からなる
側壁７、８と、によって構成されている。
【００２２】一方、ｐＭＯＳ２３ａ、２３ｂは蓄積型ト
ランジスタで構成されている。これらはそれぞれ、半導
体基板１の表面に形成された低耐圧用のゲート絶縁膜５
ａ、と高耐圧用のゲート絶縁膜５ｃと、ゲート絶縁膜５
ａ、５ｃの上に形成されたゲート電極６と、ゲート電極
６の下の半導体基板１の表層部に形成されたｐ型不純物
層からなるチャネル領域１１と、チャネル層１１の両側
に形成されたｐ型不純物からなる電界緩和層１４と、チ
ャネル層１１の両側に配置されたｐ型不純物からなるソ
ース領域１６ａ及びドレイン領域１６ｂと、ゲート電極
６の側面に形成された絶縁物からなる側壁７、８と、に
よって構成されている。
ランジスタで構成されている。これらはそれぞれ、半導
体基板１の表面に形成された低耐圧用のゲート絶縁膜５
ａ、と高耐圧用のゲート絶縁膜５ｃと、ゲート絶縁膜５
ａ、５ｃの上に形成されたゲート電極６と、ゲート電極
６の下の半導体基板１の表層部に形成されたｐ型不純物
層からなるチャネル領域１１と、チャネル層１１の両側
に形成されたｐ型不純物からなる電界緩和層１４と、チ
ャネル層１１の両側に配置されたｐ型不純物からなるソ
ース領域１６ａ及びドレイン領域１６ｂと、ゲート電極
６の側面に形成された絶縁物からなる側壁７、８と、に
よって構成されている。
【００２３】そして、低耐圧領域２０のｎＭＯＳ２２ａ
にのみ、さらに、ウェル領域３よりも浅く、かつチャネ
ル領域１２よりも深く、つまりドレイン領域１５ｂから
の空乏層の伸びを遮断する位置に、チャネル領域１２よ
りも高濃度なｐ型不純物からなるパンチスルーストップ
層１０が構成されている。
にのみ、さらに、ウェル領域３よりも浅く、かつチャネ
ル領域１２よりも深く、つまりドレイン領域１５ｂから
の空乏層の伸びを遮断する位置に、チャネル領域１２よ
りも高濃度なｐ型不純物からなるパンチスルーストップ
層１０が構成されている。
【００２４】このように構成された半導体集積回路は、
低耐圧領域２０におけるｎＭＯＳ２２ａにチャネル領域
よりも高濃度なパンチスルーストップ層１０を備えてい
るため、このパンチスルーストップ層１０によって空乏
層の伸びが抑制され、ｎＭＯＳ２２ａでのショートチャ
ネル効果を抑制することができる。このため、レトログ
レードウェルとしてのウェル層３を形成しても、ショー
トチャネル効果を防止することができる。
低耐圧領域２０におけるｎＭＯＳ２２ａにチャネル領域
よりも高濃度なパンチスルーストップ層１０を備えてい
るため、このパンチスルーストップ層１０によって空乏
層の伸びが抑制され、ｎＭＯＳ２２ａでのショートチャ
ネル効果を抑制することができる。このため、レトログ
レードウェルとしてのウェル層３を形成しても、ショー
トチャネル効果を防止することができる。
【００２５】また、同一基板上に耐圧の異なる複数種の
ＭＯＳＦＥＴを混載しようとする場合、製造工程の間略
化を図るべく、低耐圧領域２０と高耐圧領域２１との低
耐圧領域２０の製造工程を極力共通化させようとする。
例えば、低耐圧領域２０におけるＭＯＳＦＥＴのショー
トチャネル効果抑制のために、パンチスルーストップ層
１０を形成する場合、高耐圧領域２１においてもパンチ
スルーストップ層を形成することが考えられる。
ＭＯＳＦＥＴを混載しようとする場合、製造工程の間略
化を図るべく、低耐圧領域２０と高耐圧領域２１との低
耐圧領域２０の製造工程を極力共通化させようとする。
例えば、低耐圧領域２０におけるＭＯＳＦＥＴのショー
トチャネル効果抑制のために、パンチスルーストップ層
１０を形成する場合、高耐圧領域２１においてもパンチ
スルーストップ層を形成することが考えられる。
【００２６】しかしながら、このようにする場合、パン
チスルーストップ層の存在により高耐圧領域２１におけ
るＭＯＳＦＥＴの耐圧を低下させてしまう。このため、
本実施形態に示すように、低耐圧領域２０におけるＭＯ
ＳＦＥＴにのみパンチスルーストップ層１０を形成し、
高耐圧領域２１においてはパンチスルーストップ層を形
成しないことで、高耐圧領域２１におけるＭＯＳＦＥＴ
の耐圧低下を防止することができる。
チスルーストップ層の存在により高耐圧領域２１におけ
るＭＯＳＦＥＴの耐圧を低下させてしまう。このため、
本実施形態に示すように、低耐圧領域２０におけるＭＯ
ＳＦＥＴにのみパンチスルーストップ層１０を形成し、
高耐圧領域２１においてはパンチスルーストップ層を形
成しないことで、高耐圧領域２１におけるＭＯＳＦＥＴ
の耐圧低下を防止することができる。
【００２７】次に、図２〜図１３に、図１に示す半導体
集積回路の製造工程を示し、半導体集積回路の製造方法
について説明する。
集積回路の製造工程を示し、半導体集積回路の製造方法
について説明する。
【００２８】〔図２に示す工程〕まず、ｐ型半導体基板
１の上に公知技術であるＳＴＩ法により素子分離層２を
形成する。素子分離層２には例えばＳｉＯ2などの絶縁
物がＣＶＤ法により埋め込まれている。
１の上に公知技術であるＳＴＩ法により素子分離層２を
形成する。素子分離層２には例えばＳｉＯ2などの絶縁
物がＣＶＤ法により埋め込まれている。
【００２９】〔図３に示す工程〕酸化膜３１を介して全
面にｎ型不純物、例えばリンをドーズ量が１×１０12〜
２×１０13ｃｍ-2程度で、素子分離層２よりも深い位置
に濃度のピークがくるようにイオン注入し、第１レトロ
グレードウェルとしてのウェル領域４を形成する。この
ように、低耐圧領域２０及び高耐圧領域２１と同時にレ
トログレードウェルを形成することにより、工程の間略
化を図ることができる。
面にｎ型不純物、例えばリンをドーズ量が１×１０12〜
２×１０13ｃｍ-2程度で、素子分離層２よりも深い位置
に濃度のピークがくるようにイオン注入し、第１レトロ
グレードウェルとしてのウェル領域４を形成する。この
ように、低耐圧領域２０及び高耐圧領域２１と同時にレ
トログレードウェルを形成することにより、工程の間略
化を図ることができる。
【００３０】〔図４に示す工程〕フォトリソグラフィ法
によりフォトレジスト３２ＡをｎＭＯＳトランジスタ２
２ａ、２２ｂの形成予定領域が開口するようにパターニ
ングする。そして、ｐ型不純物、例えばホウ素をドーズ
量が１×１０12〜２×１０13ｃｍ-2程度で、素子分離層
２よりも深い位置に濃度のピークがくるようにイオン注
入し、ウェル領域３を形成する。これにより、低耐圧領
域２０におけるｎＭＯＳ２２ａと高耐圧領域２１におけ
るｎＭＯＳ２２ｂとが共に、同一のウェル領域３内に形
成される。このように、低耐圧領域２０及び高耐圧領域
２１と同時にレトログレードウェルを形成することによ
り、工程の間略化を図ることができる。
によりフォトレジスト３２ＡをｎＭＯＳトランジスタ２
２ａ、２２ｂの形成予定領域が開口するようにパターニ
ングする。そして、ｐ型不純物、例えばホウ素をドーズ
量が１×１０12〜２×１０13ｃｍ-2程度で、素子分離層
２よりも深い位置に濃度のピークがくるようにイオン注
入し、ウェル領域３を形成する。これにより、低耐圧領
域２０におけるｎＭＯＳ２２ａと高耐圧領域２１におけ
るｎＭＯＳ２２ｂとが共に、同一のウェル領域３内に形
成される。このように、低耐圧領域２０及び高耐圧領域
２１と同時にレトログレードウェルを形成することによ
り、工程の間略化を図ることができる。
【００３１】〔図５に示す工程〕次に、ウェットエッチ
ングにより、酸化膜３１を除去したのち、酸化膜５ｂを
形成し、フォトリソグラフィ法により高耐圧領域２１を
フォトレジスト３２Ｂで覆い、ウェットエッチングによ
り低耐圧領域２０の上の酸化膜５ｂを除去する。
ングにより、酸化膜３１を除去したのち、酸化膜５ｂを
形成し、フォトリソグラフィ法により高耐圧領域２１を
フォトレジスト３２Ｂで覆い、ウェットエッチングによ
り低耐圧領域２０の上の酸化膜５ｂを除去する。
【００３２】〔図６の示す工程〕フォトレジスト３２Ｂ
を剥離した後、熱酸化を行う。これにより、低耐圧用の
ゲート酸化膜５ａが形成される。このとき、同時に、酸
化膜５ｂを通じて酸化が進み、低耐圧用のゲート酸化膜
５ａよりも厚い高耐圧用のゲート酸化膜５ｃが形成され
る。
を剥離した後、熱酸化を行う。これにより、低耐圧用の
ゲート酸化膜５ａが形成される。このとき、同時に、酸
化膜５ｂを通じて酸化が進み、低耐圧用のゲート酸化膜
５ａよりも厚い高耐圧用のゲート酸化膜５ｃが形成され
る。
【００３３】〔図７に示す工程〕ウェハ全面にｐ型不純
物、例えばホウ素をドーズ量が１×１０12〜２×１０12
ｃｍ-2程度でイオン注入し、ウェハ表面近傍にチャネル
層１１を形成する。
物、例えばホウ素をドーズ量が１×１０12〜２×１０12
ｃｍ-2程度でイオン注入し、ウェハ表面近傍にチャネル
層１１を形成する。
【００３４】〔図８に示す工程〕フォトリソグラフィ法
により、低耐圧領域２０のｎＭＯＳ２２ａの上が開口す
るようにフォトレジスト３２Ｃをパターニングしたの
ち、しきい値調整用のイオン注入として、例えばホウ素
をドーズ量が１×１０12〜２×１０12ｃｍ-2程度で注入
し、低耐圧のｎＭＯＳチャネル層１２を形成する。
により、低耐圧領域２０のｎＭＯＳ２２ａの上が開口す
るようにフォトレジスト３２Ｃをパターニングしたの
ち、しきい値調整用のイオン注入として、例えばホウ素
をドーズ量が１×１０12〜２×１０12ｃｍ-2程度で注入
し、低耐圧のｎＭＯＳチャネル層１２を形成する。
【００３５】続いて、再びフォトレジスト３２Ｃをマス
クとして、チャネル層１２よりも深い位置にｐ型不純
物、例えばホウ素をドーズ量が５×１０12〜１×１０13
ｃｍ-2程度でイオン注入し、パンチスルーストップ層１
０を形成する。
クとして、チャネル層１２よりも深い位置にｐ型不純
物、例えばホウ素をドーズ量が５×１０12〜１×１０13
ｃｍ-2程度でイオン注入し、パンチスルーストップ層１
０を形成する。
【００３６】〔図９に示す工程〕フォトレジスト３２Ｃ
を除去した後、ドープドポリシリコンを堆積し、フォト
リソグラフィ法によりパターニングし、ゲート電極６を
形成する。
を除去した後、ドープドポリシリコンを堆積し、フォト
リソグラフィ法によりパターニングし、ゲート電極６を
形成する。
【００３７】〔図１０に示す工程〕熱酸化によりゲート
電極６の表面を酸化膜７で覆い、ゲート電極６及び酸化
膜７をマスクとして、ウェハ全面にｎ型不純物として、
例えばリンをイオン注入し、ｎＭＯＳ２２ａ、２２ｂ用
の電界緩和層１３を形成する。
電極６の表面を酸化膜７で覆い、ゲート電極６及び酸化
膜７をマスクとして、ウェハ全面にｎ型不純物として、
例えばリンをイオン注入し、ｎＭＯＳ２２ａ、２２ｂ用
の電界緩和層１３を形成する。
【００３８】〔図１１に示す工程〕フォトリソグラフィ
法により、フォトレジスト３２ＤをｐＭＯＳ２３ａ、２
３ｂの上が開口するようにパターニングし、ｐ型不純物
として例えばＢＦ2をイオン注入する。これにより、ｐ
ＭＯＳ２３ａ、２３ｂに形成されていたｎ型の電界緩和
層１３がｐ型に補償され、ｐＭＯＳ２３ａ、２３ｂ用の
電界緩和層１４が形成される。さらに、再びフォトレジ
スト３２Ｄをマスクとして、パンチスルー対策としてｎ
型不純物、例えばリン等をイオン注入し、ｎ-型層１７
を形成する。なお、このｎ-型層１７は必ずしも形成す
る必要はない。
法により、フォトレジスト３２ＤをｐＭＯＳ２３ａ、２
３ｂの上が開口するようにパターニングし、ｐ型不純物
として例えばＢＦ2をイオン注入する。これにより、ｐ
ＭＯＳ２３ａ、２３ｂに形成されていたｎ型の電界緩和
層１３がｐ型に補償され、ｐＭＯＳ２３ａ、２３ｂ用の
電界緩和層１４が形成される。さらに、再びフォトレジ
スト３２Ｄをマスクとして、パンチスルー対策としてｎ
型不純物、例えばリン等をイオン注入し、ｎ-型層１７
を形成する。なお、このｎ-型層１７は必ずしも形成す
る必要はない。
【００３９】〔図１２に示す工程〕ＳｉＯ２等で構成さ
れた絶縁膜を堆積した後、異方性エッチングを行い、ゲ
ート電極６の側面に側壁８を形成する。その後、図示し
ない酸化膜を形成したのち、フォトリソグラフィ法によ
りｎＭＯＳ２２ａ、２２ｂにはｎ型不純物、例えば砒素
を電界緩和層１３よりも高濃度にイオン注入し、ｐＭＯ
Ｓ２３ａ、２３ｂにはｐ型不純物、例えばＢＦ２を電界
緩和層１４よりも高濃度にイオン注入する。これによ
り、ｎＭＯＳ２２ａ、２２ｂのソース領域１５ａ及びド
レイン領域１５ｂが形成され、ｐＭＯＳ２３ａ、２３ｂ
のソース領域１６ａ及びドレイン領域１６ｂが形成され
る。
れた絶縁膜を堆積した後、異方性エッチングを行い、ゲ
ート電極６の側面に側壁８を形成する。その後、図示し
ない酸化膜を形成したのち、フォトリソグラフィ法によ
りｎＭＯＳ２２ａ、２２ｂにはｎ型不純物、例えば砒素
を電界緩和層１３よりも高濃度にイオン注入し、ｐＭＯ
Ｓ２３ａ、２３ｂにはｐ型不純物、例えばＢＦ２を電界
緩和層１４よりも高濃度にイオン注入する。これによ
り、ｎＭＯＳ２２ａ、２２ｂのソース領域１５ａ及びド
レイン領域１５ｂが形成され、ｐＭＯＳ２３ａ、２３ｂ
のソース領域１６ａ及びドレイン領域１６ｂが形成され
る。
【００４０】この後、図示しないが通常のＬＳＩ製造工
程を行って、図１に示す半導体集積回路が完成する。
程を行って、図１に示す半導体集積回路が完成する。
【００４１】（第２実施形態）図１３に本実施形態にお
ける半導体集積回路の断面構成を示す。上記第１実施形
態では、低耐圧領域２０におけるｎＭＯＳ２２ａにのみ
パンチスルーストップ層１０を形成しているが、本実施
形態では、低耐圧領域２０におけるｎＭＯＳ２２ａとｐ
ＭＯＳ２３ａの両方にパンチスルーストップ層１０ａ、
１０ｂを形成している。
ける半導体集積回路の断面構成を示す。上記第１実施形
態では、低耐圧領域２０におけるｎＭＯＳ２２ａにのみ
パンチスルーストップ層１０を形成しているが、本実施
形態では、低耐圧領域２０におけるｎＭＯＳ２２ａとｐ
ＭＯＳ２３ａの両方にパンチスルーストップ層１０ａ、
１０ｂを形成している。
【００４２】これにより、ｐＭＯＳ２３ａについてもパ
ンチスルーストップ層１０ｂを形成することにより、ｐ
ＭＯＳ２３ａについても上記と同様の効果を得ることが
できる。
ンチスルーストップ層１０ｂを形成することにより、ｐ
ＭＯＳ２３ａについても上記と同様の効果を得ることが
できる。
【００４３】図１４、図１５に、図１３に示した半導体
集積回路の製造工程を示し、半導体集積回路の製造方法
について説明する。なお、ここでは、第１実施形態と異
なる部分についてのみ説明し、同様の部分については第
１実施形態を参照して説明する。
集積回路の製造工程を示し、半導体集積回路の製造方法
について説明する。なお、ここでは、第１実施形態と異
なる部分についてのみ説明し、同様の部分については第
１実施形態を参照して説明する。
【００４４】まず、第１実施形態で示した図２〜図７に
示す工程を施す。その後、図１４、図１５に示す工程を
行う。
示す工程を施す。その後、図１４、図１５に示す工程を
行う。
【００４５】〔図１４に示す工程〕フォトリソグラフィ
法により、低耐圧領域２０のｎＭＯＳ２２ａの上が開口
するようにフォトレジスト３２Ｃをパターニングしたの
ち、しきい値調整用のイオン注入として、例えばホウ素
をドーズ量が１×１０12〜２×１０12ｃｍ-2程度で注入
し、低耐圧のｎＭＯＳチャネル層１２を形成する。
法により、低耐圧領域２０のｎＭＯＳ２２ａの上が開口
するようにフォトレジスト３２Ｃをパターニングしたの
ち、しきい値調整用のイオン注入として、例えばホウ素
をドーズ量が１×１０12〜２×１０12ｃｍ-2程度で注入
し、低耐圧のｎＭＯＳチャネル層１２を形成する。
【００４６】続いて、再びフォトレジスト３２Ｃをマス
クとして、チャネル層１２よりも深い位置にｐ型不純
物、例えばホウ素をドーズ量が５×１０12〜１×１０13
ｃｍ-2程度でイオン注入し、パンチスルーストップ層１
０ａを形成する。
クとして、チャネル層１２よりも深い位置にｐ型不純
物、例えばホウ素をドーズ量が５×１０12〜１×１０13
ｃｍ-2程度でイオン注入し、パンチスルーストップ層１
０ａを形成する。
【００４７】〔図１５に示す工程〕フォトリソグラフィ
法により、低耐圧領域２０のｐＭＯＳ２３ａの上が開口
するようにフォトレジスト３２Ｅをパターニングしたの
ち、しきい値調整用のイオン注入として、例えばホウ素
をドーズ量が１×１０12〜２×１０12ｃｍ-2程度で注入
し、低耐圧のｎＭＯＳチャネル層１１ａを形成する。
法により、低耐圧領域２０のｐＭＯＳ２３ａの上が開口
するようにフォトレジスト３２Ｅをパターニングしたの
ち、しきい値調整用のイオン注入として、例えばホウ素
をドーズ量が１×１０12〜２×１０12ｃｍ-2程度で注入
し、低耐圧のｎＭＯＳチャネル層１１ａを形成する。
【００４８】続いて、再びフォトレジスト３２Ｄをマス
クとして、チャネル層１１ａよりも深い位置にｎ型不純
物、例えばリンをドーズ量が５×１０12〜１×１０13ｃ
ｍ-2程度でイオン注入し、パンチスルーストップ層１０
ｂを形成する。
クとして、チャネル層１１ａよりも深い位置にｎ型不純
物、例えばリンをドーズ量が５×１０12〜１×１０13ｃ
ｍ-2程度でイオン注入し、パンチスルーストップ層１０
ｂを形成する。
【００４９】この後、第１実施形態で示した図１０〜図
１３に示す工程を施し、図１４に示す半導体集積回路が
完成する。
１３に示す工程を施し、図１４に示す半導体集積回路が
完成する。
【００５０】（他の実施形態）上記実施形態では、ｎＭ
ＯＳを反転型トランジスタ、ｐＭＯＳを蓄積型トランジ
スタで構成した例を示したが、ｎＭＯＳに蓄積型トラン
ジスタを採用してもよよく、またｐＭＯＳに反転型トラ
ンジスタを用いてもよい。
ＯＳを反転型トランジスタ、ｐＭＯＳを蓄積型トランジ
スタで構成した例を示したが、ｎＭＯＳに蓄積型トラン
ジスタを採用してもよよく、またｐＭＯＳに反転型トラ
ンジスタを用いてもよい。
【００５１】また、上記実施形態では、ｐ型の半導体基
板を用いて半導体集積回路を形成した場合について説明
したが、ｎ型の半導体基板を用いてもよい。
板を用いて半導体集積回路を形成した場合について説明
したが、ｎ型の半導体基板を用いてもよい。
【図１】本発明の第１実施形態における半導体集積回路
の断面構成を示した図である。
の断面構成を示した図である。
【図２】図１に示す半導体集積回路の製造工程を示す図
である。
である。
【図３】図２に続く半導体集積回路の製造工程を示す図
である。
である。
【図４】図３に続く半導体集積回路の製造工程を示す図
である。
である。
【図５】図４に続く半導体集積回路の製造工程を示す図
である。
である。
【図６】図５に続く半導体集積回路の製造工程を示す図
である。
である。
【図７】図６に続く半導体集積回路の製造工程を示す図
である。
である。
【図８】図７に続く半導体集積回路の製造工程を示す図
である。
である。
【図９】図８に続く半導体集積回路の製造工程を示す図
である。
である。
【図１０】図９に続く半導体集積回路の製造工程を示す
図である。
図である。
【図１１】図１０に続く半導体集積回路の製造工程を示
す図である。
す図である。
【図１２】図１１に続く半導体集積回路の製造工程を示
す図である。
す図である。
【図１３】第２実施形態における半導体集積回路の断面
構成を示す図である。
構成を示す図である。
【図１４】図１３に示す半導体集積回路の製造工程を示
す図である。
す図である。
【図１５】図１４に続く半導体集積回路の製造工程を示
す図である。
す図である。
【図１６】従来の半導体集積回路の断面構成を示す図で
ある。
ある。
【図１７】従来の半導体集積回路の断面構成を示す図で
ある。
ある。
１…半導体基板、２…素子分離層、３、４…レトログレ
ードウェル、６…ゲート電極、１０…パンチスルースト
ップ層、１１、１２…チャネル層、１５ａ、１６ａ…ソ
ース領域、１５ｂ、１６ｂ…ドレイン領域、２０…低耐
圧領域、２１…高耐圧領域、２２ａ…低耐圧ｎＭＯＳ、
２２ｂ…高耐圧ｎＭＯＳ、２３ａ…低耐圧ｐＭＯＳ、２
３ｂ…高耐圧ｐＭＯＳ。
ードウェル、６…ゲート電極、１０…パンチスルースト
ップ層、１１、１２…チャネル層、１５ａ、１６ａ…ソ
ース領域、１５ｂ、１６ｂ…ドレイン領域、２０…低耐
圧領域、２１…高耐圧領域、２２ａ…低耐圧ｎＭＯＳ、
２２ｂ…高耐圧ｎＭＯＳ、２３ａ…低耐圧ｐＭＯＳ、２
３ｂ…高耐圧ｐＭＯＳ。
フロントページの続き (72)発明者 阿部 竜一郎 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F048 AA01 AA07 AC01 AC03 BB16 BC05 BC06 BD04 BD05 BE00 BE01 BE02 BE05 BG14
Claims (6)
- 【請求項１】 半導体基板（１）の高耐圧領域（２１）
に高耐圧素子（２２ｂ、２３ｂ）が形成されていると共
に低耐圧領域（２０）に低耐圧素子（２２ａ、２３ａ）
が形成され、これら高耐圧素子と低耐圧素子とが素子分
離絶縁膜によって素子分離されており、 前記高耐圧素子は、 前記半導体基板の表面に形成された第１ゲート絶縁膜
（５ｃ）と、 前記第１ゲート絶縁膜上に形成された第１ゲート電極
（６）と、 前記半導体基板の表層部のうち、前記第１ゲート電極下
に位置する第１チャネル領域（１１）の両側に配置され
た第１ソース領域（１５ａ、１６ａ）及び第１ドレイン
領域（１５ｂ、１６ｂ）とを備えて構成され、 前記低耐圧素子は、 前記半導体基板の表面に形成された第２ゲート絶縁膜
（５ａ）と、 前記第２ゲート絶縁膜上に形成された第２ゲート電極
（６）と、 前記半導体基板の表層部のうち、前記第２ゲート電極下
に位置する第２チャネル領域（１１、１２）の両側に配
置された第２ソース領域（１５ａ、１６ａ）及び第２ド
レイン領域（１５ｂ、１６ｂ）とを備えて構成されてい
る半導体装置において、 前記高耐圧素子には、前記第１ソース領域及び前記第１
ドレイン領域と異なる導電型で構成され、前記素子分離
絶縁膜よりも深くまで形成された第１レトログレードウ
ェル（３、４）が備えられ、 前記低耐圧素子には、前記第２ソース領域及び前記第２
ドレイン領域と異なる導電型で構成され、前記素子分離
絶縁膜よりも深くまで形成された第２レトログレードウ
ェル（３、４）が備えられていると共に、前記第２チャ
ネル領域よりも深く、前記第２レトログレードウェルよ
りも浅く、前記第２レトログレードウェルと同じ導電型
で構成されたパンチスルーストップ層（１０）が備えら
れていることを特徴とする半導体装置。 - 【請求項２】 前記低耐圧領域には、前記低耐圧素子と
して、ｎチャネルＭＯＳトランジスタ（２２ａ）とｐチ
ャネルＭＯＳトランジスタ（２３ａ）とを備えており、 前記高耐圧領域及び前記低耐圧領域のうち、前記低耐圧
領域における前記ｎチャネルＭＯＳトランジスタにの
み、前記パンチスルーストップ層が備えられていること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記高耐圧領域における前記第１レトロ
グレードウェルと、前記低耐圧領域における前記第２レ
トログレードウェルは、共通のウェルで構成された部分
を有していることを特徴とする請求項１又は２に記載の
半導体装置。 - 【請求項４】 前記素子分離絶縁膜は、前記半導体基板
に掘られたトレンチに絶縁膜を埋め込むことによって形
成されていることを特徴とする請求項１乃至３のいずれ
か１つに記載の半導体装置。 - 【請求項５】 半導体基板（１）の高耐圧領域（２１）
に高耐圧素子（２２ｂ、２３ｂ）が形成されていると共
に低耐圧領域（２０）に低耐圧素子（２２ａ、２３ａ）
が形成され、これら高耐圧素子と低耐圧素子とが素子分
離絶縁膜によって素子分離されていると共に、該高耐圧
素子及び低耐圧素子が前記素子分離絶縁膜よりも深くに
形成されたレトログレードウェルを備えている半導体装
置の製造方法において、 前記低耐圧素子を形成する工程は、 前記低耐圧領域における前記半導体基板の上に酸化膜を
形成する工程と、 前記酸化膜を介して、前記半導体基板の表層部にイオン
注入を行い、チャネル領域を形成する工程と、 前記低耐圧領域上の所定領域が開口するマスクを用い
て、前記低耐圧素子のしきい値調整用のイオン注入を行
うと共に、該マスクを用いて、前記レトログレードウェ
ルよりも浅く、かつ前記チャネル領域よりも深い位置
に、前記レトログレードウェルと同じ導電型のパンチス
ルーストップ層を形成する工程と、を含んでいることを
特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板（１）の高耐圧領域（２
１）に高耐圧素子として高耐圧な第１導電型チャネルを
形成する第１ＭＯＳＦＥＴ（２２ｂ）及び高耐圧な第２
導電型チャネルを形成する第２ＭＯＳＦＥＴ（２３ｂ）
が設けられていると共に、低耐圧領域（２０）に低耐圧
素子として低耐圧な第１導電型チャネルを形成する第１
ＭＯＳＦＥＴ（２２ａ）及び低耐圧な第２導電型チャネ
ルを形成する第２ＭＯＳＦＥＴ（２３ａ）が設けられ、
これら高耐圧素子と低耐圧素子とが素子分離絶縁膜
（２）によって素子分離されていると共に、該高耐圧素
子及び低耐圧素子が前記素子分離絶縁膜よりも深くに形
成されたレトログレードウェル（３、４）を備えている
半導体装置の製造方法において、 前記半導体基板のうち少なくとも前記高耐圧な第２ＭＯ
ＳＦＥＴ及び前記低耐圧な第２ＭＯＳＦＥＴが形成され
る領域にイオン注入を行い、所定深さの第１導電型の第
１レトログレードウェル（４）を形成する工程と、 前記半導体基板のうち前記高耐圧な第１ＭＯＳＦＥＴ及
び前記低耐圧な第１ＭＯＳＦＥＴが形成される領域にイ
オン注入を行い、所定深さの第２導電型の第２レトログ
レードウェル（３）を形成する工程と、 前記高耐圧素子及び前記低耐圧素子のそれぞれの間を素
子分離絶縁膜で素子分離する工程と、 前記半導体基板のうち前記高耐圧領域と前記低耐圧領域
の両方の表面に酸化膜（５ａ、５ｃ）を形成する工程
と、 前記半導体基板の全面にイオン注入を行い、前記高耐圧
素子及び前記低耐圧素子のそれぞれにチャネル領域（１
１）を形成する工程と、 前記半導体基板のうち前記低耐圧な第１ＭＯＳＦＥＴが
形成される領域のみが開口するマスク（３２Ｃ）を用い
て、しきい値調整用のイオン注入を行いチャネル領域
（１２）を形成すると共に、前記第２レトログレードウ
ェルよりも浅く、かつ前記チャネル層よりも深い位置
に、前記第２レトログレードウェルと同じ導電型の不純
物をイオン注入し、パンチスルーストップ層（１０）を
形成する工程と、 前記酸化膜上にゲート電極（６）を形成する工程と、 前記低耐圧な第１ＭＯＳＦＥＴ及び前記高耐圧な第１Ｍ
ＯＳＦＥＴのそれぞれに、前記ゲート電極をマスクとし
て、前記チャネル領域の両側に前記第２のレトログレー
ドウェルと異なる導電型の第１電界緩和層（１３）を形
成する工程と、 前記半導体基板のうち、前記高耐圧な第２ＭＯＳＦＥＴ
及び前記低耐圧な第２ＭＯＳＦＥＴが形成される領域が
開口したマスク（３２Ｄ）を用いてイオン注入を行い、
これらそれぞれの前記チャネル領域の両側に、前記第１
レトログレードウェルと同じ導電型の半導体領域（１
７）を形成すると共に、前記第１レトログレードウェル
と異なる導電型の第２電界緩和層（１４）を形成する工
程と、 前記高耐圧素子及び前記低耐圧素子それぞれの前記ゲー
ト電極の側面に側壁絶縁膜（７、８）を形成する工程
と、 前記ゲート電極及び前記側壁絶縁膜をマスクとして、前
記高耐圧な第１ＭＯＳＦＥＴ及び前記低耐圧な第１ＭＯ
ＳＦＥＴにおいては、これらそれぞれの前記チャネル領
域の両側に、前記第２のレトログレードウェルと異なる
導電型のソース・ドレイン領域（１５ａ、１５ｂ）を形
成し、前記高耐圧な第２ＭＯＳＦＥＴ及び前記低耐圧な
第２ＭＯＳＦＥＴにおいては、これらそれぞれの前記チ
ャネル領域の両側に、前記第１のレトログレードウェル
と異なる導電型のソース・ドレイン領域（１６ａ、１６
ｂ）を形成する工程と、を備えていることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26060399A JP4501183B2 (ja) | 1999-09-14 | 1999-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26060399A JP4501183B2 (ja) | 1999-09-14 | 1999-09-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001085533A true JP2001085533A (ja) | 2001-03-30 |
| JP4501183B2 JP4501183B2 (ja) | 2010-07-14 |
Family
ID=17350240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26060399A Expired - Fee Related JP4501183B2 (ja) | 1999-09-14 | 1999-09-14 | 半導体装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP4501183B2 (ja) |
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- 1999-09-14 JP JP26060399A patent/JP4501183B2/ja not_active Expired - Fee Related
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