JP4304778B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はMOS型のトランジスタを有する半導体装置および該半導体装置の製造方法に関する。
【0002】
【従来の技術】
トランジスタ構造の微細化は、論理回路用のトランジスタにおいて作動速度向上やコストダウンを図るためには、不可欠である。そして消費電力を低減すべく、微細化とともに電源電圧も下がる傾向にある。しかし、一方では、センサ用、電力系の入出力インターフェース用やフラシュメモリ等の不揮発性メモリの書き込み・消去用として、一般の論理回路用よりも高い入出力電圧を扱う、ソースとドレイン間の印加電圧およびゲートへの印加電圧が高い別の種類のトランジスタが必要であり、かかる用途のトランジスタは作動速度よりもむしろゲート酸化膜寿命、ホットキャリアに対する耐性、pn接合耐圧や素子間の分離耐圧等の耐性の方が重要である。
【0003】
シリコン基板に上記のような作動電圧の異なる複数の種類のトランジスタを混載する場合、そのうちのひとつの種類のトランジスタの構造を基本としてソースおよびドレイン、ウェルならびにチャネルストッパ層等をアレンジし、残りの種類のトランシスタの構造を決めていた。通常、基本となるトランジスタ構造としては作動電圧が低く微細化の進んだ標準的なトランジスタである上記論理回路用のトランジスタが選択され、トランジスタの微細構造を確保しつつ上記耐性等を考慮して作動電圧の高いトランジスタの構造が決められる。かかる半導体装置を製造するに際しては、ウェハプロセスにおいて、トランジスタの種類ごとにそれぞれ上記トランジスタを構成する各部を形成することになる。
【0004】
特許第2644776号には、高電圧のトランジスタと低電圧のトランジスタの混載する半導体装置において、チャネルストッパ層を形成するべくシリコンウェハの素子分離酸化膜の下側に不純物を注入するに際し、不純物の注入量を、高電圧トランジスタ側の領域で少なくして不純物の素子領域への拡散を抑制し高電圧トランジスタのpn接合耐圧を高めるようにしたものがある(第1従来例)。
【0005】
また、特開平9−139382号公報には、素子分離酸化膜の幅の狭いメモリセルと、周辺回路を構成する、素子分離酸化膜の幅の広い高耐圧トランジスタとが混載して素子分離酸化膜の膜厚が異なる半導体装置において、チャネルストッパ層を形成するための不純物注入を、不純物が、薄い素子分離酸化膜の底部の深さまで達するように行う浅い不純物注入と、厚い素子分離酸化膜の底部の深さまで達するように行う深い不純物注入との2回行い、いずれかの不純物注入で、チャネルストッパ層として好適な素子分離酸化膜の底部深さに形成されるようにしたものがある(第2従来例)。
【0006】
また、特開平8−111461号公報には、第1のトランジスタ領域では電界緩和層となる低濃度不純物領域をスペーサの下部に進入するように斜め回転インプラ等により形成し、第2のトランジスタ領域では低濃度不純物領域を非形成とすることで、フォトリソグラフィー工程を増やすことなく第1のトランジスタ領域のしきい値電圧を第2のトランジスタ領域よりも少し高くなるように設定できるようにしたものがある(第3従来例)。
【0007】
また、特開平8−293598号公報には、トランジスタのしきい値電圧を調整する不純物注入工程を、フォトリソグラフィーを援用して、シリコンウェハのチャネルが形成される領域のうち第1の領域に低濃度の不純物を注入する第1の工程と、第2の領域に高濃度の不純物を注入する第2の工程との2回に分けて行い、高しきい値電圧とするトランジスタ領域では第2の領域の面積を多くし、低しきい値電圧とするトランジスタ領域では第1の領域の面積を多くすることで、しきい値を3種類以上に分ける場合でも、上記第1、第2の2回の工程で済むようにしたものがある(第4従来例)。
【0008】
【発明が解決しようとする課題】
しかしながら、上記第1、第2従来例では混載するトランジスタの種類に応じてイオン注入等の要素工程を複数回行う必要がある。第3、第4従来例のように種類の異なるトランジスタが混載していても工程が複雑化しないようにしたものもあるが、第3従来例ではトランジスタ間でしきい値に僅かな差をつけられるだけで汎用性に乏しく、第4従来例では不要な不純物層が形成されることになって、トランジスタの基本構造であるウェル等の不純物層に用いて好適な結果を得ることのできる技術であるとは必ずしもいえない。
【0009】
このように、トランジスタごとに不純物層をアレンジし、要求される耐圧やしきい値電圧の異なる複数の種類のトランジスタをつくりこむ従来のものでは半導体基板の不純物濃度のプロファイルが複雑化し、製造工程数が膨らんだり、熱履歴が複雑化するため所望のプロファイルを得るのが容易ではない。したがってトランジスタの特性がばらつきやすく、迅速に高歩留りのウェハプロセスを立ち上げることができない。
【0010】
本発明は上記実情に鑑みなされたもので、トランジスタの耐性を確保し、しかも迅速に高歩留りのウェハプロセスを立ち上げることができる半導体装置を提供することを目的とする。また、本発明は、上記半導体装置の製造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
請求項1記載の発明では、ソースとドレイン間の印加電圧である作動電圧の異なる複数のトランジスタを混載した半導体装置において、ソースとドレイン間の印加電圧である作動電圧に応じてゲート長を作動電圧が高いトランジスタほど長く設定する。ゲート絶縁膜をソースとドレイン間の印加電圧である作動電圧が高いトランジスタほど厚く設定する。ウェルをすべてのトランジスタで同じ濃度プロファイルとなるように形成する。半導体基板表面部へのしきい値電圧調整用の不純物注入量をすべてのトランジスタで同じ量に設定する。
【0012】
作動電圧が高いトランジスタほど、ゲート長を長く、ゲート絶縁膜の厚さを厚く設定したから、作動電圧の高いトランジスタにおいてチャネルの電界が強められるのを緩和し、またゲート絶縁膜の電界が強められるのを緩和して耐性を高め、作動電圧が低いトランジスタでは作動電圧の低さに応じて微細化できる。さらに、ウェルの濃度プロファイルを単一としたからウェル同志の干渉をさけるためのウェル非形成の境界部が不要なので、その分、微細化できる。また、このすべてのトランジスタに共通のウェルはトランジスタのうち最も高い耐性要求を満たすように形成すればよい。
【0013】
なお、しきい値電圧は、すべてのトランジスタで共通のウェル濃度、半導体基板表面部への上記不純物注入量により調整するとともに、ゲート絶縁膜の厚さに応じてトランジスタ個々に調整することができる。
【0014】
ウェルの濃度プロファイル、しきい値電圧調整用の不純物注入量を単一としたから、これらの不純物領域形成時の熱履歴は単純となる。したがって、工程が簡略化されるとともにトランジスタ間の特性のばらつきが生じにくく、迅速に高歩留りのウェハプロセスを立ち上げることができる。
【0015】
請求項1記載の発明では、さらに、上記ウェルには半導体基板の表面部に上記ソースおよびドレインとの接合部よりも低濃度の領域を設ける。
【0016】
これにより、しきい値電圧調整用の不純物注入量の調整範囲が広くなり、しきい値電圧を調整する自由度が拡がり、良好なしきい値電圧の制御性が得られる。
【0017】
そして、上記ウェルには略素子分離絶縁膜の底部の深さに上記ソースおよびドレインとの接合部よりも高濃度の領域を設ける。
【0018】
これにより、素子分離絶縁膜の底部に不純物の高濃度領域が形成され、これが半導体基板の素子分離絶縁膜の底部位置におけるしきい値を上げ、チャネルストッパ層を別途設けることなく十分な素子分離耐圧を得ることができる。また、これにより、素子分離絶縁膜の幅をさらに狭めることができる。
【0019】
また、上記ソースおよびドレインをすべてのトランジスタで同じ濃度プロファイルとなるように形成する。
【0020】
これにより、さらに工程が簡略化されるとともに不純物領域形成時の熱履歴が単純化する。
【0021】
加えて、請求項1記載の発明では、上記ウェルは、上記複数のトランジスタのうち、ソースとドレイン間の印加電圧である作動電圧が最も高いトランジスタの耐性要求を満たす濃度プロファイルとなるように形成する。
【0022】
請求項2記載の発明では、個々のトランジスタのしきい値電圧は、上記ウェルの濃度と上記半導体基板表面への上記不純物注入量、および上記ゲート絶縁膜の厚さによって調整する。
【0025】
【発明の実施の形態】
図1に、本発明の半導体装置の断面を示す。半導体装置は複数のMOS型のトランジスタTA,TB,TCが混載せしめてある。トランジスタTA〜TCは、基本的に同じ構造のもので、半導体基板たるシリコン基板100に、ウェル11が形成され、素子分離絶縁膜たる素子分離酸化膜2A,2B,2Cによりトランジスタ領域1A,1B,1Cが画成されている。シリコン基板100には、トランジスタ領域にソース13およびドレイン14が形成してある。ソース13およびドレイン14の先端にはそれぞれ、ソース13およびドレイン14よりも不純物濃度の低い電界緩和層121,122が形成され、LDD構造が与えられる。
【0026】
また、シリコン基板100の表面部にはしきい値電圧を調整するための不純物が注入してある。
【0027】
シリコン基板100の表面には、ソース13とドレイン14間にゲート部3A,3B,3Cが紙面に直交する方向に帯状に形成してある。ゲート部3A〜3Cはゲート絶縁膜たるゲート酸化膜31A,31B,31Cおよびポリシリコンのゲート電極32A,32B,32Cを積層してなり、ソース13およびドレイン14間に形成されるチャネルに流れる電流を制御する。
【0028】
ゲート部3A〜3Cの側面には酸化膜でなるスペーサ4が形成してある。
【0029】
素子分離酸化膜2A〜2Cやゲート部3A〜3C等が形成されたシリコン基板100を覆い層間膜5が形成され、ソース13およびドレイン14が配線パターン6と導通している。
【0030】
トランジスタTA〜TCは異なる電源電圧仕様のもので、ソースとドレイン間およびゲートに印加される電圧(作動電圧)が異なる。作動電圧はトランジスタTCが最も高く、次いでトランジスタTB、トランジスタTAの順に低い(以下、適宜、低電圧トランジスタTA、中電圧トランジスタTB、高電圧トランジスタTCという)。
【0031】
ウェル11ならびにソース13およびドレイン14は、すべてのトランジスタTA〜TCで同じ濃度プロファイルとなるように形成してある。ウェル11の濃度および接合深さはソース13およびドレイン14との間のpn接合耐圧を規定し、この耐圧が、最も作動電圧の高いトランジタTCの作動電圧を越える電圧値となるように設定する。これにより、高電圧トランジスタTCよりも小さな作動電圧で作動するトランジスタTA,TBの接合耐圧をも満足する。
【0032】
また、しきい値電圧調整用の不純物注入量がすべてのトランジスタで同じ量に設定してある。なお、個々のトランジスタTA〜TCの最終的なしきい値についてはゲート酸化膜の膜厚で調整する。
【0033】
ゲート長は、作動電圧の高い順にすなわち高電圧トランジスタTC、中電圧トランジスタTB、低電圧トランジスタTAの順に長く設定してある。
【0034】
ゲート酸化膜31A〜31Cの厚さは、作動電圧の高い順にすなわち高電圧トランジスタTC、中電圧トランジスタTB、低電圧トランジスタTAの順に厚く設定してある。
【0035】
本半導体装置の作動を説明する。ソース13およびドレイン14、ゲート電極32A〜32Cに所定の作動電圧を印加する。ゲート電極32A〜32Cへの電圧印加により、シリコン基板100にはソース13とドレイン14間にチャネルが形成される。チャネルにおける作動電圧による電界は、ゲート部3A〜3Cの長さが大きいほど小さく、またゲート酸化膜31A〜31Cの厚さに反比例する。
【0036】
ゲート部3A〜3Cの長さを作動電圧が高いほど長くし、ゲート酸化膜31A〜31Cの厚さを作動電圧が高いほど厚くしているから、作動電圧の高いトランジスタTCではチャネルの電界が緩和され、ゲート長(したがってチャネル長)に応じてホットキャリアに対する高い耐性が得られる。またゲート酸化膜31A〜31Cの厚さに応じてゲート酸化膜の劣化に対する高い耐性が得られる。
【0037】
一方、中程度の作動電圧のトランジスタTBは高電圧トランジスタTCに比して、最も作動電圧が低いトランジスタTAは中電圧トランジスタTBおよび高電圧トランジスタTCに比して微細な構造となる。トランジスタTA,TBはその形状を実質的に規定するゲート部3A,3Bの長さ等を小さくしても、作動電圧が低いので、上記の耐性が大きく不足することはなく、要求される耐性に応じて微細化できる。
【0038】
また、素子分離酸化膜2A〜2Cを作動電圧が高いほど幅を長くしているから、作動電圧が高く素子分離酸化膜2Cを横切って強い電界が形成される高電圧トランジスタTAでは高い素子分離耐圧が得られ、作動電圧が低く素子分離酸化膜2B,2Cの電界が比較的弱いトランジスタTB,TCは作動電圧に応じた要求素子分離耐圧に応じて微細な構造となる。
【0039】
また、ウェル11の濃度プロファイルをすべてのトランジスタTA〜TCで同じとすることにより、次の効果を奏する。すなわちウェル11を従来のようにトランジスタにより作り分ける場合、ウェル間で不純物濃度プロファイルが影響し合うのを避けるためにウェル間に1〜2μm程度の幅の境界を設ける必要があるが、かかる境界を設ける必要がないので、その分微細化することができる。
【0040】
しかも、ウェル11ならびにソース13およびドレイン14は、トランジスタTA〜TCで単一であるから構成が簡単であり、これらの不純物領域形成はすべてのトランジスタで共通に1回で行える。したがってウェハプロセスにおいて、シリコン基板100となるシリコンウェハの熱履歴が単純でトランジスタ特性がばらつきにくい。
【0041】
しかして、トランジスタTA〜TCは、微細さを損なうことなく、それぞれの作動電圧に応じた耐性を確保しつつ、迅速に高歩留りのウェハプロセスを立ち上げることができる。
【0042】
なお、ウェル11の濃度プロファイルは、望ましくはシリコン基板100の表面部に低濃度の不純物領域を有する形状、例えばレトログレードウェルとするのがよい。この低濃度不純物領域を設けることで、ウェル11のトランジスタTA〜TCのしきい値電圧への寄与を低くすることができる。したがって、しきい値電圧は、シリコン基板100の表面部への不純物注入量や、ゲート酸化膜31A〜31Cの厚さに応じて小さな値から大きな値まで自由に設定でき、良好なしきい値電圧の制御性が得られる。
【0043】
ここで、ウェル11の濃度、不純物注入量は全トランジスタTA〜TCに共通であるから、しきい値電圧のトランジスタTA〜TC個々の調整はゲート酸化膜31A〜31Cの厚さにより調整することになる。あるいは、半導体装置のシステム設計において、次式で表されるしきい値電圧を考慮して所望の回路機能が得られるようにしてもよいのは勿論である。式中、VT はしきい値電圧、Toxはゲート酸化膜31A〜31Cの厚さ、A,Bは定数である。なお、しきい値電圧VT の近似式は下式に限られるものではない。
VT =A+B・Tox
【0044】
また、本発明はLDD構造を有しないトランジスタやチャネルストッパ層を有する構造のトランジスタにも適用することができる。かかる構造を与えるための不純物領域は、ソースおよびドレインならびにウェルと同様にすべてのトランジスタで同じに形成し、構成を簡単にすることができる。この場合、最も高い耐圧要求を満たすように濃度等を決めればよい。
【0045】
また、ウェル11は、ソース13およびドレイン14との接合深さ(例えば表面から0.2μm)においてpn接合耐圧を確保すべく不純物濃度を適度に高くするとともに、ウェル11に略素子分離酸化膜2A〜2Cの底部の深さに高濃度領域を設けるのもよい。素子分離酸化膜2A〜2Cの底部に上記高濃度領域が形成されることで、シリコン基板100の素子分離酸化膜2A〜2Cの底部位置におけるしきい値を上げ、チャネルストッパ層によることなく十分な素子分離耐圧を得ることができる。この結果、素子分離酸化膜2A〜2Cの幅をさらに狭め、半導体装置の小型化を図ることができる。なお、高濃度領域の濃度は高電圧トランジスタTCの素子分離耐圧を満たすように設定する。
【0047】
また、半導体装置を構成するトランジスタがnMOSとpMOSとが混載する構成の場合、導電型の異なるウェルが必要となる。この場合、すべてのnMOSに対してウェルを共通に形成し、すべてのpMOSに対してウェルを共通に形成する。そして、シリコン基板100の表面部には、すべてのnMOSに対してしきい値電圧調整用の不純物層を共通に形成し、すべてのpMOSに対してしきい値電圧調整用の不純物層を共通に形成する。
【0048】
次に本半導体装置の製造方法について説明する。図2、図3、図4、図5に、上記半導体装置のウェハプロセスにおける、各段階のシリコンウェハの断面を示す。なお、以下の説明においてトランジスタはnMOSとして説明する。
【0049】
シリコン基板100となるシリコンウェハ10の表面は、図中、左側が低電圧トランジスタTA(図1)が形成される低電圧トランジスタ領域1A、中側が中電圧トランジスタTB(図1)が形成される中電圧トランジスタ領域1B、右側が高電圧トランジスタTC(図1)が形成される高電圧トランジスタ領域1Cである。シリコンウェハ10の表面には、フォトリソグラフィーにより素子分離酸化膜2A,2B,2C(図1)形成位置を穴とするフォトレジストパターンR1を形成する。このフォトレジストパターンR1の穴は、高電圧トランジスタ領域1Cのソース側では幅が広く、低電圧トランジスタ1Aのソース側では幅が狭くなるように形成する。次いでフォトレジストパターンをマスクとしてプラズマエッチングにより0.2〜10.0μm程度の凹部20A,20B,20Cを形成する(図2(a))。
【0050】
次いでTEOS等の酸化膜を上記凹部20A,20B,20Cの深さよりも厚く全面に堆積した後、堆積した酸化膜をCMP等により平坦化する。そして全面エッチバックを行い、凹部20A〜20Cを除き酸化膜を除去する。凹部20A〜20Cに残った酸化膜が素子分離酸化膜2A〜2Cとなる(図2(b))。素子分離酸化膜2A〜2Cの幅は上記フォトレジストパターンR1の穴の大きさに対応したものとなり、高電圧トランジスタTCでは幅が広く、低電圧トランジスタTAでは幅が狭くなる。本実施形態では、このように素子分離技術としてSTIを用いているので、素子分離酸化膜2A〜2Cを、深く形成することができ、またバーズビークが現れにくく好ましい。したがって素子分離酸化膜2A〜2Cの深さが十分であれば素子分離酸化膜2A〜2Cの幅は同じでもよい。
【0051】
トランジスタ形成面保護のため、シリコンウェハ10の表面に保護酸化膜を形成する。保護酸化膜は全面エッチバック時に酸化膜を一定厚さ残すことで形成してもよい。この保護酸化膜は後述するゲート酸化膜31A〜31Cを形成するときには除去する。
【0052】
素子分離酸化膜2A〜2Cは、本実施形態ではSTIを用いているがLOCOSを用いてもよい。この場合、素子分離酸化膜2A〜2Cの膜厚はすべてのトランジスタ領域1A〜1Cで同じとするのがよい。
【0053】
イオンインプラによる不純物注入と熱処理によるドライブインを行いp型のウェル11を形成する(図2(c))。トランジスタ領域ごとに作り分けないのでウェルの形成はウェル11のみの1回であり、工程が簡略化されている。
【0054】
また、このように素子分離酸化膜2A〜2C形成後にウェル11を形成することで熱履歴によるウェル不純物の再拡散を防止でき、所望の不純物濃度のプロファイルを得るのが容易である。イオンインプラでは、ソース13およびドレイン14(図1)との接合耐圧を確保するためソース13およびドレイン14接合深さ(例えば0.2μm)における不純物濃度を適度に高くする。イオンインプラは、例えば400keV以上のイオン加速を行う高加速イオン注入技術が望ましい。不純物の深い注入が可能なため、上記レトログレードウェル構造を容易に得ることができるからである。また素子分離酸化膜2A〜2C形成後にウェル11を形成するプロセスを採用する場合(本実施形態もそうである)には、素子分離酸化膜2A〜2Cを貫通して不純物注入を行う必要があるからである。
【0055】
なおウェル11の深さ方向のプロファイルは、加速電圧を変えてイオンインプラを複数回行うことにより適宜自在に調整し得る。また、イオンインプラに続いて行うドライブインも緩く、すなわち低温で短時間で行うのが不純物濃度分布を保持できるので望ましい。例えば1000°C、1時間とする。
【0056】
次いでゲート部3A〜3Cを形成する。ゲート部3A〜3Cはゲート酸化膜31A〜31Cが高電圧トランジスタ領域1C、中電圧トランジスタ領域1B、低電圧トランジスタ領域1Aの順に薄くなるように作り分ける。ゲート部3A〜3Cの形成は基本的にゲート酸化膜形成〜ポリシリコン堆積〜フォトリソグラフィーおよびエッチングという流れで形成する。従来のように1種類のトランジスタごとにゲート部を形成していくとすると、工程が複雑化する。そこで次の方法により行う。
【0057】
先ず、段付き絶縁膜形成工程を行い、高電圧トランジスタ領域1C、中電圧トランジスタ領域1B、低電圧トランジスタ領域1Aの順に酸化膜の厚さの異なる段付き絶縁膜たる段付きの酸化膜を形成する。段付き絶縁膜形成工程では、先ず熱酸化により全面に酸化膜300を形成する(酸化膜形成工程)(図3(d))。次いで、フォトリソグラフィーにより高電圧トランジスタ領域1CにフォトレジストパターンR2を形成し、これをマスクとしてフォトレジストパターンR2非形成の中電圧トランジスタ領域1B、低電圧トランジスタ領域1Aに形成された酸化膜を除去する(パターン転写工程)(図3(e))。この酸化膜形成工程とパターン転写工程とよりなる第1次段付き酸化膜形成工程により、先ず高電圧トランジスタ領域にのみ酸化膜300aを形成する。
【0058】
次いで、第2次段付き酸化膜形成工程を行う。フォトレジストを除去した後、再び熱酸化により全面に酸化膜301を形成する(酸化膜形成工程)(図3(f))。高電圧トランジスタ領域1Cには、上記パターン転写工程において残された酸化膜300aの分、厚く形成される。次いで、フォトリソグラフィーにより、酸化膜300aを残した高電圧トランジスタ領域1C、および中電圧トランジスタ領域1BにフォトレジストパターンR3を形成し、これをマスクとしてフォトレジストパターンR3非形成の低電圧トランジスタ領域1Aに形成された酸化膜を除去する(パターン転写工程)(図4(g))。この第2次段付き酸化膜形成工程では、上記パターン転写工程において酸化膜300aを残した高電圧トランジスタ領域1Cと中電圧トランジスタ領域1Bにのみ酸化膜301aを形成する。
【0059】
フォトレジストを除去した後、再び熱酸化(図4(h))により全面に酸化膜302を形成する(酸化膜形成工程)(図4(i))。酸化膜302は、高電圧トランジスタ領域1Cでは、2回の酸化膜形成工程により形成された酸化膜の分、低電圧トランジスタ領域1Aよりも厚い。また、中電圧トランジスタ領域1Bでは、1回の酸化膜形成工程により形成された酸化膜の分、低電圧トランジスタ領域1Aよりも厚い。
【0060】
しかして段付きの酸化膜302が形成される。各トランジスタ領域1A,1B,1Cの酸化膜厚は、3回の酸化膜形成工程のプロセスコントロールにより任意に制御することができる。この膜厚の制御は、要求されるしきい値電圧の調整量を考慮して行う。
【0061】
かかる酸化膜302形成の後、イオンインプラによりシリコン基板100表面部にしきい値電圧調整用の不純物を注入する。不純物注入はすべてのトランジスタTA〜TCで一緒に行い、不純物注入量を同じにする。すなわち、イオンインプラ用のマスクは使わないか、すべてのトランジスタTA〜TC位置が開口した1つのマスクのみを用いて一時に行う。したがって、イオンインプラ用のマスクを形成してイオンインプラを行ったとしても、イオンインプラ用のマスクを形成するためのフォトリソグラィーは1回で済み、露光用のマスクも1枚で済む。このように、工程の簡略化、フォトマスクの低減により低コスト化が図れる。
【0062】
次いで、ポリシリコンを全面に堆積し導電膜たるポリシリコンの膜320を形成する(導電膜形成工程)(図5(j))。
【0063】
フォトリソグラフィーにより、ゲート部3A〜3C(図1)の設計位置にゲート部3A〜3Cのフォトレジストパターンを形成し、続いてエッチングにより、フォトレジストパターン非形成位置のポリシリコン膜320とその下層の酸化膜302とを除去し、ゲート酸化膜31A,31B,31Cとゲート電極32A,32B,32Cとが積層したゲート部3A〜3Cを形成する。次いで酸素雰囲気中での熱酸化によりシリコン面から立ち上がるスペーサ4を形成する(図5(k))。
【0064】
さて、シリコンウェハにゲート酸化膜の異なるトランジスタを作り分ける場合、従来のプロセスを踏襲した考え方では各トランジスタ領域ごとに酸化膜形成〜ポリシリコン膜形成〜フォトリソグラフィーおよびエッチングという流れでゲート部を作っていくことになるが、この場合(比較例)と本実施形態における上記ゲート部形成工程とを比較する。
【0065】
比較例では、酸化膜形成、ポリシリコン膜形成、フォトリソグラフィーおよびエッチングがそれぞれ作動電圧の異なるトランジスタの数(N)だけ必要になる。これに対して本発明では、ポリシリコン膜形成の回数が1回で済み、工程が大幅に低減できる。なお、酸化膜形成の回数はN回である。またフォトリソグラフィーおよびエッチングは、酸化膜に段差を形成する回数すなわち(N−1)回とゲート部を形成する回数1回の合わせてN回である。しかも上記N回のフォトリソグラフィーおよびエッチングは、従来例ではすべて高い加工精度が必要なゲート部形成において行われるのに対して、本発明ではゲート部形成は1回だけであり、従来例に比して高い歩留りを得ることができる。
【0066】
また、本発明では残りの(N−1)回のフォトリソグラフィーおよびエッチングは上記パターン転写工程で行われる。酸化膜はゲート酸化膜として残るもの以外はエッチングにより除去されるので、パターン転写工程において順次、形成されていく酸化膜301,302は加工精度も、重ね合わせ精度も高いものでなくともよい。したがって容易に段付きの酸化膜を形成することができる。
【0067】
さて、続いて、砒素(AS )等のイオンインプラにより、電界緩和層となる低濃度不純物領域を形成し、次いでリン(P)等のイオンインプラにより、すべてのトランジスタ領域1A〜1Cについてソース13およびドレイン14を形成する(図5(l))。トランジスタ領域ごとに作り分けないので、ソースおよびドレインの形成はソース13およびドレイン14のみの1回で済み、工程は簡略化されている。しかもソース13およびドレイン14ならびに上記ウェル11が単一で熱履歴が単純であるから、これらをトランジスタ領域ごとに作り分ける場合よりも不純物濃度のプロファイルの予測が容易であり、迅速に高歩留りのウェハプロセスを立ち上げることができる。
【0068】
かくしてトランジスタの基本的な構造が形成された後、ゲート部3A〜3Cやスペーサ4が形成されたシリコンウェハ10に層間膜5を形成し、各トランジスタTA〜TCのソース13およびドレイン14との導通をとるための配線6を形成する。
【0069】
かくして半導体装置が完成する(図1)。
【0070】
なお、本実施形態では、作動電圧は高、中、低の3種類の場合を示したが、必ずしもこれに限定されるものではなく、2種類や、4種類以上の異なる作動電圧のトランジスタを混載した半導体装置に適用することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の断面図である。
【図2】(a),(b),(c)は、本発明の半導体装置の製造方法を示す第1、第2、第3のシリコンウェハの断面図である。
【図3】(d),(e),(f)は、本発明の半導体装置の製造方法を示す第4、第5、第6のシリコンウェハの断面図である。
【図4】(g),(h),(i)は、本発明の半導体装置の製造方法を示す第7、第8、第9のシリコンウェハの断面図である。
【図5】(j),(k),(l)は、本発明の半導体装置の製造方法を示す第10、第11、第12のシリコンウェハの断面図である。
【符号の説明】
TA,TB,TC トランジスタ
1A,1B,1C トランジスタ領域
10 シリコンウェハ(半導体ウェハ)
100 シリコン基板(半導体基板)
11 ウェル
121,122 電界緩和層
13 ソース
14 ドレイン
2A,2B,2C 素子分離酸化膜(素子分離絶縁膜)
3A,3B,3C ゲート部
31A,31B,31C ゲート酸化膜(ゲート絶縁膜)
32A,32B,32C ゲート電極
4 スペーサ
Claims (2)
- 半導体基板に形成されたウェルの素子分離絶縁膜により画成された各領域にソースおよびドレインを形成し、半導体基板の表面のソースとドレイン間にゲート絶縁膜およびゲート電極を積層してなるゲート部を形成したMOS型のトランジスタであってソースとドレイン間の印加電圧である作動電圧の異なる複数のトランジスタを混載した半導体装置において、
要求される耐性に応じて、ゲート長をソースとドレイン間の印加電圧である作動電圧が高いトランジスタほど長く設定し、ゲート絶縁膜をソースとドレイン間の印加電圧である作動電圧が高いトランジスタほど厚く設定し、
ウェルならびに上記ソースおよびドレインをすべてのトランジスタで同じ濃度プロファイルとなるように形成し、半導体基板表面部へのしきい値電圧調整用の不純物注入量をすべてのトランジスタで同じ量に設定し、
上記ウェルは、上記複数のトランジスタのうち、ソースとドレイン間の印加電圧である作動電圧が最も高いトランジスタの耐性要求を満たす濃度プロファイルとなるように形成し、
上記ウェルには半導体基板の表面部に上記ソースおよびドレインとの接合部よりも低濃度の領域を設けるとともに、略素子分離酸化膜の底部の深さに上記ソースおよびドレインとの接合部よりも高濃度の領域を設けたことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、個々のトランジスタのしきい値電圧は、上記ウェルの濃度と上記半導体基板表面への上記不純物注入量、および上記ゲート絶縁膜の厚さによって調整する半導体装置。
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