JP2000150662A - 半導体装置および該半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 作動電圧の異なるトランジスタが混載する半
導体装置において耐性微細構造を確保しつつ低コストか
つ迅速にウェハプロセスを立上げ可能な構成を提案す
る。 【解決手段】 トランジスタＴＡ〜ＴＣの平面形状を決
定するゲート部３Ａ〜３Ｃの長さ、ゲート酸化膜３１Ａ
〜３１Ｃの厚さを、作動電圧が高いほど長くまたは厚く
設定して高電圧トランジスタＴＣではチャネルの電界を
抑制し耐性を高め、低電圧トランジスタＴＡでは作動電
圧の低さに応じて微細化する。すべてのトランジスタＴ
Ａ〜ＴＣで、ウェル１１を同じに形成するともにしきい
値電圧調整用の基板１００の表面部への不純物注入量を
同じに設定して不純物領域形成時の熱履歴を単純にし、
ウェハプロセスの立ち上げを容易にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳ型のトランジ
スタを有する半導体装置および該半導体装置の製造方法
に関する。

【０００２】

【従来の技術】トランジスタ構造の微細化は、論理回路
用のトランジスタにおいて作動速度向上やコストダウン
を図るためには、不可欠である。そして消費電力を低減
すべく、微細化とともに電源電圧も下がる傾向にある。
しかし、一方では、センサ用、電力系の入出力インター
フェース用やフラシュメモリ等の不揮発性メモリの書き
込み・消去用として、一般の論理回路用よりも高い入出
力電圧を扱う、ソースとドレイン間の印加電圧およびゲ
ートへの印加電圧が高い別の種類のトランジスタが必要
であり、かかる用途のトランジスタは作動速度よりもむ
しろゲート酸化膜寿命、ホットキャリアに対する耐性、
ｐｎ接合耐圧や素子間の分離耐圧等の耐性の方が重要で
ある。

【０００３】シリコン基板に上記のような作動電圧の異
なる複数の種類のトランジスタを混載する場合、そのう
ちのひとつの種類のトランジスタの構造を基本としてソ
ースおよびドレイン、ウェルならびにチャネルストッパ
層等をアレンジし、残りの種類のトランシスタの構造を
決めていた。通常、基本となるトランジスタ構造として
は作動電圧が低く微細化の進んだ標準的なトランジスタ
である上記論理回路用のトランジスタが選択され、トラ
ンジスタの微細構造を確保しつつ上記耐性等を考慮して
作動電圧の高いトランジスタの構造が決められる。かか
る半導体装置を製造するに際しては、ウェハプロセスに
おいて、トランジスタの種類ごとにそれぞれ上記トラン
ジスタを構成する各部を形成することになる。

【０００４】特許第２６４４７７６号には、高電圧のト
ランジスタと低電圧のトランジスタの混載する半導体装
置において、チャネルストッパ層を形成するべくシリコ
ンウェハの素子分離酸化膜の下側に不純物を注入するに
際し、不純物の注入量を、高電圧トランジスタ側の領域
で少なくして不純物の素子領域への拡散を抑制し高電圧
トランジスタのｐｎ接合耐圧を高めるようにしたものが
ある（第１従来例）。

【０００５】また、特開平９−１３９３８２号公報に
は、素子分離酸化膜の幅の狭いメモリセルと、周辺回路
を構成する、素子分離酸化膜の幅の広い高耐圧トランジ
スタとが混載して素子分離酸化膜の膜厚が異なる半導体
装置において、チャネルストッパ層を形成するための不
純物注入を、不純物が、薄い素子分離酸化膜の底部の深
さまで達するように行う浅い不純物注入と、厚い素子分
離酸化膜の底部の深さまで達するように行う深い不純物
注入との２回行い、いずれかの不純物注入で、チャネル
ストッパ層として好適な素子分離酸化膜の底部深さに形
成されるようにしたものがある（第２従来例）。

【０００６】また、特開平８−１１１４６１号公報に
は、第１のトランジスタ領域では電界緩和層となる低濃
度不純物領域をスペーサの下部に進入するように斜め回
転インプラ等により形成し、第２のトランジスタ領域で
は低濃度不純物領域を非形成とすることで、フォトリソ
グラフィー工程を増やすことなく第１のトランジスタ領
域のしきい値電圧を第２のトランジスタ領域よりも少し
高くなるように設定できるようにしたものがある（第３
従来例）。

【０００７】また、特開平８−２９３５９８号公報に
は、トランジスタのしきい値電圧を調整する不純物注入
工程を、フォトリソグラフィーを援用して、シリコンウ
ェハのチャネルが形成される領域のうち第１の領域に低
濃度の不純物を注入する第１の工程と、第２の領域に高
濃度の不純物を注入する第２の工程との２回に分けて行
い、高しきい値電圧とするトランジスタ領域では第２の
領域の面積を多くし、低しきい値電圧とするトランジス
タ領域では第１の領域の面積を多くすることで、しきい
値を３種類以上に分ける場合でも、上記第１、第２の２
回の工程で済むようにしたものがある（第４従来例）。

【０００８】

【発明が解決しようとする課題】しかしながら、上記第
１、第２従来例では混載するトランジスタの種類に応じ
てイオン注入等の要素工程を複数回行う必要がある。第
３、第４従来例のように種類の異なるトランジスタが混
載していても工程が複雑化しないようにしたものもある
が、第３従来例ではトランジスタ間でしきい値に僅かな
差をつけられるだけで汎用性に乏しく、第４従来例では
不要な不純物層が形成されることになって、トランジス
タの基本構造であるウェル等の不純物層に用いて好適な
結果を得ることのできる技術であるとは必ずしもいえな
い。

【０００９】このように、トランジスタごとに不純物層
をアレンジし、要求される耐圧やしきい値電圧の異なる
複数の種類のトランジスタをつくりこむ従来のものでは
半導体基板の不純物濃度のプロファイルが複雑化し、製
造工程数が膨らんだり、熱履歴が複雑化するため所望の
プロファイルを得るのが容易ではない。したがってトラ
ンジスタの特性がばらつきやすく、迅速に高歩留りのウ
ェハプロセスを立ち上げることができない。

【００１０】本発明は上記実情に鑑みなされたもので、
トランジスタの耐性を確保し、しかも迅速に高歩留りの
ウェハプロセスを立ち上げることができる半導体装置を
提供することを目的とする。また、本発明は、上記半導
体装置の製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】請求項１記載の発明で
は、作動電圧の異なる複数のトランジスタを混載した半
導体装置において、作動電圧に応じてゲート長を作動電
圧が高いトランジスタほど長く設定する。ゲート絶縁膜
を作動電圧が高いトランジスタほど厚く設定する。ウェ
ルをすべてのトランジスタで同じ濃度プロファイルとな
るように形成する。半導体基板表面部へのしきい値電圧
調整用の不純物注入量をすべてのトランジスタで同じ量
に設定する。

【００１２】作動電圧が高いトランジスタほど、ゲート
長を長く、ゲート絶縁膜の厚さを厚く設定したから、作
動電圧の高いトランジスタにおいてチャネルの電界が強
められるのを緩和し、またゲート絶縁膜の電界が強めら
れるのを緩和して耐性を高め、作動電圧が低いトランジ
スタでは作動電圧の低さに応じて微細化できる。さら
に、ウェルの濃度プロファイルを単一としたからウェル
同志の干渉をさけるためのウェル非形成の境界部が不要
なので、その分、微細化できる。また、このすべてのト
ランジスタに共通のウェルはトランジスタのうち最も高
い耐性要求を満たすように形成すればよい。

【００１３】なお、しきい値電圧は、すべてのトランジ
スタで共通のウェル濃度、半導体基板表面部への上記不
純物注入量により調整するとともに、ゲート絶縁膜の厚
さに応じてトランジスタ個々に調整することができる。

【００１４】ウェルの濃度プロファイル、しきい値電圧
調整用の不純物注入量を単一としたから、これらの不純
物領域形成時の熱履歴は単純となる。したがって、工程
が簡略化されるとともにトランジスタ間の特性のばらつ
きが生じにくく、迅速に高歩留りのウェハプロセスを立
ち上げることができる。

【００１５】請求項２記載の発明では、上記ウェルには
半導体基板の表面部に上記ソースおよびドレインとの接
合部よりも低濃度の領域を設ける。

【００１６】これにより、しきい値電圧調整用の不純物
注入量の調整範囲が広くなり、しきい値電圧を調整する
自由度が拡がり、良好なしきい値電圧の制御性が得られ
る。

【００１７】請求項３記載の発明では、上記ウェルには
略素子分離絶縁膜の底部の深さに上記ソースおよびドレ
インとの接合部よりも高濃度の領域を設ける。

【００１８】これにより、素子分離絶縁膜の底部に不純
物の高濃度領域が形成され、これが半導体基板の素子分
離絶縁膜の底部位置におけるしきい値を上げ、チャネル
ストッパ層を別途設けることなく十分な素子分離耐圧を
得ることができる。また、これにより、素子分離絶縁膜
の幅をさらに狭めることができる。

【００１９】請求項４記載の発明では、上記ソースおよ
びドレインをすべてのトランジスタで同じ濃度プロファ
イルとなるように形成する。

【００２０】これにより、さらに工程が簡略化されると
ともに不純物領域形成時の熱履歴が単純化する。

【００２１】請求項５記載の発明では、上記請求項１な
いし４いずれか記載の半導体装置を製造するに際し、上
記ゲート部の形成を、ウェルの形成された半導体ウェハ
の表面に作動電圧の高いトランジスタ領域ほど厚くなる
ように段付きの絶縁膜を形成する段付き絶縁膜形成工程
と、上記酸化膜の表面に導電膜を形成する導電膜形成工
程と、フォトリソグラフィーとエッチングにより各トラ
ンジスタ領域にゲート絶縁膜の厚さがそれぞれ異なるゲ
ート部を形成するゲート部形成工程とにより行う。

【００２２】かかる製造方法とすることにより、作動電
圧の異なるトランジスタ領域ごとにゲート部を順次、作
り分けていく従来の製造方法を踏襲した方法にない次の
効果を奏する。ゲート電極となる導電膜を形成する前に
予め段付きの絶縁膜を形成しておくので、導電膜の形成
は一度で済み、さらに上記ゲート部形成工程では、すべ
てのトランジスタ領域について一度にゲート部を形成で
きるから、工程が簡略化される。しかも精密な加工精度
を要するゲート部の形成においてフォトリソグラフィー
とエッチングが一度で済むから、歩留りが向上する。

【００２３】請求項６記載の発明では、上記段付き絶縁
膜形成工程では、半導体ウェハの全面に熱酸化により酸
化膜を形成する酸化膜形成工程と、フォトリソグラフィ
ーとエッチングにより最も作動電圧の高いトランジスタ
領域を除き他のトランジスタ領域の酸化膜を除去するパ
ターン転写工程とからなる第１次段付き酸化膜形成工程
を行う。次いで、第１次段付き酸化膜形成工程を経た半
導体ウェハの全面に酸化膜を形成する酸化膜形成工程
と、フォトリソグラフィーとエッチングにより最も作動
電圧の高いトランジスタ領域および次に作動電圧の高い
トランジスタ領域を除き他のトランジスタ領域の酸化膜
を除去するパターン転写工程とからなる第２次段付き酸
化膜形成工程を行う。以下順次、半導体ウェハの全面に
酸化膜を形成する酸化膜形成工程と、フォトリソグラフ
ィーとエッチングにより前のパターン転写工程において
酸化膜を残したトランジスタ領域と、該トランジスタ領
域の次に作動電圧の高いトランジスタ領域とを除き他の
トランジスタ領域の酸化膜を除去するパターン転写工程
とを行い、作動電圧の高いトランジスタ領域ほど厚くな
るように酸化膜を形成し上記段付き絶縁膜を得る。

【００２４】段付き絶縁膜のうち、上記ゲート部形成工
程において残されるのはゲート部位置のものだけである
から、パターン転写工程において順次、形成されていく
酸化膜は加工精度も、重ね合わせ精度も高いものでなく
ともよい。したがって容易に段付き絶縁膜を形成するこ
とができる。

【００２５】

【発明の実施の形態】図１に、本発明の半導体装置の断
面を示す。半導体装置は複数のＭＯＳ型のトランジスタ
ＴＡ，ＴＢ，ＴＣが混載せしめてある。トランジスタＴ
Ａ〜ＴＣは、基本的に同じ構造のもので、半導体基板た
るシリコン基板１００に、ウェル１１が形成され、素子
分離絶縁膜たる素子分離酸化膜２Ａ，２Ｂ，２Ｃにより
トランジスタ領域１Ａ，１Ｂ，１Ｃが画成されている。
シリコン基板１００には、トランジスタ領域にソース１
３およびドレイン１４が形成してある。ソース１３およ
びドレイン１４の先端にはそれぞれ、ソース１３および
ドレイン１４よりも不純物濃度の低い電界緩和層１２
１，１２２が形成され、ＬＤＤ構造が与えられる。

【００２６】また、シリコン基板１００の表面部にはし
きい値電圧を調整するための不純物が注入してある。

【００２７】シリコン基板１００の表面には、ソース１
３とドレイン１４間にゲート部３Ａ，３Ｂ，３Ｃが紙面
に直交する方向に帯状に形成してある。ゲート部３Ａ〜
３Ｃはゲート絶縁膜たるゲート酸化膜３１Ａ，３１Ｂ，
３１Ｃおよびポリシリコンのゲート電極３２Ａ，３２
Ｂ，３２Ｃを積層してなり、ソース１３およびドレイン
１４間に形成されるチャネルに流れる電流を制御する。

【００２８】ゲート部３Ａ〜３Ｃの側面には酸化膜でな
るスペーサ４が形成してある。

【００２９】素子分離酸化膜２Ａ〜２Ｃやゲート部３Ａ
〜３Ｃ等が形成されたシリコン基板１００を覆い層間膜
５が形成され、ソース１３およびドレイン１４が配線パ
ターン６と導通している。

【００３０】トランジスタＴＡ〜ＴＣは異なる電源電圧
仕様のもので、ソースとドレイン間およびゲートに印加
される電圧（作動電圧）が異なる。作動電圧はトランジ
スタＴＣが最も高く、次いでトランジスタＴＢ、トラン
ジスタＴＡの順に低い（以下、適宜、低電圧トランジス
タＴＡ、中電圧トランジスタＴＢ、高電圧トランジスタ
ＴＣという）。

【００３１】ウェル１１ならびにソース１３およびドレ
イン１４は、すべてのトランジスタＴＡ〜ＴＣで同じ濃
度プロファイルとなるように形成してある。ウェル１１
の濃度および接合深さはソース１３およびドレイン１４
との間のｐｎ接合耐圧を規定し、この耐圧が、最も作動
電圧の高いトランジタＴＣの作動電圧を越える電圧値と
なるように設定する。これにより、高電圧トランジスタ
ＴＣよりも小さな作動電圧で作動するトランジスタＴ
Ａ，ＴＢの接合耐圧をも満足する。

【００３２】また、しきい値電圧調整用の不純物注入量
がすべてのトランジスタで同じ量に設定してある。な
お、個々のトランジスタＴＡ〜ＴＣの最終的なしきい値
についてはゲート酸化膜の膜厚で調整する。

【００３３】ゲート長は、作動電圧の高い順にすなわち
高電圧トランジスタＴＣ、中電圧トランジスタＴＢ、低
電圧トランジスタＴＡの順に長く設定してある。

【００３４】ゲート酸化膜３１Ａ〜３１Ｃの厚さは、作
動電圧の高い順にすなわち高電圧トランジスタＴＣ、中
電圧トランジスタＴＢ、低電圧トランジスタＴＡの順に
厚く設定してある。

【００３５】本半導体装置の作動を説明する。ソース１
３およびドレイン１４、ゲート電極３２Ａ〜３２Ｃに所
定の作動電圧を印加する。ゲート電極３２Ａ〜３２Ｃへ
の電圧印加により、シリコン基板１００にはソース１３
とドレイン１４間にチャネルが形成される。チャネルに
おける作動電圧による電界は、ゲート部３Ａ〜３Ｃの長
さが大きいほど小さく、またゲート酸化膜３１Ａ〜３１
Ｃの厚さに反比例する。

【００３６】ゲート部３Ａ〜３Ｃの長さを作動電圧が高
いほど長くし、ゲート酸化膜３１Ａ〜３１Ｃの厚さを作
動電圧が高いほど厚くしているから、作動電圧の高いト
ランジスタＴＣではチャネルの電界が緩和され、ゲート
長（したがってチャネル長）に応じてホットキャリアに
対する高い耐性が得られる。またゲート酸化膜３１Ａ〜
３１Ｃの厚さに応じてゲート酸化膜の劣化に対する高い
耐性が得られる。

【００３７】一方、中程度の作動電圧のトランジスタＴ
Ｂは高電圧トランジスタＴＣに比して、最も作動電圧が
低いトランジスタＴＡは中電圧トランジスタＴＢおよび
高電圧トランジスタＴＣに比して微細な構造となる。ト
ランジスタＴＡ，ＴＢはその形状を実質的に規定するゲ
ート部３Ａ，３Ｂの長さ等を小さくしても、作動電圧が
低いので、上記の耐性が大きく不足することはなく、要
求される耐性に応じて微細化できる。

【００３８】また、素子分離酸化膜２Ａ〜２Ｃを作動電
圧が高いほど幅を長くしているから、作動電圧が高く素
子分離酸化膜２Ｃを横切って強い電界が形成される高電
圧トランジスタＴＡでは高い素子分離耐圧が得られ、作
動電圧が低く素子分離酸化膜２Ｂ，２Ｃの電界が比較的
弱いトランジスタＴＢ，ＴＣは作動電圧に応じた要求素
子分離耐圧に応じて微細な構造となる。

【００３９】また、ウェル１１の濃度プロファイルをす
べてのトランジスタＴＡ〜ＴＣで同じとすることによ
り、次の効果を奏する。すなわちウェル１１を従来のよ
うにトランジスタにより作り分ける場合、ウェル間で不
純物濃度プロファイルが影響し合うのを避けるためにウ
ェル間に１〜２μｍ程度の幅の境界を設ける必要がある
が、かかる境界を設ける必要がないので、その分微細化
することができる。

【００４０】しかも、ウェル１１ならびにソース１３お
よびドレイン１４は、トランジスタＴＡ〜ＴＣで単一で
あるから構成が簡単であり、これらの不純物領域形成は
すべてのトランジスタで共通に１回で行える。したがっ
てウェハプロセスにおいて、シリコン基板１００となる
シリコンウェハの熱履歴が単純でトランジスタ特性がば
らつきにくい。

【００４１】しかして、トランジスタＴＡ〜ＴＣは、微
細さを損なうことなく、それぞれの作動電圧に応じた耐
性を確保しつつ、迅速に高歩留りのウェハプロセスを立
ち上げることができる。

【００４２】なお、ウェル１１の濃度プロファイルは、
望ましくはシリコン基板１００の表面部に低濃度の不純
物領域を有する形状、例えばレトログレードウェルとす
るのがよい。この低濃度不純物領域を設けることで、ウ
ェル１１のトランジスタＴＡ〜ＴＣのしきい値電圧への
寄与を低くすることができる。したがって、しきい値電
圧は、シリコン基板１００の表面部への不純物注入量
や、ゲート酸化膜３１Ａ〜３１Ｃの厚さに応じて小さな
値から大きな値まで自由に設定でき、良好なしきい値電
圧の制御性が得られる。

【００４３】ここで、ウェル１１の濃度、不純物注入量
は全トランジスタＴＡ〜ＴＣに共通であるから、しきい
値電圧のトランジスタＴＡ〜ＴＣ個々の調整はゲート酸
化膜３１Ａ〜３１Ｃの厚さにより調整することになる。
あるいは、半導体装置のシステム設計において、次式で
表されるしきい値電圧を考慮して所望の回路機能が得ら
れるようにしてもよいのは勿論である。式中、ＶT はし
きい値電圧、Ｔoxはゲート酸化膜３１Ａ〜３１Ｃの厚
さ、Ａ，Ｂは定数である。なお、しきい値電圧ＶT の近
似式は下式に限られるものではない。ＶT ＝Ａ＋Ｂ・Ｔ
ox

【００４４】また、本発明はＬＤＤ構造を有しないトラ
ンジスタやチャネルストッパ層を有する構造のトランジ
スタにも適用することができる。かかる構造を与えるた
めの不純物領域は、ソースおよびドレインならびにウェ
ルと同様にすべてのトランジスタで同じに形成し、構成
を簡単にすることができる。この場合、最も高い耐圧要
求を満たすように濃度等を決めればよい。

【００４５】また、ウェル１１は、ソース１３およびド
レイン１４との接合深さ（例えば表面から０．２μｍ）
においてｐｎ接合耐圧を確保すべく不純物濃度を適度に
高くするとともに、ウェル１１に略素子分離酸化膜２Ａ
〜２Ｃの底部の深さに高濃度領域を設けるのもよい。素
子分離酸化膜２Ａ〜２Ｃの底部に上記高濃度領域が形成
されることで、シリコン基板１００の素子分離酸化膜２
Ａ〜２Ｃの底部位置におけるしきい値を上げ、チャネル
ストッパ層によることなく十分な素子分離耐圧を得るこ
とができる。この結果、素子分離酸化膜２Ａ〜２Ｃの幅
をさらに狭め、半導体装置の小型化を図ることができ
る。なお、高濃度領域の濃度は高電圧トランジスタＴＣ
の素子分離耐圧を満たすように設定する。

【００４６】なお、ソース１３およびドレイン１４につ
いてもすべてのトランジスタＴＡ〜ＴＣで同じ濃度プロ
ファイルとなるようにしたが、作動電圧ごとに別の濃度
プロファイルとなるようにしてもよい。

【００４７】また、半導体装置を構成するトランジスタ
がｎＭＯＳとｐＭＯＳとが混載する構成の場合、導電型
の異なるウェルが必要となる。この場合、すべてのｎＭ
ＯＳに対してウェルを共通に形成し、すべてのｐＭＯＳ
に対してウェルを共通に形成する。そして、シリコン基
板１００の表面部には、すべてのｎＭＯＳに対してしき
い値電圧調整用の不純物層を共通に形成し、すべてのｐ
ＭＯＳに対してしきい値電圧調整用の不純物層を共通に
形成する。

【００４８】次に本半導体装置の製造方法について説明
する。図２、図３、図４、図５に、上記半導体装置のウ
ェハプロセスにおける、各段階のシリコンウェハの断面
を示す。なお、以下の説明においてトランジスタはｎＭ
ＯＳとして説明する。

【００４９】シリコン基板１００となるシリコンウェハ
１０の表面は、図中、左側が低電圧トランジスタＴＡ
（図１）が形成される低電圧トランジスタ領域１Ａ、中
側が中電圧トランジスタＴＢ（図１）が形成される中電
圧トランジスタ領域１Ｂ、右側が高電圧トランジスタＴ
Ｃ（図１）が形成される高電圧トランジスタ領域１Ｃで
ある。シリコンウェハ１０の表面には、フォトリソグラ
フィーにより素子分離酸化膜２Ａ，２Ｂ，２Ｃ（図１）
形成位置を穴とするフォトレジストパターンＲ１を形成
する。このフォトレジストパターンＲ１の穴は、高電圧
トランジスタ領域１Ｃのソース側では幅が広く、低電圧
トランジスタ１Ａのソース側では幅が狭くなるように形
成する。次いでフォトレジストパターンをマスクとして
プラズマエッチングにより０．２〜１０．０μｍ程度の
凹部２０Ａ，２０Ｂ，２０Ｃを形成する（図２
（ａ））。

【００５０】次いでＴＥＯＳ等の酸化膜を上記凹部２０
Ａ，２０Ｂ，２０Ｃの深さよりも厚く全面に堆積した
後、堆積した酸化膜をＣＭＰ等により平坦化する。そし
て全面エッチバックを行い、凹部２０Ａ〜２０Ｃを除き
酸化膜を除去する。凹部２０Ａ〜２０Ｃに残った酸化膜
が素子分離酸化膜２Ａ〜２Ｃとなる（図２（ｂ））。素
子分離酸化膜２Ａ〜２Ｃの幅は上記フォトレジストパタ
ーンＲ１の穴の大きさに対応したものとなり、高電圧ト
ランジスタＴＣでは幅が広く、低電圧トランジスタＴＡ
では幅が狭くなる。本実施形態では、このように素子分
離技術としてＳＴＩを用いているので、素子分離酸化膜
２Ａ〜２Ｃを、深く形成することができ、またバーズビ
ークが現れにくく好ましい。したがって素子分離酸化膜
２Ａ〜２Ｃの深さが十分であれば素子分離酸化膜２Ａ〜
２Ｃの幅は同じでもよい。

【００５１】トランジスタ形成面保護のため、シリコン
ウェハ１０の表面に保護酸化膜を形成する。保護酸化膜
は全面エッチバック時に酸化膜を一定厚さ残すことで形
成してもよい。この保護酸化膜は後述するゲート酸化膜
３１Ａ〜３１Ｃを形成するときには除去する。

【００５２】素子分離酸化膜２Ａ〜２Ｃは、本実施形態
ではＳＴＩを用いているがＬＯＣＯＳを用いてもよい。
この場合、素子分離酸化膜２Ａ〜２Ｃの膜厚はすべての
トランジスタ領域１Ａ〜１Ｃで同じとするのがよい。

【００５３】イオンインプラによる不純物注入と熱処理
によるドライブインを行いｐ型のウェル１１を形成する
（図２（ｃ））。トランジスタ領域ごとに作り分けない
のでウェルの形成はウェル１１のみの１回であり、工程
が簡略化されている。

【００５４】また、このように素子分離酸化膜２Ａ〜２
Ｃ形成後にウェル１１を形成することで熱履歴によるウ
ェル不純物の再拡散を防止でき、所望の不純物濃度のプ
ロファイルを得るのが容易である。イオンインプラで
は、ソース１３およびドレイン１４（図１）との接合耐
圧を確保するためソース１３およびドレイン１４接合深
さ（例えば０．２μｍ）における不純物濃度を適度に高
くする。イオンインプラは、例えば４００ｋｅＶ以上の
イオン加速を行う高加速イオン注入技術が望ましい。不
純物の深い注入が可能なため、上記レトログレードウェ
ル構造を容易に得ることができるからである。また素子
分離酸化膜２Ａ〜２Ｃ形成後にウェル１１を形成するプ
ロセスを採用する場合（本実施形態もそうである）に
は、素子分離酸化膜２Ａ〜２Ｃを貫通して不純物注入を
行う必要があるからである。

【００５５】なおウェル１１の深さ方向のプロファイル
は、加速電圧を変えてイオンインプラを複数回行うこと
により適宜自在に調整し得る。また、イオンインプラに
続いて行うドライブインも緩く、すなわち低温で短時間
で行うのが不純物濃度分布を保持できるので望ましい。
例えば１０００°Ｃ、１時間とする。

【００５６】次いでゲート部３Ａ〜３Ｃを形成する。ゲ
ート部３Ａ〜３Ｃはゲート酸化膜３１Ａ〜３１Ｃが高電
圧トランジスタ領域１Ｃ、中電圧トランジスタ領域１
Ｂ、低電圧トランジスタ領域１Ａの順に薄くなるように
作り分ける。ゲート部３Ａ〜３Ｃの形成は基本的にゲー
ト酸化膜形成〜ポリシリコン堆積〜フォトリソグラフィ
ーおよびエッチングという流れで形成する。従来のよう
に１種類のトランジスタごとにゲート部を形成していく
とすると、工程が複雑化する。そこで次の方法により行
う。

【００５７】先ず、段付き絶縁膜形成工程を行い、高電
圧トランジスタ領域１Ｃ、中電圧トランジスタ領域１
Ｂ、低電圧トランジスタ領域１Ａの順に酸化膜の厚さの
異なる段付き絶縁膜たる段付きの酸化膜を形成する。段
付き絶縁膜形成工程では、先ず熱酸化により全面に酸化
膜３００を形成する（酸化膜形成工程）（図３
（ｄ））。次いで、フォトリソグラフィーにより高電圧
トランジスタ領域１ＣにフォトレジストパターンＲ２を
形成し、これをマスクとしてフォトレジストパターンＲ
２非形成の中電圧トランジスタ領域１Ｂ、低電圧トラン
ジスタ領域１Ａに形成された酸化膜を除去する（パター
ン転写工程）（図３（ｅ））。この酸化膜形成工程とパ
ターン転写工程とよりなる第１次段付き酸化膜形成工程
により、先ず高電圧トランジスタ領域にのみ酸化膜３０
０ａを形成する。

【００５８】次いで、第２次段付き酸化膜形成工程を行
う。フォトレジストを除去した後、再び熱酸化により全
面に酸化膜３０１を形成する（酸化膜形成工程）（図３
（ｆ））。高電圧トランジスタ領域１Ｃには、上記パタ
ーン転写工程において残された酸化膜３００ａの分、厚
く形成される。次いで、フォトリソグラフィーにより、
酸化膜３００ａを残した高電圧トランジスタ領域１Ｃ、
および中電圧トランジスタ領域１Ｂにフォトレジストパ
ターンＲ３を形成し、これをマスクとしてフォトレジス
トパターンＲ３非形成の低電圧トランジスタ領域１Ａに
形成された酸化膜を除去する（パターン転写工程）（図
４（ｇ））。この第２次段付き酸化膜形成工程では、上
記パターン転写工程において酸化膜３００ａを残した高
電圧トランジスタ領域１Ｃと中電圧トランジスタ領域１
Ｂにのみ酸化膜３０１ａを形成する。

【００５９】フォトレジストを除去した後、再び熱酸化
（図４（ｈ））により全面に酸化膜３０２を形成する
（酸化膜形成工程）（図４（ｉ））。酸化膜３０２は、
高電圧トランジスタ領域１Ｃでは、２回の酸化膜形成工
程により形成された酸化膜の分、低電圧トランジスタ領
域１Ａよりも厚い。また、中電圧トランジスタ領域１Ｂ
では、１回の酸化膜形成工程により形成された酸化膜の
分、低電圧トランジスタ領域１Ａよりも厚い。

【００６０】しかして段付きの酸化膜３０２が形成され
る。各トランジスタ領域１Ａ，１Ｂ，１Ｃの酸化膜厚
は、３回の酸化膜形成工程のプロセスコントロールによ
り任意に制御することができる。この膜厚の制御は、要
求されるしきい値電圧の調整量を考慮して行う。

【００６１】かかる酸化膜３０２形成の後、イオンイン
プラによりシリコン基板１００表面部にしきい値電圧調
整用の不純物を注入する。不純物注入はすべてのトラン
ジスタＴＡ〜ＴＣで一緒に行い、不純物注入量を同じに
する。すなわち、イオンインプラ用のマスクは使わない
か、すべてのトランジスタＴＡ〜ＴＣ位置が開口した１
つのマスクのみを用いて一時に行う。したがって、イオ
ンインプラ用のマスクを形成してイオンインプラを行っ
たとしても、イオンインプラ用のマスクを形成するため
のフォトリソグラィーは１回で済み、露光用のマスクも
１枚で済む。このように、工程の簡略化、フォトマスク
の低減により低コスト化が図れる。

【００６２】次いで、ポリシリコンを全面に堆積し導電
膜たるポリシリコンの膜３２０を形成する（導電膜形成
工程）（図５（ｊ））。

【００６３】フォトリソグラフィーにより、ゲート部３
Ａ〜３Ｃ（図１）の設計位置にゲート部３Ａ〜３Ｃのフ
ォトレジストパターンを形成し、続いてエッチングによ
り、フォトレジストパターン非形成位置のポリシリコン
膜３２０とその下層の酸化膜３０２とを除去し、ゲート
酸化膜３１Ａ，３１Ｂ，３１Ｃとゲート電極３２Ａ，３
２Ｂ，３２Ｃとが積層したゲート部３Ａ〜３Ｃを形成す
る。次いで酸素雰囲気中での熱酸化によりシリコン面か
ら立ち上がるスペーサ４を形成する（図５（ｋ））。

【００６４】さて、シリコンウェハにゲート酸化膜の異
なるトランジスタを作り分ける場合、従来のプロセスを
踏襲した考え方では各トランジスタ領域ごとに酸化膜形
成〜ポリシリコン膜形成〜フォトリソグラフィーおよび
エッチングという流れでゲート部を作っていくことにな
るが、この場合（比較例）と本実施形態における上記ゲ
ート部形成工程とを比較する。

【００６５】比較例では、酸化膜形成、ポリシリコン膜
形成、フォトリソグラフィーおよびエッチングがそれぞ
れ作動電圧の異なるトランジスタの数（Ｎ）だけ必要に
なる。これに対して本発明では、ポリシリコン膜形成の
回数が１回で済み、工程が大幅に低減できる。なお、酸
化膜形成の回数はＮ回である。またフォトリソグラフィ
ーおよびエッチングは、酸化膜に段差を形成する回数す
なわち（Ｎ−１）回とゲート部を形成する回数１回の合
わせてＮ回である。しかも上記Ｎ回のフォトリソグラフ
ィーおよびエッチングは、従来例ではすべて高い加工精
度が必要なゲート部形成において行われるのに対して、
本発明ではゲート部形成は１回だけであり、従来例に比
して高い歩留りを得ることができる。

【００６６】また、本発明では残りの（Ｎ−１）回のフ
ォトリソグラフィーおよびエッチングは上記パターン転
写工程で行われる。酸化膜はゲート酸化膜として残るも
の以外はエッチングにより除去されるので、パターン転
写工程において順次、形成されていく酸化膜３０１，３
０２は加工精度も、重ね合わせ精度も高いものでなくと
もよい。したがって容易に段付きの酸化膜を形成するこ
とができる。

【００６７】さて、続いて、砒素（ＡS ）等のイオンイ
ンプラにより、電界緩和層となる低濃度不純物領域を形
成し、次いでリン（Ｐ）等のイオンインプラにより、す
べてのトランジスタ領域１Ａ〜１Ｃについてソース１３
およびドレイン１４を形成する（図５（ｌ））。トラン
ジスタ領域ごとに作り分けないので、ソースおよびドレ
インの形成はソース１３およびドレイン１４のみの１回
で済み、工程は簡略化されている。しかもソース１３お
よびドレイン１４ならびに上記ウェル１１が単一で熱履
歴が単純であるから、これらをトランジスタ領域ごとに
作り分ける場合よりも不純物濃度のプロファイルの予測
が容易であり、迅速に高歩留りのウェハプロセスを立ち
上げることができる。

【００６８】かくしてトランジスタの基本的な構造が形
成された後、ゲート部３Ａ〜３Ｃやスペーサ４が形成さ
れたシリコンウェハ１０に層間膜５を形成し、各トラン
ジスタＴＡ〜ＴＣのソース１３およびドレイン１４との
導通をとるための配線６を形成する。

【００６９】かくして半導体装置が完成する（図１）。

【００７０】なお、本実施形態では、作動電圧は高、
中、低の３種類の場合を示したが、必ずしもこれに限定
されるものではなく、２種類や、４種類以上の異なる作
動電圧のトランジスタを混載した半導体装置に適用する
ことができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の断面図である。

【図２】（ａ），（ｂ），（ｃ）は、本発明の半導体装
置の製造方法を示す第１、第２、第３のシリコンウェハ
の断面図である。

【図３】（ｄ），（ｅ），（ｆ）は、本発明の半導体装
置の製造方法を示す第４、第５、第６のシリコンウェハ
の断面図である。

【図４】（ｇ），（ｈ），（ｉ）は、本発明の半導体装
置の製造方法を示す第７、第８、第９のシリコンウェハ
の断面図である。

【図５】（ｊ），（ｋ），（ｌ）は、本発明の半導体装
置の製造方法を示す第１０、第１１、第１２のシリコン
ウェハの断面図である。

【符号の説明】

ＴＡ，ＴＢ，ＴＣ トランジスタ １Ａ，１Ｂ，１Ｃ トランジスタ領域 １０ シリコンウェハ（半導体ウェハ） １００ シリコン基板（半導体基板） １１ ウェル １２１，１２２ 電界緩和層 １３ ソース １４ ドレイン ２Ａ，２Ｂ，２Ｃ 素子分離酸化膜（素子分離絶縁膜） ３Ａ，３Ｂ，３Ｃ ゲート部 ３１Ａ，３１Ｂ，３１Ｃ ゲート酸化膜（ゲート絶縁
膜） ３２Ａ，３２Ｂ，３２Ｃ ゲート電極 ４ スペーサ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成されたウェルの素子分
   離絶縁膜により画成された各領域にソースおよびドレイ
   ンを形成し、半導体基板の表面のソースとドレイン間に
   ゲート絶縁膜およびゲート電極を積層してなるゲート部
   を形成したＭＯＳ型のトランジスタであって作動電圧の
   異なる複数のトランジスタを混載した半導体装置におい
   て、ゲート長を作動電圧が高いトランジスタほど長く設
   定し、ゲート絶縁膜を作動電圧が高いトランジスタほど
   厚く設定し、ウェルをすべてのトランジスタで同じ濃度
   プロファイルとなるように形成し、半導体基板表面部へ
   のしきい値電圧調整用の不純物注入量をすべてのトラン
   ジスタで同じ量に設定したことを特徴とする半導体装
   置。
2. 【請求項２】 請求項１記載の半導体装置において、上
   記ウェルには半導体基板の表面部に上記ソースおよびド
   レインとの接合部よりも低濃度の領域を設けた半導体装
   置。
3. 【請求項３】 請求項１または２いずれか記載の半導体
   装置において、上記ウェルには略素子分離酸化膜の底部
   の深さに上記ソースおよびドレインとの接合部よりも高
   濃度の領域を設けた半導体装置。
4. 【請求項４】 請求項１ないし３いずれか記載の半導体
   装置において、上記ソースおよびドレインをすべてのト
   ランジスタで同じ濃度プロファイルとなるように形成し
   た半導体装置。
5. 【請求項５】 請求項１ないし４いずれか記載の半導体
   装置を製造するに際し、上記ゲート部の形成を、ウェル
   の形成された半導体ウェハの表面に作動電圧の高いトラ
   ンジスタ領域ほど厚くなるように段付きの絶縁膜を形成
   する段付き絶縁膜形成工程と、上記絶縁膜の表面に導電
   膜を形成する導電膜形成工程と、フォトリソグラフィー
   とエッチングにより各トランジスタ領域に絶縁膜をゲー
   ト絶縁膜とし導電膜をゲート電極とし、かつゲート絶縁
   膜の厚さがそれぞれ異なるゲート部を形成するゲート部
   形成工程とにより行うことを特徴とする半導体装置の製
   造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法に
   おいて、上記段付き絶縁膜形成工程では、半導体ウェハ
   の全面に熱酸化により酸化膜を形成する酸化膜形成工程
   と、フォトリソグラフィーとエッチングにより最も作動
   電圧の高いトランジスタ領域を除き他のトランジスタ領
   域の酸化膜を除去するパターン転写工程とからなる第１
   次段付き酸化膜形成工程と、第１次段付き酸化膜形成工
   程を経たシリコンウェハの全面に酸化膜を形成する酸化
   膜形成工程と、フォトリソグラフィーとエッチングによ
   り最も作動電圧の高いトランジスタ領域および次に作動
   電圧の高いトランジスタ領域を除き他のトランジスタ領
   域の酸化膜を除去するパターン転写工程とからなる第２
   次段付き酸化膜形成工程と、以下順次、シリコンウェハ
   の全面に酸化膜を形成する酸化膜形成工程と、フォトリ
   ソグラフィーとエッチングにより前のパターン転写工程
   において酸化膜を残したトランジスタ領域と、該トラン
   ジスタ領域の次に作動電圧の高いトランジスタ領域とを
   除き他のトランジスタ領域の酸化膜を除去するパターン
   転写工程とを行い、上記絶縁膜として作動電圧の高いト
   ランジスタ領域ほど厚くなるように酸化膜を形成する半
   導体装置の製造方法。