JP2007042946A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 三種類の厚さのゲート絶縁膜を備えた微細化が可能な半導体装置とその製造方法を提供すること。
【解決手段】 シリコン基板３０の第１〜第３活性領域I〜IIIに第１ゲート絶縁膜４１を形成する工程と、第１レジストパターン３８ｃの第１レジスト開口部３８ａを通じて第２活性領域IIの第１ゲート絶縁膜４１をウエットエッチングする工程と、第２活性領域IIに第２ゲート絶縁膜４２を形成する工程と、シリコン基板３０上に、第１レジスト開口部３８ａよりも大きな第２レジスト部４５ｂを有する第２レジストパターン４５ｃを形成する工程と、第２レジストパターン４５ｃの第２レジスト開口部４５ａを通じて第３活性領域IIIの第１ゲート絶縁膜４１をウエットエッチングする工程と、第３活性領域IIIに第３ゲート絶縁膜４３を形成する工程と、有する半導体装置の製造方法による。
【選択図】 図１５

Description

本発明は、半導体装置とその製造方法に関する。
ロジック用の半導体装置、例えばロジックLSIでは、一つのチップがコア部と入出力部とに区画され、そのうちのコア部において主に演算を行い、入出力部において外部回路との信号の授受が行われる。
コア部に形成されるMOSトランジスタは演算を高速に行う必要があるので、そのゲート絶縁膜は薄く形成される。一方、入出力部のMOSトランジスタにおいては、外部回路で使用される高電圧が使用されるので、ゲート−基板間の耐圧を高めて待機時のリーク電流を低減すべく、コア部よりも厚いゲート絶縁膜が形成される。
但し、ゲート絶縁膜が厚いとMOSトランジスタの駆動能力が落ち、またその厚さが薄いとゲート−基板間のリーク電流が増大する恐れがある。そこで、近年では、コア部又は入出力部に、上記した厚いゲート絶縁膜と薄いゲート絶縁膜の中間の厚さのゲート絶縁膜を形成し、入出力用MOSトランジスタよりも優れた駆動能力を有し、且つ演算用MOSトランジスタよりもリーク電流が低減されたMOSトランジスタを形成することが行われている。
その結果、LSIの製造工程では、特許文献１に開示されるように、薄いゲート絶縁膜、中間の厚さのゲート絶縁膜、そして厚いゲート絶縁膜といった三種類の厚さのゲート絶縁膜を一つの半導体基板上に形成する必要がある。
このように厚さが異なる三つのゲート絶縁膜を形成するには幾つかの方法があるが、特許文献１の図１４、図１５では、ゲート絶縁膜となる熱酸化膜の形成と剥離とを複数回行うことで、半導体基板の三つの領域に異なる厚さのゲート絶縁膜を形成している。
しかし、熱酸化膜を剥離するためのウエットエッチングを複数回行うと、特許文献１の段落番号００２１に記載されるように、ゲート絶縁膜の端部で素子分離絶縁膜がエッチングされ、エッチングされた素子分離絶縁膜（ディボット）の近傍に電界集中が発生するという問題がある。
その問題を解決するために、特許文献１では、ゲート絶縁膜となる熱酸化膜の剥離を半導体基板の一つの領域において一回で済ましながら、半導体基板の三つの領域にそれぞれ厚さの異なる三つのゲート絶縁膜を形成する方法を提案している。
このように一つの領域で熱酸化膜の剥離を一回のみ行う場合であっても、近年求められている半導体装置の微細化を推し進める必要がある。
特開２００３−２０３９８８号公報
本発明の目的は、少なくとも三種類の厚さのゲート絶縁膜を備えた微細化が可能な半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板に素子分離絶縁膜を形成することにより、該半導体基板の第１〜第３活性領域を前記素子分離絶縁膜で分離する工程と、前記第１〜第３活性領域のそれぞれにおける前記半導体基板上に第１ゲート絶縁膜を形成する工程と、前記素子分離絶縁膜と前記第１ゲート絶縁膜のそれぞれの上に、前記第２活性領域を包含する第１レジスト開口部と、前記第１、第３活性領域を覆う第１レジスト部とを有する第１レジストパターンを形成する工程と、前記第１レジスト開口部を通じて前記第２活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程と、前記第１レジストパターンを除去する工程と、前記第１レジストパターンを除去した後、前記第２活性領域における前記半導体基板上に、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程と、前記素子分離絶縁膜と前記第１、第２ゲート絶縁膜のそれぞれの上に、前記第３活性領域を包含する第２レジスト開口部と、前記第１、第２活性領域を覆い且つ前記第１レジストパターンの前記第１レジスト開口部よりも平面形状が大きな第２レジスト部とを有する第２レジストパターンを形成する工程と、前記第２レジスト開口部を通じて前記第３活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程と、前記第２レジストパターンを除去する工程と、前記第２レジストパターンを除去した後、前記第３活性領域における前記半導体基板上に、前記第２ゲート絶縁膜よりも薄い第３ゲート絶縁膜を形成する工程と、前記第１〜第３ゲート絶縁膜のそれぞれの上に第１〜第３ゲート電極を形成する工程と、前記第１〜第３ゲート電極の横の前記半導体基板にそれぞれ第１〜第３ソース／ドレイン領域を形成する工程と、を有する半導体装置の製造方法が提供される。
上記した第１レジストパターンを形成する工程と第２レジストパターンを形成する工程は、それぞれ第１レチクルと第２レチクルを用いて第１及び第２フォトレジストを露光した後、第１、第２フォトレジストを現像することにより行われる。
そして、これら第１、第２レチクルは、上記第１〜第３活性領域のそれぞれに対応する第１〜第３の活性領域指定枠を発生させるステップと、第１の活性領域指定枠を囲む第１の膜厚指定枠を発生させるステップと、第２の活性領域指定枠を囲む第２の膜厚指定枠を、第１の膜厚指定枠に繋がるように発生させるステップと、第１の膜厚指定枠を縮小して縮小枠を発生させるステップと、縮小枠の形状データを用いるリソグラフィにより第１透明基板上の第１の膜をパターニングして、第１の膜厚指定枠の内部に対応する部分の第１の膜を除去し、該部分に第１レジスト開口部に対応する第１マスク開口部を形成して、第１の膜と第１透明基板とを上記第１レチクルとするステップと、第１の膜厚指定枠と第２の膜厚指定枠のそれぞれを拡大するステップと、拡大された第１の膜厚指定枠と第２の膜厚指定枠のそれぞれを合併することにより第３の膜厚指定枠を発生させるステップと、第３の膜厚指定枠の形状データを用いるリソグラフィにより第２透明基板上の第２の膜をパターニングして、第２の膜厚指定枠の内部に対応する部分の第２の膜を除去し、該部分に第２レジスト開口部に対応する第２マスク開口部を形成して、第２の膜と第２透明基板とを上記第２レチクルとするステップとを有するレチクルの製造方法によって製造される。
本発明によれば、第１の膜厚指定枠を縮小して縮小枠を発生させ、この縮小枠の内部に対応する部分の第１の膜を除去することにより、第１レジストパターンの第１レジスト開口部に対応する第１マスク開口を第１レチクルに形成する。また、第２レチクルについては、第１及び第２の膜厚指定枠を拡大し、それらを合併して第３の膜厚指定枠を発生して、その第３の膜厚指定枠の外側に対応する部分の第２の膜を除去することで、第２レジストパターンの第２レジスト開口部に対応する第２マスク開口が形成される。
これによれば、第２レジストパターンを形成するための第２レチクルを設計する際、第３の活性領域指定枠に重なる枠等の図形を発生させなくても、半導体基板の第３活性領域が露出するように第２レジストパターンを形成することができる。従って、厚さが最も薄い第３ゲート絶縁膜を備えて高速動作が可能なトランジスタを複数設計する場合に、第３の活性領域指定枠に重なる図形によってそのトランジスタを設計し難くなるのが防止され、半導体装置の設計者の負担を減らすことができる。
更に、本発明では、第１の膜厚指定枠を縮小したり、第１及び第２の膜厚指定枠を拡大したりして第１、第２レチクルに第１、第２マスク開口部を形成する。よって、これらのレチクルを用いて形成される第１、第２レジストパターンは、その第２レジスト部の平面形状が第１レジスト開口部よりも大きくなる。そのため、第１、第２レジストパターンと素子分離絶縁膜の界面にエッチング液が浸み込む浸入長よりも長い距離だけ第１、第２レジスト部を素子分離絶縁膜に重複させながら、素子分離絶縁膜の幅を低減することができるので、それぞれ異なる厚さの第１〜第３ゲート絶縁膜を備えた半導体装置の微細化を推し進めることが可能となる。
また、本発明の別の観点によれば、半導体基板と、前記半導体基板に形成され、該半導体基板の第１〜第３活性領域を分離する素子分離絶縁膜と、前記半導体基板の前記第１〜第３活性領域のそれぞれの上に形成され、厚さが順に薄くなる第１〜第３ゲート絶縁膜と、
前記第１〜第３ゲート絶縁膜のそれぞれの上に形成された第１〜第３ゲート電極と、
前記第１〜第３ゲート電極の横の前記半導体基板にそれぞれ形成された第１〜第３ソース／ドレイン領域とを有し、前記第２活性領域に隣接する前記素子分離絶縁膜の上面に、該素子分離絶縁膜の幅の半分よりも狭い幅の凹部が前記第２活性領域寄りに形成された半導体装置が提供される。
本発明によれば、第２活性領域と第３活性領域のそれぞれにおける第１ゲート絶縁膜をウエットエッチングで除去するときに、第１レジストパターンと第２レジストパターンをエッチングマスクとして使用する。そして、その第２レジストパターンの第２レジスト部の平面形状を第１レジストパターンの第１レジスト開口部よりも大きくすることにより、第１、第２レジストパターンと素子分離絶縁膜との重複距離をエッチング液の浸入長よりも長くしながら、素子分離絶縁膜の幅を狭くすることが可能となり、異なる厚さのゲート絶縁膜を有する半導体装置を微細化することができるようになる。
（１）予備的事項の説明
本発明の実施の形態について説明する前に、本発明の予備的事項について説明する。
図１〜図４は、仮想的な半導体装置の製造途中の断面図である。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板１にSTI(Shallow Trench Isolation)用の素子分離溝１ａを形成し、その素子分離溝１ａ内に素子分離絶縁膜２として酸化シリコン膜を埋め込む。その素子分離絶縁膜２により、シリコン基板１は、厚いゲート絶縁膜が形成される第１活性領域I、中間の厚さのゲート絶縁膜が形成される第２活性領域II、及び薄いゲート絶縁膜が形成される第３領域IIIに区画される。
その後に、シリコン基板１の表面を熱酸化することにより厚さが約５nmの熱酸化膜を形成し、それを第１ゲート絶縁膜３とする。
次に、図１（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、第２活性領域IIに第１窓４ａを備えた第１レジストパターン４を形成する。その第１窓４ａの側面は、隣の第１、第３活性領域I、IIIから距離Dだけ離れて形成される。その距離Dは、典型的には約０．２６μmである。
次いで、図２（ａ）に示すように、上記の第１窓４ａを通じてフッ酸溶液により第１ゲート絶縁膜３をウエットエッチングすることにより、第２活性領域IIにおける第１ゲート絶縁膜３を除去する。
但し、このウエットエッチングでは、第１窓４ａから第１レジストパターン４の下面にフッ酸溶液が浸み込むので、第１窓４ａの周囲の素子分離絶縁膜２もエッチングされ、素子分離絶縁膜２の段差２ａが第１窓４ａの外側にΔだけ後退する。その後退量Δは、典型的には約０．０５μm程度となる。ところが、後退量Δが大きいと、第２活性領域II以外の領域、例えば第１、第３活性領域I、IIIにおける第１ゲート絶縁膜３までエッチングされ、各領域I、IIIに均一な厚さのゲート絶縁膜を形成することができなくなってしまう。
そこで、上記した図１（ｂ）の工程では、第１窓４ａの周囲における第１レジストパターン４と素子分離絶縁膜２との重複距離Dを、エッチング液の浸み込みによる後退量Δよりも十分に大きく設定することで、第１、第３活性領域I、IIIにおける第１ゲート絶縁膜３がエッチングされないようにする。
図５は、この工程を終了後の平面図であり、先の図２（ａ）は、図５のA-A線に沿う断面図に相当する。
その後に、第１レジストパターン４は除去される。
次に、図２（ｂ）に示すように、酸素含有雰囲気中でシリコン基板１を加熱することにより、第２活性領域IIにおけるシリコン基板１の表面に厚さが約１．５nmの熱酸化膜を形成し、それを第２ゲート絶縁膜５とする。また、第１、第３活性領域I、IIIでは、この熱酸化によって第１ゲート絶縁膜３の下のシリコン基板１が酸化され、第１ゲート絶縁膜３の厚さが増大する。
次いで、図３（ａ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、第１、第２活性領域I、IIを覆う第２レジストパターン６を形成する。なお、第３活性領域IIIはこの第２レジストパターン６で覆われずに露出する。
続いて、図３（ｂ）に示すように、第２レジストパターン６をエッチングマスクにしながら、第３領域IIIにおける第１ゲート絶縁膜３をフッ酸溶液でウエットエッチングして除去する。
このエッチングでは、図２（ａ）のエッチング工程と同様に、第２レジストパターン６と素子分離絶縁膜２との間にフッ酸溶液が浸み込むので、素子分離絶縁膜２の段差２ｂが後退し、第２活性領域IIの第２ゲート絶縁膜５がエッチングされる恐れがある。このような不都合を回避すべく、先の図３（ａ）の工程では、第３活性領域IIIの周囲における第２レジストパターン６と素子分離絶縁膜２との重複距離が、段差２ｂの後退量Δよりも十分大きな距離Dとされる。図２（ａ）の場合と同様に、その後退量Δは約０．０５μmであり、距離Dは約０．２６μmである。
図６は、この工程を終了後の平面図であり、先の図３（ｂ）は、図６のB-B線に沿う断面図に相当する。
その後に、第２レジストパターン６は除去される。
次に、図４に示すように、酸素含有雰囲気中においてシリコン基板１を再び加熱することにより、第３活性領域IIIにおけるシリコン基板１の表面を熱酸化して厚さが約１．７５nmと薄い熱酸化膜を形成し、その熱酸化膜を第３ゲート絶縁膜７とする。なお、この熱酸化では、第１、第２領域I、IIのシリコン基板１表面も僅かに酸化され、第１、第２ゲート絶縁膜３、５の厚さが増大する。
ここまでの工程により、シリコン基板１上には、厚さが順に厚くなる第１〜第３ゲート絶縁膜３、５、７が形成されたことになる。
この方法によれば、図２（ａ）の工程において第２活性領域IIの第１ゲート絶縁膜３をウエットエッチングしたときの痕跡として、図４に示すような凹部２ｃが素子分離絶縁膜２に形成される。そして、この例では、凹部２ｃの幅W1が、図示のように素子分離絶縁膜２の幅Wの半分（W/2）よりも広くなる。
上記した半導体装置の製造方法では、フッ酸溶液の浸み込みによるゲート絶縁膜のエッチングを防ぐために、第１、第２レジストパターン４、６と素子分離絶縁膜２とが距離Dだけ重なるようにする必要がある。そのような第１、第２レジストパターン４、６は、次のような方法でレチクルを設計し、そのレチクルを用いてフォトレジストを露光することで作成され得る。
図７は、レチクル設計用のCAD(Computer Aided Design)システムに付属のモニターの画像である。
レチクルを設計する際には、図７に示されるように、既述の第１〜第３活性領域I〜IIIのそれぞれに対応する第１〜第３の活性領域指定枠F1〜F3を、CADの所定のレイヤ内に発生させる。
次いで、上記とは別のレイヤを用いて、第１の活性領域指定枠F1を囲む第１の膜厚指定枠Gを発生させる。
その後、第２の活性領域指定枠F2の周囲に、第１の膜厚指定枠Gと接するようにして、第１レジストパターン４の第１窓４ａ（図５参照）に対応する第２の膜厚指定枠Hを発生させる。この第２の膜厚指定枠Hは、第１の膜厚指定枠Gとは別のレイヤ内に発生させられる。
ところで、膜厚が最も薄い第３ゲート絶縁膜７が形成される第３活性領域III（図４参照）はシリコン基板１に多数設けられ、ロジック回路で最も頻繁に使用される高速トランジスタがその第３活性領域IIIの各々に形成される。従って、CADのあるレイヤにおいてこの第３活性領域IIIに枠等の図形を発生させると、その図形が邪魔になり、多数の高速トランジスタの設計に手間が掛かるという問題が起きる。従って、CADを用いてレチクルを設計する場合には、ゲート絶縁膜の膜厚が最も薄い第３活性領域IIIには枠を発生させるべきではない。
上記のようにして枠G、Hを発生させた後は、第１の膜厚指定枠Gの形状データを電子ビーム露光装置（不図示）に入力し、図８に示すように、EB(Electron Beam)リソグラフィにより遮光膜１２をパターニングすることにより、第２の膜厚指定枠Ｈの内側に対応する部分の遮光膜１２に開口１２ａを形成して、透明基板１１と遮光膜１２とで構成される第１レチクル１０を完成させる。なお、図８では、第１レチクル１０において、既述の第１〜第３領域I〜IIIに対応する部分を点線で示している。
この第１レチクル１０は、図１（ｂ）で説明した第１レジストパターン４を形成する際に使用されるものであり、第１レジストパターン４の窓４ａは第１レチクル１０の開口１２ａに対応する。図１（ｂ）で説明したように、窓４ａは、第１、第３活性領域I、IIIから距離Dだけ隔てる必要がある。よって、図７の設計段階において、窓４ａに対応する開口１２ａの設計データ、すなわち第２の膜厚指定枠Ｈも、上記の距離Dに相当する距離E0だけ第１及び第３の活性領域指定枠F1、F3から隔てる必要がある。なお、その距離E0とは、シリコン基板１上での距離Dに、第１レジストパターン４を形成する際に使用される光学的露光装置の縮小率の逆数を乗じた値である。
一方、図３（ａ）に示した第２のレジストパターン６用のレチクルを作成するには、図９に示すように、図７の第１及び第２の膜厚指定枠G、Hを合併してなる第３の膜厚指定枠JをCAD上で作成する。
そして、図１０に示すように、この第３の膜厚指定枠Jの形状データをEB露光装置（不図示）に入力し、EBリソグラフィにより遮光膜１７をパターニングすることにより、第３の膜厚指定枠Jの外側の遮光膜１７を除去し、透明基板１６と遮光膜１７とで構成される第２レチクル１５を完成させる。
このように、第２レチクル１５は、第３の膜厚指定枠Jの外側の遮光膜１７を除去して作成されるものであり、第２の膜厚指定枠Hの内側の遮光膜１２を除去する第１レチクル１０とはCADにおいて逆の演算によって設計される。
よって、第２レチクル１５を用いて作成される第２レジストパターン６（図３（ａ）参照）を、第３活性領域IIIの周囲の素子分離絶縁膜２と距離Dだけ重複させるには、図９に示すように、第３の膜厚指定枠Jを第２の活性領域指定枠F2から既述の距離E0だけ離す必要がある。
これらによって、図７に示した第２及び第３の活性領域指定枠F2、F3は互いに２E0だけ隔てられることになり、シリコン基板１上では、第２活性領域IIと第３活性領域IIIとの間隔、つまり素子分離絶縁膜２の幅が２Dとなる。
以上説明したレチクルの設計方法によれば、図７に示したように、高速トランジスタの設計を容易に行うために、高速トランジスタ用の薄いゲート絶縁膜が形成される第３領域IIIにはCAD上で枠等の余計な図形を作成すべきでないという制限がある。そして、その制限の下で、フッ酸溶液の浸み込みによるゲート絶縁膜のエッチングを防ごうとした結果、図４に示されるように、素子分離絶縁膜２の幅Wに下限値（2D=０．５２μm）を与えることになった。しかし、これでは素子分離絶縁膜２を下限値より狭く形成することができないので、半導体装置の微細化や高密度化に制限を設けることになる。
本願発明者はこのような問題点に鑑み、以下に説明するような本発明の実施の形態に想到した。
（２）第１実施形態
図１１〜図２１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。なお、以下では、一つの半導体基板にn型MOSトランジスタとp型MOSトランジスタとを混載するCMOSプロセスを例にして説明するが、本発明はCMOS(Complementary Metal Oxide Semiconductor)プロセス以外にも適用することができる。
まず、図１１（ａ）に示すように、酸素含有雰囲気中において、基板温度を９００℃とする条件でp型シリコン（半導体）基板３０の表面を熱酸化して厚さ約１０nmの熱酸化膜３１を形成した後、更にその上に減圧CVD法により窒化シリコン膜３２を厚さ約１５０nmに形成する。
次に、図１１（ｂ）に示すように、フォトリソグラフィにより熱酸化膜３１と窒化シリコン膜３２とをパターニングし、これらの膜に窓３２ａを形成する。
続いて、図１２（ａ）に示すように、塩素系のガスをエッチングガスにするRIE(Reactive Ion Etching)を採用して、上記の窓３２ａを通じてシリコン基板３０をエッチングすることにより、深さが約４００nmの素子分離溝３０ａを形成する。
次に、図１２（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、RIEで素子分離溝３０ａの内面が受けたダメージを回復させるため、素子分離溝３０ａ内に熱酸化膜（不図示）を約１０nmの厚さに形成する。その後、シランを反応ガスとするHDPCVD(High Density Plasma CVD)法により窒化シリコン膜３２上に酸化シリコン膜を形成し、その酸化シリコン膜で素子分離溝３０ａを完全に埋め込む。次に、CMP(Chemical Mechanical Polishing)法により窒化シリコン膜３２上の余分な酸化シリコン膜を研磨して除去し、酸化シリコン膜を素子分離溝３０ａ内に素子分離絶縁膜３３として残す。そのような素子分離構造はSTIとも呼ばれる。
但し、本実施形態における素子分離構造はSTIに限定されず、LOCOS(Local Oxidation of Silicon)法で素子分離構造を得てもよい。
なお、窒化シリコン膜３２は、上記のCMPの際の研磨ストッパとして機能するが、研磨によってその厚さが若干薄くなる。
このようにして形成された素子分離絶縁膜３３により、後で別々の厚さのゲート絶縁膜が形成される第１〜第３活性領域I〜IIIがシリコン基板３０に画定されたことになる。
次に、図１３（ａ）に示す断面構造を得るまでの工程について説明する。
まず、燐酸により窒化シリコン膜３２をウエットエッチングして除去し、更にフッ酸によるウエットエッチングで熱酸化膜３１を除去する。その後に、シリコン基板３０の表面を再び熱酸化して、厚さが約１０nmの新たな熱酸化膜３７を形成する。
次いで、図１３（ｂ）に示すように、熱酸化膜３７をスルー膜として使用しながら、第１、第３活性領域I、IIIにおけるシリコン基板３０にリン等のn型不純物をイオン注入して第１、第２nウェル３４、３６を形成する。更に、第２活性領域IIにおけるシリコン基板３０には、ボロン等のp型不純物をイオン注入してpウェル３５を形成する。なお、このイオン注入工程におけるp型不純物とn型不純物との打ち分けは不図示のレジストパターンを用いて行われ、イオン注入終了後にそのレジストパターンは除去される。
その後に、図１４（ａ）に示すように、このイオン注入でダメージを受けた熱酸化膜３７をフッ酸溶液でウエットエッチングして除去する。
続いて、図１４（ｂ）に示すように、酸素雰囲気中で基板温度を約８００℃とする熱酸化法により、第１〜第３活性領域I〜IIIにおけるシリコン基板３０上に厚さが約５nmの熱酸化膜を形成し、それを第１ゲート絶縁膜４１とする。
その後、図１５（ａ）に示すように、素子分離絶縁膜３３上と第１ゲート絶縁膜４１上とに第１フォトレジスト３８を塗布する。
そして、後述の第１レチクルを用いてこの第１フォトレジスト３８を露光した後、それを現像することで、図１５（ｂ）に示すような第１レジストパターン３８ｃを形成する。
この第１レジストパターン３８ｃは第１レジスト開口部３８ａと第１レジスト部３８ｂとで構成され、その第１レジスト開口部３８ａは第２活性領域IIを包含する大きさに形成される。一方、第１レジスト部３８ｂは、第１、第３活性領域I、IIIを覆うと共に、第１レジスト開口部３８ａの周囲において素子分離絶縁膜３３の幅Wの半分(W/2)よりも長い第１の距離D1で素子分離絶縁膜３３と重なる。なお、本実施形態では、素子分離絶縁膜３３の幅Wを０．３６μmとし、第１の距離D1を０．２６μmとする。
図２２は、この工程を終了後の平面図であり、先の図１５（ｂ）は図２２のC-C線に沿う断面図に相当する。
次に、図１６（ａ）に示すように、フッ酸溶液を用いるウエットエッチングにより、上記の第１レジスト開口部３８ａを通じて第２活性領域IIにおける第１ゲート絶縁膜４１をエッチングして除去し、第１レジスト開口部３８ａの下にシリコン基板３０の清浄面を露出させる。
このとき、フッ酸溶液は、第１開口３８ａ下のレジスト部３８ｂと素子分離絶縁膜３３との界面にも浸入する。そのため、第１レジスト開口部３８ａからフッ酸溶液の浸入長Δだけ後退した部分の素子分離絶縁膜３３もエッチングされ、その部分の素子分離絶縁膜３３に段差３３ａが形成される。なお、上記の浸入長Δは、典型的には約０．０５μmとなる。
ここで、上記したフッ酸溶液の浸み込みにより第１、第３活性領域I、IIIの第１ゲート絶縁膜４１までエッチングされてしまうと、これらの領域I、IIIに均等な厚さのゲート絶縁膜を後の工程で形成することができない。この不都合を回避するため、本実施形態では、第１レジスト開口部３８ａの周囲における第１レジスト部３８ｂと素子分離絶縁膜３３との重複距離D1を上記の浸入長Δよりも長くする。
この後に、第１レジストパターン３８ｃは除去される。
次に、図１６（ｂ）に示すように、酸素雰囲気中で基板温度を約９００℃とするRTO(Rapid Thermal Oxidation)法により、第２活性領域IIにおけるシリコン基板３０上に厚さが約１．５nmの熱酸化膜を形成し、それを第２ゲート絶縁膜４２とする。
この熱酸化では、第１、第３活性領域I、IIIに残存する第１ゲート絶縁膜４１の下のシリコンも酸化されるので、その第１ゲート絶縁膜４１の膜厚が増加する。
その後に、図１７（ａ）に示すように、第１、第２ゲート絶縁膜４１、４２と素子分離絶縁膜３３のそれぞれの上に第２フォトレジスト４５を塗布する。
そして、後述の第２レチクルを用いて第２フォトレジスト４５を露光した後、それを現像することで、図１７（ｂ）に示すような第２レジストパターン４５ｃを形成する。
その第２レジストパターン４５ｃは、第２レジスト部４５ｂと、第３活性領域IIIを包含する第２レジスト開口部４５ａとで構成される。そして、第２レジスト部４５ｂは、第１、第２活性領域I、IIを覆うと共に、第２レジスト開口部４５ａの周囲において、素子分離絶縁膜３３と第２の距離D2で重なる。図１５（ａ）で説明した第１の距離D1と同様に、この第２の距離D2もW/2（=０．１８μm）よりも大きい値、例えば０．２６μmとする。
図２３は、この工程を終了後の平面図であり、先の図１７（ｂ）は図２３のD-D線に沿う断面図に相当する。
図２３に示されるように、第２レジスト部４５ｂと素子分離絶縁膜３３との重複距離D2が素子分離絶縁膜３３の幅Wの半分よりも長いため、その第２レジスト部４５ｂの平面形状は、図２２に示した第１レジストパターン３８ｃの第１レジスト開口部３８ａよりも大きくなる。
続いて、図１８（ａ）に示すように、第２レジストパターン４５ｃの第２レジスト開口部４５ａを通じて第３活性領域IIIの第１ゲート絶縁膜４１をウエットエッチングして除去し、第２レジスト開口部４５ａの下にシリコン基板３０の清浄面を露出させる。そのウエットエッチングで使用されるエッチング液は特に限定されないが、本実施形態ではフッ酸溶液を使用する。
図１６（ａ）で説明したウエットエッチング工程と同様に、このウエットエッチングでも、第２レジスト部４５ｂと素子分離絶縁膜３３との界面にフッ酸溶液が浸み込むので、第２レジスト開口部４５ａからフッ酸溶液の浸入長Δだけ後退した部分の素子分離絶縁膜３３に段差３３ｂが形成される。その浸入長Δは、図１６（ａ）の場合と同様に、約０．０５μmとなる。
そして、第２領域IIに形成された第２ゲート絶縁膜４２がこのフッ酸の浸み込みによってエッチングされるのを防ぐために、素子分離絶縁膜３３と第２レジスト部４５ｂとの重複距離D2は、上記の浸入長Δよりも長く設定される。
この後に、図１８（ｂ）に示すように、第２レジストパターン４５ｃを除去する。
次いで、図１９（ａ）に示すように、酸素雰囲気中で基板温度を約９００℃とするRTO法によりシリコン基板３０の表面を熱酸化して、第３活性領域IIIに厚さ約１．７５nmの熱酸化膜を形成し、その熱酸化膜を第３ゲート絶縁膜４３とする。
この第３ゲート絶縁膜４３の厚さは上記のように約１．７５nmであり、図１６（ｂ）の成膜直後の第２ゲート絶縁膜４２の厚さ（約１．５nm）よりも厚い。しかし、第３ゲート絶縁膜４３を形成する際の熱によって第２ゲート絶縁膜４２の厚さが増えるので、第３ゲート絶縁膜４３の形成が終了した時点では、第３ゲート絶縁膜４３の膜厚は第２ゲート絶縁膜４２のそれよりも薄くなる。
ここまでの工程により、シリコン基板３０の第１〜第３活性領域I〜IIIには、厚さがこの順に薄くなる第１〜第３ゲート絶縁膜４１〜４３が形成されたことになる。
ここで、第２活性領域IIに隣接する素子分離絶縁膜３３の上面には、図１６（ａ）の工程において第２活性領域IIの第１ゲート絶縁膜４１をウエットエッチングした痕跡として、素子分離絶縁膜３３の幅Wの半分(W/2)よりも狭い幅W2の凹部３３ｃが第２活性領域II寄りに形成されている。
この後に、第１〜第３ゲート絶縁膜４１〜４３の表面をN2Oガスに曝し、これらのゲート絶縁膜４１〜４３の膜中に窒素をドープしてもよい。
このように第１〜第３ゲート絶縁膜４１〜４３に窒素を含有させることで、これらの絶縁膜の誘電率が高まってその酸化膜換算膜厚（EOT: Effective Oxide Thickness）を薄くすることができ、ゲート−基板間のリーク電流を防止しながら、あたかも薄いゲート絶縁膜を形成したかのような効果が得られる。
次いで、図１９（ｂ）に示すように、シランを反応ガスとする減圧CVD法を用いて、第１ゲート絶縁膜４１〜４３と素子分離絶縁膜３３のそれぞれの上に、導電膜４７としてポリシリコン膜を厚さ約１８０nmに形成する。
その後、フォトリソグラフィによりこの導電膜４７をパターニングすることで、図２０（ａ）に示すように、各領域I〜IIIに第１〜第３ゲート電極４７ａ〜４７ｃを形成する。
そして、第１、第３ゲート電極４７ａ、４７ｃをマスクにし、第１、第３領域I、IIIにp型不純物としてボロンをイオン注入することにより、第１、第３ゲート電極４７ａ、４７ｃの横のシリコン基板３０に第１、第２p型ソース／ドレインエクステンション４８、５０を形成する。
これと同様に、第２活性領域IIのシリコン基板３０には、第２ゲート電極４７ｂをマスクにして砒素等のn型不純物をイオン注入し、n型ソース／ドレインエクステンション４９を形成する。
なお、これらのp型不純物とn型不純物との打ち分けは不図示のレジストパターンを用いて行われる。
次に、図２０（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板３０の上側全面にCVD法により酸化シリコン膜等の絶縁膜を形成した後、その絶縁膜をエッチバックして各ゲート絶縁膜４７ａ〜４７ｃの横に絶縁性サイドウォール５４として残す。なお、このエッチバックの際、絶縁性サイドウォール５４とゲート電極４７ａ〜４７ｃとで覆われていない部分の第１〜第３ゲート絶縁膜４１〜４３もエッチングされる。
そして、絶縁性サイドウォール５４と第１、第３ゲート電極４７ａ、４７ｃをマスクにするイオン注入により、これらのゲート電極４７ａ、４７ｃの横のシリコン基板３０にボロン等のp型不純物を導入し、第１、第３活性領域I、IIIに第１、第２p型ソース／ドレイン領域５１、５３を形成する。その後に、第２ゲート電極４７ｂの横のシリコン基板３０に砒素等のn型不純物をイオン注入し、n型ソース／ドレイン領域５２を形成する。
次に、図２１に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板３０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成する。そして、シリコン基板３０を加熱することにより、高融点金属層とシリコンとを反応させ、シリコン基板３０の上に高融点金属シリサイド層５５を形成する。この高融点金属シリサイド層５５は、第１〜第３ゲート電極４７ａ〜４７ｃの上にも形成され、それにより各ゲート電極４７ａ〜４７ｃが低抵抗化される。その後に、素子分離絶縁膜３３の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
その半導体装置は、シリコン基板３０の第１〜第３活性領域I〜IIIのそれぞれに、厚さの異なる第１〜第３ゲート絶縁膜４１〜４３を備えた第１、第２p型MOSトランジスタTRp1、TRp2とn型MOSトランジスタTRnとを有する。
各MOSトランジスタTRp1、TRp2、TRnの用途は特に限定されないが、第２p型MOSトランジスタTRp2は、膜厚が最も薄い第３ゲート絶縁膜４３を有しており高速動作が可能なため、ロジック用半導体装置のコア部において演算用に用いるのが好ましい。その場合、半導体基板３０に第３活性領域IIIを複数画定し、その各々に第２p型MOSトランジスタTRp2を形成することで、複数の第２p型MOSトランジスタTRp2で構成されるコア部が得られる。
また、膜厚が最も厚い第１ゲート絶縁膜４１を有する第１p型MOSトランジスタTRp1は、ゲート−基板間の耐圧が高く３．３V程度の高電圧での動作を行うことができるので、入出力部において外部回路と高電圧信号の授受を行う入出力トランジスタとして使用するのが好ましい。
そして、中間の厚さの第２ゲート絶縁膜４２を有するn型MOSトランジスタTRnは、第１p型MOSトランジスタTRp1よりも高速動作が可能で、且つ第２p型MOSトランジスタTRp2よりも耐圧が高められた中間的な特性を有するトランジスタとして使用される。
上記のように厚さが異なる第１〜第３ゲート絶縁膜４１〜４３を形成するために、本実施形態では、図１５（ｂ）の第１レジストパターン３８ｃと、図１８（ａ）の第２レジストパターン４５ｃをエッチングマスクとして用い、ウエットエッチングを二度行う。これら第１、第２レジストパターン３８ｃ、４５ｃは、それぞれ第１、第２レチクルを用いて第１、第２フォトレジスト３８、４５を露光することで形成されるが、次にこの第１、第２レチクルの製造方法について説明する。
図２４は、レチクルを設計するのに使用されるCADシステム構成図である。
そのシステム１００は、キーボード１０１、マウス１０５、制御部１０３、及びディスプレイ１０４から構成され、バスライン１０２を介してこれらの間でデータの授受が行われる。
ユーザは、キーボード１０１やマウス１０５を操作することにより、作図対象となる図形の形状データ、例えば辺の長さや角の大きさ等の図形情報d1をシステム１００に入力する。図形情報d1は、制御部１０３において所定の演算操作により画像データd2に変換さる。ディスプレイ１０４は、その画像データd2に基づいて、作図対象となる図形を表示領域６０に表示する。
なお、制御部１０３は記憶部１０３ａを有しており、上記した図形情報d1等のデータはこの記憶部１０３ａに記憶される。
図２５、図２６は、このCADシステム１００を用いたレチクルの製造方法を示すフローチャートである。また、図２７〜図３２は、そのフローチャートの各ステップにおいてディスプレイ１０４の表示領域に表示される画像を模式的に表す平面図である。
最初に、図２５のステップS1について説明する。
このステップS1では、キーボード１０１（図２４参照）やマウス１０５を介して、第１〜第３活性領域I〜IIIの形や大きさを表す図形情報を制御部１０３に入力する。制御部１０３は、その図形情報を可視化するのに必要な画像データを作成する。その結果、図２７に示すように、この画像データに基づいた第１〜第３の活性領域指定枠F1〜F3がCADのあるレイヤにおいて発生し、その形がディスプレイ１０４の表示領域６０に表示される。これら第１〜第３の活性領域指定枠F1〜F3は、図１６（ａ）や図１７（ｂ）の工程で使用される光学的露光装置の縮小率の逆数だけ第１〜第３活性領域I〜IIIを相似拡大されたものとして表示領域６０に表示される。
なお、第３の活性領域指定枠F3は、半導体装置のコア部を構成する第３活性領域III（図２１参照）に対応し、既述のようにそのコア部には第２p型MOSトランジスタTRp2が演算用のトランジスタとして複数形成される。よって、第３活性領域IIIに対応する第３の活性領域指定枠F3に重なる枠等の図形がCAD上で存在すると、その図形によって第２p型MOSトランジスタTRp2を設計し難くなる。そこで、以下のステップでは、第３の活性領域指定枠F3に重なる図形をCAD上で発生させないようにする。
上記のようにしてステップS1を終了した後は、図２５のステップS2に移行する。
そのステップS2では、図２８に示すように、第１〜第３の活性領域指定枠F1〜F3とは別のレイヤに第１の活性領域指定枠F1を囲む第１の膜厚指定枠Gを発生させ、それを表示領域６０に表示させる。この第１の膜厚指定枠Gの発生方法は特に限定されない。例えば、マウス１０５（図２４参照）を操作することで、表示領域６０に表示されるポインタ（不図示）をユーザがドラッグすることにより発生させてもよい。或いは、キーボード１０１（図２４参照）を介して拡大率を制御部１０３に入力し、その拡大率だけ第１の活性領域指定枠F1を相似拡大することで第１の膜厚指定枠Gを発生させてもよい。
その後、図２５のステップS3に移行する。
このステップS3では、図２９に示すように、第１の膜厚指定枠Gと同様の方法により、第２の活性領域指定枠F2を囲む第２の膜厚指定枠Hを表示領域６０に表示させる。その第２の膜厚指定枠Hは、第１の膜厚指定枠Gとは別のレイヤに発生させられる。
また、第２の膜厚指定枠Hは、第１の膜厚指定枠Gに繋がっていればよく、図示のように第１の膜厚指定枠Gと接している必要は無い。しかし、それを第１の膜厚指定枠Gと接するようにすれば、第１の膜厚指定枠Gの図形情報を用いて第２の膜厚指定枠Hを容易に発生させることができ、ユーザの負担を軽減できる。
次いで、図２５のステップS4に移行する。
そのステップS4では、図２９に示した第２の膜厚指定枠Hを縮小することで、図３０に示すように表示領域６０に縮小枠hを発生させる。その縮小枠hは、図２２に示した第１レジストパターン３８ｃの第１レジスト開口部３８ａに対応するものであり、第１及び第２の活性領域指定枠F1、F2との距離E1は、第１の距離D1（図２２参照）に露光装置の縮小率の逆数を乗じた値に等しい。
なお、このステップS4では、図２９の第１の膜厚指定枠Gを記憶部１０３ａ（図２４参照）等へ一時的に退避させ、表示領域６０に第１の膜厚指定枠Gを表示させないようにしてもよい。
このステップS4を終了後、図２５のステップS5に移行する。
そのステップS5では、ステップS4で発生させた縮小枠h（図３０参照）の図形情報f1を取得し、それを記憶部１０３ａに記憶させる。この図形情報f1には、縮小枠hの大きさや形等の形状データが含まれる。
その後に、図２６のステップS6に移行する。
そのステップS6では、図３１に示すように、既述の第１及び第２の膜厚指定枠G、Hを共に拡大する。これは、例えば、キーボード１０１（図２４参照）を介してユーザが拡大幅を指定することにより行われる。
次に、図２６のステップS7に移行する。
ステップS7では、図３２に示すように、上記で拡大した第１及び第２の膜厚指定枠G、Hを合併することにより、既述の第１及び第２の膜厚指定枠G、Hとは別のレイヤに新たな第３の膜厚指定枠Kを発生させ、それを表示領域６０に表示させる。
その第３の膜厚指定枠Kは、図２３に示した第２レジストパターン４５ｃのレジスト部４５ｂに対応するものであり、指定枠Kと第２の活性領域指定枠F2との距離E2は、第２の距離D2（図２３参照）に露光装置の縮小率の逆数を乗じた値に等しい。
その後に、図２６のステップS8に移行して、この第３の膜厚指定枠Kの図形情報f2を取得してそれを記憶部１０３ａ（図２４参照）に記憶させる。この図形情報f2には、第３の膜厚指定枠Kの大きさや形等の形状データが含まれる。
ここまでのステップにより、レチクルを製造するのに必要な図形情報f1、f2が得られた。この後のステップS9、S10では、これらの図形情報f1、f2を用いてレチクルを実際に作成する。
図３３〜図３５は、ステップS9で製造される第１レチクルの製造途中の断面図である。その第１レチクルは、図１５（ａ）で説明した第１フォトレジスト３８を露光して第１レジストパターン３８ｃを形成するのに用いられる。なお、図３３〜図３５には、半導体基板３０の第１〜第３活性領域にそれぞれ対応する第１〜第３領域AI〜AIIIを併記してある。
また、以下では、電子ビーム露光装置を用いたリソグラフィにより第１レチクルを製造するが、光学的な露光装置を用いるフォトリソグラフィで第１レチクルを製造してもよい。
その第１レチクルを製造するには、図３３（ａ）に示すように、石英基板等の第１透明基板７０上に、第１遮光膜７１としてスパッタ法によりクロム膜を形成した後、その上に第１電子線レジスト７２を塗布する。
次に、図３３（ｂ）に示す断面構造を得るまでの工程について説明する。
図３７は、本工程で使用される電子ビーム露光装置の構成図である。その電子ビーム露光装置は内部が減圧されるコラム１１０を有し、ウエハステージ１１１、偏向器１１２、及び電子銃１１３がそのコラム１１０の内部に図示のように配される。
本工程では、まず、この電子ビーム露光装置のウエハステージ１１１上に上記の第１透明基板７０を載置する。
次いで、コラム１１０内を所定の圧力に減圧した後、図２５のステップS5で取得した縮小枠h（図３０参照）の図形情報f1を電子ビーム露光装置に入力する。これにより、偏向器１１２への印加電圧値や電流量が図形情報f1に応じた値に設定される。そして、電子銃１１３から発生した電子ビームEBが、図形情報f1に対応した距離だけ偏向器１１２によって偏向され、第１電子線レジスト７２（図３３（ｂ）参照）がその電子ビームEBによって露光される。
その結果、図３３（ｂ）に示すように、縮小枠h（図３０参照）の内側に対応する部分の第１電子線レジスト７２が感光し、この部分に第１感光部７２ａが形成される。
この後に、第１電子線レジスト７２を現像して第１感光部７２ａを除去することで、図３４（ａ）に示すように、第１窓７２ｂと第１電子線レジスト部７２ｃとで構成される第１電子線レジストパターン７２ｄを形成する。
続いて、図３４（ｂ）に示すように、この第１電子線レジストパターン７２ｄをマスクに使用して遮光膜７１をウエットエッチングすることにより、第１窓７２ｂの下の第１遮光膜７１を除去して第１マスク開口部７１ａを形成する。
その後に、この第１電子線レジストパターン７２ｄを除去することで、図３５に示すように、第１透明基板７０と第１遮光膜７１とで構成される第１レチクル７３を完成させる。
図３６は、この第１レチクル７３の平面図であり、先の図３５は、図３６のE-E線に沿う断面図である。図３６に示されるように、第１レチクル７３は、図３０に示した縮小枠hの内側に対応する第１遮光膜７１を除去し、その部分に第１マスク開口部７１ａを形成することにより製造される。
次に、図２６のステップS10の説明をする。
図３８〜図４０は、ステップS10で製造される第２レチクルの製造途中の断面図である。その第２レチクルは、図１７（ａ）で説明した第２フォトレジスト４５を露光して第２レジストパターン４５ｃを形成するのに用いられる。なお、図３８〜図４０には、図３３〜図３５と同様に、半導体基板３０の第１〜第３活性領域にそれぞれ対応する第１〜第３領域AI〜AIIIを併記してある。
また、以下では、電子ビーム露光装置を用いたリソグラフィにより第２レチクルを製造するが、光学的な露光装置を用いるフォトリソグラフィで第２レチクルを製造してもよい。
最初に、図３８（ａ）に示す断面構造を得るまでの工程について説明する。
まず、石英基板等の第２透明基板７５上に、スパッタ法によりクロム膜を形成し、それを第２遮光膜７６とする。その後、この第２遮光膜７６上に第２電子線レジスト７７を塗布する。
次に、図３８（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、図３７で説明した電子ビーム露光装置のウエハステージ１１１上に第２透明基板７５を載置する。そして、図２６のステップS8で取得した第３の膜厚指定枠K（図３２参照）の図形情報f2を電子ビーム露光装置に入力することにより、偏向器１１２において図形情報f2に応じた距離だけ電子ビームEBを偏向する。
これにより、図３８（ｂ）に示すように、第３の膜厚指定枠K（図３２参照）の外側に対応する部分の第２電子線レジスト７７が感光し、この部分に第２感光部７７ａが形成される。
その後に、第２電子線レジスト７７を現像することにより上記の第２感光部７７ａを除去して、図３９（ａ）に示すように、第２窓７７ｂと第２電子線レジスト部７７ｃとで構成される第２レジストパターン７７ｄを形成する。
次に、図３９（ｂ）に示すように、上記の第２レジストパターン７７ｄをマスクとして使用しながら、第２遮光膜７６をウエットエッチングすることにより、第２窓７７ｂの下の第２遮光膜７６を除去して第２マスク開口部７６ａを形成する。
そして、このエッチングが終了した後に第２レジストパターン７７ｄを除去して、図４０に示すように、第２透明基板７５と第２遮光膜７６とで構成される第２レチクル７８を完成させる。
図４１は、この第２レチクル７８の平面図である。そして、先の図４０は、図４１のF-F線に沿う断面図に相当する。図４１に示されるように、第２レチクル７８は、図３２で説明した第３の膜厚指定枠Kの外側に対応する第２遮光膜７６を除去し、指定枠Kの内側のみに第２遮光膜７６を残して形成される。
以上により、図２５及び図２６のフローチャートに示されるレチクルの製造方法の主要ステップが終了したことになる。
以上説明した本実施形態によれば、図２９に示したように、第１及び第２の活性領域指定枠F1、F2のそれぞれを囲む第１及び第２の膜厚指定枠G、Hを形成する。このとき、膜厚が最も薄い第３ゲート絶縁膜４３（図１９（ａ）参照）が形成される第３活性領域IIIに対応する部分には、第３の活性領域指定枠F3以外の枠や図形をCAD上で発生させない。
そして、図３０に示したように、第２の膜厚指定枠Hを縮小して縮小枠hを発生し、この縮小枠hの図形情報f1を用いて第１レチクル７３（図３６参照）の第１マスク開口部７１ａを形成する。このようにして形成された第１マスク開口部７３ａは、図３６に示したように、半導体装置の第１、第３活性領域I、IIIにエッチング液がしみ込むのを防ぐために必要な距離E1だけ第１、第３領域AI、AIIIから離れるのに対し、第２領域AIIとの距離E3はE1よりも小さくなる。
よって、マスク上における第１〜第３領域AI〜AIIIの互いの間隔E0が、上記の距離E1の二倍（2E1）よりも小さくなるので、シリコン基板上における第１〜第３活性領域I〜IIIの間隔、すなわち素子分離絶縁膜３３の幅W（図２２参照）が、基板上で距離E1に対応する第１の距離D1の二倍（2D1）よりも小さくなり、その幅Wを０．３６μm程度に狭めることができる。
一方、第２レチクル７８については、図３１に示したように、上記した第１及び第２の膜厚指定枠G、Hを拡大し、これらを合併することで図３２の第３の膜厚指定枠Kを作成する。そして、図３９（ｂ）に示したように、この第３の膜厚指定枠Kの図形情報f2に基づいて、枠Kの外側の遮光膜７６を除去することで、透明基板７５と枠Kの内側の遮光膜と第２レチクル７８を構成する。
図４１に示したように、このようにして得られた第２レチクル７８では、遮光膜７６の端部と第２領域AIIとの距離が、半導体装置の第２活性領域IIにエッチング液がしみ込むのを防ぐために必要な値E2となる。また、その遮光膜７６と第３領域AIIIとの距離E4は、このE2よりも短くなる。
従って、第１レチクル７３の場合と同様の理由によって、素子分離絶縁膜３３の幅Wが、基板上で距離E2に対応する第２の距離D2の二倍（2D2）よりも小さい値、例えば０．３６μm程度の値となる。
このように、本実施形態では、第１及び第２の膜厚指定枠G、Hを伸縮することにより、予備的事項で説明した例では０．５２μmよりも狭くすることができなかった素子分離絶縁膜の幅を上記のように０．３６μmにまで減少させることができ、今後求められる半導体装置の微細化に大きく寄与することができる。
しかも、本実施形態では、図２７〜図３２に示されるように、CAD上において第３活性領域IIIに対応する部分には、第３の膜厚指定枠F3以外の図形を発生させない。そのため、シリコン基板３０に第３活性領域IIIを多数設け、その各々に既述の第２p型MOSトランジスタTRp2を形成しても、CAD上の図形によって各第２p型MOSトランジスタTRp2の設計が邪魔されることが無く、半導体装置の設計者の負担が増えるのを防ぐことができる。
更に、本実施形態では、図１５（ａ）〜図１９（ａ）に示したように、第１〜第３活性領域I〜IIIのそれぞれにおいて、第１〜第３ゲート絶縁膜４１〜４３となる熱酸化膜の剥離を一回のみ行う。そのため、熱酸化膜の剥離を複数行う場合のように素子分離絶縁膜３３にディボットが発生せず、第１、第２p型MOSトランジスタTRp1、TRp2とn型MOSトランジスタTRnの駆動時に第１〜第３活性領域I〜IIIの端部に電界が集中するのを防ぐことができる。
（３）第２実施形態
図４２〜図４７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
既述の第１実施形態では、図２１に示したように、シリコン基板３０において第１〜第３活性領域I〜IIIがこの順に配された。
これに対し、本実施形態では、第１実施形態の第１活性領域Iと第２活性領域IIの配列順序を入れ替える。これ以外、例えば第１、第２レチクル７３、７８の製造方法については、第１実施形態と同じである。
本実施形態に係る半導体装置を製造するには、第１実施形態で説明した図１１（ａ）〜図１５（ａ）の工程を行うことにより、図４２（ａ）に示すように、シリコン基板３０の上側全面に第１フォトレジスト３８が塗布された断面構造を得る。
次に、図１５（ｂ）の工程と同じように第１レチクル７３を用いて第１フォトレジスト３８を露光し、それを現像することで、図４２（ｂ）に示すような第１レジストパターン３８ｃを形成する。その第１レジストパターン３８ｃは、第１レジスト開口部３８ａと第１レジスト部３８ｂとで構成され、第１レジスト部３８ｂと素子分離絶縁膜３３との重複距離は第１実施形態と同じD1に設定される。
次いで、図４３（ａ）に示すように、第１レジストパターン３８ｃの第１レジスト開口部３８ａを通じて第１ゲート絶縁膜４１をウエットエッチングして除去する。そのエッチング液としては、例えばフッ酸溶液が使用される。
第１実施形態と同様に、このウエットエッチングでは第１レジストパターン３８ｃと素子分離絶縁膜３３との界面にエッチング液が浸み込み、素子分離絶縁膜３３の段差３３ａがΔだけ後退する。
その後に、図４３（ｂ）に示すように、第１レジストパターン３８ｃを除去する。
次に、図４４（ａ）に示すように、第１実施形態と同じ基板温度の熱酸化法により、第２活性領域IIにおけるシリコン基板３０の表面を熱酸化して厚さが約１．５nmの熱酸化膜を形成し、その熱酸化膜を第２ゲート絶縁膜４２とする。
そして、図４４（ｂ）に示すように、シリコン基板３０の上側全面に第２フォトレジスト４５を塗布し、それを露光、現像することで、図４５（ａ）に示すような第２レジストパターン４５ｃを形成する。その露光の際には、第１実施形態で説明した第２レチクル７８が使用される。
また、第１実施形態で説明したように、この第２レジストパターン４５ｃは、第２レジスト部４５ｂと第３活性領域IIIが露出する第２レジスト開口部４５ａとを有する。そして、第２レジスト部４５ｂと素子分離絶縁膜３３との重複距離も、第１実施形態と同じD2に設定される。
次いで、図４５（ｂ）に示すように、フッ酸溶液をエッチング液とするウエットエッチングにより、第２レジスト開口部４５ａの下の第１ゲート絶縁膜４１をエッチングして除去する。このとき、第２レジスト部４５ｂと素子分離絶縁膜３３との界面にエッチング液が浸み込み、ウエットエッチングにより素子分離絶縁膜３３の上面に形成された段差３３ｂが距離Δだけ後退する。
この後に、図４６（ａ）に示すように、第２レジストパターン４５ｃを除去する。
次に、図４６（ｂ）に示すように、第１実施形態と同じ熱酸化条件を採用し、第３活性領域IIIにおけるシリコン基板３０の表面を熱酸化することにより、第３ゲート絶縁膜４３として熱酸化膜を厚さ約１．７５nmに形成する。
ここまでの工程により、シリコン基板３０の第１〜第３活性領域I〜IIIに、厚さがこの順に薄くなる第１ゲート絶縁膜４１〜４３が形成された。
この後は、第１実施形態で説明した図１９（ｂ）〜図２１の工程を行うことにより、図４７に示すようなそれぞれ厚さの異なる第１〜第３ゲート絶縁膜４１〜４３を備えた第１、第２p型MOSトランジスタTRp1、TRp2とn型MOSトランジスタTRnとを形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
上記した本実施形態によれば、フォトレジストを露光して第１、第２レジストパターン３８ｃ、４５ｃを形成する際、第１実施形態に従って作成された第１、第２レチクル７３、７８を使用する。その第１、第２レチクル７３、７８は、図２９〜図３２で説明したように、第１及び第２の膜厚指定枠G、Hを伸縮して得られた縮小枠hと第３の膜厚指定枠Kに基づいて製造される。このように枠を伸縮することで、第１実施形態で説明したように素子分離絶縁膜３３の幅を減少させることができ、半導体装置の微細化を推し進めることが可能となる。
（４）第３実施形態
第１実施形態では、図２９に示したように、第１の膜厚指定枠Gと第２の膜厚指定枠Hを互いに接するように形成した。このような枠G、Hの配置は、第１の活性領域指定枠F1と第２の活性領域指定枠F2との間隔が狭い場合に有用である。
しかし、これらの枠G、Hの配置の仕方は上記に限定されず、以下のように枠G、Hを配置してもよい。図４８〜図５２は、本実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
(i)第１例
図４８は、各指定枠G、Hの第１例に係る配置方法を示す平面図である。
同図に示されるように、第１例では、第１の活性領域指定枠F1と第２の活性領域指定枠F2との間隔E5が十分に広い。この場合は、図に示される距離E6〜E9はいずれも約０．１８μmであり、各指定枠G、Hは互いに間隔をおいて配置される。
(ii)第２例
図４９は、各指定枠G、Hの第２例に係る配置方法を示す平面図である。
第２例でも、第１例と同様に、第１の活性領域指定枠F1と第２の活性領域指定枠F2との間隔E5が十分に広い。
但し、本例では、各指定枠G、H同士の間隔E10が十分に広くできる場合を想定している。その場合、第１の膜厚指定枠Gと第１の活性領域指定枠F1との距離E9、及び第２の膜厚指定枠Hと第２の活性領域指定枠F2との距離E6を第１例よりも大きくすることができる。
上記以外の距離E7、E8については、第１例と同様に約０．１８μmとされる。
(iii)第３例
図５０は、各指定枠G、Hの第３例に係る配置方法を示す平面図である。
上記した第１例と第２例では、第１の活性領域指定枠F1と第２の活性領域指定枠F2との間隔E5が十分に広い場合に、互いに間隔をおいて各指定枠G、Hを配置した。
これに対し、本例では、図５０に示すように、互いに接するように各指定枠G、Hを配置する。なお、距離E7、E8は第１例と同様に約０．１８μmである。
(iv)第４例
図５１は、各指定枠G、Hの第４例に係る配置方法を示す平面図である。
この例では、図５１に示されるように、第１の活性領域指定枠F1と第２の活性領域指定枠F2との間隔E5が適度に広い。その場合、各指定枠G、H同士の間隔E10が、図１５（ｂ）と図１７（ｂ）において使用される露光装置の解像度以下にならないのであれば、図示のように各指定枠G、Hを間隔をおいて配置してよい。上記の露光装置において解像度が低いi線を露光光として採用する場合、上記の解像度、すなわち間隔E10の最小値は約０．６μmである。
なお、図５１において、各距離E6〜E9はいずれも約０．１８μmである。
(v)第５例
図５２は、各指定枠G、Hの第５例に係る配置方法を示す平面図である。
本例でも、既述の第４例と同様に、第１の活性領域指定枠F1と第２の活性領域指定枠F2との間隔E5が適度に広い。但し、本例では、各指定枠G、H同士の間隔E10（図５１参照）が、露光装置の解像度以下となってしまう場合を想定している。その場合は、図５２に示されるように、互いに接するように各指定枠G、Hを配置する。
なお、図５２における距離E7、E8はいずれも約０．１８μmである。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板に素子分離絶縁膜を形成することにより、該半導体基板の第１〜第３活性領域を前記素子分離絶縁膜で分離する工程と、
前記第１〜第３活性領域のそれぞれにおける前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜と前記第１ゲート絶縁膜のそれぞれの上に、前記第２活性領域を包含する第１レジスト開口部と、前記第１、第３活性領域を覆う第１レジスト部とを有する第１レジストパターンを形成する工程と、
前記第１レジスト開口部を通じて前記第２活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程と、
前記第１レジストパターンを除去する工程と、
前記第１レジストパターンを除去した後、前記第２活性領域における前記半導体基板上に、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜と前記第１、第２ゲート絶縁膜のそれぞれの上に、前記第３活性領域を包含する第２レジスト開口部と、前記第１、第２活性領域を覆い且つ前記第１レジストパターンの前記第１レジスト開口部よりも平面形状が大きな第２レジスト部とを有する第２レジストパターンを形成する工程と、
前記第２レジスト開口部を通じて前記第３活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程と、
前記第２レジストパターンを除去する工程と、
前記第２レジストパターンを除去した後、前記第３活性領域における前記半導体基板上に、前記第２ゲート絶縁膜よりも薄い第３ゲート絶縁膜を形成する工程と、
前記第１〜第３ゲート絶縁膜のそれぞれの上に第１〜第３ゲート電極を形成する工程と、
前記第１〜第３ゲート電極の横の前記半導体基板にそれぞれ第１〜第３ソース／ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第１レジスト部は、前記第１レジスト開口部の周囲において前記素子分離絶縁膜の幅の半分よりも長い第１の距離で前記素子分離絶縁膜と重なり、
前記第２レジスト部は、前記第２レジスト開口部の周囲において前記素子分離絶縁膜の幅の半分よりも長い第２の距離で前記素子分離絶縁膜と重なることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記第１の距離として、前記第２活性領域における前記第１ゲート絶縁膜をウエットエッチングする工程における前記素子分離絶縁膜と前記第１レジストパターンとの界面へのエッチング液の侵入長よりも長い距離を採用することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記第２の距離として、前記第３活性領域における前記第２ゲート絶縁膜をウエットエッチングする工程における前記素子分離絶縁膜と前記第２レジストパターンとの界面へのエッチング液の侵入長よりも長い距離を採用することを特徴とする付記２に記載の半導体装置の製造方法。
（付記５） 前記第１レジストパターンを形成する工程と前記第２レジストパターンを形成する工程は、それぞれ第１レチクルと第２レチクルを用いて第１及び第２フォトレジストを露光した後、前記第１、第２フォトレジストを現像することにより行われ、
前記第１レチクルと第２レチクルは、
前記第１〜第３活性領域のそれぞれに対応する第１〜第３の活性領域指定枠を発生させるステップと、
前記第１の活性領域指定枠を囲む第１の膜厚指定枠を発生させるステップと、
前記第２の活性領域指定枠を囲む第２の膜厚指定枠を、前記第１の膜厚指定枠に繋がるように発生させるステップと、
前記第１の膜厚指定枠を縮小して縮小枠を発生させるステップと、
前記縮小枠の形状データを用いるリソグラフィにより第１透明基板上の第１の膜をパターニングして、前記第１の膜厚指定枠の内部に対応する部分の前記第１の膜を除去し、該部分に前記第１レジスト開口部に対応する第１マスク開口部を形成して、前記第１の膜と前記第１透明基板とを前記第１レチクルとするステップと、
前記第１の膜厚指定枠と前記第２の膜厚指定枠のそれぞれを拡大するステップと、
前記拡大された前記第１の膜厚指定枠と前記第２の膜厚指定枠のそれぞれを合併することにより第３の膜厚指定枠を発生させるステップと、
前記第３の膜厚指定枠の形状データを用いるリソグラフィにより第２透明基板上の第２の膜をパターニングして、前記第３の膜厚指定枠の外側に対応する部分の前記第２の膜を除去し、該部分に前記第２レジスト開口部に対応する第２マスク開口部を形成して、前記第２の膜と前記第２透明基板とを前記第２レチクルとするステップとを有するレチクルの製造方法によって製造されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記６） 前記第２の膜厚指定枠を発生させるステップにおいて、該第２の膜厚指定枠を前記第１の膜厚指定枠に接するように発生させることを特徴とする付記５に記載の半導体装置の製造方法。
（付記７） 前記第１ゲート絶縁膜を形成する工程、前記第２ゲート絶縁膜を形成する工程、及び前記第３ゲート絶縁膜を形成する工程は、前記半導体基板の表面に熱酸化膜を形成することにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記８） 前記第１〜第３ゲート絶縁膜の少なくとも一つに窒素をドープする工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記９） 前記第２活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程、及び前記第３活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程の少なくとも一方において、エッチング液としてフッ酸溶液を使用することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１０） 半導体基板と、
前記半導体基板に形成され、該半導体基板の第１〜第３活性領域を分離する素子分離絶縁膜と、
前記半導体基板の前記第１〜第３活性領域のそれぞれの上に形成され、厚さが順に薄くなる第１〜第３ゲート絶縁膜と、
前記第１〜第３ゲート絶縁膜のそれぞれの上に形成された第１〜第３ゲート電極と、
前記第１〜第３ゲート電極の横の前記半導体基板にそれぞれ形成された第１〜第３ソース／ドレイン領域とを有し、
前記第２活性領域に隣接する前記素子分離絶縁膜の上面に、該素子分離絶縁膜の幅の半分よりも狭い幅の凹部が前記第２活性領域寄りに形成されたことを特徴とする半導体装置。
（付記１１） 前記半導体基板に素子分離溝が形成され、該素子分離溝に前記素子分離絶縁膜が形成されたことを特徴とする付記１０に記載の半導体装置。
図１（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、仮想的な半導体装置の製造途中の断面図（その３）である。 図４は、仮想的な半導体装置の製造途中の断面図（その４）である。 図５は、仮想的な半導体装置の製造途中の平面図（その１）である。 図６は、仮想的な半導体装置の製造途中の平面図（その２）である。 図７は、レチクル設計用のCADシステムに付属するモニターの画像（その１）である。 図８は、仮想的な半導体装置を製造するのに使用される第１レチクルの平面図である。 図９は、レチクル設計用のCADシステムに付属するモニターの画像（その２）である。 図１０は、仮想的な半導体装置を製造するのに使用される第２レチクルの平面図である。 図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図２０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図２１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図２２は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その１）である。 図２３は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その２）である。 図２４は、本発明の第１実施形態において、レチクルを設計するのに使用されるCADシステムの構成図である。 図２５は、本発明の第１実施形態におけるレチクルの製造方法を示すフローチャート（その１）である。 図２６は、本発明の第１実施形態におけるレチクルの製造方法を示すフローチャート（その２）である。 図２７は、本発明の第１実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その１）である。 図２８は、本発明の第１実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その２）である。 図２９は、本発明の第１実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その３）である。 図３０は、本発明の第１実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その４）である。 図３１は、本発明の第１実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その５）である。 図３２は、本発明の第１実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その６）である。 図３３（ａ）、（ｂ）は、本発明の第１実施形態で使用される第１レチクルの製造途中の断面図（その１）である。 図３４（ａ）、（ｂ）は、本発明の第１実施形態で使用される第１レチクルの製造途中の断面図（その２）である。 図３５は、本発明の第１実施形態で使用される第１レチクルの製造途中の断面図（その３）である。 図３６は、本発明の第１実施形態で使用される第１レチクルの平面図である。 図３７は、本発明の第１実施形態で使用される電子ビーム露光装置の構成図である。 図３８（ａ）、（ｂ）は、本発明の第１実施形態で使用される第２レチクルの製造途中の断面図（その１）である。 図３９（ａ）、（ｂ）は、本発明の第１実施形態で使用される第２レチクルの製造途中の断面図（その２）である。 図４０（ａ）、（ｂ）は、本発明の第１実施形態で使用される第２レチクルの製造途中の断面図（その３）である。 図４１は、本発明の第１実施形態で使用される第２レチクルの平面図である。 図４２（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４３（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図４６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図４７は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図４８は、本発明の第３実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その１）である。 図４９は、本発明の第３実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その２）である。 図５０は、本発明の第３実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その３）である。 図５１は、本発明の第３実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その４）である。 図５２は、本発明の第３実施形態におけるレチクルの製造方法において、CADシステムのディスプレイに表示される画像を模式的に示す平面図（その５）である。
符号の説明
１…シリコン基板、１ａ…素子分離溝、２…素子分離絶縁膜、２ａ、２ｂ…段差、２ｃ…凹部、３…第１ゲート絶縁膜、４…第１レジストパターン、４ａ…第１窓、５…第２ゲート絶縁膜、６…第２レジストパターン、７…第３ゲート絶縁膜、１０…第１レチクル、１１…透明基板、１２…遮光膜、１５…第２レチクル、１６…透明基板、１７…遮光膜、３０…シリコン基板、３０ａ…素子分離溝、３１…熱酸化膜、３２…窒化シリコン膜、３２ａ…窓、３３…素子分離絶縁膜、３３ａ、３３ｂ…段差、３３ｃ…凹部、３４、３６…第１、第２nウェル、３５…pウェル、３８…第１フォトレジスト、３８ａ…第１レジスト開口部、３８ｂ…第１レジスト部、３８ｃ…１レジストパターン、４１…第１ゲート絶縁膜、４２…第２ゲート絶縁膜、４３…第３ゲート絶縁膜、４５…第２フォトレジスト、４５ａ…第２レジスト開口部、４５ｂ…第２レジスト部、４５ｃ…第２レジストパターン、４７…導電膜、４７ａ〜４７ｃ…第１〜第３ゲート電極、４８、５０…第１、第２p型ソース／ドレインエクステンション、４９…n型ソース／ドレインエクステンション、５１、５３…第１、第２p型ソース／ドレイン領域、５２…n型ソース／ドレイン領域、５４…絶縁性サイドウォール、５５…高融点金属シリサイド層、６０…表示領域、７０…第１透明基板、７１…第１遮光膜、７１ａ…第１マスク開口部、７２…第１電子線レジスト、７２ａ…第１感光部、７２ｂ…第１窓、７２ｃ…第１電子線レジスト部、７２ｄ…第１電子線レジストパターン、７３…第１レチクル、７５…第２透明基板、７６…第２遮光膜、７６ａ…第２マスク開口部、７７…第２電子線レジスト、７７ａ…第２感光部、７７ｂ…第２窓、７７ｃ…第２電子線レジスト部、７７ｄ…第２レジストパターン、７８…第２レチクル、８４、８５…第１、第２nウェル、８８、８９…第１、第２p型ソース／ドレインエクステンション、９０…n型ソース／ドレインエクステンション、１００…CADシステム、１０１…キーボード、１０２…バスライン、１０３…制御部、１０３ａ…記憶部、１０４…ディスプレイ、１０５…マウス、１１０…コラム、１１１…ウエハステージ、１１２…偏向器、１１３…電子銃、F1〜F3…第１〜第３の活性領域指定枠、G…第１の膜厚指定枠、H…第２の膜厚指定枠、J、K…第３の膜厚指定枠、h…縮小枠。

Claims (10)

  1. 半導体基板に素子分離絶縁膜を形成することにより、該半導体基板の第１〜第３活性領域を前記素子分離絶縁膜で分離する工程と、
    前記第１〜第３活性領域のそれぞれにおける前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
    前記素子分離絶縁膜と前記第１ゲート絶縁膜のそれぞれの上に、前記第２活性領域を包含する第１レジスト開口部と、前記第１、第３活性領域を覆う第１レジスト部とを有する第１レジストパターンを形成する工程と、
    前記第１レジスト開口部を通じて前記第２活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程と、
    前記第１レジストパターンを除去する工程と、
    前記第１レジストパターンを除去した後、前記第２活性領域における前記半導体基板上に、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程と、
    前記素子分離絶縁膜と前記第１、第２ゲート絶縁膜のそれぞれの上に、前記第３活性領域を包含する第２レジスト開口部と、前記第１、第２活性領域を覆い且つ前記第１レジストパターンの前記第１レジスト開口部よりも平面形状が大きな第２レジスト部とを有する第２レジストパターンを形成する工程と、
    前記第２レジスト開口部を通じて前記第３活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程と、
    前記第２レジストパターンを除去する工程と、
    前記第２レジストパターンを除去した後、前記第３活性領域における前記半導体基板上に、前記第２ゲート絶縁膜よりも薄い第３ゲート絶縁膜を形成する工程と、
    前記第１〜第３ゲート絶縁膜のそれぞれの上に第１〜第３ゲート電極を形成する工程と、
    前記第１〜第３ゲート電極の横の前記半導体基板にそれぞれ第１〜第３ソース／ドレイン領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１レジスト部は、前記第１レジスト開口部の周囲において前記素子分離絶縁膜の幅の半分よりも長い第１の距離で前記素子分離絶縁膜と重なり、
    前記第２レジスト部は、前記第２レジスト開口部の周囲において前記素子分離絶縁膜の幅の半分よりも長い第２の距離で前記素子分離絶縁膜と重なることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の距離として、前記第２活性領域における前記第１ゲート絶縁膜をウエットエッチングする工程における前記素子分離絶縁膜と前記第１レジストパターンとの界面へのエッチング液の侵入長よりも長い距離を採用することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２の距離として、前記第３活性領域における前記第２ゲート絶縁膜をウエットエッチングする工程における前記素子分離絶縁膜と前記第２レジストパターンとの界面へのエッチング液の侵入長よりも長い距離を採用することを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記第１レジストパターンを形成する工程と前記第２レジストパターンを形成する工程は、それぞれ第１レチクルと第２レチクルを用いて第１及び第２フォトレジストを露光した後、前記第１、第２フォトレジストを現像することにより行われ、
    前記第１レチクルと第２レチクルは、
    前記第１〜第３活性領域のそれぞれに対応する第１〜第３の活性領域指定枠を発生させるステップと、
    前記第１の活性領域指定枠を囲む第１の膜厚指定枠を発生させるステップと、
    前記第２の活性領域指定枠を囲む第２の膜厚指定枠を、前記第１の膜厚指定枠に繋がるように発生させるステップと、
    前記第１の膜厚指定枠を縮小して縮小枠を発生させるステップと、
    前記縮小枠の形状データを用いるリソグラフィにより第１透明基板上の第１の膜をパターニングして、前記第１の膜厚指定枠の内部に対応する部分の前記第１の膜を除去し、該部分に前記第１レジスト開口部に対応する第１マスク開口部を形成して、前記第１の膜と前記第１透明基板とを前記第１レチクルとするステップと、
    前記第１の膜厚指定枠と前記第２の膜厚指定枠のそれぞれを拡大するステップと、
    前記拡大された前記第１の膜厚指定枠と前記第２の膜厚指定枠のそれぞれを合併することにより第３の膜厚指定枠を発生させるステップと、
    前記第３の膜厚指定枠の形状データを用いるリソグラフィにより第２透明基板上の第２の膜をパターニングして、前記第３の膜厚指定枠の外側に対応する部分の前記第２の膜を除去し、該部分に前記第２レジスト開口部に対応する第２マスク開口部を形成して、前記第２の膜と前記第２透明基板とを前記第２レチクルとするステップとを有するレチクルの製造方法によって製造されることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第２の膜厚指定枠を発生させるステップにおいて、該第２の膜厚指定枠を前記第１の膜厚指定枠に接するように発生させることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第１ゲート絶縁膜を形成する工程、前記第２ゲート絶縁膜を形成する工程、及び前記第３ゲート絶縁膜を形成する工程は、前記半導体基板の表面に熱酸化膜を形成することにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記第１〜第３ゲート絶縁膜の少なくとも一つに窒素をドープする工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記第２活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程、及び前記第３活性領域における前記第１ゲート絶縁膜をウエットエッチングして除去する工程の少なくとも一方において、エッチング液としてフッ酸溶液を使用することを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 半導体基板と、
    前記半導体基板に形成され、該半導体基板の第１〜第３活性領域を分離する素子分離絶縁膜と、
    前記半導体基板の前記第１〜第３活性領域のそれぞれの上に形成され、厚さが順に薄くなる第１〜第３ゲート絶縁膜と、
    前記第１〜第３ゲート絶縁膜のそれぞれの上に形成された第１〜第３ゲート電極と、
    前記第１〜第３ゲート電極の横の前記半導体基板にそれぞれ形成された第１〜第３ソース／ドレイン領域とを有し、
    前記第２活性領域に隣接する前記素子分離絶縁膜の上面に、該素子分離絶縁膜の幅の半分よりも狭い幅の凹部が前記第２活性領域寄りに形成されたことを特徴とする半導体装置。
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