JP2008066551A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】膜厚の異なる絶縁膜を基板上に精度良く作り分ける。
【解決手段】基板１上の第１の絶縁膜２を、ｉ線用レジスト３、ＳＯＧ膜４、ＫｒＦ／ＡｒＦ用レジスト５を含む多層レジストを用いてエッチングする。その際は、まずＫｒＦ／ＡｒＦ用レジスト５をパターニングし、それをマスクにしてＳＯＧ膜４、ｉ線用レジスト３をドライエッチングし、そのｉ線用レジスト３をマスクにして第１の絶縁膜２をウェットエッチングする。そして、第１の絶縁膜２がエッチングされた基板１上に、第１の絶縁膜２と異なる膜厚の第２の絶縁膜を形成する。これにより、ＫｒＦ／ＡｒＦ用レジスト５のパターニング精度で第１の絶縁膜２をエッチングすることができるため、膜厚の異なる第１の絶縁膜２と第２の絶縁膜を基板１上に精度良く作り分けることが可能になる。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特に複数種のトランジスタを備えた半導体装置の製造方法に関する。

ＬＳＩ（Large Scale Integration）には、通常、外部との信号入出力用に３．３Ｖや２．５Ｖといった高い電圧で動作するＭＯＳ（Metal Oxide Semiconductor）トランジスタ（「高電圧トランジスタ」という。）と、論理回路用に１．２Ｖや１．０Ｖといった低い電圧で動作するＭＯＳトランジスタ（「低電圧トランジスタ」という。）が混載されている。

このような高電圧トランジスタと低電圧トランジスタには、その信頼性と性能の観点から、膜厚の異なるゲート絶縁膜が用いられる。また、待機時消費電力を抑えるために、待機時に電力を消費するＳＲＡＭ（Static Random Access Memory）部等にはやや厚めのゲート絶縁膜を形成する等、１チップ内に膜厚の異なる多種のゲート絶縁膜を形成する要求が強くなってきている。

通常、ゲート絶縁膜は、基板上に形成された絶縁膜を、ゲート電極の直下に残るようにエッチング加工して形成される。膜厚の異なるゲート絶縁膜を形成するために、同一基板上に膜厚の異なる絶縁膜を作り分ける場合には、例えば、次の図２０から図２３に例示するような方法が用いられる。

図２０は厚い絶縁膜の形成工程の要部断面模式図、図２１はレジストの形成工程の要部断面模式図、図２２はエッチング工程の要部断面模式図、図２３は薄い絶縁膜の形成工程の要部断面模式図である。

まず、図２０に示すように、基板１００の全面に、厚い絶縁膜１０１を形成する。次いで、図２１に示すように、全面にレジスト１０２を形成した後、フォトプロセスにより、後述の薄い絶縁膜１０３（図２３参照。）を形成する領域を除いた領域にそのレジスト１０２が残るよう、パターニングを行う。次いで、図２２に示すように、残ったレジスト１０２をマスクにして、露出する厚い絶縁膜１０１を、フッ酸（ＨＦ）溶液等を用いたウェットプロセスにてエッチングする（例えば、特許文献１，２参照。）。最後に、レジスト１０２を除去し、図２３に示すように、厚い絶縁膜１０１がエッチングされた領域に、薄い絶縁膜１０３を形成する。なお、３種以上の膜厚の絶縁膜を形成する場合には、このような手順を繰り返せばよい。

ところで、近年では、ＬＳＩのチップサイズを小さくするために、混載されるＭＯＳトランジスタの間隔を狭くすることが求められており、隣接するＭＯＳトランジスタのゲート絶縁膜の間隔を狭くすることが必要になる場合がある。例えば、ゲート長手方向に隣接する、動作電圧の異なるＭＯＳトランジスタについて、それらの異なる膜厚のゲート絶縁膜の間隔を狭くしたり、アクティブ領域を共有して隣接する、動作電圧の異なるＭＯＳトランジスタについて、それらの異なる膜厚のゲート絶縁膜の間隔を狭くしたりする場合等である。

このように狭い間隔でゲート絶縁膜を形成するためには、ゲート電極材料およびその下の絶縁膜が高精度に加工できることに加え、あらかじめ基板上の所定の領域に所定の膜厚で高精度に絶縁膜を作り分けておくことが必要になってくる。

上記図２０から図２３に示したような方法を用いた絶縁膜の作り分けでは、従来、そのレジスト１０２として、ｉ線（波長３６５ｎｍ）を使って露光が行えるｉ線用レジストを用いれば充分であった。しかしながら、上記のようなゲート絶縁膜の間隔を狭くするといった要求に伴い、絶縁膜の作り分けをより高精度で行うためには、より露光精度の高いフッ化クリプトン（ＫｒＦ）エキシマレーザ（波長２４８ｎｍ）やフッ化アルゴン（ＡｒＦ）エキシマレーザ（波長１９３ｎｍ）を使って露光を行うＫｒＦエキシマレーザ用レジスト（単に「ＫｒＦ用レジスト」という。）やＡｒＦエキシマレーザ用レジスト（単に「ＡｒＦ用レジスト」という。）を用いることが必要になってくる。

なお、従来、ドライエッチングによる被加工膜のパターニング精度を高めることを目的として多層レジストプロセスが提案されており（例えば、特許文献３参照。）、また、ＫｒＦ用レジストとＡｒＦ用レジストを用いた多層レジスト構造が提案されている（例えば、特許文献４参照。）。
特開平９−１８１１９３号公報 特開２００６−１９６６１号公報 特開２００２−１９８２９５号公報 特開２００２−３７２７８７号公報

上記のように、ＫｒＦ用レジストまたはＡｒＦ用レジスト（ＫｒＦ／ＡｒＦ用レジスト）は、ｉ線用レジストに比べてパターニング精度が高い。しかし、絶縁膜の作り分けにおいて、上記のようなＨＦ溶液等によるウェットエッチングのマスクを、これまでのｉ線用レジストから、よりパターニング精度の高いＫｒＦ／ＡｒＦ用レジストに変更すると、次のような問題が生じる。

すなわち、ｉ線用レジストは、ＨＦ等に対して強い耐性を有しているのに対し、ＫｒＦ／ＡｒＦ用レジストは、ＨＦ等に対する耐性が弱い。
そのため、上記図２０から図２３に示した方法の場合、レジスト１０２としてｉ線用レジストの代わりにＫｒＦ／ＡｒＦ用レジストを用いると、ＫｒＦ／ＡｒＦ用レジストのＨＦ等に対する耐性が弱いことから、たとえＫｒＦ／ＡｒＦ用レジスト自体のパターニングが高精度に行われたとしても、それをマスクにして厚い絶縁膜１０１をＨＦ溶液等でウェットエッチングする際、ＫｒＦ／ＡｒＦ用レジストがＨＦ溶液等の染み込みによって溶解し、マスクされていた領域の厚い絶縁膜１０１までがエッチングされてしまうといったことが起こる。

したがって、異なる膜厚の絶縁膜の作り分けを行う場合に、そのウェットエッチングにｉ線用レジストに替えてＫｒＦ／ＡｒＦ用レジストをそのまま用いるのみでは、ＫｒＦ／ＡｒＦエキシマレーザによる露光精度での作り分けが困難であった。

このような問題は、ウェットエッチングに替えてドライエッチングを行うようにすることで回避することは可能である。しかし、レジスト１０２にＫｒＦ／ＡｒＦ用レジストを用い、パターニング後のそれをマスクにして厚い絶縁膜１０１をドライエッチングしたときには、基板１００にダメージが入ってしまい、その基板１００上に薄い絶縁膜１０３を形成すると、その薄い絶縁膜１０３にもダメージが残ってしまう。厚い絶縁膜１０１のエッチングには、信頼性とトランジスタ性能の観点から、ウェットエッチングを用いることが望ましい。

また、絶縁膜の作り分けには、例えばＬＯＣＯＳ法のように、Ｓｉ基板の全面に窒化シリコン（ＳｉＮ）膜を堆積した後、それをパターニングし、そのＳｉＮ膜を除去した領域に熱酸化により所定膜厚の酸化シリコン（ＳｉＯ₂）膜を形成し、残るＳｉＮ膜を除去してから、さらに異なる膜厚のＳｉＯ₂膜を熱酸化により形成する方法を用いることも考えられる。

しかし、この方法の場合、Ｓｉ基板上に堆積したＳｉＮ膜をパターニングする際には、Ｓｉ基板へのダメージを考慮し、リン酸（Ｈ₃ＰＯ₄）溶液等を用いてＳｉＮ膜をウェットエッチングすることが望ましいが、そのパターニングにＫｒＦ／ＡｒＦ用レジストを用いると、ＫｒＦ／ＡｒＦ用レジストはリン酸に対しても耐性が弱く、高精度にＳｉＯ₂膜を作り分けることは困難になる。

また、上記図２０から図２３に示したような方法を用いて、異なる膜厚の絶縁膜、例えばＳｉＯ₂膜を作り分ける際には、レジスト１０２としてＳｉＮ膜を用いることも可能である。

しかし、この方法の場合には、ＳｉＮ膜をマスクにした厚い絶縁膜（ＳｉＯ₂膜）１０１のウェットエッチング後、薄い絶縁膜（ＳｉＯ₂膜）１０３の形成前に、基板１００にダメージを与えることなく、厚い絶縁膜１０１上からＳｉＮ膜を除去する技術が必要になってくる。また、ＳｉＮ膜をマスクにした厚い絶縁膜１０１のウェットエッチングに続いて薄い絶縁膜１０３を形成した場合には、薄い絶縁膜１０３にダメージを与えることなく、厚い絶縁膜１０１上からＳｉＮ膜を除去する技術が必要になってくる。

このように、これまで、異なる膜厚の絶縁膜を基板上に高精度に作り分ける適当な手法がなかったことが、チップサイズが小さく、高性能でかつ高信頼性のＬＳＩを実現する上での制約のひとつになっていた。

本発明はこのような点に鑑みてなされたものであり、複数種のトランジスタを備えた小型で高性能かつ高信頼性を有する半導体装置の製造方法を提供することを目的とする。

本発明では上記課題を解決するために、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に下層レジスト、中間層、上層レジストを積層する工程と、前記上層レジストをパターニングする工程と、パターニングされた前記上層レジストをマスクに前記中間層をエッチングする工程と、エッチング後の前記中間層をマスクに前記下層レジストをエッチングする工程と、エッチング後の前記下層レジストをマスクに前記第１の絶縁膜をエッチングする工程と、前記第１の絶縁膜がエッチングされた前記基板上に前記第１の絶縁膜と異なる膜厚の第２の絶縁膜を形成する工程と、前記第１，第２の絶縁膜が形成された前記基板上に導電性材料を形成する工程と、前記導電性材料をパターニングして前記第１，第２の絶縁膜上にそれぞれゲート電極を形成する工程と、前記基板に不純物を導入してソース・ドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

このような半導体装置の製造方法によれば、基板上に形成された第１の絶縁膜が、下層レジスト、中間層および上層レジストを用いてエッチングされ、第２の絶縁膜が、その第１の絶縁膜がエッチングされた基板上に、第１の絶縁膜と異なる膜厚で形成される。パターニング後の上層レジストのパターンが中間層、そして下層レジストへと転写され、その下層レジストをマスクにして第１の絶縁膜がエッチングされる。したがって、第１の絶縁膜は、上層レジストのパターニング精度でエッチングされ、そのエッチングされた基板上に第２の絶縁膜が形成されることにより、第１，第２の絶縁膜が基板上に精度良く作り分けられるようになる。このような第１，第２の絶縁膜を用いてトランジスタが構成される。

本発明では、膜厚の異なる絶縁膜を基板上に多層レジストを用いて作り分けるようにした。これにより、基板上の適切な領域に適切な膜厚で絶縁膜を形成することが可能になる。このようにして形成される絶縁膜を、例えば、ＭＯＳトランジスタのゲート絶縁膜に用いる場合には、動作電圧の異なる複数種のＭＯＳトランジスタを一基板上に精度良く作り分けることが可能になるため、耐圧、速度、消費電力等の性能が優れたＭＯＳトランジスタを備える高性能の半導体装置が実現可能になる。また、絶縁膜を基板上に精度良く作り分けることによって、隣接するＭＯＳトランジスタのゲート絶縁膜の間隔をより狭くすることが可能になり、ＭＯＳトランジスタを備える半導体装置の小型化を図ることが可能になる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１から図５は絶縁膜作り分け方法の説明図である。ここでは、基板上の絶縁膜の作り分けに、下層レジスト、中間層および上層レジストで構成される多層レジストを用いる。

図１は上層レジストのパターニング工程の要部断面模式図である。
まず、基板１の全面に、所定膜厚の第１の絶縁膜２を形成する。例えば、基板１としてＳｉ基板を用い、それを所定の条件にて熱酸化することにより、第１の絶縁膜２として所定膜厚の熱酸化膜を形成する。また、第１の絶縁膜２として、ＣＶＤ（Chemical Vapor Deposition）法を用いて、所定膜厚のＳｉＯ₂膜を形成してもよい。

第１の絶縁膜２上には、下層レジストとして例えばｉ線用レジスト３を形成し、さらにその上には、中間層として例えばＳＯＧ（Spin On Glass）膜４を形成する。そして、その上には、必要に応じて反射防止膜（図示せず。）を形成した後、上層レジストとして例えばＫｒＦ／ＡｒＦ用レジスト５を形成する。例えば、ｉ線用レジスト３は、膜厚１μｍ以下とし、ＳＯＧ膜４は、膜厚約０．１μｍとし、ＫｒＦ／ＡｒＦ用レジスト５は、ＫｒＦ用レジストの場合であれば、膜厚約０．３２μｍとする。これらの各層は、いずれも塗布法により形成することができる。

このようなｉ線用レジスト３、ＳＯＧ膜４およびＫｒＦ／ＡｒＦ用レジスト５が積層された多層レジストを形成した後、フォトプロセスにてＫｒＦ／ＡｒＦ用レジスト５を、ＫｒＦ／ＡｒＦエキシマレーザを用いて露光し、現像を行って、パターニングする。このパターニングは、後述のように第１の絶縁膜２より薄く形成される第２の絶縁膜６（図５参照。）の形成領域を除いた領域にＫｒＦ／ＡｒＦ用レジスト５が残るように行う。

図２は中間層のエッチング工程の要部断面模式図である。
ＫｒＦ／ＡｒＦ用レジスト５のパターニング後は、それをマスクにしてＳＯＧ膜４をドライエッチングする。ＳＯＧ膜４のドライエッチングは、例えば、窒素（Ｎ₂）ガスと酸素（Ｏ₂）ガスを用い、４００Ｗの条件で行う。これにより、パターニングされたＫｒＦ／ＡｒＦ用レジスト５のパターンが、ＳＯＧ膜４に転写されることになる。

図３は下層レジストのエッチング工程の要部断面模式図である。
ＳＯＧ膜４のドライエッチング後は、それをマスクにして、第１の絶縁膜２が露出するまでｉ線用レジスト３をドライエッチングする。ｉ線用レジスト３のドライエッチングは、例えば、トリフルオロメタン（ＣＨＦ₃）とＯ₂ガスを用い、４００Ｗの条件で行う。これにより、ドライエッチング後のＳＯＧ膜４のパターンが、換言すればＫｒＦ／ＡｒＦ用レジスト５のパターンが、ｉ線用レジスト３に転写されることになる。

このように、ｉ線用レジスト３は、その上層に形成されたＫｒＦ／ＡｒＦ用レジスト５を用いてパターニングされるため、ｉ線用レジスト３を直接ｉ線でパターニングするのに比べ、より高い寸法精度でパターニングされる。

なお、このｉ線用レジスト３のエッチングの際に、ＫｒＦ／ＡｒＦ用レジスト５は除去される。
図４は第１の絶縁膜のエッチング工程の要部断面模式図である。

ｉ線用レジスト３のドライエッチング後は、例えば希釈ＨＦ溶液を用いて、露出する第１の絶縁膜２を等方的にウェットエッチングする。第１の絶縁膜２をウェットエッチングするのは、前述のように、ドライエッチングした場合の基板１へのダメージを抑えるためである。ウェットエッチングに用いる希釈ＨＦ溶液としては、例えば、純水でＨＦを２００：１若しくは１００：１の比で希釈したものを用いる。

このウェットエッチングの段階においては、第１の絶縁膜２のマスクとして、ＨＦ耐性を有するｉ線用レジスト３を用いるため、ｉ線用レジスト３に形成されたパターンの寸法で精度良く第１の絶縁膜２をエッチングすることができる。

なお、第１の絶縁膜２が熱酸化膜である場合、熱酸化膜の希釈ＨＦ溶液でのエッチングレートは、その膜質のため、ＳＯＧ膜４の希釈ＨＦ溶液でのエッチングレートに比べて充分遅く、ＳＯＧ膜４は、この希釈ＨＦ溶液を用いたウェットエッチングの段階で、ｉ線用レジスト３上から除去される。第１の絶縁膜２が高温ＣＶＤ法を用いて形成されたＳｉＯ₂膜である場合も同様である。

また、たとえこの希釈ＨＦ溶液を用いたウェットエッチング後にｉ線用レジスト３上にＳＯＧ膜４が残っていたとしても、そのＳＯＧ膜４は、後にｉ線用レジスト３を除去する際にリフトオフされる。

図５は第２の絶縁膜の形成工程の要部断面模式図である。
第１の絶縁膜２のウェットエッチング後は、まず、残っているｉ線用レジスト３を除去する。ｉ線用レジスト３は、例えば、硫酸（Ｈ₂ＳＯ₄）と過酸化水素（Ｈ₂Ｏ₂）の混合溶液を用いたウェットエッチングにより、第１の絶縁膜２にダメージを与えることなく、除去することができる。

そして、ｉ線用レジスト３の除去後、第１の絶縁膜２よりも薄い第２の絶縁膜６を形成する。例えば、基板１としてＳｉ基板を用い、それを所定の条件にて熱酸化することにより、第２の絶縁膜６として第１の絶縁膜２より薄い熱酸化膜を形成する。また、高温ＣＶＤ法を用いて、第１の絶縁膜２より薄いＳｉＯ₂膜を形成してもよい。

このようにして形成された第１，第２の絶縁膜２，６を、例えば、ＭＯＳトランジスタのゲート絶縁膜として用いる場合には、この後、常法に従い、ゲート電極やソース・ドレイン領域等の形成を行い、トランジスタ構造を形成すればよい。

以上、図１から図５に示したような方法によれば、第１の絶縁膜２をウェットエッチングする際のマスクに、ＨＦ耐性を有するｉ線用レジスト３を用いるため、希釈ＨＦ溶液の染み込みが抑えられ、ｉ線用レジスト３のパターンに対し高い精度で第１の絶縁膜２をウェットエッチングすることができる。そして、このｉ線用レジスト３は、その上層に形成されたＫｒＦ／ＡｒＦ用レジスト５を用いてパターニングされる。したがって、第１の絶縁膜２を、ＫｒＦ／ＡｒＦエキシマレーザの露光精度でエッチングすることができ、また、そのような高い精度で第１，第２の絶縁膜２，６の作り分けを行うことができるようになる。

なお、３種以上の膜厚の絶縁膜を形成する場合には、上記の方法を繰り返すようにすればよい。
また、エッチング液は、上記の希釈ＨＦ溶液のほか、第１の絶縁膜２の材質に応じて選択することができ、また、選択されたエッチング液に応じて下層レジストの材質を選択することができる。また、中間層は、下層レジスト上に形成可能であり、かつ、上層レジストとエッチング選択性を有するものであれば、材質は特に限定されない。

また、上記の方法は、第１，第２の絶縁膜を同じ材質とする場合のほか、互いに異なる材質とする場合であっても、同様に適用可能であり、また、同様の効果を得ることが可能である。

以下、上記のような絶縁膜作り分け方法を、複数種のＭＯＳトランジスタが混載されたＬＳＩチップの形成に適用した場合を例に、具体的に説明する。
まず、第１の適用例について説明する。

ここでは、同一ＬＳＩチップ内に、１．２Ｖで動作する高速トランジスタおよび低消費電力トランジスタ、並びに２．５Ｖで動作するＩ／Ｏトランジスタを形成する場合について述べる。高速トランジスタには、膜厚約１．４ｎｍのＳｉＯ₂膜を形成し、低消費電力トランジスタには、膜厚約１．７ｎｍのＳｉＯ₂膜を形成するものとする。また、Ｉ／Ｏトランジスタには、膜厚約５ｎｍのＳｉＯ₂膜を形成するものとする。

図６はＭＯＳトランジスタ形成領域の形成工程の要部断面模式図である。
まず、Ｓｉ基板１０に、ＳＴＩ（Shallow Trench Isolation）１１を形成し、高速トランジスタ、低消費電力トランジスタおよびＩ／Ｏトランジスタの形成領域を設ける。各形成領域には、それぞれ所定のチャネル注入を行い、チャネル注入領域１２，１３，１４を形成する。

図７はＩ／Ｏトランジスタ用ＳｉＯ₂膜の形成工程の要部断面模式図である。
チャネル注入領域１２，１３，１４の形成後、全面に、まず最も厚いＩ／Ｏトランジスタ用のＳｉＯ₂膜１５を形成する。このＩ／Ｏトランジスタ用のＳｉＯ₂膜１５、並びに後述の低消費電力トランジスタ用のＳｉＯ₂膜１９（図１０参照。）および高速トランジスタ用のＳｉＯ₂膜２０（図１３参照。）は、熱酸化法により形成する。Ｉ／Ｏトランジスタ用のＳｉＯ₂膜１５は、低消費電力トランジスタ用のＳｉＯ₂膜１９を形成するための熱酸化、および高速トランジスタ用のＳｉＯ₂膜２０を形成するための熱酸化を経た後、Ｉ／Ｏトランジスタの目的の膜厚である約５ｎｍになるように、ここでは膜厚約４．８ｎｍで形成する。

図８は第１の多層レジストの形成工程の要部断面模式図である。
Ｉ／Ｏトランジスタ用のＳｉＯ₂膜１５の形成後は、その上に、ｉ線用レジスト１６ａ、ＳＯＧ膜１７ａ、反射防止膜（図示せず。）、およびＫｒＦ用レジスト１８ａを順に、それぞれ所定の膜厚で積層形成する。ここでは、いずれの層も塗布法によって形成する。

なお、このような多層レジストの形成後は、まず、高速トランジスタ形成領域と低消費電力トランジスタ形成領域が開口できるようにＫｒＦ用レジスト１８ａをパターニングし、その下の反射防止膜およびＳＯＧ膜１７ａをドライエッチングする。続いて、ＫｒＦ用レジスト１８ａおよびＳＯＧ膜１７ａをマスクにしてｉ線用レジスト１６ａをドライエッチングする。このｉ線用レジスト１６ａのドライエッチングの際には、ＫｒＦ用レジスト１８ａがすべて除去される。このようにして高速トランジスタ形成領域と低消費電力トランジスタ形成領域を開口させた後、次に示すＳｉＯ₂膜１５のウェットエッチングに進む。

図９はＩ／Ｏトランジスタ用ＳｉＯ₂膜のウェットエッチング工程の要部断面模式図である。
ｉ線用レジスト１６ａのドライエッチングまで行った後、その状態から、希釈ＨＦ溶液（１００：１）を用い、高速トランジスタ形成領域と低消費電力トランジスタ形成領域に露出するＳｉＯ₂膜１５をウェットエッチングする。その際、ｉ線用レジスト１６ａ上からはＳＯＧ膜１７ａがウェットエッチングされる。

図１０は低消費電力トランジスタ用ＳｉＯ₂膜の形成工程の要部断面模式図である。
ＳｉＯ₂膜１５のウェットエッチング後は、ｉ線用レジスト１６ａを、Ｈ₂ＳＯ₄，Ｈ₂Ｏ₂の混合溶液を用いて除去する。

次いで、Ｓｉ基板１０表面に、低消費電力トランジスタ用のＳｉＯ₂膜１９を、熱酸化法により形成する。その際、ＳｉＯ₂膜１９は、後述する高速トランジスタ用のＳｉＯ₂膜２０（図１３参照。）を形成するための熱酸化を経た後、低消費電力トランジスタの目的の膜厚である約１．７ｎｍになるように、ここでは膜厚約１．５ｎｍで形成する。

図１１は第２の多層レジストの形成工程の要部断面模式図である。
低消費電力トランジスタ用のＳｉＯ₂膜１９の形成後は、上記図８と同様にして、まず全面にｉ線用レジスト１６ｂ、ＳＯＧ膜１７ｂ、反射防止膜（図示せず。）、およびＫｒＦ用レジスト１８ｂを、塗布法により順に積層し、高速トランジスタ形成領域が開口できるようにＫｒＦ用レジスト１８ｂをパターニングする。

図１２は低消費電力トランジスタ用ＳｉＯ₂膜のウェットエッチング工程の要部断面模式図である。
ＫｒＦ用レジスト１８ｂのパターニング後は、その下の反射防止膜、ＳＯＧ膜１７ｂ、並びにｉ線用レジスト１６ｂ（およびＫｒＦ用レジスト１８ｂ）をドライエッチングする。そして、その状態から、希釈ＨＦ溶液（１００：１）を用い、高速トランジスタ形成領域に露出するＳｉＯ₂膜１９（およびＳＯＧ膜１７ｂ）をウェットエッチングする。

図１３は高速トランジスタ用ＳｉＯ₂膜の形成工程の要部断面模式図である。
ＳｉＯ₂膜１９のウェットエッチング後は、ｉ線用レジスト１６ｂを除去し、続いて、Ｓｉ基板１０表面に、高速トランジスタ用の膜厚約１．４ｎｍのＳｉＯ₂膜２０を、熱酸化法により形成する。

この高速トランジスタ用のＳｉＯ₂膜２０を形成するための熱酸化後、Ｉ／Ｏトランジスタ用のＳｉＯ₂膜１５の膜厚が約５ｎｍとなり、低消費電力トランジスタ用のＳｉＯ₂膜１９の膜厚が約１．７ｎｍとなる。

図１４はＭＯＳトランジスタ形成工程の要部断面模式図である。
各ＳｉＯ₂膜１５，１９，２０の形成後は、常法に従い、ＭＯＳトランジスタを形成する。

すなわち、まず全面にポリシリコン等の導電性材料を堆積し、これと各ＳｉＯ₂膜１５，１９，２０を加工する。これにより、Ｉ／Ｏトランジスタ、低消費電力トランジスタおよび高速トランジスタの各形成領域に、ＳｉＯ₂膜１５，１９，２０を介してそれぞれゲート電極２１，２２，２３を形成する。

次いで、Ｉ／Ｏトランジスタ、低消費電力トランジスタおよび高速トランジスタの各形成領域に、それぞれゲート電極２１，２２，２３をマスクにしてイオン注入を行い、ソース・ドレイン・エクステンション領域２４，２５，２６を形成する。さらに、低消費電力トランジスタおよび高速トランジスタの各形成領域には、それぞれゲート電極２２，２３をマスクにしてイオン注入を行い、ポケット領域２７，２８を形成する。

なお、この後、低消費電力トランジスタおよび高速トランジスタの各形成領域については、薄いサイドウォールを形成した後、それとゲート電極２２，２３をマスクにしたイオン注入によって、ソース・ドレイン・エクステンション領域２４，２５，２６の外側にさらに第２のソース・ドレイン・エクステンション領域を形成するようにしてもよい。

次いで、全面にＳｉＯ₂膜やＳｉＮ膜等の絶縁膜を堆積し、エッチバックを行って、各ゲート電極２１，２２，２３の側壁にサイドウォール２９，３０，３１を形成する。
次いで、Ｉ／Ｏトランジスタ、低消費電力トランジスタおよび高速トランジスタの各形成領域に、それぞれゲート電極２１，２２，２３およびサイドウォール２９，３０，３１をマスクにしてイオン注入を行い、ソース・ドレイン領域３２，３３，３４を形成する。

以後は、層間絶縁膜、コンタクト電極、配線等の形成工程を経て、ＬＳＩチップを完成させる。
以上、この第１の適用例のような方法を用いることにより、ＫｒＦエキシマレーザの露光精度で、Ｉ／Ｏトランジスタ、低消費電力トランジスタおよび高速トランジスタの各形成領域にそれぞれ、膜厚の異なるＳｉＯ₂膜１５，１９，２０を形成することができる。

これにより、Ｉ／Ｏトランジスタのような高電圧トランジスタと、低消費電力トランジスタや高速トランジスタ等の低電圧トランジスタを、それぞれ適切な領域に、適切なゲート絶縁膜の膜厚で形成することができる。したがって、耐圧、速度、消費電力の性能が優れたＭＯＳトランジスタを備える高性能ＬＳＩチップを形成することが可能になる。

また、膜厚の異なるＳｉＯ₂膜１５，１９，２０をあらかじめＳｉ基板１０上に高精度に作り分けることにより、動作電圧の異なるすなわちゲート絶縁膜の膜厚が異なるＭＯＳトランジスタがゲート長手方向に隣接する場合に、それらのゲート絶縁膜の間隔を狭くすることが可能になるため、ＬＳＩチップの小型化を図ることが可能になる。さらに、ここでは図示を省略するが、動作電圧の異なるＭＯＳトランジスタがアクティブ領域を共有して隣接する場合にも、それらのゲート絶縁膜の間隔を狭くすることが可能になるため、ＬＳＩチップの小型化を図ることが可能になる。

次に、第２の適用例について説明する。
なお、第２の適用例の説明において、上記第１の適用例の図６から図１４に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。

第２の適用例では、上記第１の適用例と同じく、同一ＬＳＩチップ内に、１．２Ｖで動作する高速トランジスタおよび低消費電力トランジスタ、並びに２．５Ｖで動作するＩ／Ｏトランジスタを形成する。

この第２の適用例では、上記第１の適用例で述べた図６から図８に示した工程までは同じであり、図８に示した工程後、次の図１５に示す工程に進む。
図１５は第２の適用例のＩ／Ｏトランジスタ用ＳｉＯ₂膜のウェットエッチング工程の要部断面模式図である。

まず、上記図８に示したように、Ｉ／Ｏトランジスタ用のＳｉＯ₂膜１５を形成して、その上に、ｉ線用レジスト１６ａ、ＳＯＧ膜１７ａ、反射防止膜（図示せず。）、およびＫｒＦ用レジスト１８ａを、塗布法により順に積層する。そして、この第２の適用例では、低消費電力トランジスタ形成領域のみが開口できるようにＫｒＦ用レジスト１８ａをパターニングし、低消費電力トランジスタ形成領域の反射防止膜、ＳＯＧ膜１７ａ、並びにｉ線用レジスト１６ａ（およびＫｒＦ用レジスト１８ａ）をドライエッチングする。

図１５に示すように、ｉ線用レジスト１６ａのドライエッチングまで行った後、その状態から、希釈ＨＦ溶液（１００：１）を用い、低消費電力トランジスタ形成領域に露出するＳｉＯ₂膜１５（およびＳＯＧ膜１７ａ）をウェットエッチングする。

図１６は第２の適用例の低消費電力トランジスタ用ＳｉＯ₂膜の形成工程の要部断面模式図である。
ＳｉＯ₂膜１５のウェットエッチング後は、ｉ線用レジスト１６ａを除去し、低消費電力トランジスタ用のＳｉＯ₂膜１９を、熱酸化法により形成する。ＳｉＯ₂膜１９は、後に行われる熱酸化を考慮し、膜厚約１．５ｎｍで形成する。

図１７は第２の適用例の第２の多層レジストの形成工程の要部断面模式図である。
低消費電力トランジスタ用のＳｉＯ₂膜１９の形成後は、上記図１１と同様にして、全面にｉ線用レジスト１６ｂ、ＳＯＧ膜１７ｂ、反射防止膜（図示せず。）、およびＫｒＦ用レジスト１８ｂを、塗布法により順に積層し、高速トランジスタ形成領域が開口できるようにＫｒＦ用レジスト１８ｂをパターニングする。

以降は、上記第１の適用例の図１２および図１３に示した工程と同様にしてＳｉＯ₂膜１５，１９，２０の作り分けが行える。すなわち、高速トランジスタ形成領域の反射防止膜、ＳＯＧ膜１７ｂ、並びにｉ線用レジスト１６ｂ（およびＫｒＦ用レジスト１８ｂ）をドライエッチングし、その状態から、希釈ＨＦ溶液（１００：１）を用い、高速トランジスタ形成領域に露出するＳｉＯ₂膜１５（およびＳＯＧ膜１７ｂ）をウェットエッチングする（図１２参照。）。その後、ｉ線用レジスト１６ｂを除去し、高速トランジスタ用の膜厚約１．４ｎｍのＳｉＯ₂膜２０を、熱酸化法により形成する（図１３参照。）。この熱酸化後、Ｉ／Ｏトランジスタ用のＳｉＯ₂膜１５の膜厚が約５ｎｍとなり、低消費電力トランジスタ用のＳｉＯ₂膜１９の膜厚が約１．７ｎｍとなる。

その後、上記図１４に示したような工程を経てＭＯＳトランジスタを形成し、層間絶縁膜、コンタクト電極、配線等の形成工程を経て、ＬＳＩチップを完成させる。
以上、この第２の適用例のような方法を用いても、上記第１の適用例で述べたのと同様の効果を得ることができる。

さらに、この第２の適用例のような方法を用いた場合には、上記第１の適用例に比べ、高速トランジスタ形成領域のＳｉ基板１０が希釈ＨＦ溶液に曝される回数を減らすことができる。すなわち、上記第１の適用例では、高速トランジスタ形成領域が、上記図９および図１２に示した２工程で希釈ＨＦ溶液に曝されるのに対し、この第２の適用例では、上記図１７の次に行われる工程（図１２参照。）のみである。

希釈ＨＦ溶液を用いてＳｉ基板１０上の任意のＳｉＯ₂膜をウェットエッチングする際には、ある程度のオーバーエッチングが必要になる。したがって、Ｓｉ基板１０が希釈ＨＦ溶液に曝される回数を減らすことにより、Ｓｉ基板１０に段差が形成されるのを抑えることが可能になる。Ｓｉ基板１０に段差があると、その後の露光工程で焦点深度のずれが発生する等の可能性があり、Ｓｉ基板１０の段差形成を抑えることにより、そのような問題を回避することが可能になる。

次に、第３の適用例について説明する。
なお、第３の適用例の説明において、上記第１の適用例の図６から図１４に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。

第３の適用例では、上記第１の適用例と同じく、同一ＬＳＩチップ内に、１．２Ｖで動作する高速トランジスタおよび低消費電力トランジスタ、並びに２．５Ｖで動作するＩ／Ｏトランジスタを形成する。

第３の適用例では、上記第１の適用例で述べた図６から図７に示した工程までは同じであり、図７に示した工程後、次の図１８に示す工程に進む。
図１８は第３の適用例のｉ線用レジストの形成工程の要部断面模式図である。

上記図７に示したように、Ｉ／Ｏトランジスタ用のＳｉＯ₂膜１５を形成した後は、図１８に示すように、まず全面にｉ線用レジスト４０を塗布法により形成し、そのパターニングを行って、ｉ線用レジスト４０を、Ｉ／Ｏトランジスタ形成領域のみに残し、高速トランジスタ形成領域および低消費電力トランジスタ形成領域からは除去する。

図１９は第３の適用例のＩ／Ｏトランジスタ用ＳｉＯ₂膜のウェットエッチング工程の要部断面模式図である。
ｉ線用レジスト４０のパターニング後、希釈ＨＦ溶液（１００：１）を用い、高速トランジスタ形成領域および低消費電力トランジスタ形成領域に露出するＳｉＯ₂膜１５をウェットエッチングする。その後、ｉ線用レジスト４０は除去する。

以降は、上記第１の適用例の図１０から図１３に示した工程と同様にしてＳｉＯ₂膜１５，１９，２０の作り分けが行える。すなわち、まず、ＳｉＯ₂膜１５がウェットエッチングされた高速トランジスタ形成領域および低消費電力トランジスタ形成領域に、低消費電力トランジスタ用のＳｉＯ₂膜１９を熱酸化法により形成する（図１０参照。）。その後、全面にｉ線用レジスト１６ｂ、ＳＯＧ膜１７ｂ、反射防止膜およびＫｒＦ用レジスト１８ｂを積層して多層レジストを形成する（図１１参照。）。そして、高速トランジスタ形成領域の反射防止膜、ＳＯＧ膜１７ｂ、並びにｉ線用レジスト１６ｂ（およびＫｒＦ用レジスト１８ｂ）をドライエッチングし、その状態から、希釈ＨＦ溶液（１００：１）を用い、高速トランジスタ形成領域に露出するＳｉＯ₂膜１９（およびＳＯＧ膜１７ｂ）をウェットエッチングする（図１２参照。）。その後、ｉ線用レジスト１６ｂを除去し、高速トランジスタ用のＳｉＯ₂膜２０を、熱酸化法により形成する（図１３参照。）。

その後、上記図１４に示したような工程を経てＭＯＳトランジスタを形成し、層間絶縁膜、コンタクト電極、配線等の形成工程を経て、ＬＳＩチップを完成させる。
以上、この第３の適用例のような方法を用いた場合、Ｉ／Ｏトランジスタ形成領域には、ｉ線用レジスト４０のみを用いてパターニングされたＳｉＯ₂膜１５が形成される。ｉ線用レジスト４０は、ＫｒＦ／ＡｒＦ用レジストに比べると、そのパターニング精度が劣るが、同一ＬＳＩチップ内でも、高速トランジスタと低消費電力トランジスタが形成される領域と、Ｉ／Ｏトランジスタが形成される領域とは、回路単位で離れる場合も多い。そのようなチップレイアウトの場合には、Ｉ／Ｏトランジスタ用のＳｉＯ₂膜１５は、ｉ線用レジスト４０のパターニング精度で形成されていても、充分である。

ｉ線用レジスト４０のみを用いてＩ／Ｏトランジスタ用のＳｉＯ₂膜１５のパターニングを行うと、第１の適用例に比べ、多層レジストプロセスを１回省略することができ、ＬＳＩチップを低コストで形成することが可能になる。

また、この第３の適用例のような方法を用いた場合にも、上記第１の適用例で述べたのと同様の効果を得ることができる。
なお、以上の第１から第３の適用例においては、Ｉ／Ｏトランジスタ、低消費電力トランジスタおよび高速トランジスタの各形成領域をＳＴＩで電気的に分離するようにしたが、ＬＳＩチップによっては、そのような分離が行われない場合（アクティブ領域を共有する場合）もある。上記の方法は、このような場合にも、同様に適用可能であり、また、同様の効果を得ることが可能である。

また、第１から第３の適用例において述べた各ＭＯＳトランジスタの動作電圧は、単なる例であって、上記の方法は、種々の動作電圧のＭＯＳトランジスタの組み合わせに対して同様に適用可能である。また、それに応じて、各ＭＯＳトランジスタのゲート絶縁膜の膜厚等が適宜選択される。

（付記１） 基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に下層レジスト、中間層、上層レジストを積層する工程と、
前記上層レジストをパターニングする工程と、
パターニングされた前記上層レジストをマスクに前記中間層をエッチングする工程と、
エッチング後の前記中間層をマスクに前記下層レジストをエッチングする工程と、
エッチング後の前記下層レジストをマスクに前記第１の絶縁膜をエッチングする工程と、
前記第１の絶縁膜がエッチングされた前記基板上に前記第１の絶縁膜と異なる膜厚の第２の絶縁膜を形成する工程と、
前記第１，第２の絶縁膜が形成された前記基板上に導電性材料を形成する工程と、
前記導電性材料をパターニングして前記第１，第２の絶縁膜上にそれぞれゲート電極を形成する工程と、
前記基板に不純物を導入してソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２） エッチング後の前記下層レジストをマスクに前記第１の絶縁膜をエッチングする工程においては、
ウェットエッチングに耐性を有する前記下層レジストをマスクに前記第１の絶縁膜をウェットエッチングすることを特徴とする付記１記載の半導体装置の製造方法。

（付記３） 前記上層レジストは、ＫｒＦエキシマレーザ用レジストまたはＡｒＦエキシマレーザ用レジストであって、
前記上層レジストをパターニングする工程においては、
前記上層レジストを、ＫｒＦエキシマレーザまたはＡｒＦエキシマレーザを用いて露光し、露光後の前記上層レジストを現像して、パターニングすることを特徴とする付記１または２記載の半導体装置の製造方法。

（付記４） 前記下層レジストは、ｉ線用レジストであることを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記５） 前記中間層は、ＳＯＧ膜であることを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。

（付記６） パターニングされた前記上層レジストをマスクに前記中間層をエッチングする工程、およびエッチング後の前記中間層をマスクに前記下層レジストをエッチングする工程においては、
前記中間層および前記下層レジストをドライエッチングすることを特徴とする付記１から５のいずれかに記載の半導体装置の製造方法。

（付記７） 前記上層レジストをパターニングする工程においては、
前記上層レジストを、前記基板の所定電圧で動作するＭＯＳトランジスタを形成する第１の領域に残して、前記基板の前記所定電圧より低電圧で動作するＭＯＳトランジスタを形成する第２の領域から除去されるようにパターニングし、
前記第１の絶縁膜がエッチングされた前記基板上に前記第１の絶縁膜と異なる膜厚の前記第２の絶縁膜を形成する工程においては、
前記第１の領域に形成された前記第１の絶縁膜より薄い膜厚で、前記第２の領域に前記第２の絶縁膜を形成することを特徴とする付記１から６のいずれかに記載の半導体装置の製造方法。

上層レジストのパターニング工程の要部断面模式図である。 中間層のエッチング工程の要部断面模式図である。 下層レジストのエッチング工程の要部断面模式図である。 第１の絶縁膜のエッチング工程の要部断面模式図である。 第２の絶縁膜の形成工程の要部断面模式図である。 ＭＯＳトランジスタ形成領域の形成工程の要部断面模式図である。 Ｉ／Ｏトランジスタ用ＳｉＯ₂膜の形成工程の要部断面模式図である。 第１の多層レジストの形成工程の要部断面模式図である。 Ｉ／Ｏトランジスタ用ＳｉＯ₂膜のウェットエッチング工程の要部断面模式図である。 低消費電力トランジスタ用ＳｉＯ₂膜の形成工程の要部断面模式図である。 第２の多層レジストの形成工程の要部断面模式図である。 低消費電力トランジスタ用ＳｉＯ₂膜のウェットエッチング工程の要部断面模式図である。 高速トランジスタ用ＳｉＯ₂膜の形成工程の要部断面模式図である。 ＭＯＳトランジスタ形成工程の要部断面模式図である。 第２の適用例のＩ／Ｏトランジスタ用ＳｉＯ₂膜のウェットエッチング工程の要部断面模式図である。 第２の適用例の低消費電力トランジスタ用ＳｉＯ₂膜の形成工程の要部断面模式図である。 第２の適用例の第２の多層レジストの形成工程の要部断面模式図である。 第３の適用例のｉ線用レジストの形成工程の要部断面模式図である。 第３の適用例のＩ／Ｏトランジスタ用ＳｉＯ₂膜のウェットエッチング工程の要部断面模式図である。 厚い絶縁膜の形成工程の要部断面模式図である。 レジストの形成工程の要部断面模式図である。 エッチング工程の要部断面模式図である。 薄い絶縁膜の形成工程の要部断面模式図である。

符号の説明

１ 基板
２ 第１の絶縁膜
３ ｉ線用レジスト
４ ＳＯＧ膜
５ ＫｒＦ／ＡｒＦ用レジスト
６ 第２の絶縁膜
１０ Ｓｉ基板
１１ ＳＴＩ
１２，１３，１４ チャネル注入領域
１５，１９，２０ ＳｉＯ₂膜
１６ａ，１６ｂ，４０ ｉ線用レジスト
１７ａ，１７ｂ ＳＯＧ膜
１８ａ，１８ｂ ＫｒＦ用レジスト
２１，２２，２３ ゲート電極
２４，２５，２６ ソース・ドレイン・エクステンション領域
２７，２８ ポケット領域
２９，３０，３１ サイドウォール
３２，３３，３４ ソース・ドレイン領域

Claims (5)

1. 基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に下層レジスト、中間層、上層レジストを積層する工程と、
   前記上層レジストをパターニングする工程と、
   パターニングされた前記上層レジストをマスクに前記中間層をエッチングする工程と、
   エッチング後の前記中間層をマスクに前記下層レジストをエッチングする工程と、
   エッチング後の前記下層レジストをマスクに前記第１の絶縁膜をエッチングする工程と、
   前記第１の絶縁膜がエッチングされた前記基板上に前記第１の絶縁膜と異なる膜厚の第２の絶縁膜を形成する工程と、
   前記第１，第２の絶縁膜が形成された前記基板上に導電性材料を形成する工程と、
   前記導電性材料をパターニングして前記第１，第２の絶縁膜上にそれぞれゲート電極を形成する工程と、
   前記基板に不純物を導入してソース・ドレイン領域を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. エッチング後の前記下層レジストをマスクに前記第１の絶縁膜をエッチングする工程においては、
   ウェットエッチングに耐性を有する前記下層レジストをマスクに前記第１の絶縁膜をウェットエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記上層レジストは、ＫｒＦエキシマレーザ用レジストまたはＡｒＦエキシマレーザ用レジストであって、
   前記上層レジストをパターニングする工程においては、
   前記上層レジストを、ＫｒＦエキシマレーザまたはＡｒＦエキシマレーザを用いて露光し、露光後の前記上層レジストを現像して、パターニングすることを特徴とする請求項１または２記載の半導体装置の製造方法。
4. パターニングされた前記上層レジストをマスクに前記中間層をエッチングする工程、およびエッチング後の前記中間層をマスクに前記下層レジストをエッチングする工程においては、
   前記中間層および前記下層レジストをドライエッチングすることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
5. 前記上層レジストをパターニングする工程においては、
   前記上層レジストを、前記基板の所定電圧で動作するＭＯＳトランジスタを形成する第１の領域に残して、前記基板の前記所定電圧より低電圧で動作するＭＯＳトランジスタを形成する第２の領域から除去されるようにパターニングし、
   前記第１の絶縁膜がエッチングされた前記基板上に前記第１の絶縁膜と異なる膜厚の前記第２の絶縁膜を形成する工程においては、
   前記第１の領域に形成された前記第１の絶縁膜より薄い膜厚で、前記第２の領域に前記第２の絶縁膜を形成することを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。

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