JPH09260607A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09260607A JPH09260607A JP8071907A JP7190796A JPH09260607A JP H09260607 A JPH09260607 A JP H09260607A JP 8071907 A JP8071907 A JP 8071907A JP 7190796 A JP7190796 A JP 7190796A JP H09260607 A JPH09260607 A JP H09260607A
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Abstract
(57)【要約】
【課題】 スタック型メモリセルでは、容量蓄積電極の
下地層がトランジスタのゲート電極のサイドウォールと
同じ絶縁膜であると、表面の凹凸により容量蓄積電極の
エッチングを微細かつ迅速に行うことが困難であり、か
つそのエッチングをトランジスタの形成後に行うために
トランジスタに熱処理の影響が生じる。 【解決手段】 トランジスタのサイドウォールとなる絶
縁膜８上に表面が平坦化された層間絶縁膜１０を形成
し、この層間絶縁膜１０上に容量蓄積電極１２を形成す
る。その形成後に層間絶縁膜１０をエッチング除去し、
その後に前記絶縁膜８をエッチングしてサイドウォール
を形成し、かつ高濃度不純物層を形成してトランジスタ
を完成する。容量蓄積電極１２を平坦面の状態で行うこ
とができ、微細かつ迅速なエッチングが可能となり、か
つエッチングはトランジスタの形成前であるためにトラ
ンジスタに熱処理の影響を与えることが少なくなる。
下地層がトランジスタのゲート電極のサイドウォールと
同じ絶縁膜であると、表面の凹凸により容量蓄積電極の
エッチングを微細かつ迅速に行うことが困難であり、か
つそのエッチングをトランジスタの形成後に行うために
トランジスタに熱処理の影響が生じる。 【解決手段】 トランジスタのサイドウォールとなる絶
縁膜８上に表面が平坦化された層間絶縁膜１０を形成
し、この層間絶縁膜１０上に容量蓄積電極１２を形成す
る。その形成後に層間絶縁膜１０をエッチング除去し、
その後に前記絶縁膜８をエッチングしてサイドウォール
を形成し、かつ高濃度不純物層を形成してトランジスタ
を完成する。容量蓄積電極１２を平坦面の状態で行うこ
とができ、微細かつ迅速なエッチングが可能となり、か
つエッチングはトランジスタの形成前であるためにトラ
ンジスタに熱処理の影響を与えることが少なくなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、特にスタック構造のキャパシタを有する
メモリセルを持つＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）の製造方法に関する。
造方法に関し、特にスタック構造のキャパシタを有する
メモリセルを持つＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）の製造方法に関する。
【０００２】
【従来の技術】一般にスタック構造のメモリセルを持つ
ＤＲＡＭにおいては、トランジスタ形成後にスタックキ
ャパシタを形成することになるため、トランジスタ形成
後に多くの熱処理工程が必要となる。具体的には、ゲー
ト電極と容量蓄積電極間の層間絶縁膜の平坦化のための
リフロー、スタックキャパシタの電極材料の抵抗値低減
のための不純物拡散、容量絶縁膜の表面酸化等の工程で
あり、例えば８００〜９５０℃程度の温度にて合計１２
０分程度の熱処理が必要になる。この熱処理によりトラ
ンジスタのソース領域およびドレイン領域内の不純物が
拡散して拡散層深さが不所望に深くなったり、横方向に
延びてしまう。その場合、短チャネル効果によるしきい
値電圧の低下が起こりやすくなり、このため上記トラン
ジスタのソース領域とドレイン領域間のチャネル長を一
定の寸法以下に縮小することができず、ワードドライバ
ーやタイミングジェネレータ等の周辺回路用トランジス
タのスイッチング動作の高速化が制限されてしまうとい
う問題点がある。そこで、このような問題点を解決する
ための技術として、特開平４−１３４８５９号公報に記
載されたものがある。
ＤＲＡＭにおいては、トランジスタ形成後にスタックキ
ャパシタを形成することになるため、トランジスタ形成
後に多くの熱処理工程が必要となる。具体的には、ゲー
ト電極と容量蓄積電極間の層間絶縁膜の平坦化のための
リフロー、スタックキャパシタの電極材料の抵抗値低減
のための不純物拡散、容量絶縁膜の表面酸化等の工程で
あり、例えば８００〜９５０℃程度の温度にて合計１２
０分程度の熱処理が必要になる。この熱処理によりトラ
ンジスタのソース領域およびドレイン領域内の不純物が
拡散して拡散層深さが不所望に深くなったり、横方向に
延びてしまう。その場合、短チャネル効果によるしきい
値電圧の低下が起こりやすくなり、このため上記トラン
ジスタのソース領域とドレイン領域間のチャネル長を一
定の寸法以下に縮小することができず、ワードドライバ
ーやタイミングジェネレータ等の周辺回路用トランジス
タのスイッチング動作の高速化が制限されてしまうとい
う問題点がある。そこで、このような問題点を解決する
ための技術として、特開平４−１３４８５９号公報に記
載されたものがある。
【０００３】図９及び図１０は、前記公報に記載された
従来の半導体記憶装置の製造方法を説明するための工程
順の断面図である。この従来例は周辺回路がＣＭＯＳで
構成されたＤＲＡＭの例であり、同図においては周辺回
路のＮＭＯＳ部分とメモリセルの部分を示してある。ま
ず、図９（ａ）に示すようにＰ型シリコン基板１にＰウ
ェル２とＮウェル３を形成し、かつこの表面に通常のＬ
ＯＣＯＳ法によって選択的にフィールド酸化膜４を形成
し、しきい値電圧制御用の不純物イオン注入を行った
後、熱酸化によりゲート酸化膜５を形成する。次に、全
面に第１の導電膜としてリン（Ｐ）をドープした３００
ｎｍ程度の多結晶シリコン膜を堆積し、これをパターニ
ングしてゲート電極６Ａ，６Ｂを形成する。
従来の半導体記憶装置の製造方法を説明するための工程
順の断面図である。この従来例は周辺回路がＣＭＯＳで
構成されたＤＲＡＭの例であり、同図においては周辺回
路のＮＭＯＳ部分とメモリセルの部分を示してある。ま
ず、図９（ａ）に示すようにＰ型シリコン基板１にＰウ
ェル２とＮウェル３を形成し、かつこの表面に通常のＬ
ＯＣＯＳ法によって選択的にフィールド酸化膜４を形成
し、しきい値電圧制御用の不純物イオン注入を行った
後、熱酸化によりゲート酸化膜５を形成する。次に、全
面に第１の導電膜としてリン（Ｐ）をドープした３００
ｎｍ程度の多結晶シリコン膜を堆積し、これをパターニ
ングしてゲート電極６Ａ，６Ｂを形成する。
【０００４】続いて、ゲート電極６Ａ，６Ｂをマスクに
してメモリセル部および周辺回路のＮＭＯＳ部分にリン
（Ｐ）を２Ｅ１３-2程度イオン注入し、Ｎ- 拡散層７を
形成する。その後、全面に２００ｎｍ程度の第１のシリ
コン酸化膜８を化学的気相成長法により形成する。この
第１のシリコン酸化膜８は、メモリセルにおけるＭＯＳ
型トランジスタとスタック型キャパシタとの間の層間絶
縁膜となる。
してメモリセル部および周辺回路のＮＭＯＳ部分にリン
（Ｐ）を２Ｅ１３-2程度イオン注入し、Ｎ- 拡散層７を
形成する。その後、全面に２００ｎｍ程度の第１のシリ
コン酸化膜８を化学的気相成長法により形成する。この
第１のシリコン酸化膜８は、メモリセルにおけるＭＯＳ
型トランジスタとスタック型キャパシタとの間の層間絶
縁膜となる。
【０００５】次に、図９（ｂ）に示すように、Ｎ- 拡散
層７上の第１のシリコン酸化膜８をエッチングして、ス
タック型キャパシタの容量蓄積電極用のコンタクト１１
を開口する。続いて、第２の導電膜として燐（Ｐ）をド
ープした４００ｎｍ程度の多結晶シリコン膜を化学的気
相成長法により堆積し、これをパターンニングしてスタ
ック型キャパシタの下部電極となる容量蓄積電極１２を
形成する。次に、シリコン窒化膜を全面に堆積し、さら
に９５０℃のスチーム雰囲気中で２０分酸化し、容量絶
縁膜１３を形成する。その後、第３の導電膜として燐
（Ｐ）をドープした２００ｎｍ程度の多結晶シリコン膜
を化学的気相成長法により堆積し、フォトレジスト１５
をマスクにしてこの多結晶シリコン膜および容量絶縁膜
１３をエッチングする。これにより、スタック型キャパ
シタの上部電極となる容量対向電極１４が形成され、ス
タック型キャパシタ自体の形成が完了する。
層７上の第１のシリコン酸化膜８をエッチングして、ス
タック型キャパシタの容量蓄積電極用のコンタクト１１
を開口する。続いて、第２の導電膜として燐（Ｐ）をド
ープした４００ｎｍ程度の多結晶シリコン膜を化学的気
相成長法により堆積し、これをパターンニングしてスタ
ック型キャパシタの下部電極となる容量蓄積電極１２を
形成する。次に、シリコン窒化膜を全面に堆積し、さら
に９５０℃のスチーム雰囲気中で２０分酸化し、容量絶
縁膜１３を形成する。その後、第３の導電膜として燐
（Ｐ）をドープした２００ｎｍ程度の多結晶シリコン膜
を化学的気相成長法により堆積し、フォトレジスト１５
をマスクにしてこの多結晶シリコン膜および容量絶縁膜
１３をエッチングする。これにより、スタック型キャパ
シタの上部電極となる容量対向電極１４が形成され、ス
タック型キャパシタ自体の形成が完了する。
【０００６】引き続いて、図９（ｃ）に示すように、フ
ォトレジスト１５をマスクにして第１のシリコン酸化膜
８のエッチングバックを行い、第１のシリコン酸化膜８
からなるサイドウォール１７を形成する。次に、図１０
（ａ）に示すようにフォトレジスト１５を除去してから
フォトレジスト１６を形成し、フォトレジスト１６、サ
イドウォール１７、ゲート電極６Ａ，６Ｂをマスクにし
て砒素（Ａｓ）を３Ｅ１５ｃｍ-2程度イオン注入し、Ｎ
+ 拡散層１８を形成する。これにより、周辺回路部にお
いて、ＬＤＤ構造のＮＭＯＳが形成される。同様にし
て、フォトレジスト１６を除去し、メモリセル部および
周辺回路部のＮＭＯＳ部を覆うフォトレジスト（図示せ
ず）をマスクにして２弗化ボロン（ＢＦ2 ）の３Ｅ１５
ｃｍ-2程度のイオン注入により、周辺回路部のＰＭＯＳ
（図示せず）が形成される。
ォトレジスト１５をマスクにして第１のシリコン酸化膜
８のエッチングバックを行い、第１のシリコン酸化膜８
からなるサイドウォール１７を形成する。次に、図１０
（ａ）に示すようにフォトレジスト１５を除去してから
フォトレジスト１６を形成し、フォトレジスト１６、サ
イドウォール１７、ゲート電極６Ａ，６Ｂをマスクにし
て砒素（Ａｓ）を３Ｅ１５ｃｍ-2程度イオン注入し、Ｎ
+ 拡散層１８を形成する。これにより、周辺回路部にお
いて、ＬＤＤ構造のＮＭＯＳが形成される。同様にし
て、フォトレジスト１６を除去し、メモリセル部および
周辺回路部のＮＭＯＳ部を覆うフォトレジスト（図示せ
ず）をマスクにして２弗化ボロン（ＢＦ2 ）の３Ｅ１５
ｃｍ-2程度のイオン注入により、周辺回路部のＰＭＯＳ
（図示せず）が形成される。
【０００７】次に、図１０（ｂ）に示すように、メモリ
セル部および周辺回路部のＮＭＯＳ部を覆うレジスト
（図示せず）を除去した後に、全面に例えばＢＰＳＧ膜
から成る第１の層間絶縁膜１０を堆積し、Ｎ- 拡散層
７、Ｎ+ 拡散層１８上の第１の層間絶縁膜１０をエッチ
ングすることにより、ビット線コンタクト２０を開口す
る。続いて、ビット線２１を形成する。次に、全面に例
えばＢＰＳＧ膜からなる第２の層間絶縁膜１９を堆積
し、Ｎ+ 拡散層上の第１の層間絶縁膜１０、第２の層間
絶縁膜１９をエッチングすることにより、コンタクト孔
２３を開口する。続いて、アルミニウム配線２４を形成
して半導体記憶装置が完成する。
セル部および周辺回路部のＮＭＯＳ部を覆うレジスト
（図示せず）を除去した後に、全面に例えばＢＰＳＧ膜
から成る第１の層間絶縁膜１０を堆積し、Ｎ- 拡散層
７、Ｎ+ 拡散層１８上の第１の層間絶縁膜１０をエッチ
ングすることにより、ビット線コンタクト２０を開口す
る。続いて、ビット線２１を形成する。次に、全面に例
えばＢＰＳＧ膜からなる第２の層間絶縁膜１９を堆積
し、Ｎ+ 拡散層上の第１の層間絶縁膜１０、第２の層間
絶縁膜１９をエッチングすることにより、コンタクト孔
２３を開口する。続いて、アルミニウム配線２４を形成
して半導体記憶装置が完成する。
【０００８】
【発明が解決しようとする課題】このような従来のスタ
ック構造のメモリセルを持つＤＲＡＭにおいては、以下
の問題点がある。 （１）ＭＩＳ型トランジスタとスタック型キャパシタと
から成るメモリセルとＬＤＤ型トランジスタを用いた周
辺回路を有する半導体記憶装置において、前記メモリセ
ルにおけるＭＩＳ型ＭＩＳトランジスタとスタック型キ
ャパシタとの間の層間絶縁膜が、前記ＬＤＤ型ＭＩＳト
ランジスタのサイドウォールを成す絶縁膜と同一の絶縁
膜で形成してるために、前記層間絶縁膜を例えばＢＰＳ
Ｇ膜の堆積とリフローによる表面の平坦化を行うことが
できない。
ック構造のメモリセルを持つＤＲＡＭにおいては、以下
の問題点がある。 （１）ＭＩＳ型トランジスタとスタック型キャパシタと
から成るメモリセルとＬＤＤ型トランジスタを用いた周
辺回路を有する半導体記憶装置において、前記メモリセ
ルにおけるＭＩＳ型ＭＩＳトランジスタとスタック型キ
ャパシタとの間の層間絶縁膜が、前記ＬＤＤ型ＭＩＳト
ランジスタのサイドウォールを成す絶縁膜と同一の絶縁
膜で形成してるために、前記層間絶縁膜を例えばＢＰＳ
Ｇ膜の堆積とリフローによる表面の平坦化を行うことが
できない。
【０００９】なぜならば、前記層間絶縁膜表面を平坦化
した場合、エッチングバックを行っても周辺回路のＬＤ
Ｄ型トランジスタのゲート電極の側壁に所望の形状のサ
イドウォールが形成できなくなるからである。そして、
平坦化を行うことができない場合、６４ＭＤＲＡＭのよ
うに最小寸法が０．３５μｍで設計された最先端のＤＲ
ＡＭでは、スタックキャパシタの下部電極となる容量蓄
積電極のエッチングが非常に困難になるからである。例
えば６４ＭＤＲＡＭのメモリセル部のワード線間隔は通
常０．４μｍ程度で設計されるので、ゲート側壁に０．
１μｍのサイドウォールを形成した場合には、０．２μ
ｍ程度の隙間があくことになる。容量蓄積電極となる多
結晶シリコン膜をエッチングする場合には、このような
ゲート電極で挟まれた狭い隙間に堆積された多結晶シリ
コン膜も完全に除去しなければ、隣接するメモリセルの
スタックキャパシタ同志が電気的に短絡してしまう。そ
れを防止するためには、平坦な場所の多結晶シリコンが
除去され、下地の層間絶縁膜が露出されるまでに行った
エッチング処理時間の２倍から３倍程度の過大なエッチ
ングを行わなければならない。そして、過大なオーバー
エッチング処理中には、余剰のエッチングガスが容量蓄
積電極の側壁部分の多結晶シリコンを徐々に浸食してい
くために所望の形状を得ることが困難になる。
した場合、エッチングバックを行っても周辺回路のＬＤ
Ｄ型トランジスタのゲート電極の側壁に所望の形状のサ
イドウォールが形成できなくなるからである。そして、
平坦化を行うことができない場合、６４ＭＤＲＡＭのよ
うに最小寸法が０．３５μｍで設計された最先端のＤＲ
ＡＭでは、スタックキャパシタの下部電極となる容量蓄
積電極のエッチングが非常に困難になるからである。例
えば６４ＭＤＲＡＭのメモリセル部のワード線間隔は通
常０．４μｍ程度で設計されるので、ゲート側壁に０．
１μｍのサイドウォールを形成した場合には、０．２μ
ｍ程度の隙間があくことになる。容量蓄積電極となる多
結晶シリコン膜をエッチングする場合には、このような
ゲート電極で挟まれた狭い隙間に堆積された多結晶シリ
コン膜も完全に除去しなければ、隣接するメモリセルの
スタックキャパシタ同志が電気的に短絡してしまう。そ
れを防止するためには、平坦な場所の多結晶シリコンが
除去され、下地の層間絶縁膜が露出されるまでに行った
エッチング処理時間の２倍から３倍程度の過大なエッチ
ングを行わなければならない。そして、過大なオーバー
エッチング処理中には、余剰のエッチングガスが容量蓄
積電極の側壁部分の多結晶シリコンを徐々に浸食してい
くために所望の形状を得ることが困難になる。
【００１０】（２）前記のようにメモリセルにおけるＭ
ＩＳ型トランジスタとスタック型キャパシタとの間の層
間絶縁膜がＬＤＤ型トランジスタのサイドウォールと同
一の絶縁膜で形成しているので、下部電極である容量蓄
積電極となる第１の導電物を堆積する直前に行うコンタ
クトホール内で露出されたシリコン基板表面の自然酸化
膜を除去するためのバッファード弗酸（ＨＦ）溶液によ
るウェットエッチング工程、容量蓄積電極のパターニン
グのためのエッチング工程、容量絶縁膜形成前の容量蓄
積電極表面の自然酸化膜を除去するためのウェットエッ
チング工程、容量対向電極となる第２の導電物のエッチ
ング工程等により周辺回路部で露出された前記サイドウ
ォールとなる層間絶縁膜が各工程中にそれぞれ１０〜２
０ｎｍ程度エッチングされることになるので、ＬＤＤ型
トランジスタのサイドウォールを所望の形状に制御する
ことが困難である。
ＩＳ型トランジスタとスタック型キャパシタとの間の層
間絶縁膜がＬＤＤ型トランジスタのサイドウォールと同
一の絶縁膜で形成しているので、下部電極である容量蓄
積電極となる第１の導電物を堆積する直前に行うコンタ
クトホール内で露出されたシリコン基板表面の自然酸化
膜を除去するためのバッファード弗酸（ＨＦ）溶液によ
るウェットエッチング工程、容量蓄積電極のパターニン
グのためのエッチング工程、容量絶縁膜形成前の容量蓄
積電極表面の自然酸化膜を除去するためのウェットエッ
チング工程、容量対向電極となる第２の導電物のエッチ
ング工程等により周辺回路部で露出された前記サイドウ
ォールとなる層間絶縁膜が各工程中にそれぞれ１０〜２
０ｎｍ程度エッチングされることになるので、ＬＤＤ型
トランジスタのサイドウォールを所望の形状に制御する
ことが困難である。
【００１１】（３）さらに、６４ＭＤＲＡＭのように微
細化と高集積化の進んだＤＲＡＭでは、メモリセルの構
造が従来のビット線をスタック型キャパシタの上層に配
置する構造から、ビット線の加工が容易になることとキ
ャパシタの平面積を従来に比べて大きく取ることができ
るという理由からビット線をスタック型キャパシタの下
層に配置する構造が主流となってきている。このような
メモリセル構造は一般にＣＯＢ構造（capasitor over b
it-line structure)と呼ばれており、文献「Ｍ．Ｓakao
et al. ，ＩＥＤＭ '９０，６５５」に記載されてい
る。
細化と高集積化の進んだＤＲＡＭでは、メモリセルの構
造が従来のビット線をスタック型キャパシタの上層に配
置する構造から、ビット線の加工が容易になることとキ
ャパシタの平面積を従来に比べて大きく取ることができ
るという理由からビット線をスタック型キャパシタの下
層に配置する構造が主流となってきている。このような
メモリセル構造は一般にＣＯＢ構造（capasitor over b
it-line structure)と呼ばれており、文献「Ｍ．Ｓakao
et al. ，ＩＥＤＭ '９０，６５５」に記載されてい
る。
【００１２】このＣＯＢ型構造のメモリセルを有するＤ
ＲＡＭにおいて、従来の技術を用いてスタック型キャパ
シタ形成後にＬＤＤ型トランジスタのサイドウォール形
成とソース・ドレイン形成のための砒素（Ａｓ）や２弗
化ボロン（ＢＦ2 ）の高濃度イオン注入を行うようにし
た場合、ＭＩＳトランジスタとビット線およびスタック
型キャパシタ電極の層間絶縁膜とサイドウォールを成す
絶縁膜とを同一の絶縁膜で形成することになるので平坦
化が出来ず、その結果ビット線とスタックキャパシタ電
極のエッチングが前記理由と同じで困難になる。そし
て、ビット線が配置される下層部分ではビット線がマス
クとなって絶縁膜が残ってしまうという問題がある。ビ
ット線の下層に周辺回路のＬＤＤ型トランジスタが配置
されている場合には、ビット線の真下にある部分のみＬ
ＤＤトランジスタのサイドウォールとソース・ドレイン
の形成ができないことになる。
ＲＡＭにおいて、従来の技術を用いてスタック型キャパ
シタ形成後にＬＤＤ型トランジスタのサイドウォール形
成とソース・ドレイン形成のための砒素（Ａｓ）や２弗
化ボロン（ＢＦ2 ）の高濃度イオン注入を行うようにし
た場合、ＭＩＳトランジスタとビット線およびスタック
型キャパシタ電極の層間絶縁膜とサイドウォールを成す
絶縁膜とを同一の絶縁膜で形成することになるので平坦
化が出来ず、その結果ビット線とスタックキャパシタ電
極のエッチングが前記理由と同じで困難になる。そし
て、ビット線が配置される下層部分ではビット線がマス
クとなって絶縁膜が残ってしまうという問題がある。ビ
ット線の下層に周辺回路のＬＤＤ型トランジスタが配置
されている場合には、ビット線の真下にある部分のみＬ
ＤＤトランジスタのサイドウォールとソース・ドレイン
の形成ができないことになる。
【００１３】本発明の目的は、周辺回路用トランジスタ
のしきい値電圧が不所望に低下するような短チャネル効
果を生じさせない高集積化に適した半導体記憶装置を提
供することにあり、また上記周辺回路用トランジスタの
スイッチング動作を高速化できる半導体記憶装置を提供
することにある。また、本発明の別の目的は、周辺回路
部のＬＤＤ型トランジスタのサイドウォールを所望の形
状に制御することができる半導体記憶装置を提供するこ
とにある。さらに、本発明の別の目的は、ビット線をス
タック型キャパシタの上層に配置したＣＯＢ構造のメモ
リセルにおいて、周辺回路用トランジスタのしきい値電
圧が不所望に低下するような短チャネル効果を生じさせ
ない高集積化に適した、しかも周辺回路用トランジスタ
のスイッチング動作を高速化できる半導体記憶装置を提
供することにある。
のしきい値電圧が不所望に低下するような短チャネル効
果を生じさせない高集積化に適した半導体記憶装置を提
供することにあり、また上記周辺回路用トランジスタの
スイッチング動作を高速化できる半導体記憶装置を提供
することにある。また、本発明の別の目的は、周辺回路
部のＬＤＤ型トランジスタのサイドウォールを所望の形
状に制御することができる半導体記憶装置を提供するこ
とにある。さらに、本発明の別の目的は、ビット線をス
タック型キャパシタの上層に配置したＣＯＢ構造のメモ
リセルにおいて、周辺回路用トランジスタのしきい値電
圧が不所望に低下するような短チャネル効果を生じさせ
ない高集積化に適した、しかも周辺回路用トランジスタ
のスイッチング動作を高速化できる半導体記憶装置を提
供することにある。
【００１４】
【課題を解決するための手段】本発明の製造方法は、シ
リコン基板上のメモリセル部と周辺回路部にそれぞれゲ
ート電極を形成する工程と、前記ゲート電極を利用して
前記シリコン基板に低濃度の不純物層を形成する工程
と、前記ゲートを覆う絶縁膜を形成する工程と、この絶
縁膜上に表面を平坦化した層間絶縁膜を形成する工程
と、この層間絶縁膜及び前記絶縁膜に蓄積電極コンタク
トを開口する工程と、この蓄積電極コンタクトを含む全
面に導電膜を形成し、かつこれを選択エッチングして容
量蓄積電極を形成する工程と、この容量蓄積電極に対向
して容量絶縁膜と容量対向電極を形成する工程と、所要
領域をマスクして前記層間絶縁膜及び絶縁膜を順次エッ
チングして前記ゲート電極の側面にサイドウォールを形
成する工程と、前記メモリセル部をマスクして前記周辺
回路部に高濃度の不純物層を形成する工程とを含むこと
を特徴とする。
リコン基板上のメモリセル部と周辺回路部にそれぞれゲ
ート電極を形成する工程と、前記ゲート電極を利用して
前記シリコン基板に低濃度の不純物層を形成する工程
と、前記ゲートを覆う絶縁膜を形成する工程と、この絶
縁膜上に表面を平坦化した層間絶縁膜を形成する工程
と、この層間絶縁膜及び前記絶縁膜に蓄積電極コンタク
トを開口する工程と、この蓄積電極コンタクトを含む全
面に導電膜を形成し、かつこれを選択エッチングして容
量蓄積電極を形成する工程と、この容量蓄積電極に対向
して容量絶縁膜と容量対向電極を形成する工程と、所要
領域をマスクして前記層間絶縁膜及び絶縁膜を順次エッ
チングして前記ゲート電極の側面にサイドウォールを形
成する工程と、前記メモリセル部をマスクして前記周辺
回路部に高濃度の不純物層を形成する工程とを含むこと
を特徴とする。
【００１５】ここで、容量絶縁膜と容量対向電極の選択
エッチングを一のフォトレジストをマスクとして行い、
その後にこのフォトレジストを除去し、これよりも広い
領域を覆う他のフォトレジストをマスクとして前記第１
の層間絶縁膜をエッチング除去する。あるいは、容量絶
縁膜と容量対向電極の選択エッチングを一のフォトレジ
ストをマスクとして行い、その後にこの一のフォトレジ
ストをそのまま利用して前記第１の層間絶縁膜をエッチ
ング除去する。
エッチングを一のフォトレジストをマスクとして行い、
その後にこのフォトレジストを除去し、これよりも広い
領域を覆う他のフォトレジストをマスクとして前記第１
の層間絶縁膜をエッチング除去する。あるいは、容量絶
縁膜と容量対向電極の選択エッチングを一のフォトレジ
ストをマスクとして行い、その後にこの一のフォトレジ
ストをそのまま利用して前記第１の層間絶縁膜をエッチ
ング除去する。
【００１６】また、本発明の他の製造方法は、シリコン
基板上のメモリセル部と周辺回路部にそれぞれゲート電
極を形成する工程と、前記ゲート電極を利用して前記シ
リコン基板に低濃度の不純物層を形成する工程と、前記
ゲートを覆う絶縁膜を形成する工程と、この絶縁膜上に
表面を平坦化した第１の層間絶縁膜を形成する工程と、
この第１の層間絶縁膜及び前記絶縁膜にビット線コンタ
クトを開口する工程と、前記第１の層間絶縁膜上に導電
膜を形成し、かつこれを選択エッチングしてビット線を
形成する工程と、この上に表面を平坦化した第２の層間
絶縁膜を形成する工程と、前記第２の層間絶縁膜、第１
の層間絶縁膜、前記絶縁膜にわたって蓄積電極コンタク
トを開口する工程と、この蓄積電極コンタクトを含む前
記第２の層間絶縁膜上に導電膜を形成し、かつこれを選
択エッチングして容量蓄積電極を形成する工程と、この
容量蓄積電極に対向して容量絶縁膜と容量対向電極を形
成する工程と、所要領域をマスクして前記層間絶縁膜及
び絶縁膜を順次エッチングして前記ゲート電極の側面に
サイドウォールを形成する工程と、前記メモリセル部を
マスクして前記周辺回路部に高濃度の不純物層を形成す
る工程とを含むことを特徴とする。
基板上のメモリセル部と周辺回路部にそれぞれゲート電
極を形成する工程と、前記ゲート電極を利用して前記シ
リコン基板に低濃度の不純物層を形成する工程と、前記
ゲートを覆う絶縁膜を形成する工程と、この絶縁膜上に
表面を平坦化した第１の層間絶縁膜を形成する工程と、
この第１の層間絶縁膜及び前記絶縁膜にビット線コンタ
クトを開口する工程と、前記第１の層間絶縁膜上に導電
膜を形成し、かつこれを選択エッチングしてビット線を
形成する工程と、この上に表面を平坦化した第２の層間
絶縁膜を形成する工程と、前記第２の層間絶縁膜、第１
の層間絶縁膜、前記絶縁膜にわたって蓄積電極コンタク
トを開口する工程と、この蓄積電極コンタクトを含む前
記第２の層間絶縁膜上に導電膜を形成し、かつこれを選
択エッチングして容量蓄積電極を形成する工程と、この
容量蓄積電極に対向して容量絶縁膜と容量対向電極を形
成する工程と、所要領域をマスクして前記層間絶縁膜及
び絶縁膜を順次エッチングして前記ゲート電極の側面に
サイドウォールを形成する工程と、前記メモリセル部を
マスクして前記周辺回路部に高濃度の不純物層を形成す
る工程とを含むことを特徴とする。
【００１７】ここで、前記各製造方法においては、周辺
回路部のＮＭＯＳトランジスタとＰＭＯＳトランジスタ
の高濃度不純物層を形成した後に、高融点金属シリサイ
ド膜を前記高濃度不純物層に形成する工程を含むことが
好ましい。
回路部のＮＭＯＳトランジスタとＰＭＯＳトランジスタ
の高濃度不純物層を形成した後に、高融点金属シリサイ
ド膜を前記高濃度不純物層に形成する工程を含むことが
好ましい。
【００１８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は本発明の第１の実施
形態の製造方法を説明するための主要製造工程の断面図
である。まず、図１（ａ）のように、Ｐ型シリコン基板
１の表面の所要の領域に、Ｐウェル２とＮウェル３を形
成する。全面にシリコン窒化膜（図示せず）をマスクに
したエッチングによりＮウェル３表面を含めたＰウェル
２表面の素子形成予定領域にのみシリコン窒化膜を残置
する。フォトレジスト膜を除去した後、公知のＬＯＣＯ
Ｓ酸化を行い、Ｎウェル３表面を含めたＰウェル２基板
表面の素子分離領域に膜厚３００ｎｍ程度のフィールド
酸化膜４を形成する。シリコン窒化膜を除去した後、上
記素子形成予定領域に熱酸化により膜厚１０〜１２ｎｍ
程度のゲート酸化膜５を形成する。
参照して説明する。図１及び図２は本発明の第１の実施
形態の製造方法を説明するための主要製造工程の断面図
である。まず、図１（ａ）のように、Ｐ型シリコン基板
１の表面の所要の領域に、Ｐウェル２とＮウェル３を形
成する。全面にシリコン窒化膜（図示せず）をマスクに
したエッチングによりＮウェル３表面を含めたＰウェル
２表面の素子形成予定領域にのみシリコン窒化膜を残置
する。フォトレジスト膜を除去した後、公知のＬＯＣＯ
Ｓ酸化を行い、Ｎウェル３表面を含めたＰウェル２基板
表面の素子分離領域に膜厚３００ｎｍ程度のフィールド
酸化膜４を形成する。シリコン窒化膜を除去した後、上
記素子形成予定領域に熱酸化により膜厚１０〜１２ｎｍ
程度のゲート酸化膜５を形成する。
【００１９】次に、膜厚１００ｎｍ程度の多結晶シリコ
ン膜（図示せず）と膜厚１００ｎｍ程度のタングステン
・シリサイド膜（図示せず）から成るゲート電極６Ａ，
６Ｂを形成する。さらに、Ｎウェル領域３を覆うフォト
レジスト膜（図示せず）をマスクにして、４０ｋｅＶ，
２×１０13ｃｍ-2程度の燐（Ｐ）のイオン注入を行い、
Ｎ- 型拡散層７を形成する。次に、周辺回路部のＬＤＤ
トランジスタのサイドウォールとなる第１のシリコン酸
化膜８を形成する。このシリコン酸化膜がＨＴＯ膜から
なる場合、これの形成方法の一例は次のようになってい
る。シラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）とを原
料ガスとした８００℃程度でのＬＰＣＶＤにより、全面
に１００ｎｍ程度のＨＴＯ膜を形成する。
ン膜（図示せず）と膜厚１００ｎｍ程度のタングステン
・シリサイド膜（図示せず）から成るゲート電極６Ａ，
６Ｂを形成する。さらに、Ｎウェル領域３を覆うフォト
レジスト膜（図示せず）をマスクにして、４０ｋｅＶ，
２×１０13ｃｍ-2程度の燐（Ｐ）のイオン注入を行い、
Ｎ- 型拡散層７を形成する。次に、周辺回路部のＬＤＤ
トランジスタのサイドウォールとなる第１のシリコン酸
化膜８を形成する。このシリコン酸化膜がＨＴＯ膜から
なる場合、これの形成方法の一例は次のようになってい
る。シラン（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）とを原
料ガスとした８００℃程度でのＬＰＣＶＤにより、全面
に１００ｎｍ程度のＨＴＯ膜を形成する。
【００２０】さらに、ジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ）とアンモニア（ＮＨ3 ）とを原料ガスとしたＬＰ
ＣＶＤ法により、膜厚５０ｎｍ程度のシリコン窒化膜９
を全面に形成する。さらに、ＴＥＯＳ〔Ｓｉ（ＯＣ2 Ｈ
5 ）４〕ガスとホスフィン（ＰＨ3 ）とトリメチルボレ
イト〔Ｂ（ＯＣＨ3 ）3 〕ガスと酸素（Ｏ2 ）ガスとを
原料ガスとしたＬＰＣＶＤ法により、膜厚３００ｎｍ程
度のＢＰＳＧ膜を全面に形成する。７５０〜９００℃の
温度でＢＰＳＧ膜をリフローして、ＢＰＳＧ膜表面を平
坦化して第１の層間絶縁膜１０を形成する。（図１
（ａ））
ｌ2 ）とアンモニア（ＮＨ3 ）とを原料ガスとしたＬＰ
ＣＶＤ法により、膜厚５０ｎｍ程度のシリコン窒化膜９
を全面に形成する。さらに、ＴＥＯＳ〔Ｓｉ（ＯＣ2 Ｈ
5 ）４〕ガスとホスフィン（ＰＨ3 ）とトリメチルボレ
イト〔Ｂ（ＯＣＨ3 ）3 〕ガスと酸素（Ｏ2 ）ガスとを
原料ガスとしたＬＰＣＶＤ法により、膜厚３００ｎｍ程
度のＢＰＳＧ膜を全面に形成する。７５０〜９００℃の
温度でＢＰＳＧ膜をリフローして、ＢＰＳＧ膜表面を平
坦化して第１の層間絶縁膜１０を形成する。（図１
（ａ））
【００２１】次に、図１（ｂ）のように、フォトレジス
ト（図示せず）をマスクにしたフルオロ・カーボン系の
エッチングガス（ＣＨＦ3 ，ＣＦ4 ）を用いた異方性エ
ッチングにより、Ｎ- 型拡散層７に達する蓄積電極コン
タクト孔１１が形成される。続いて、上記フォトレジス
トを除去した後にモノシラン（ＳｉＨ4 ）ガスとフォス
フィン（ＰＨ3 ）ガスを原料ガスとするＬＰＣＶＤ法に
より、膜厚８００ｎｍ程度のＮ型ドープド非晶質シリコ
ン膜を形成する。あるいは、非晶質シリコン膜のかわり
にノンドープド多結晶シリコン膜を堆積後、砒素あるい
は燐のイオン注入もしくは燐の熱拡散等によりＮ型多結
晶シリコン膜に変換しても良い。ここでＮ型ドープド非
晶質シリコン膜あるいはＮ型多結晶シリコン膜の不純物
濃度は１×１０20程度である。
ト（図示せず）をマスクにしたフルオロ・カーボン系の
エッチングガス（ＣＨＦ3 ，ＣＦ4 ）を用いた異方性エ
ッチングにより、Ｎ- 型拡散層７に達する蓄積電極コン
タクト孔１１が形成される。続いて、上記フォトレジス
トを除去した後にモノシラン（ＳｉＨ4 ）ガスとフォス
フィン（ＰＨ3 ）ガスを原料ガスとするＬＰＣＶＤ法に
より、膜厚８００ｎｍ程度のＮ型ドープド非晶質シリコ
ン膜を形成する。あるいは、非晶質シリコン膜のかわり
にノンドープド多結晶シリコン膜を堆積後、砒素あるい
は燐のイオン注入もしくは燐の熱拡散等によりＮ型多結
晶シリコン膜に変換しても良い。ここでＮ型ドープド非
晶質シリコン膜あるいはＮ型多結晶シリコン膜の不純物
濃度は１×１０20程度である。
【００２２】次いで、容量蓄積電極の形成の予定領域上
を覆うフォトレジスト（図示せず）をＮ型ドープド非晶
質シリコン膜の表面上に形成し、このフォトレジストを
マスクにした異方性エッチングにより、容量蓄積電極１
２が形成される。さらに、容量蓄積電極１２の表面の洗
浄、自然酸化膜の除去等を行った後、８７０℃程度のア
ンモニア（ＮＨ3 ）ガス雰囲気で６０秒程度の急速熱窒
化（ＲＴＮ）を行い、容量蓄積電極１２表面に膜厚０．
５ｎｍ程度のシリコン窒化膜（図示せず）を形成し、Ｌ
ＰＣＶＤ法により、全面に膜厚６ｎｍ程度のシリコン窒
化膜（図示せず）を形成した後、８５０℃程度のスチー
ム雰囲気に３０分程度曝し、シリコン窒化膜の表面に熱
酸化による酸化シリコン膜（図示せず）を形成し、酸化
シリコン膜換算膜厚５ｎｍ程度の容量絶縁膜１３を形成
する。続いて、全面に膜厚１５０ｎｍ程度のＮ型多結晶
シリコン膜（図示せず）を形成し、フォトレジスト１５
をマスクにした異方性エッチングにより、このＮ型多結
晶シリコン膜，容量絶縁膜１３を順次エッチングして容
量対向電極１４を形成する。
を覆うフォトレジスト（図示せず）をＮ型ドープド非晶
質シリコン膜の表面上に形成し、このフォトレジストを
マスクにした異方性エッチングにより、容量蓄積電極１
２が形成される。さらに、容量蓄積電極１２の表面の洗
浄、自然酸化膜の除去等を行った後、８７０℃程度のア
ンモニア（ＮＨ3 ）ガス雰囲気で６０秒程度の急速熱窒
化（ＲＴＮ）を行い、容量蓄積電極１２表面に膜厚０．
５ｎｍ程度のシリコン窒化膜（図示せず）を形成し、Ｌ
ＰＣＶＤ法により、全面に膜厚６ｎｍ程度のシリコン窒
化膜（図示せず）を形成した後、８５０℃程度のスチー
ム雰囲気に３０分程度曝し、シリコン窒化膜の表面に熱
酸化による酸化シリコン膜（図示せず）を形成し、酸化
シリコン膜換算膜厚５ｎｍ程度の容量絶縁膜１３を形成
する。続いて、全面に膜厚１５０ｎｍ程度のＮ型多結晶
シリコン膜（図示せず）を形成し、フォトレジスト１５
をマスクにした異方性エッチングにより、このＮ型多結
晶シリコン膜，容量絶縁膜１３を順次エッチングして容
量対向電極１４を形成する。
【００２３】次に、図１（ｃ）のように、フォトレジス
ト１５を除去した後にメモリセル部を覆うようにフォト
レジスト２５を形成し、このフォトレジスト２５をマス
クとして第１の層間絶縁膜１０を弗化水素酸（ＨＦ）溶
液によるウェットエッチングで除去し、シリコン窒化膜
９を露出させる。弗化水素酸（ＨＦ）溶液を用いた場
合、第１の層間絶縁膜１０を構成するＢＰＳＧ膜とシリ
コン窒化膜９とのエッチング速度比は、ＢＰＳＧ：シリ
コン窒化膜＝１００：１程度となり、３００ｎｍ程度の
ＢＰＳＧ膜を除去するのに５０ｎｍ程度のシリコン窒化
膜をストッパー絶縁膜として用いれば、フィールド酸化
膜４や第１の酸化膜８の膜減りを抑制し且つ周辺回路部
の第１の層間絶縁膜１０を完全に除去することができ
る。
ト１５を除去した後にメモリセル部を覆うようにフォト
レジスト２５を形成し、このフォトレジスト２５をマス
クとして第１の層間絶縁膜１０を弗化水素酸（ＨＦ）溶
液によるウェットエッチングで除去し、シリコン窒化膜
９を露出させる。弗化水素酸（ＨＦ）溶液を用いた場
合、第１の層間絶縁膜１０を構成するＢＰＳＧ膜とシリ
コン窒化膜９とのエッチング速度比は、ＢＰＳＧ：シリ
コン窒化膜＝１００：１程度となり、３００ｎｍ程度の
ＢＰＳＧ膜を除去するのに５０ｎｍ程度のシリコン窒化
膜をストッパー絶縁膜として用いれば、フィールド酸化
膜４や第１の酸化膜８の膜減りを抑制し且つ周辺回路部
の第１の層間絶縁膜１０を完全に除去することができ
る。
【００２４】なお、シリコン窒化膜９のかわりにシリコ
ン酸化膜を用い、弗化水素酸（ＨＦ）溶液によるウェッ
トエッチングのかわりに弗化水素ガスによる減圧気相エ
ッチング用いても良く、この場合のシリコン酸化膜に
は、膜厚５０ｎｍ程度のＬＰＣＶＤ法によるＨＴＯ膜を
用い、減圧気相エッチングには、圧力６００Ｐａの弗化
水素（ＨＦ）と圧力３００Ｐａの水蒸気（Ｈ2 Ｏ）を用
いた温度３０℃程度の条件を用いれば、第１の層間絶縁
膜を構成するＢＰＳＧ膜のシリコン酸化膜に対するエッ
チング速度は１０3 倍程度となり、フィールド酸化膜４
や第１の酸化膜８の膜減りを抑制し且つ周辺回路部の第
１の層間絶縁膜１０を完全に除去することができる。
ン酸化膜を用い、弗化水素酸（ＨＦ）溶液によるウェッ
トエッチングのかわりに弗化水素ガスによる減圧気相エ
ッチング用いても良く、この場合のシリコン酸化膜に
は、膜厚５０ｎｍ程度のＬＰＣＶＤ法によるＨＴＯ膜を
用い、減圧気相エッチングには、圧力６００Ｐａの弗化
水素（ＨＦ）と圧力３００Ｐａの水蒸気（Ｈ2 Ｏ）を用
いた温度３０℃程度の条件を用いれば、第１の層間絶縁
膜を構成するＢＰＳＧ膜のシリコン酸化膜に対するエッ
チング速度は１０3 倍程度となり、フィールド酸化膜４
や第１の酸化膜８の膜減りを抑制し且つ周辺回路部の第
１の層間絶縁膜１０を完全に除去することができる。
【００２５】次に、フォトレジスト２５をマスクとして
シリコン窒化膜９および第１のシリコン酸化膜８を順次
エッチングバックして、第１のシリコン酸化膜８から成
るサイドウォール１７を形成する。このエッチングバッ
クは、パワー２５０Ｗ，真空度７００（ｍTorr）のもと
で、アルゴン（Ａｒ）ガスをキャリアガスとし、トリ・
フルオロ・メタン（ＣＨＦ3 ）とテトラ・フルオロ・メ
タン（ＣＦ4 ）ガスをエッチングガスとして行われる反
応性イオンエッチングであり、これらガスの流量比は、
例えばＣＨＦ3 ：ＣＦ4 ：Ａｒ＝４０sccm：４０sccm：
８００sccmである。
シリコン窒化膜９および第１のシリコン酸化膜８を順次
エッチングバックして、第１のシリコン酸化膜８から成
るサイドウォール１７を形成する。このエッチングバッ
クは、パワー２５０Ｗ，真空度７００（ｍTorr）のもと
で、アルゴン（Ａｒ）ガスをキャリアガスとし、トリ・
フルオロ・メタン（ＣＨＦ3 ）とテトラ・フルオロ・メ
タン（ＣＦ4 ）ガスをエッチングガスとして行われる反
応性イオンエッチングであり、これらガスの流量比は、
例えばＣＨＦ3 ：ＣＦ4 ：Ａｒ＝４０sccm：４０sccm：
８００sccmである。
【００２６】なお、このときシリコン窒化膜９が第１の
シリコン酸化膜からなるサイドウォール１７の側壁に残
存する（図示せず）が、シリコン基板とは直接接触しな
い（シリコン基板との間に第１のシリコン酸化膜８が存
在する）のでシリコン窒化膜９による接合リーク電流の
増大などの不具合の心配はない。また、シリコン窒化膜
９による不具合が発生する場合には、フォトレジスト２
５を除去後に容量対向電極をマスクとして熱リン酸によ
るウェットエッチングを用いてシリコン窒化膜を除去後
に第１のシリコン酸化膜８のエッチングバックを行えば
良く、これによりサイドウォール１７の側壁にシリコン
窒化膜９が残存することがなくなる。
シリコン酸化膜からなるサイドウォール１７の側壁に残
存する（図示せず）が、シリコン基板とは直接接触しな
い（シリコン基板との間に第１のシリコン酸化膜８が存
在する）のでシリコン窒化膜９による接合リーク電流の
増大などの不具合の心配はない。また、シリコン窒化膜
９による不具合が発生する場合には、フォトレジスト２
５を除去後に容量対向電極をマスクとして熱リン酸によ
るウェットエッチングを用いてシリコン窒化膜を除去後
に第１のシリコン酸化膜８のエッチングバックを行えば
良く、これによりサイドウォール１７の側壁にシリコン
窒化膜９が残存することがなくなる。
【００２７】続いて、図２（ａ）のように、フォトレジ
スト２５を除去してからＮウェル領域３およびメモリセ
ル部を覆うフォトレジスト膜１６を形成し、フォトレジ
スト膜１６，サイドウォール１７，およびゲート電極６
Ｂをマスクにした砒素等のイオン注入により、Ｎ+ 型拡
散層領域１８を形成する。さらに、Ｐウェル領域２を覆
う別のフォトレジスト膜（図示せず）をマスクにした２
弗化ボロン（ＢＦ2 ）等のイオン注入により、Ｐ+ 型拡
散層領域（図示せず）を形成する。これにより、周辺回
路部において、ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタが形成される。
スト２５を除去してからＮウェル領域３およびメモリセ
ル部を覆うフォトレジスト膜１６を形成し、フォトレジ
スト膜１６，サイドウォール１７，およびゲート電極６
Ｂをマスクにした砒素等のイオン注入により、Ｎ+ 型拡
散層領域１８を形成する。さらに、Ｐウェル領域２を覆
う別のフォトレジスト膜（図示せず）をマスクにした２
弗化ボロン（ＢＦ2 ）等のイオン注入により、Ｐ+ 型拡
散層領域（図示せず）を形成する。これにより、周辺回
路部において、ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタが形成される。
【００２８】次に、図２（ｂ）のように、フォトレジス
ト１６を除去した後に、全面に第２の層間絶縁膜１９を
形成する。第２の層間絶縁膜１９表面は平坦化されてお
り、Ｐウェル２表面およびＮウェル３表面からの第２の
層間絶縁膜１９表面の高さは８００ｎｍ程度である。第
２の層間絶縁膜１９は、例えば高温でのＬＰＣＶＤ法に
よるシリコン酸化膜（ＨＴＯ膜）とこのＨＴＯ膜を覆う
ＢＰＳＧ膜とから構成さている。このＨＴＯ膜を設ける
目的は、容量対向電極１４およびゲート電極６Ａ，６Ｂ
に対する第２の層間絶縁膜の段差被膜性を確保すること
とＢＰＳＧ膜から燐，ボロン等が不純物拡散層等へ拡散
するのを防ぐためである。その後、フルオロ・カーボン
系のエッチングガス（ＣＨＦ3 ，ＣＦ4 ）を用いた異方
性エッチングにより、Ｎ- 型拡散層７およびＮ+ 型拡散
層１８に達するビット線コンタクト孔２０を第２の層間
絶縁膜１９に形成する。全面に膜厚１００ｎｍ程度のＮ
＋型の多結晶シリコン膜および膜厚１００ｎｍ程度のタ
ングステン・シリサイド膜を形成し、このタングステン
・ポリサイド膜をパターンニングしてビット線２１を形
成する。その後は、公知の製造方法により第３の層間絶
縁膜２２，コンタクト孔２３，アルミニウム配線２４が
形成され、第１実施形態の半導体記憶装置が完成する。
ト１６を除去した後に、全面に第２の層間絶縁膜１９を
形成する。第２の層間絶縁膜１９表面は平坦化されてお
り、Ｐウェル２表面およびＮウェル３表面からの第２の
層間絶縁膜１９表面の高さは８００ｎｍ程度である。第
２の層間絶縁膜１９は、例えば高温でのＬＰＣＶＤ法に
よるシリコン酸化膜（ＨＴＯ膜）とこのＨＴＯ膜を覆う
ＢＰＳＧ膜とから構成さている。このＨＴＯ膜を設ける
目的は、容量対向電極１４およびゲート電極６Ａ，６Ｂ
に対する第２の層間絶縁膜の段差被膜性を確保すること
とＢＰＳＧ膜から燐，ボロン等が不純物拡散層等へ拡散
するのを防ぐためである。その後、フルオロ・カーボン
系のエッチングガス（ＣＨＦ3 ，ＣＦ4 ）を用いた異方
性エッチングにより、Ｎ- 型拡散層７およびＮ+ 型拡散
層１８に達するビット線コンタクト孔２０を第２の層間
絶縁膜１９に形成する。全面に膜厚１００ｎｍ程度のＮ
＋型の多結晶シリコン膜および膜厚１００ｎｍ程度のタ
ングステン・シリサイド膜を形成し、このタングステン
・ポリサイド膜をパターンニングしてビット線２１を形
成する。その後は、公知の製造方法により第３の層間絶
縁膜２２，コンタクト孔２３，アルミニウム配線２４が
形成され、第１実施形態の半導体記憶装置が完成する。
【００２９】この製造方法によれば、スタック型キャパ
シタとゲート電極との層間絶縁膜を平坦化するとともに
メモリセル形成後に周辺回路構成用トランジスタのサイ
ドウォール、ソース領域及びドレイン領域を形成するこ
とは、ゲート電極により形成される狭い隙間や段差に絶
縁膜が埋まるので、容量蓄積電極を構成する導電材がゲ
ート電極によりできる隙間や側壁に入り込まないように
できるとともに周辺回路用トランジスタのソース・ドレ
イン領域がメモリセルの形成時の熱処理の影響を受けな
いように作用して、容量蓄積電極のエッチングが容易に
なると同時に周辺回路用トランジスタの短チャネル効果
によるしきい値電圧の低下を制御でき、さらにトランジ
スタのチャネル長の縮小も可能になるのでスイッチング
動作の高速化が実現できる。
シタとゲート電極との層間絶縁膜を平坦化するとともに
メモリセル形成後に周辺回路構成用トランジスタのサイ
ドウォール、ソース領域及びドレイン領域を形成するこ
とは、ゲート電極により形成される狭い隙間や段差に絶
縁膜が埋まるので、容量蓄積電極を構成する導電材がゲ
ート電極によりできる隙間や側壁に入り込まないように
できるとともに周辺回路用トランジスタのソース・ドレ
イン領域がメモリセルの形成時の熱処理の影響を受けな
いように作用して、容量蓄積電極のエッチングが容易に
なると同時に周辺回路用トランジスタの短チャネル効果
によるしきい値電圧の低下を制御でき、さらにトランジ
スタのチャネル長の縮小も可能になるのでスイッチング
動作の高速化が実現できる。
【００３０】また、ＬＤＤ型トランジスタのサイドウォ
ールとなる第１のシリコン酸化膜の表面に窒化膜からな
る耐食刻性膜と第１の層間絶縁膜を形成することは、下
部電極である容量蓄積電極となる第１の導電物を堆積す
る直前に行うコンタクトホール内で露出されたシリコン
基板表面の自然酸化膜を除去するための弗化水素酸（Ｈ
Ｆ）溶液によるウェットエッチング工程、容量蓄積電極
のパターンニングのためのエッチング工程、容量絶縁膜
形成前の容量蓄積電極表面の自然酸化膜を除去するため
のウェットエッチング工程、容量対向電極となる第２の
導電物のエッチング工程等により各工程中にそれぞれ１
０〜２０ｎｍ程度エッチングされることになっても、第
１層間絶縁膜がマスクとなるためサイドウォールとなる
第１のシリコン酸化膜がエッチングされることを防止
し、これによりＬＤＤ型トランジスタのサイドウォール
を所望の形状に制御することが容易になる。
ールとなる第１のシリコン酸化膜の表面に窒化膜からな
る耐食刻性膜と第１の層間絶縁膜を形成することは、下
部電極である容量蓄積電極となる第１の導電物を堆積す
る直前に行うコンタクトホール内で露出されたシリコン
基板表面の自然酸化膜を除去するための弗化水素酸（Ｈ
Ｆ）溶液によるウェットエッチング工程、容量蓄積電極
のパターンニングのためのエッチング工程、容量絶縁膜
形成前の容量蓄積電極表面の自然酸化膜を除去するため
のウェットエッチング工程、容量対向電極となる第２の
導電物のエッチング工程等により各工程中にそれぞれ１
０〜２０ｎｍ程度エッチングされることになっても、第
１層間絶縁膜がマスクとなるためサイドウォールとなる
第１のシリコン酸化膜がエッチングされることを防止
し、これによりＬＤＤ型トランジスタのサイドウォール
を所望の形状に制御することが容易になる。
【００３１】図３及び図４は本発明の第２の実施形態を
製造工程順に示す断面図である。なお、この第２の実施
形態の製造方法において、図３（ａ），（ｂ）の工程
は、第１の実施形態の図１（ａ），（ｂ）の工程と同じ
である。そして、図３（ｃ）の工程においては、図３
（ｂ）の工程におけるフォトレジスト１５をそのままマ
スクとして第１の層間絶縁膜１０を弗化水素酸（ＨＦ）
によるウェットエッチングで除去し、シリコン窒化膜９
を露出させる。
製造工程順に示す断面図である。なお、この第２の実施
形態の製造方法において、図３（ａ），（ｂ）の工程
は、第１の実施形態の図１（ａ），（ｂ）の工程と同じ
である。そして、図３（ｃ）の工程においては、図３
（ｂ）の工程におけるフォトレジスト１５をそのままマ
スクとして第１の層間絶縁膜１０を弗化水素酸（ＨＦ）
によるウェットエッチングで除去し、シリコン窒化膜９
を露出させる。
【００３２】次いで、フォトレジスト１５をマスクとし
て、シリコン窒化膜９及び第１のシリコン酸化膜８を順
次エッチバックして、第１のシリコン酸化膜８からなる
サド１７を形成する。そして、図４（ａ）のように、フ
ォトレジスト１５を除去してからＮウェル領域３および
メモリセル部を覆うフォトレジスト膜１６を形成し、フ
ォトレジスト膜１６，サイドウォール１７，およびゲー
ト電極６Ｂをマスクにした砒素等のイオン注入により、
Ｎ+ 型拡散層領域１８を形成する。さらに、Ｐウェル領
域２を覆う別のフォトレジスト膜（図示せず）をマスク
にした２弗化ボロン（ＢＦ2 ）等のイオン注入により、
Ｐ+ 型拡散層領域（図示せず）を形成する。これによ
り、周辺回路部において、ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタが形成される。
て、シリコン窒化膜９及び第１のシリコン酸化膜８を順
次エッチバックして、第１のシリコン酸化膜８からなる
サド１７を形成する。そして、図４（ａ）のように、フ
ォトレジスト１５を除去してからＮウェル領域３および
メモリセル部を覆うフォトレジスト膜１６を形成し、フ
ォトレジスト膜１６，サイドウォール１７，およびゲー
ト電極６Ｂをマスクにした砒素等のイオン注入により、
Ｎ+ 型拡散層領域１８を形成する。さらに、Ｐウェル領
域２を覆う別のフォトレジスト膜（図示せず）をマスク
にした２弗化ボロン（ＢＦ2 ）等のイオン注入により、
Ｐ+ 型拡散層領域（図示せず）を形成する。これによ
り、周辺回路部において、ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタが形成される。
【００３３】しかる後、図４（ｂ）の工程において、図
２（ｂ）の工程と同様に、ビット線コンタクト孔２０を
第２の層間絶縁膜１９に開口し、その上でビット線２１
を形成する。さらに、第３の層間絶縁膜２２、コンタク
ト孔２３、アルミ配線２４が形成される。
２（ｂ）の工程と同様に、ビット線コンタクト孔２０を
第２の層間絶縁膜１９に開口し、その上でビット線２１
を形成する。さらに、第３の層間絶縁膜２２、コンタク
ト孔２３、アルミ配線２４が形成される。
【００３４】図５及び図６は本発明の第３の実施形態を
工程順に示す断面図である。図５（ａ）〜（ｃ）は図１
（ａ）から図２（ａ）までの工程と同じである。すなわ
ち、図５（ｃ）の工程においては、Ｎウェル領域３およ
びメモリセル部を覆うフォトレジスト膜１６を形成し、
フォトレジスト膜１６，サイドウォール１７，およびゲ
ート電極６Ｂをマスクにした砒素等のイオン注入によ
り、Ｎ+ 型拡散層領域１８を形成する。さらに、Ｐウェ
ル領域２を覆う別のフォトレジスト膜（図示せず）をマ
スクにした２弗化ボロン（ＢＦ2 ）等のイオン注入によ
り、Ｐ+ 型拡散層領域（図示せず）を形成する。これに
より、周辺回路部において、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタが形成される。
工程順に示す断面図である。図５（ａ）〜（ｃ）は図１
（ａ）から図２（ａ）までの工程と同じである。すなわ
ち、図５（ｃ）の工程においては、Ｎウェル領域３およ
びメモリセル部を覆うフォトレジスト膜１６を形成し、
フォトレジスト膜１６，サイドウォール１７，およびゲ
ート電極６Ｂをマスクにした砒素等のイオン注入によ
り、Ｎ+ 型拡散層領域１８を形成する。さらに、Ｐウェ
ル領域２を覆う別のフォトレジスト膜（図示せず）をマ
スクにした２弗化ボロン（ＢＦ2 ）等のイオン注入によ
り、Ｐ+ 型拡散層領域（図示せず）を形成する。これに
より、周辺回路部において、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタが形成される。
【００３５】しかる後、図６（ａ）のように、フォトレ
ジスト１６を除去後、全面に金属チタン（Ｔｉ）をスパ
ッタ法にて堆積後、ランプ過熱（ＲＴＡ）法により８０
０〜９００℃の温度の窒素雰囲気で１０秒程度の急速熱
アニールを行い金属チタンとシリコンとを反応させてＮ
+ 型およびＰ+ 型の拡散層領域表面をチタンシリサイド
（ＴｉＳｉ）層２６に変換する。そして、フィールド酸
化膜４の表面や第１の層間絶縁膜１０の表面のようにシ
リコン以外が露出している領域では、シリサイド反応は
起こらず、その結果チタンシリサイド層は形成されな
い。この未反応のチタン層は例えば弗化水素酸（ＨＦ）
溶液によるエッチングにより除去できる。
ジスト１６を除去後、全面に金属チタン（Ｔｉ）をスパ
ッタ法にて堆積後、ランプ過熱（ＲＴＡ）法により８０
０〜９００℃の温度の窒素雰囲気で１０秒程度の急速熱
アニールを行い金属チタンとシリコンとを反応させてＮ
+ 型およびＰ+ 型の拡散層領域表面をチタンシリサイド
（ＴｉＳｉ）層２６に変換する。そして、フィールド酸
化膜４の表面や第１の層間絶縁膜１０の表面のようにシ
リコン以外が露出している領域では、シリサイド反応は
起こらず、その結果チタンシリサイド層は形成されな
い。この未反応のチタン層は例えば弗化水素酸（ＨＦ）
溶液によるエッチングにより除去できる。
【００３６】次に、図６（ｂ）のように、全面に第２の
層間絶縁膜１９を形成する。第２の層間絶縁膜１９は平
坦化されている。この第２の層間絶縁膜１９は、例えば
５００℃程度の温度での常圧ＣＶＤ法によるシリコン酸
化膜とこのシリコン酸化膜を覆うＢＰＳＧ膜から構成さ
れている。この酸化膜を設ける目的は、ＢＰＳＧ膜から
リンやボロンが不純物拡散層へ拡散するのを防ぐためで
ある。第２の層間絶縁膜の平坦化は、通常ＢＰＳＧ膜を
８００〜９００℃の温度で３０分程度リフローさせるこ
とにより行うが、この実施形態の場合には、ＢＰＳＧ膜
を堆積させた後に８００℃程度の窒素雰囲気で１０秒程
度の急速熱処理をランプ過熱（ＲＴＡ）法により行った
後に、公知の化学的機械研磨（ＣＭＰ）法にてＢＰＳＧ
膜を研磨して平坦にしたり、あるいはＢＰＳＧ膜を成長
し、ＲＴＡ法により急速熱処理した後、シリカ膜などの
塗布系絶縁膜をスピンコート法により形成し、５００℃
程度の温度で６０分の炉アニールを行った後に異方性エ
ッチングによりエッチバックを行い平坦化する。このよ
うに、この実施形態の場合は、第２の層間絶縁膜１９を
形成する前にチタンシリサイド層を形成することになる
ので、その後のプロセス温度と過熱時間は、極力低温で
短時間に抑える必要があり、第１及び第２の実施形態と
異なる層間絶縁膜の形成方法が必要となる。
層間絶縁膜１９を形成する。第２の層間絶縁膜１９は平
坦化されている。この第２の層間絶縁膜１９は、例えば
５００℃程度の温度での常圧ＣＶＤ法によるシリコン酸
化膜とこのシリコン酸化膜を覆うＢＰＳＧ膜から構成さ
れている。この酸化膜を設ける目的は、ＢＰＳＧ膜から
リンやボロンが不純物拡散層へ拡散するのを防ぐためで
ある。第２の層間絶縁膜の平坦化は、通常ＢＰＳＧ膜を
８００〜９００℃の温度で３０分程度リフローさせるこ
とにより行うが、この実施形態の場合には、ＢＰＳＧ膜
を堆積させた後に８００℃程度の窒素雰囲気で１０秒程
度の急速熱処理をランプ過熱（ＲＴＡ）法により行った
後に、公知の化学的機械研磨（ＣＭＰ）法にてＢＰＳＧ
膜を研磨して平坦にしたり、あるいはＢＰＳＧ膜を成長
し、ＲＴＡ法により急速熱処理した後、シリカ膜などの
塗布系絶縁膜をスピンコート法により形成し、５００℃
程度の温度で６０分の炉アニールを行った後に異方性エ
ッチングによりエッチバックを行い平坦化する。このよ
うに、この実施形態の場合は、第２の層間絶縁膜１９を
形成する前にチタンシリサイド層を形成することになる
ので、その後のプロセス温度と過熱時間は、極力低温で
短時間に抑える必要があり、第１及び第２の実施形態と
異なる層間絶縁膜の形成方法が必要となる。
【００３７】次に、Ｎ- 型拡散層７及びＮ+ 型拡散層１
８に達するビット線コンタクト孔２０を第２の層間絶縁
膜１９に形成し、さらにビット線２１を形成する。ま
た、第２の層間絶縁膜１９の形成方法と同様にして第３
の層間絶縁膜２２を形成し、この後は公知の製造方法に
よりコンタクト孔２３、アルミ配線２４が形成され、半
導体記憶装置が完成さされる。この実施形態では、周辺
回路の拡散層表面をシリサイド化してチタンシリサイド
層を形成しているので、周辺回路部のトランジスタのソ
ースおよびドレイン部の寄生抵抗を第１、第２の各実施
形態に比較して２〜３％程度までに低く抑えることが可
能になり、半導体記憶装置の高速化が達成される。
８に達するビット線コンタクト孔２０を第２の層間絶縁
膜１９に形成し、さらにビット線２１を形成する。ま
た、第２の層間絶縁膜１９の形成方法と同様にして第３
の層間絶縁膜２２を形成し、この後は公知の製造方法に
よりコンタクト孔２３、アルミ配線２４が形成され、半
導体記憶装置が完成さされる。この実施形態では、周辺
回路の拡散層表面をシリサイド化してチタンシリサイド
層を形成しているので、周辺回路部のトランジスタのソ
ースおよびドレイン部の寄生抵抗を第１、第２の各実施
形態に比較して２〜３％程度までに低く抑えることが可
能になり、半導体記憶装置の高速化が達成される。
【００３８】図７及び図８は本発明の第４の実施形態を
工程順に示す図であり、この実施形態では本発明をＣＯ
Ｂ構造に適用した実施形態である。先ず、図７（ａ）の
ように、前記各実施形態と同様に、Ｐ型シリコン基板１
の表面の所要の領域に、Ｐウェル２とＮウェル３を形成
し、全面にシリコン窒化膜（図示せず）をマスクにした
エッチングによりＮウェル３表面を含めたＰウェル２表
面の素子形成予定領域にのみシリコン窒化膜を残置す
る。フォトレジスト膜を除去した後、公知のＬＯＣＯＳ
酸化を行い、Ｎウェル３表面を含めたＰウェル２基板表
面の素子分離領域に膜厚３００ｎｍ程度のフィールド酸
化膜４を形成する。シリコン窒化膜を除去した後、上記
素子形成予定領域に熱酸化により膜厚１０〜１２ｎｍ程
度のゲート酸化膜５を形成する。次に、膜厚１００ｎｍ
程度の多結晶シリコン膜（図示せず）と膜厚１００ｎｍ
程度のタングステン・シリサイド膜（図示せず）から成
るゲート電極６Ａ，６Ｂ，６Ｃを形成する。ここで、ゲ
ート電極６Ｃは、メモリセル部のビット線を周辺回路部
のアルミニウム配線に接続するためにメモリセル形成予
定領域から周辺回路形成予定領域にまたがり配置される
配線となる。
工程順に示す図であり、この実施形態では本発明をＣＯ
Ｂ構造に適用した実施形態である。先ず、図７（ａ）の
ように、前記各実施形態と同様に、Ｐ型シリコン基板１
の表面の所要の領域に、Ｐウェル２とＮウェル３を形成
し、全面にシリコン窒化膜（図示せず）をマスクにした
エッチングによりＮウェル３表面を含めたＰウェル２表
面の素子形成予定領域にのみシリコン窒化膜を残置す
る。フォトレジスト膜を除去した後、公知のＬＯＣＯＳ
酸化を行い、Ｎウェル３表面を含めたＰウェル２基板表
面の素子分離領域に膜厚３００ｎｍ程度のフィールド酸
化膜４を形成する。シリコン窒化膜を除去した後、上記
素子形成予定領域に熱酸化により膜厚１０〜１２ｎｍ程
度のゲート酸化膜５を形成する。次に、膜厚１００ｎｍ
程度の多結晶シリコン膜（図示せず）と膜厚１００ｎｍ
程度のタングステン・シリサイド膜（図示せず）から成
るゲート電極６Ａ，６Ｂ，６Ｃを形成する。ここで、ゲ
ート電極６Ｃは、メモリセル部のビット線を周辺回路部
のアルミニウム配線に接続するためにメモリセル形成予
定領域から周辺回路形成予定領域にまたがり配置される
配線となる。
【００３９】次に、Ｎウェル領域３を覆うフォトレジス
ト膜（図示せず）をマスクにして、４０ｋｅＶ，２×１
０13ｃｍ-2程度の燐（Ｐ）のイオン注入を行い、Ｎ- 型
拡散層７を形成し、周辺回路部のＬＤＤ型トランジスタ
のサイドウォールとなる第１のシリコン酸化膜８を形成
する。このシリコン酸化膜がＨＴＯ膜からなる場合の形
成方法は第１の実施形態と同じである。さらに、ジクロ
ルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）と
を原料ガスとしたＬＰＣＶＤ法により、膜厚５０ｎｍ程
度のシリコン窒化膜を全面に形成する。さらに、ＴＥＯ
Ｓ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）ガスとホスフィン（Ｐ
Ｈ3 ）とトリメチルボレイト（Ｂ（ＯＣＨ3）3 ）ガス
と酸素（Ｏ2 ）ガスとを原料ガスとしたＬＰＣＶＤ法に
より、膜厚３００ｎｍ程度のＢＰＳＧ膜を全面に形成す
る。７５０〜９００℃の温度でＢＰＳＧ膜をリフローし
て、ＢＰＳＧ膜表面を平坦化して第１の層間絶縁膜１０
を形成する。
ト膜（図示せず）をマスクにして、４０ｋｅＶ，２×１
０13ｃｍ-2程度の燐（Ｐ）のイオン注入を行い、Ｎ- 型
拡散層７を形成し、周辺回路部のＬＤＤ型トランジスタ
のサイドウォールとなる第１のシリコン酸化膜８を形成
する。このシリコン酸化膜がＨＴＯ膜からなる場合の形
成方法は第１の実施形態と同じである。さらに、ジクロ
ルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）と
を原料ガスとしたＬＰＣＶＤ法により、膜厚５０ｎｍ程
度のシリコン窒化膜を全面に形成する。さらに、ＴＥＯ
Ｓ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）ガスとホスフィン（Ｐ
Ｈ3 ）とトリメチルボレイト（Ｂ（ＯＣＨ3）3 ）ガス
と酸素（Ｏ2 ）ガスとを原料ガスとしたＬＰＣＶＤ法に
より、膜厚３００ｎｍ程度のＢＰＳＧ膜を全面に形成す
る。７５０〜９００℃の温度でＢＰＳＧ膜をリフローし
て、ＢＰＳＧ膜表面を平坦化して第１の層間絶縁膜１０
を形成する。
【００４０】その後、図７（ｂ）のように、フルオロ・
カーボン系のエッチングガス（ＣＨＦ3 ，ＣＦ4 ）を用
いた異方性エッチングにより、Ｎ- 型拡散層７およびゲ
ート電極６Ｃに達するビット線コンタクト孔２０を第１
の層間絶縁膜１９，シリコン窒化膜９および第１のシリ
コン酸化膜に形成する。全面に膜厚１００ｎｍ程度のＮ
＋型の多結晶シリコン膜膜および膜厚１００ｎｍ程度の
タングステン・シリサイド膜を形成し、このタングステ
ン・ポリサイド膜をパターンニングしてビット線２１を
形成する。
カーボン系のエッチングガス（ＣＨＦ3 ，ＣＦ4 ）を用
いた異方性エッチングにより、Ｎ- 型拡散層７およびゲ
ート電極６Ｃに達するビット線コンタクト孔２０を第１
の層間絶縁膜１９，シリコン窒化膜９および第１のシリ
コン酸化膜に形成する。全面に膜厚１００ｎｍ程度のＮ
＋型の多結晶シリコン膜膜および膜厚１００ｎｍ程度の
タングステン・シリサイド膜を形成し、このタングステ
ン・ポリサイド膜をパターンニングしてビット線２１を
形成する。
【００４１】次に、全面に第２の層間絶縁膜１９を形成
する。第２の層間絶縁膜１９表面は平坦化されており、
Ｐウェル２表面およびＮウェル３表面からの第２の層間
絶縁膜１９表面の高さは８００ｎｍ程度である。この第
２の層間絶縁膜１９は、ＬＰＣＶＤ法による膜厚４００
ｎｍ程度のＢＰＳＧ膜から形成されている。さらに、フ
ォトレジスト（図示せず）をマスクにした異方性エッチ
ングにより、Ｎ- 型拡散層７に達する蓄積電極コンタク
ト孔１１が形成される。続いて、上記フォトレジストを
除去した後にモノシラン（ＳｉＨ4 ）ガスとフォスフィ
ン（ＰＨ3 ）ガスを原料ガスとするＬＰＣＶＤ法によ
り、膜厚８００ｎｍ程度のＮ型ドープド非晶質シリコン
膜を形成する。Ｎ型ドープド非晶質シリコン膜の不純物
濃度は１×１０20ｃｍ-3程度である。
する。第２の層間絶縁膜１９表面は平坦化されており、
Ｐウェル２表面およびＮウェル３表面からの第２の層間
絶縁膜１９表面の高さは８００ｎｍ程度である。この第
２の層間絶縁膜１９は、ＬＰＣＶＤ法による膜厚４００
ｎｍ程度のＢＰＳＧ膜から形成されている。さらに、フ
ォトレジスト（図示せず）をマスクにした異方性エッチ
ングにより、Ｎ- 型拡散層７に達する蓄積電極コンタク
ト孔１１が形成される。続いて、上記フォトレジストを
除去した後にモノシラン（ＳｉＨ4 ）ガスとフォスフィ
ン（ＰＨ3 ）ガスを原料ガスとするＬＰＣＶＤ法によ
り、膜厚８００ｎｍ程度のＮ型ドープド非晶質シリコン
膜を形成する。Ｎ型ドープド非晶質シリコン膜の不純物
濃度は１×１０20ｃｍ-3程度である。
【００４２】次いで、容量蓄積電極の形成の予定領域上
を覆うフォトレジスト（図示せず）をＮ型ドープド非晶
質シリコン膜の表面上に形成し、このフォトレジストを
マスクにした異方性エッチングにより、容量蓄積電極１
２が形成される。さらに、容量蓄積電極１２の表面の洗
浄、自然酸化膜の除去等を行った後、８７０℃程度のア
ンモニア（ＮＨ3 ）ガス雰囲気で６０秒程度の急速熱窒
化（ＲＴＮ）を行い、容量蓄積電極１２表面に膜厚０．
５ｎｍ程度のシリコン窒化膜（図示せず）を形成し、Ｌ
ＰＣＶＤ法により、全面に膜厚６ｎｍ程度のシリコン窒
化膜（図示せず）を形成した後、８５０℃程度のスチー
ム雰囲気に３０分程度曝し、シリコン窒化膜の表面に熱
酸化による酸化シリコン膜（図示せず）を形成し、酸化
シリコン膜換算膜厚５ｎｍ程度の容量絶縁膜１３を形成
する。続いて、全面に膜厚１５０ｎｍ程度のＮ型多結晶
シリコン膜（図示せず）を形成し、フォトレジスト１５
をマスクにした異方性エッチングにより、このＮ型多結
晶シリコン膜，容量絶縁膜１３を順次エッチングして容
量対向電極１４を形成する。
を覆うフォトレジスト（図示せず）をＮ型ドープド非晶
質シリコン膜の表面上に形成し、このフォトレジストを
マスクにした異方性エッチングにより、容量蓄積電極１
２が形成される。さらに、容量蓄積電極１２の表面の洗
浄、自然酸化膜の除去等を行った後、８７０℃程度のア
ンモニア（ＮＨ3 ）ガス雰囲気で６０秒程度の急速熱窒
化（ＲＴＮ）を行い、容量蓄積電極１２表面に膜厚０．
５ｎｍ程度のシリコン窒化膜（図示せず）を形成し、Ｌ
ＰＣＶＤ法により、全面に膜厚６ｎｍ程度のシリコン窒
化膜（図示せず）を形成した後、８５０℃程度のスチー
ム雰囲気に３０分程度曝し、シリコン窒化膜の表面に熱
酸化による酸化シリコン膜（図示せず）を形成し、酸化
シリコン膜換算膜厚５ｎｍ程度の容量絶縁膜１３を形成
する。続いて、全面に膜厚１５０ｎｍ程度のＮ型多結晶
シリコン膜（図示せず）を形成し、フォトレジスト１５
をマスクにした異方性エッチングにより、このＮ型多結
晶シリコン膜，容量絶縁膜１３を順次エッチングして容
量対向電極１４を形成する。
【００４３】次に、図７（ｃ）のように、フォトレジス
ト１５をマスクとして第２の層間絶縁膜１９および第１
の層間絶縁膜８を弗化水素酸（ＨＦ）溶液によるウェッ
トエッチングで除去し、シリコン窒化膜９を露出させ
る。弗化水素酸（ＨＦ）溶液を用いた場合、第１と第２
の層間絶縁膜を構成するＢＰＳＧ膜とシリコン窒化膜９
とのエッチング速度比は、ＢＰＳＧ：シリコン窒化膜＝
１００：１程度となり、６００ｎｍ程度のＢＰＳＧ膜を
除去するのに５０ｎｍ程度のシリコン窒化膜をストッパ
ー絶縁膜として用いれば、フィールド酸化膜４や第１の
酸化膜８の膜減りを抑制し且つ周辺回路部の第１の層間
絶縁膜１０を完全に除去することができる。
ト１５をマスクとして第２の層間絶縁膜１９および第１
の層間絶縁膜８を弗化水素酸（ＨＦ）溶液によるウェッ
トエッチングで除去し、シリコン窒化膜９を露出させ
る。弗化水素酸（ＨＦ）溶液を用いた場合、第１と第２
の層間絶縁膜を構成するＢＰＳＧ膜とシリコン窒化膜９
とのエッチング速度比は、ＢＰＳＧ：シリコン窒化膜＝
１００：１程度となり、６００ｎｍ程度のＢＰＳＧ膜を
除去するのに５０ｎｍ程度のシリコン窒化膜をストッパ
ー絶縁膜として用いれば、フィールド酸化膜４や第１の
酸化膜８の膜減りを抑制し且つ周辺回路部の第１の層間
絶縁膜１０を完全に除去することができる。
【００４４】なお、シリコン窒化膜９のかわりにシリコ
ン酸化膜を用い、弗化水素酸（ＨＦ）溶液によるウェッ
トエッチングのかわりに弗化水素ガスによる減圧気相エ
ッチング用いても良く、この場合のシリコン酸化膜に
は、膜厚５０ｎｍ程度のＬＰＣＶＤ法によるＨＴＯ膜を
用い、減圧気相エッチングには、圧力６００Ｐａの弗化
水素（ＨＦ）と圧力３００Ｐａの水蒸気（Ｈ2 Ｏ）を用
いた温度３０℃程度の条件を用いれば、第１の層間絶縁
膜を構成するＢＰＳＧ膜のシリコン酸化膜に対するエッ
チング速度は１０3 倍程度となり、フィールド酸化膜４
や第１の酸化膜８の膜減りを抑制し且つ周辺回路部の第
１の層間絶縁膜１０を完全に除去することができる。
ン酸化膜を用い、弗化水素酸（ＨＦ）溶液によるウェッ
トエッチングのかわりに弗化水素ガスによる減圧気相エ
ッチング用いても良く、この場合のシリコン酸化膜に
は、膜厚５０ｎｍ程度のＬＰＣＶＤ法によるＨＴＯ膜を
用い、減圧気相エッチングには、圧力６００Ｐａの弗化
水素（ＨＦ）と圧力３００Ｐａの水蒸気（Ｈ2 Ｏ）を用
いた温度３０℃程度の条件を用いれば、第１の層間絶縁
膜を構成するＢＰＳＧ膜のシリコン酸化膜に対するエッ
チング速度は１０3 倍程度となり、フィールド酸化膜４
や第１の酸化膜８の膜減りを抑制し且つ周辺回路部の第
１の層間絶縁膜１０を完全に除去することができる。
【００４５】次に、図８（ａ）のように、フォトレジス
ト１５をマスクとしてシリコン窒化膜９および第１のシ
リコン酸化膜８を順次エッチングバックして、第１のシ
リコン酸化膜８から成るサイドウォール１７を形成す
る。続いて、フォトレジスト１５を除去してからＮウェ
ル領域３およびメモリセル部を覆うフォトレジスト膜１
６を形成し、フォトレジスト膜１６、サイドウォール１
７、およびゲート電極６をマスクにした砒素等のイオン
注入により、Ｎ+ 型拡散層領域１８を形成する。さら
に、Ｐウェル領域２を覆う別のフォトレジスト膜（図示
せず）をマスクにした２弗化ボロン（ＢＦ2 ）等のイオ
ン注入により、Ｐ+ 型拡散層領域（図示せず）を形成す
る。これにより、周辺回路部において、ＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタが形成される。
ト１５をマスクとしてシリコン窒化膜９および第１のシ
リコン酸化膜８を順次エッチングバックして、第１のシ
リコン酸化膜８から成るサイドウォール１７を形成す
る。続いて、フォトレジスト１５を除去してからＮウェ
ル領域３およびメモリセル部を覆うフォトレジスト膜１
６を形成し、フォトレジスト膜１６、サイドウォール１
７、およびゲート電極６をマスクにした砒素等のイオン
注入により、Ｎ+ 型拡散層領域１８を形成する。さら
に、Ｐウェル領域２を覆う別のフォトレジスト膜（図示
せず）をマスクにした２弗化ボロン（ＢＦ2 ）等のイオ
ン注入により、Ｐ+ 型拡散層領域（図示せず）を形成す
る。これにより、周辺回路部において、ＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタが形成される。
【００４６】次に、図８（ｂ）のように、フォトレジス
ト１６を除去した後に、全面に第３の層間絶縁膜２２を
形成する。第３の層間絶縁膜２２表面は平坦化されてお
り、Ｐウェル２表面およびＮウェル３表面からの第２の
層間絶縁膜２２表面の高さは１２００ｎｍ程度である。
第３の層間絶縁膜２２は、例えば高温でのＬＰＣＶＤ法
によるシリコン酸化膜（ＨＴＯ膜）とこのＨＴＯ膜を覆
うＢＰＳＧ膜とから構成されている。このＨＴＯ膜を設
ける目的は、容量対向電極１４およびゲート電極６に対
する第２の層間絶縁膜の段差被膜性を確保することとＢ
ＰＳＧ膜から燐，ボロン等が不純物拡散層等へ拡散する
のを防ぐためである。その後、フルオロ・カーボン系の
エッチングガス（ＣＨＦ3 ，ＣＦ4 ）を用いた異方性エ
ッチングにより、Ｐ型拡散層（図示せず）、Ｎ+ 型拡散
層１８およびゲート電極６Ｂに達するコンタクト孔２３
を第３の層間絶縁膜１９に形成する。その後、公知の製
造方法によりアルミ配線が形成され、本実施例の半導体
記憶装置が完成する。
ト１６を除去した後に、全面に第３の層間絶縁膜２２を
形成する。第３の層間絶縁膜２２表面は平坦化されてお
り、Ｐウェル２表面およびＮウェル３表面からの第２の
層間絶縁膜２２表面の高さは１２００ｎｍ程度である。
第３の層間絶縁膜２２は、例えば高温でのＬＰＣＶＤ法
によるシリコン酸化膜（ＨＴＯ膜）とこのＨＴＯ膜を覆
うＢＰＳＧ膜とから構成されている。このＨＴＯ膜を設
ける目的は、容量対向電極１４およびゲート電極６に対
する第２の層間絶縁膜の段差被膜性を確保することとＢ
ＰＳＧ膜から燐，ボロン等が不純物拡散層等へ拡散する
のを防ぐためである。その後、フルオロ・カーボン系の
エッチングガス（ＣＨＦ3 ，ＣＦ4 ）を用いた異方性エ
ッチングにより、Ｐ型拡散層（図示せず）、Ｎ+ 型拡散
層１８およびゲート電極６Ｂに達するコンタクト孔２３
を第３の層間絶縁膜１９に形成する。その後、公知の製
造方法によりアルミ配線が形成され、本実施例の半導体
記憶装置が完成する。
【００４７】このように、ビット線をスタック型キャパ
シタの下層に配置するＣＯＢ型構造のメモリセルを有す
るＤＲＡＭにおいて、スタック型キャパシタとゲート電
極との第１の層間絶縁膜１０を平坦化するとともにメモ
リセル形成後に周辺回路構成用トランジスタのサイドウ
ォール１７、ソース領域及びドレイン領域１８を形成し
ているので、ゲート電極により形成される狭い隙間や段
差に絶縁膜が埋まるので、容量蓄積電極１２を構成する
導電材がゲート電極により生じる隙間や側壁に入り込ま
ないようにできるとともにビット線２１を周辺回路部に
形成する必要がなくなる。さらに周辺回路用トランジス
タのソース・ドレイン領域１８がメモリセルの形成時の
熱処理の影響を受けないように作用して、容量蓄積電極
１２のエッチングが容易になると同時に周辺回路用トラ
ンジスタの短チャネル効果によるしきい値電圧の低下を
抑制でき、さらにトランジスタのチャネル長の縮小も可
能になるのでスイッチング動作の高速化が実現できる。
さらに、ビット線が配置される下層部分ではビット線が
マスクとなって絶縁膜が残ってしまうという問題もなく
なる。
シタの下層に配置するＣＯＢ型構造のメモリセルを有す
るＤＲＡＭにおいて、スタック型キャパシタとゲート電
極との第１の層間絶縁膜１０を平坦化するとともにメモ
リセル形成後に周辺回路構成用トランジスタのサイドウ
ォール１７、ソース領域及びドレイン領域１８を形成し
ているので、ゲート電極により形成される狭い隙間や段
差に絶縁膜が埋まるので、容量蓄積電極１２を構成する
導電材がゲート電極により生じる隙間や側壁に入り込ま
ないようにできるとともにビット線２１を周辺回路部に
形成する必要がなくなる。さらに周辺回路用トランジス
タのソース・ドレイン領域１８がメモリセルの形成時の
熱処理の影響を受けないように作用して、容量蓄積電極
１２のエッチングが容易になると同時に周辺回路用トラ
ンジスタの短チャネル効果によるしきい値電圧の低下を
抑制でき、さらにトランジスタのチャネル長の縮小も可
能になるのでスイッチング動作の高速化が実現できる。
さらに、ビット線が配置される下層部分ではビット線が
マスクとなって絶縁膜が残ってしまうという問題もなく
なる。
【００４８】以上の各実施形態によれば、次のような効
果が得られる。第１の効果は、容量蓄積電極のエッチン
グにおいて過大なオーバーエッチングの時間は従来の５
分の１以下にでき、周辺回路部のトランジスタ形成後の
熱処理量を８００℃〜９５０℃程度の温度にて従来の４
分の１（１２０分→３０分）程度に削減することができ
る。これにより、メモリセルの微細化が容易になるばか
りでなく、周辺回路用トランジスタの短チャネル効果に
よるしきい値電圧の低下を抑制でき、さらにトランジス
タのチャネル長の縮小も可能になるのでスイッチング動
作の高速化が実現できることである。その理由は、スタ
ック型キャパシタとゲート電極との層間絶縁膜を平坦化
するとともにメモリセル形成後に周辺回路構成用トラン
ジスタのサイドウォール、ソース領域及びドレイン領域
を形成することにより、ゲート電極により形成される狭
い隙間や段差に絶縁膜が埋まるので、容量蓄積電極を構
成する導電材がゲート電極によりできる隙間や側壁に入
り込まないようにできるので平坦な部分の導電材のみ除
去できれば良くなることと、周辺回路用トランジスタの
ソース・ドレイン領域がメモリセルの形成時の熱処理の
影響を受けないようにできるからである。
果が得られる。第１の効果は、容量蓄積電極のエッチン
グにおいて過大なオーバーエッチングの時間は従来の５
分の１以下にでき、周辺回路部のトランジスタ形成後の
熱処理量を８００℃〜９５０℃程度の温度にて従来の４
分の１（１２０分→３０分）程度に削減することができ
る。これにより、メモリセルの微細化が容易になるばか
りでなく、周辺回路用トランジスタの短チャネル効果に
よるしきい値電圧の低下を抑制でき、さらにトランジス
タのチャネル長の縮小も可能になるのでスイッチング動
作の高速化が実現できることである。その理由は、スタ
ック型キャパシタとゲート電極との層間絶縁膜を平坦化
するとともにメモリセル形成後に周辺回路構成用トラン
ジスタのサイドウォール、ソース領域及びドレイン領域
を形成することにより、ゲート電極により形成される狭
い隙間や段差に絶縁膜が埋まるので、容量蓄積電極を構
成する導電材がゲート電極によりできる隙間や側壁に入
り込まないようにできるので平坦な部分の導電材のみ除
去できれば良くなることと、周辺回路用トランジスタの
ソース・ドレイン領域がメモリセルの形成時の熱処理の
影響を受けないようにできるからである。
【００４９】また、第２の効果は、ゲート電極のサイド
ウォールとなる第１のシリコン酸化膜の膜減りがほとん
どゼロに抑えられることである。これによりＬＤＤ型ト
ランジスタのサイドウォールを所望の形状に制御するこ
とが容易になる。その理由は、ＬＤＤ型トランジスタの
サイドウォールとなる第１のシリコン酸化膜の表面に窒
化膜からなる耐食刻性膜と第１の層間絶縁膜を形成する
ことにより、容量蓄積電極となる第１の導電物を堆積す
る直前に行うコンタクトホール内で露出されたシリコン
基板表面の自然酸化膜を除去するための弗化水素酸（Ｈ
Ｆ）溶液によるウェットエッチング工程、容量蓄積電極
のパターンニングのための異方性エッチング工程、容量
絶縁膜形成前の容量蓄積電極表面の自然酸化膜を除去す
るためのウェットエッチング工程、容量対向電極となる
第２の導電物の異方性エッチング工程等を経ても、第１
層間絶縁膜がマスクとなるからである。
ウォールとなる第１のシリコン酸化膜の膜減りがほとん
どゼロに抑えられることである。これによりＬＤＤ型ト
ランジスタのサイドウォールを所望の形状に制御するこ
とが容易になる。その理由は、ＬＤＤ型トランジスタの
サイドウォールとなる第１のシリコン酸化膜の表面に窒
化膜からなる耐食刻性膜と第１の層間絶縁膜を形成する
ことにより、容量蓄積電極となる第１の導電物を堆積す
る直前に行うコンタクトホール内で露出されたシリコン
基板表面の自然酸化膜を除去するための弗化水素酸（Ｈ
Ｆ）溶液によるウェットエッチング工程、容量蓄積電極
のパターンニングのための異方性エッチング工程、容量
絶縁膜形成前の容量蓄積電極表面の自然酸化膜を除去す
るためのウェットエッチング工程、容量対向電極となる
第２の導電物の異方性エッチング工程等を経ても、第１
層間絶縁膜がマスクとなるからである。
【００５０】さらに、第３の効果は、ビット線を容量蓄
積電極の下層に配置したＣＯＢ型のメモリセル構造を形
成できると同時に周辺回路部のトランジスタ形成後の熱
処理量を削減することができることである。これによ
り、メモリセルの微細化、高集積化が容易になるばかり
でなく、周辺回路用トランジスタの短チャネル効果によ
るしきい値電圧の低下を抑制でき、さらにトランジスタ
のチャネル長の縮小も可能になるのでスイッチング動作
の高速化が実現できるようになる。その理由は、スタッ
ク型キャパシタとゲート電極との第１及び第２の層間絶
縁膜を平坦化するとともにメモリセル形成後に周辺回路
構成用トランジスタのサイドウォール、ソース領域及び
ドレイン領域を形成するようにしたことと、ビット線を
メモリセル部にのみ配置し、ビット線は周辺回路部に引
き出すためのゲート電極を介してアルミニウム配線と接
続するようにしたからである。
積電極の下層に配置したＣＯＢ型のメモリセル構造を形
成できると同時に周辺回路部のトランジスタ形成後の熱
処理量を削減することができることである。これによ
り、メモリセルの微細化、高集積化が容易になるばかり
でなく、周辺回路用トランジスタの短チャネル効果によ
るしきい値電圧の低下を抑制でき、さらにトランジスタ
のチャネル長の縮小も可能になるのでスイッチング動作
の高速化が実現できるようになる。その理由は、スタッ
ク型キャパシタとゲート電極との第１及び第２の層間絶
縁膜を平坦化するとともにメモリセル形成後に周辺回路
構成用トランジスタのサイドウォール、ソース領域及び
ドレイン領域を形成するようにしたことと、ビット線を
メモリセル部にのみ配置し、ビット線は周辺回路部に引
き出すためのゲート電極を介してアルミニウム配線と接
続するようにしたからである。
【００５１】第４の効果は、ソースおよびドレイン領域
における寄生抵抗を従来の２〜３％程度に低下すること
ができ、スイッチング動作の高速化が実現できる。その
理由は、トランジスタのソースおよびドレイン領域の不
純物拡散層表面にチタンシリサイド（ＴｉＳｉ）等の高
融点金属シリサイド層を形成しているためである。な
お、この高融点金属シリサイド層は、第４の実施形態に
おいても適用することが可能であり、同様の効果を得る
ことができる。
における寄生抵抗を従来の２〜３％程度に低下すること
ができ、スイッチング動作の高速化が実現できる。その
理由は、トランジスタのソースおよびドレイン領域の不
純物拡散層表面にチタンシリサイド（ＴｉＳｉ）等の高
融点金属シリサイド層を形成しているためである。な
お、この高融点金属シリサイド層は、第４の実施形態に
おいても適用することが可能であり、同様の効果を得る
ことができる。
【００５２】
【発明の効果】以上説明したように本発明は、周辺回路
部のトランジスタのサイドウォールを形成するための層
間絶縁膜を含んだ複数の絶縁膜を有し、かつこの絶縁膜
のうち容量蓄積電極やビット線の下地となる層間絶縁膜
を平坦化しているため、容量蓄積電極やビット線を構成
する多結晶シリコン膜のエッチングを好適にかつ短時間
で行うことができ、これによりスイッチング動作の高速
化が実現できる。また、複数の絶縁膜によりサイドウォ
ールの膜減りを防止でき、所望のＬＤＤ構造が高精度に
得られ特性が改善される。さらに、トランジスタの不純
物層に金属シリサイドを形成することでその低抵抗化が
図られ、動作速度の増大が得られる。
部のトランジスタのサイドウォールを形成するための層
間絶縁膜を含んだ複数の絶縁膜を有し、かつこの絶縁膜
のうち容量蓄積電極やビット線の下地となる層間絶縁膜
を平坦化しているため、容量蓄積電極やビット線を構成
する多結晶シリコン膜のエッチングを好適にかつ短時間
で行うことができ、これによりスイッチング動作の高速
化が実現できる。また、複数の絶縁膜によりサイドウォ
ールの膜減りを防止でき、所望のＬＤＤ構造が高精度に
得られ特性が改善される。さらに、トランジスタの不純
物層に金属シリサイドを形成することでその低抵抗化が
図られ、動作速度の増大が得られる。
【図１】本発明の第１の実施形態を工程順に示すその１
である。
である。
【図２】本発明の第１の実施形態を工程順に示すその２
である。
である。
【図３】本発明の第２の実施形態を工程順に示すその１
である。
である。
【図４】本発明の第２の実施形態を工程順に示すその２
である。
である。
【図５】本発明の第３の実施形態を工程順に示すその１
である。
である。
【図６】本発明の第３の実施形態を工程順に示すその２
である。
である。
【図７】本発明の第４の実施形態を工程順に示すその１
である。
である。
【図８】本発明の第４の実施形態を工程順に示すその２
である。
である。
【図９】従来技術の製造方法を工程順に示すその１であ
る。
る。
【図１０】従来技術の製造方法を工程順に示すその２で
ある。
ある。
１ Ｐ型シリコン基板 ２ Ｐウェル ３ Ｎウェル ６Ａ〜６Ｃ ゲート電極 ７ Ｎ- 拡散層（低濃度不純物層） ８ 第１のシリコン酸化膜 ９ シリコン窒化膜 １０ 第１の層間絶縁膜 １２ 容量蓄積電極 １３ 容量絶縁膜 １４ 容量対向電極 １５，１６ フォトレジスト １７ サイドウォール １８ Ｎ+ 拡散層（高濃度不純物層） １９ 第２の層間絶縁膜 ２１ ビット線 ２２ 第３の層間絶縁膜 ２４ アルミ配線 ２５ フォトレジスト ２６ チタンシリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ６８１Ｂ
Claims (7)
- 【請求項１】 シリコン基板上のメモリセル部と周辺回
路部にそれぞれゲート電極を形成する工程と、前記ゲー
ト電極を利用して前記シリコン基板に低濃度の不純物層
を形成する工程と、前記ゲートを覆う絶縁膜を形成する
工程と、この絶縁膜上に表面を平坦化した層間絶縁膜を
形成する工程と、この層間絶縁膜及び前記絶縁膜に蓄積
電極コンタクトを開口する工程と、この蓄積電極コンタ
クトを含む全面に導電膜を形成し、かつこれを選択エッ
チングして容量蓄積電極を形成する工程と、この容量蓄
積電極に対向して容量絶縁膜と容量対向電極を形成する
工程と、所要領域をマスクして前記層間絶縁膜及び絶縁
膜を順次エッチングして前記ゲート電極の側面にサイド
ウォールを形成する工程と、前記メモリセル部をマスク
して前記周辺回路部に高濃度の不純物層を形成する工程
とを含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 シリコン基板表面の素子分離領域にフィ
ールド酸化膜を形成してメモリセル部と周辺回路部とを
画成し、かつ各部にゲート酸化膜を介して第１，第２お
よび第３のゲート電極を形成する工程と、前記第１，第
２のゲート電極に対して自己整合的に低濃度のソース領
域及びドレイン領域を前記シリコン基板表面に形成する
工程と、周辺回路部のＬＤＤ型トランジスタのサイドウ
ォールとなる第１のシリコン酸化膜を形成する工程と、
この第１のシリコン酸化膜表面上に耐食刻性絶縁膜を形
成する工程と、表面が平坦化された第１の層間絶縁膜を
全面に形成する工程と、この第１の層間絶縁膜と前記耐
食刻性絶縁膜と前記第１のシリコン酸化膜を貫通して前
記第１の低濃度ドレイン領域に達する蓄積電極コンタク
ト孔を形成する工程と、第１の導電膜を形成し、かつこ
れを選択エッチングして容量蓄積電極を形成する工程
と、全面に容量絶縁膜と第２の導電膜とを順次形成し、
前記第２の導電膜を選択エッチングして容量対向電極を
形成する工程と、前記第１の層間絶縁膜をエッチング除
去し、前記耐食刻性絶縁膜を露出させる工程と、この耐
食刻性絶縁膜を除去する工程と、前記第１のシリコン酸
化膜を選択的にエッチングバックし、前記第１，第２，
第３のゲート電極の側壁にサイドウォールを形成する工
程と、前記第２及び第３のゲート電極に対して高濃度不
純物層を形成してそれぞれＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタを形成する工程と、全面に表面が平坦
化された第２の層間絶縁膜を全面に形成し、この第２の
層間絶縁膜に前記メモリセル部の低濃度不純物層並びに
周辺回路部の高濃度不純物層に達するビット線コンタク
ト孔を形成する工程と、これらのビット線コンタクトを
介して前記第２の層間絶縁膜の表面上にビット線を形成
する工程と、表面が平坦化された第３の層間絶縁膜を全
面に形成し、この第３の層間絶縁膜および前記第２の層
間絶縁膜を貫通して前記周辺回路部の高濃度不純物層に
達するコンタクトホールを形成する工程と、このコンタ
クトホールを介して各高濃度不純物層に接続されるアル
ミニウム配線を形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項３】 容量絶縁膜と容量対向電極の選択エッチ
ングを一のフォトレジストをマスクとして行い、その後
にこのフォトレジストを除去し、これよりも広い領域を
覆う他のフォトレジストをマスクとして前記第１の層間
絶縁膜をエッチング除去する請求項１または２の半導体
記憶装置の製造方法。 - 【請求項４】 容量絶縁膜と容量対向電極の選択エッチ
ングを一のフォトレジストをマスクとして行い、その後
にこの一のフォトレジストをそのまま利用して前記第１
の層間絶縁膜をエッチング除去する請求項１または２の
半導体記憶装置の製造方法。 - 【請求項５】 シリコン基板上のメモリセル部と周辺回
路部にそれぞれゲート電極を形成する工程と、前記ゲー
ト電極を利用して前記シリコン基板に低濃度の不純物層
を形成する工程と、前記ゲートを覆う絶縁膜を形成する
工程と、この絶縁膜上に表面を平坦化した第１の層間絶
縁膜を形成する工程と、この第１の層間絶縁膜及び前記
絶縁膜にビット線コンタクトを開口する工程と、前記第
１の層間絶縁膜上に導電膜を形成し、かつこれを選択エ
ッチングしてビット線を形成する工程と、この上に表面
を平坦化した第２の層間絶縁膜を形成する工程と、前記
第２の層間絶縁膜、第１の層間絶縁膜、前記絶縁膜にわ
たって蓄積電極コンタクトを開口する工程と、この蓄積
電極コンタクトを含む前記第２の層間絶縁膜上に導電膜
を形成し、かつこれを選択エッチングして容量蓄積電極
を形成する工程と、この容量蓄積電極に対向して容量絶
縁膜と容量対向電極を形成する工程と、所要領域をマス
クして前記層間絶縁膜及び絶縁膜を順次エッチングして
前記ゲート電極の側面にサイドウォールを形成する工程
と、前記メモリセル部をマスクして前記周辺回路部に高
濃度の不純物層を形成する工程とを含むことを特徴とす
る半導体記憶装置の製造方法。 - 【請求項６】 シリコン基板表面の素子分離領域にフィ
ールド酸化膜を形成してメモリセル部と周辺回路部とを
画成し、かつ各部にゲート酸化膜を介して第１、第２、
第３のゲート電極とメモリセル部から周辺回路部にまた
がる第４のゲート電極を形成する工程と、前記第１，第
２のゲート電極に対して自己整合的に低濃度のソース領
域及びドレイン領域を前記シリコン基板表面に形成する
工程と、周辺回路部のＬＤＤ型トランジスタのサイドウ
ォールとなる第１のシリコン酸化膜を形成する工程と、
この第１のシリコン酸化膜表面上に耐食刻性絶縁膜を形
成する工程と、表面が平坦化された第１の層間絶縁膜を
全面に形成する工程と、この第１の層間絶縁膜と前記耐
食刻性絶縁膜と前記第１のシリコン酸化膜を貫通して前
記第１の低濃度ソース領域および前記第４のゲート電極
に達するビット線コンタクト孔を形成する工程と、第１
の導電膜を形成し、かつこれを選択エッチングしてビッ
ト線を形成する工程と、表面が平坦化された第２の層間
絶縁膜を全面に形成し、この第２の層間絶縁膜、前記第
１の層間絶縁膜、前記耐食刻性絶縁膜、前記第１のシリ
コン酸化膜を貫通して前記低濃度のソース領域に達する
蓄積コンタクト孔を形成する工程と、全面に第１の導電
膜を形成し、これを選択エッチングして容量蓄積電極を
形成する工程と、全面に容量絶縁膜と第２の導電膜とを
順次形成し、前記第２の導電膜を選択エッチングして容
量対向電極を形成する工程と、前記第１および第２の層
間絶縁膜をエッチング除去し、前記耐食刻性絶縁膜を露
出させる工程と、この耐食刻性絶縁膜を除去する工程
と、前記第１のシリコン酸化膜を選択的にエッチングバ
ックし、前記第２，第３のゲート電極の側壁にサイドウ
ォールを形成する工程と、前記第２及び第３のゲート電
極に対して高濃度不純物層を形成してそれぞれＮＭＯＳ
トランジスタとＰＭＯＳトランジスタを形成する工程
と、全面に表面が平坦化された第２の層間絶縁膜を全面
に形成し、この第２の層間絶縁膜に前記メモリセル部の
低濃度不純物層並びに周辺回路部の高濃度不純物層に達
するビット線コンタクト孔を形成する工程と、これらの
ビット線コンタクトを介して前記第２の層間絶縁膜の表
面上にビット線を形成する工程と、表面が平坦化された
第３の層間絶縁膜を全面に形成し、この第３の層間絶縁
膜を貫通して前記周辺回路部の高濃度不純物層に達する
コンタクトホールを形成する工程と、このコンタクトホ
ールを介して各高濃度不純物層に接続されるアルミニウ
ム配線を形成する工程とを有することを特徴とする半導
体記憶装置の製造方法。 - 【請求項７】 周辺回路部のＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタの高濃度不純物層を形成した後に、
高融点金属シリサイド膜を前記高濃度不純物層に形成す
る工程を含む請求項１ないし６のいずれかの半導体記憶
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071907A JP2809183B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体記憶装置の製造方法 |
| KR1019970010915A KR100230903B1 (ko) | 1996-03-27 | 1997-03-27 | 스택 커패시터 메모리 셀 어레이들을 구비한 dram 소자 제조 방법 |
| US08/827,414 US6630378B1 (en) | 1996-03-27 | 1997-03-27 | Method of fabricating a dynamic random access memory device having stacked capacitor memory cell arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071907A JP2809183B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260607A true JPH09260607A (ja) | 1997-10-03 |
| JP2809183B2 JP2809183B2 (ja) | 1998-10-08 |
Family
ID=13474090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8071907A Expired - Fee Related JP2809183B2 (ja) | 1996-03-27 | 1996-03-27 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6630378B1 (ja) |
| JP (1) | JP2809183B2 (ja) |
| KR (1) | KR100230903B1 (ja) |
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| US6537882B1 (en) | 1996-08-15 | 2003-03-25 | Nec Corporation | Method of fabricating a semiconductor device in which no side walls are formed adjacent the gates of the MOSFETs of the memory cell |
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| KR100475715B1 (ko) * | 1998-06-30 | 2005-05-27 | 매그나칩 반도체 유한회사 | Mml반도체소자 제조방법 |
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| US6943079B2 (en) | 2000-01-13 | 2005-09-13 | Seiko Epson Corp. | Semiconductor devices and methods for manufacturing the same |
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