KR20060095846A - 전계 효과 트랜지스터 구조체, 트랜지스터 장치 및트랜지스터 제조 방법 - Google Patents

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KR20060095846A
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닥터 매티아스 골드바흐
닥터 랄프 스토머
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인피니언 테크놀로지스 아게
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Abstract

전계 효과 트랜지스터 구조체(3p, 3n)의 간격판 구조체(24p, 24n)는 적어도 이동성 전하 캐리어를 갖는 섹션에서 증강된다. 간격판 구조체(24p, 24n)에서 축적되는 전하는 아래에 놓인 반도체 기판(1)에서 이동성 전하 캐리어의 증강 구역(13n, 13p)을 유도한다. 증강 구역(13n, 13p)은 제각각의 전계 효과 트랜지스터 구조체(3p, 3n)의 제각각의 소스/드레인 영역(61, 62)과 채널 영역(63) 사이의 채널 결합의 저항을 감소시키는데, 상기 채널 영역은 게이트 전극(21)의 전위에 의해 제어된다. 전계 효과 트랜지스터 구조체(3p, 3n)의 게이트 전극(21)과 맞닿은 소스/드레인 영역(61, 62)은 게이트 전극(21)과 제각각의 소스/드레인 영역(61, 62) 사이의 중첩 용량을 감소시킨다. 각각 적합하게 증강된 간격판 구조체(24n, 24p)을 갖는 n-FET(3n) 및 p-FET(3p)를 구비하는 트랜지스터 장치를 제조하는 방법을 규정한다.

Description

전계 효과 트랜지스터 구조체, 트랜지스터 장치 및 트랜지스터 제조 방법{FIELD EFFECT TRANSISTOR WITH GATE SPACER STRUCTURE AND LOW-RESISTANCE CHANNEL COUPLING}
도 1은 양쪽에 동일한 간격판 구조체를 구비하는 본 발명에 따른 n-채널 전계 효과 트랜지스터의 제 1 실시예,
도 2는 본 발명에 따른 p-채널 전계 효과 트랜지스터의 제 1 실시예,
도 3은 비대칭형 간격판 구조체를 구비하는 본 발명에 따른 n-채널 전계 효과 트랜지스터의 제 2 실시예,
도 4는 비대칭형 간격판 구조체를 구비하는 본 발명에 따른 p-채널 전계 효과 트랜지스터의 제 2 실시예,
도 5는 대칭형이며 부분적으로 증강된 간격판 구조체를 구비하는 본 발명에 따른 n-채널 전계 효과 트랜지스터의 제 3 실시예,
도 6은 대칭형이며 부분적으로 증강된 간격판 구조체를 구비하는 본 발명에 따른 p-채널 전계 효과 트랜지스터의 제 3 실시예,
도 7은 한쪽에 부분적으로 증강된 간격판 구조체를 구비하는 본 발명에 따른 n-채널 전계 효과 트랜지스터의 제 4 실시예,
도 8은 한쪽에 부분적으로 증강된 간격판 구조체를 구비하는 본 발명에 따른 p-채널 전계 효과 트랜지스터의 제 4 실시예,
도 9는 n-FET 및 p-FET를 구비하는 트랜지스터 장치를 위한 도핑된 간격판 구조체를 형성하기 위한 본 발명에 따른 방법을 도시하는 도면,
도 10은 n-FET 및 p-FET를 구비하는 트랜지스터 장치를 위한 부분적으로 증강된 간격판 구조체를 제조하기 위한 본 발명에 따른 방법을 도시하는 도면,
도 11은 종래의 전계 효과 트랜지스터,
도 12는 소스/드레인 영역이 채널로부터 이격되어 있는 본 발명에 따른 n-채널 전계 효과 트랜지스터의 다른 실시예.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 10 : 구조체 기판
11n : n-도핑된 연장부 11p : p-도핑된 연장부
12n : n-도핑된 기초부 12p : p-도핑된 기초부
13n : n-유형 증강 구역 13p : p-유형 증강 구역
2 : 게이트 구조체 20 : 게이트 유전체
본 발명은 반도체 기판에서 각각 제 1 도전성 유형의 섹션으로서 형성되고 반도체 기판의 구조체 표면과 인접하는 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역과, 소스/드레인 영역 사이에 형성되는 채널 영역 ― 상기 채널 영역은 제 1 도전성 유형과 반대인 제 2 도전성 유형에 따라 도핑되어 있거나 진성 도통형 ― 과, 채널 영역 위에 배치되며 게이트 유전체에 의해 채널 영역으로부터 분리되어 있는 게이트 전극과, 구조체 표면 위에 형성된 제 1 유전체 간격판 구조체 ― 상기 간격판 구조체는 상기 제 1 소스/드레인 영역 쪽으로 향하는 방식으로 게이트 전극과 인접함 ― 를 구비하는 전계 효과 트랜지스터 구조체에 관한 것이다. 본 발명은 적어도 하나의 n-채널 전계 효과 트랜지스터 및 하나의 p-채널 전계 효과 트랜지스터를 각각 구비하는 트랜지스터 장치를 제조하는 방법을 포함한다.
n-채널 전계 효과 트랜지스터(n-FET)에 대해 형성되는, 청구항 1항의 서두에 따른 전계 효과 트랜지스터 구조체는 도 11에서 개략적으로 단면도로 도시되어 있다.
n-FET는 반도체 기판(1) 내의 활성 구역과, 반도체 기판(1)의 구조체 표면(10) 상에 형성되는 게이트 구조체(2)를 또한 포함한다. 활성 영역에서, 2개의 소스/드레인 영역(61, 62)은 채널 영역(63)에 의해 공간이 구분된다. 소스/드레인 영역(61, 62)은 반도체 기판(1)의 n-도핑된 섹션이며 반도체 기판(1)의 구조체 표면(10)과 접한다.
채널 영역(63)은 진성 도통되거나 p-도핑된다. 게이트 구조체(2)는 구조체 표면(10) 위의 채널 영역(63) 위에 배치되고 게이트 전극(20)에 의해 반도체 기판 과 절연된다. 또한, 게이트 구조체(2)는 구조체 표면(10)에 대해서 게이트 전극(26)의 수직 측벽을 따라서 배치되며 각각의 경우에 소스/드레인 영역(61, 62) 중 하나의 영역 쪽을 향하는 방식으로 구조체 표면(10) 상에 형성되는 간격판 구조체(24)를 구비한다.
도시한 예에서, 소스/드레인 영역(61, 62)은 n-도핑된 연장 섹션(11n)이 n-도핑된 기초 섹션(12n)과 각각 겹치게 된다. 제조에 의해 제어되는 방식으로, 각각 채널 영역(63) 쪽을 향하는 기초 섹션(12n)의 경계 에지는 간격판 구조체(24)의 바깥쪽 에지와 본질적으로 정렬된다. 채널 영역(63) 쪽을 향하는 연장 섹션(11n)의 경계 에지는 게이트 전극(26)의 바깥쪽 에지와 본질적으로 정렬되고, 도시한 예에서, 게이트 전극(26)에서의 전위에 의해 제어될 수 있는 채널 영역(63)의 섹션과 본질적으로 접한다. 연장 섹션(11n)은 제각각의 소스/드레인 영역(61, 62)에 대해 n-FET가 도전 상태로 게이트 유전체(20)의 영역에 형성된다.
연장 섹션(11n) 및 기초 섹션(12n)은 각각의 경우에 이온 주입에 의해 생성된다.
경계 에지는 본래 주입된 영역을 본질적으로 정의한다. 주입된 영역 내에서, 도펀트 농도는 주입 직후에 본질적으로 균일하다. 도펀트의 확산에 의해, 개개의 도핑된 섹션의 경계 에지에서 점진적인 전이가 생긴다.
n-FET의 오프 상태에서, 2개의 소스/드레인 영역(61, 62)은 서로 전기적으로 절연되어 있다. 적합한 전위가 게이트 전극(26)에 인가되면, 이동성 전자가 게이트 유전체(20)와 접하는 채널 영역(63)의 섹션에 축적되고, 이동성 전자는 2개의 소스/드레인 영역(61, 62) 사이에 도전성 채널을 형성한다. n-FET는 도통하기 시작한다.
도펀트 기울기로도 인하여, 연장 섹션(11n)은 게이트 전극(26) 아래를 잘라낸다. 제각각의 소스/드레인 영역(61, 62)이 게이트 전극(26)과 점점 더 중첩함에 따라, 제각각의 소스/드레인 영역(61, 62)과 게이트 전극(26) 사이의 기생 중첩 용량이 증가한다. 증가한 기생 용량은 도통 및 차단 상태 간의 n-FET의 전환을 지연시키고 결과적으로 전환 손실을 증가시킨다.
게이트 전극(26)과 제각각의 소스/드레인 영역(61, 62) 사이의 기생 용량은 제각각의 소스/드레인 영역(61, 62)의 안쪽 에지에 의해 감소되거나, 제각각의 연장 섹션(11n)이 채널 영역(63)으로부터 바깥쪽으로 끌어진다. 게이트 전극(26)에서의 전위에 의해 영향을 받을 수 있는 채널 영역(63)의 섹션에 대해 제각각의 소스/드레인 영역(61, 62)의 비교적 고도로 도핑된 기초 섹션(12n)의 연결은 비교적 저농도 도핑된 섹션에 의해 그 후 형성되고, 제각각의 소스/드레인 영역(61, 62)에 대한 도전성 채널의 결합의 비반응성 저항은 높다.
게이트 전극(26)과 제각각의 소스/드레인 영역(61, 62)간의 중첩 용량은 게이트 전극(26)에 의해 제어되는 영역과, 제각각의 소스/드레인 영역(61, 62) 사이의 채널 결합의 증가한 비반응성 저항에 의해 감소된다.
채널 결합의 저항에 대하여 중첩 용량을 최적화하기 위해서, 연장 섹션(11n)과 게이트 전극(26) 사이의 중첩은, 게이트 전극(26)에서의 전기장에 의해 영향을 받을 수 있는 섹션 바깥쪽 도핑이 도전 상태에서 충분히 낮은 저항 채널 결합 을 확보하기에 충분히 높도록 선택된다.
도펀트 기울기가 증가함에 따라, 연장 섹션은 일정하게 낮은 비반응성 리드 저항을 갖는 채널 영역으로부터 더 끌어나와 질 수 있다.
그러나, 중첩 용량이 수반하는 감소는 보다 큰 도펀트 기울기와 보다 작은 피쳐 크기에 대해 게이트 유전체의 두께도 동시에 감소될 것을 필요로 함으로써 부분적으로 보상된다.
본 발명의 목적은 게이트 전극과 제각각의 소스/드레인 영역 사이에서 낮은 중첩 용량을 가지며 저 저항 채널 결합 ― 이의 비반응성 저항은 제조 프로세스에 의해 설정될 수 있음 ― 을 갖는 전계 효과 트랜지스터 구조체를 제공하는 것이다.
도입부에서 언급되는 유형의 전계 효과 트랜지스터 구조체의 경우에, 본 목적은 청구항 1항의 특성을 짓는 부분에 언급된 특징들에 의해 달성된다. 본 목적을 달성하는데 기여하는 두 가지 방법은 청구항 22항 및 24항에 규정되어 있다. 제각각의 종속항들로부터 유리한 점들이 나타난다.
본 발명에 따라, 간격판 구조체에 고정되어 있는 전하 캐리어에 의해서, 이동성 전하 캐리어를 갖는 증강 구역이 간격판 구조체 바로 아래의 반도체 기판에 생성된다. 증강 구역은 도통 상태에서 채널 영역에 형성되어 있는 채널에 대한 제각각의 소스/드레인 영역의 연결을 지원한다. 제각각의 소스/드레인 영역의 경계 에지, 일반적으로 연장 섹션의 경계 에지(연장 주입)는 채널 영역으로부터 끌어 내 어질 수 있고, 제각각의 소스/드레인 영역 사이의 중첩 용량과 게이트 전극이 이에 따라 감소될 수 있다.
전계 효과 트랜지스터 구조체는 제 1 및 제 2 소스/드레인 영역을 포함한다. 2개의 소스/드레인 영역은 제 1 도전성 유형에 의해 도핑되는 반도체 기판의 섹션이다. 2개의 소스/드레인 영역은 반도체 기판의 구조체 표면과 접한다. 채널 영역은 2개의 소스/드레인 영역 사이에서 반도체 기판에 제공된다. 채널 영역은 제 1 도전성 유형과 반대인 제 2 도전성 유형에 따라 도핑되거나 진성 도통된다.
게이트 전극은 채널 영역 위의 반도체 표면 상에 배열되며, 상기 게이트 전극은 게이트 유전체에 의해 채널 영역으로부터 분리된다. 반도체 표면 상의 제 1 유전체 간격판 구조체는 게이트 전극과 접하며, 상기 간격판 구조체는 제 1 소스/드레인 영역 쪽으로 향한다.
본 발명에 따라, 제 1 간격판 구조체는 적어도 반도체 기판과 접하는 제어 섹션과, 제 2 도전성 유형의 제 2 전하 유형이며 비이동성 전하 캐리어의 1e11/cm2보다 큰 표면 전하 밀도를 가진다.
바람직한 실시예에서, 표면 전하 밀도는 1e11/cm2보다 커서, 증강 구역 내의 이동성 전하 캐리어의 밀도는 소스/드레인 영역과 각각 접하는 전형적인 전하 캐리어 밀도와 유리하게는 적어도 일치한다.
제 1 간격판 구조체 내에서 비이동성 전하 캐리어는 반도체 기판 내에서 제 1 도전성 유형에 대응하는 제 1 전하 유형 ― 제 2 전하 유형과 반대임 ― 의 이동 성 전하 캐리어의 제 1 증강 구역을 유도한다. 제 1 증강 구역은 제 1 간격판 구조체 바로 아래의 구조체 표면과 접하는 반도체 기판의 섹션에 형성된다.
증강 구역은 제 1 전하 유형의 이동성 전하 캐리어로부터 게이트 유전체 바로 아래의 전계 효과 트랜지스터의 도통 상태에서 형성되는 채널과 제 1 소스/드레인 영역 사이의 리드 저항을 감소시킨다.
유리한 방식으로, 제 1 소스/드레인 영역은, 본질적으로 제 1 증강 구역과 접하도록 형성된다. 그 다음에 제 1 소스/드레인 영역은 유리하게 게이트 전극에서의 전위에 의해 제어되는 채널 영역의 섹션으로부터 제 1 증강 구역에 의해서 공간이 구분된다. 제 1 소스/드레인 영역과 게이트 전극 사이의 중첩 용량은 유리하게 상당히 감소된다.
이와 다른 바람직한 방식으로, 제 1 소스/드레인 영역은 적어도 부분적으로 제 1 증강 구역을 중첩하거나 위에 놓인다. 관습적인 전계 효과 트랜지스터 구조체에 비해, 높은 수의 이동성 전하 캐리어에 의해서, 채널 결합의 비반응성 저항이 감소되고, 또한, 채널로부터 이격되는 소스/드레인 영역에 의해서 중첩 용량이 감소된다.
제 1 소스/드레인 영역이 게이트 전극에 의해 제어될 수 있는 채널 영역의 섹션과 직접 접하면, 유리하게 매우 낮은 리드 저항이 생긴다.
본 발명에 따른 전계 효과 트랜지스터 구조체의 일 바람직한 실시예에 따라, 제 2 유전체 간격판 구조체는 구조체 표면 상에 형성되는데, 상기 간격판 구조체는 제 2 소스/드레인 영역 쪽으로 향하는 방식으로 게이트 전극과 접한다. 제 2 간격 판 구조체는 적어도 반도체 기판과 접하는 부분 섹션에서 제 2 전하 유형이며 비이동성 전하 캐리어의 1e11/cm2 보다 큰 표면 전하 밀도를 가져 반도체 기판의 인접 섹션에서 제 1 전하 유형의 이동성 전하 캐리어의 제 2 증강 구역을 유도한다.
제 1 소스/드레인 영역에 대해 이미 기술한 바람직한 실시예는 제 2 증강 구역에 대한 제 2 소스/드레인 영역의 배치가 동일하게 이루어진다.
다른 바람직한 방식으로, 간격판 구조체 또는 간격판 구조체들의 전하 캐리어 밀도는, 전계 효과 트랜지스터 구조체의 도통 상태에서 증강 구역 내의 제 1 전하 유형의 전하 캐리어의 전하 캐리어 밀도는 소스/드레인 영역과 각각 접하는 전하 캐리어 밀도의 적어도 10%이도록 선택되어서, 리드 저항이 상당히 감소된다.
본 발명에 따른 전계 효과 트랜지스터의 일 바람직한 실시예에 따라, 전계 효과 트랜지스터 구조체의 토통 상태에서 제각각의 증강 구역 내에서의 제 1 도전성 유형의 전하 캐리어의 전하 캐리어 밀도는 소스/드레인 영역과 각각 접하는 전하 캐리어 밀도에 적어도 대응된다.
유리한 방식으로, 소스/드레인 영역은 각각, 다르게 연장된 적어도 2개의 상호 겹침 주입으로 형성된다.
본 발명에 따른 전계 효과 트랜지스터의 다른 바람직한 실시예에 따라, 전체 간격판 구조체는 각각의 경우에 제 2 전하 유형의 비이동성 전하 캐리어의 도핑을 가진다. 그 다음에, 제각각의 제어 섹션이 그 전체 간격판 구조체를 포함한다.
비교적 간단한 프로세스 흐름에 의해서 이러한 형식의 간격판 구조체를 구비 하는 게이트 구조체를 유리하게 제조할 수 있다.
이와 다르게 바람직한 방식으로, 구조체 표면 상의 제각각의 제어 섹션의 높이는 최대로 게이트 유전체의 두께의 10배이다. 유리한 방식으로, 게이트 전극과, 간격판 구조체 또는 다른 구조체에 고정되어 있는 전극들 사이에 생성되는 기생 용량이 감소되고, 이와 동시에, 간격판 구조체에서 피복된 희생층을 부분적으로 끌어 내는 것을 기반으로 하여 p-FET 및 n-FET에서 서로 다르게 도핑된 제어 섹션을 형성하는 방법이 이용 가능하다.
제 1 도전성 유형이 p 도전성 유형이면, 알루미늄 산화물이 제어 섹션을 형성하기 위해 바람직한 재료이다.
제 1 도전성 유형이 n 도전성 유형이면, 제어 섹션을 형성하기 위한 바람직한 재료는 실리콘 산화물, 실리콘 질화물 및 희토류(rare earth elements)의 산화물이다.
본 발명에 따른 트랜지스터 장치는 각각의 경우에 적어도 하나의 n-FET 및 하나의 p-FET를 포함한다. n-FET 및 p-FET 둘 다 위에서 기술한 전계 효과 트랜지스터 구조체 중 하나에 해당되는데, n-FET는 n 도전성 유형인 제 1 도전성 유형이고, p-FET는 p 도전성 유형인 제 2 도전성 유형이다.
일 바람직한 실시예에서, 적어도 각각의 경우에, n-FET 및 p-FET에 할당되는 간격판 구조체의 제어 섹션은 서로 다른 재료로 이루어진다. 그 다음에, 전계 효과 트랜지스터의 양 유형의 채널 결합의 파라미터가 서로 유리하게 결합 해제된다. 특히, 각 유형의 트랜지스터에 각각 적합한 전하 캐리어 유형은 증강 구역에서 제 공될 수 있다.
n-FET 및 p-FET를 구비하는 트랜지스터 장치에서, 양의 전하를 띠는 비이동성 전하 캐리어는 n-FET의 간격판 구조체에 제공될 것이고, 음의 전하를 띠는 전하 캐리어는 p-FET의 간격판 구조체에 제공될 것이다. 따라서, 적어도 각각의 경우에 하나의 n-FET 및 하나의 p-FET를 포함하는 트랜지스터 장치를 위한 게이트 전극을 제조하는 방법이 아래에 규정된다.
본 발명에 따른 방법에 따라, 먼저, 반도체 기판의 구조체 표면 상에 제 1 스택 구조체 및 제 2 스택 구조체가 형성된다. 제 1 간격판 구조체는 구조체 표면에 대한 제 1 및 제 2 스택 구조체의 수직 측벽 상에 제공되는데, 상기 간격판 구조체는 구조체 표면 상에 형성되며 제 1 전하 유형의 전하를 갖는 전하 캐리어로 증강된다.
제 2 스택 구조체를 피복하지만, 제 1 스택 구조체를 피복하지는 않는 제 1 마스크가 제공된다. 제 1 간격판 구조체는 제 1 스택 구조체로부터 제거된다. 그 다음, 제 1 마스크가 제거된다.
제 1 전하 유형과 반대인 제 2 전하 유형의 전하 캐리어로 증강된 제 2 간격판 구조체가 제 1 스택 구조체의 수직 측벽 상에 형성된다.
바람직한 실시예에서, 제 2 간격판 구조체의 형성은 제 1 스택 구조체의 수직 측벽과, 또한 제 2 게이트 구조체를 형성하기 위해 제 1 간격판 구조체에 의해 증보되는 제 2 스택 구조체 상에 제 2 간격판 구조체를 제공하는 것을 포함한다.
제 1 게이트 구조체를 피복하지만 제 2 게이트 구조체를 피복하지는 않는 제 2 마스크가 적용된다. 제 2 마스크에 의해 마스킹함으로써, 제 2 간격판 구조체가 제 2 게이트 구조체로부터 제거된다.
제 2 마스크를 제거한 후에, 게이트 구조체가 예를 들어, n-FET로 할당되고, 간격판 구조체를 양의 전하 캐리어로 증강시켜 제 1 게이트 구조체가 제 1 스택 구조체로부터 생긴다. 그 다음 p-FET로 할당된 제 2 게이트 구조체가 간격판 구조체를 음의 전하를 띠는 전하 캐리어로 증강시킨다.
아래에 기술하는 적어도 하나의 n-FET 및 p-FET를 구비하는 트랜지스터 장치를 위한 게이트 전극을 제조하는 본 발명에 따른 제 2 방법은 섹션에서만 비이동성 전하 캐리어로 증강되는 간격판 구조체에 관한 것이다.
예를 들면, n-FET에 할당되는 제 1 스택 구조체와, 그 다음 p-FET에 할당되는 제 2 스택 구조체는 반도체 기판의 구조체 표면 상에 형성된다.
예를 들면 공형 증착 및 비등방형 에칭 백에 의해 선구체 간격판 구조체가 제 1 및 제 2 스택 구조체의 수직 측벽 상에 형성된다.
제 2 스택 구조체를 피복하지만 제 2 스택 구조체를 피복하지는 않는 제 1 마스크가 제공된다. 반도체 기판과 접하는 제 1 스택 구조체의 선구체 간격판 구조체의 섹션이 끌어 내어지며, 선구체 간격판 구조체와 반도체 기판 사이에 디보트(divots)가 형성된다.
제 1 마스크를 제거한 후에, 디보트는 제 1 전하 유형의 전기 전하를 갖는 전하 캐리어로 증강된다. 이러한 경우에, 간격판 구조체의 제어 섹션은 반도체 기판을 따라서의 디보트의 충전으로부터 나타난다.
제 2 마스크는 제 1 스택 구조체를 피복하지만, 제 2 스택 구조체를 피복하지는 않는다.
반도체 기판과 접하는 제 2 스택 구조체의 선구체 간격판 구조체의 섹션이 끌어 내어져 선구체 간격판 구조체 내에 반도체 기판을 따라서 향하는 디보트를 형성한다.
제 2 마스크를 제거한 후에, 디보트는 제 2 전하 유형의 전하를 갖는 전하 캐리어로 증강된다. 제 2 스택 구조체의 수직 측벽을 따라서 연장되는 제 2 간격판 구조체는 제각각의 선구체 간격판 구조체로부터 나타난다. 제 2 간격판 구조체의 제어 섹션이 디보트의 충진에 의해 생긴다.
특히 바람직한 방법으로, 선구체 간격판 구조체의 형성은 서로 다른 재료로 이루어진 2개의 부분층을 도포하는 것과, 또한, 2개의 부분층 상에서 유사하게 작용하는 간격판 에치를 포함한다. 위에서 기술한 방법에 따른 반도체 기판과 접하는 선구체 간격판 구조체의 섹션은 각각의 경우에 그 후 선구체 간격판 구조체 내의 제 1의 하위 부분층의 수평 섹션에 의해 형성된다.
바람직한 방식으로, 하위 전위층의 재료는 TEOS(tetraethyl orthosilane)이고, 상위 전위층의 재료는 실리콘 질화물이다. 디보트는, TEOS가 실리콘 질화물에 대해 선택적으로 끌어 내어지는 습식 에칭 단계에 의해 형성된다.
특히 바람직한 방식으로, 제 1 마스크는 제 1 도전성 유형의 소스/드레인 영역의 섹션을 형성하기 위한 주입 마스크와 동일하다. 제 2 마스크는 바람직하게, 제 2 도전성 유형의 소스/드레인 영역을 부분적으로 형성하고, 예를 들어, 간격판 구조체를 따라서 정렬되는 소스/드레인 영역의 기초 섹션을 형성하기 위한 주입 마스크와 동일하다.
다른 바람직한 방식으로, 제 1 주입 섹션, 예를 들어, 소스/드레인 영역의 연장 섹션의 형성은 간격판 구조체의 제공 전에 이루어지고 스택 구조체와 정렬되는 방식으로 이루어진다.
이에 대응하여 형성되는 마스크를 이용함으로써, 본 발명에 따른 방법은 한쪽에만 도핑된 비대칭형 간격판 구조체를 형성하는 것을 가능하게 한다. 이러한 경우에, 제각각의 마스크는 한쪽에서 프로세싱될 스택 구조체의 반측면을 추가로 피복한다.
본 발명 및 본 발명의 유리한 점은 도면을 참조하여 아래에서 보다 상세히 설명한다. 여기서, 상호 대응되는 구성요소 및 구조체는 각각 동일한 참조 심볼로 지정되어 있다. 도면에는, 각각의 경우가 단면도로 도시되어 있다.
도 1에 도시되어 있는 n-FET(3n)는 활성 구역 ― 반도체 기판(1) 내에 형성되어 있음 ― 을 구비하며, 2개의 소스/드레인 영역(61, 62)은 각각 기초 섹션(12n) 및 외부 섹션(11n)을 포함한다. 2개의 소스/드레인 영역(61, 62)은 채널 영역(63)에 의해 서로 공간이 분리된다. 채널 영역(63) 위에서, 게이트 구조체(2)는 반도체 기판(1)의 구조체 표면(10) 위에 형성된다. n-도핑된 폴리실리콘으로 이루어진 게이트 구조체(2)의 게이트 도전체 섹션(21n)은 도 11에 따라 게이트 전극을 형성하고 게이트 유전체(20)에 의해 반도체 기판과 절연된다. 금속 또는 금속 합성물로 이루어진, 예를 들면, 실리콘 질화물로 이루어진 고도로 도전성인 섹션(22)은 n-도핑된 게이트 도전체 섹션(21) 및 절연체 섹션(23)과 맞닿아 형성된다. 게이트 도전체 섹션(21n), 고도로 도전성인 섹션(22) 및 절연체 섹션(23)에 의해 형성되는 게이트 구조체(2)의 수직 측벽 ― 기판 표면(10)에 대한 수직 측벽 ― 은 채널 영역(63) 바깥쪽의 구조체 표면(10)과 접하는 간격판 구조체(24p)와 접한다. 간격판 구조체(24p)는 양의 전하를 띠는 비이동성 전하 캐리어로 증강된다.
간격판 구조체(24p)에서 축적된 양의 전하는 반도체 기판(1) 내에서, 각각의 경우에 간격판 구조체(24p) 바로 아래의 구조체 표면(10)을 따라서 형성된다.
이러한 실시예에서, 증강 구역(13n)은 소스/드레인 영역(61, 62)과 대부분 중첩된다.
소스/드레인 영역(61, 62) 사이의 구조체 표면(10)을 따라서 게이트 유전체(20) 바로 아래의 n-FET의 도통 상태에서 형성하는 채널의 콘택트 저항 또는 채널 결합의 비반응성 저항은 2개의 증강 구역(13n)에 의해 감소된다. 또한, 채널 영역(63)과 각각 맞닿은 연장 섹션(11n)의 안쪽 경계 에지는 채널 영역(63)으로부터 끌어 내어질 수 있어, 이로써, 게이트 도전체 섹션(21n)과 제각각의 연장 섹션(11n) 사이에서 중첩된다.
도 2에 도시하는 바와 같이 p-FET(3p)의 실시예는 간격판 구조체(24n)에서 축적되는 음의 전하에 의해서, 소스/드레인 영역(61, 62)의 정의를 위한 p-도핑된 기초 섹션(12p) 및 p-도핑된 연장 섹션(11p)에 의해서 그리고 p-도핑된 게이트 도 전체 섹션(21p)에 의해서 도 1의 n-FET(3n)에 대해 이미 기술한 실시예와 다르다. 이동성의 양의 전하를 띠는 홀은 음의 전하를 띠는 전하 캐리어로 증강된 n-도핑된 간격판 구조체(24n) 바로 아래의 증강 구역(13p) 내에서 축적된다. 도 3에 도시하는 전계 효과 트랜지스터 구조체는 한쪽에만 양의 전하 캐리어로 증강된 간격판 구조체를 구비한다. 제 2 간격판 구조체(24)는 도핑되지 않거나, 1e11/cm2 미만의 표면 전하 밀도를 가진다. 이에 따라, 증강 구역(13n)은 오직 한쪽의 증강된 간격판 구조체(24p) 바로 아래에 형성된다.
도 4는 2개의 서로 다른 간격판 구조체(24n, 24)를 구비하는 p-FET를 도시한다. 홀에 의해 형성되는 증강 구역(13p)은 음의 전하 캐리어로 증강된 간격판 구조체(24n) 바로 아래에 형성되지만, 이러한 증강 구역은 비증강된 간격판 구조체(24) 바로 아래에는 없다.
도 5 내지 도 8에 도시하는 FET는 각각의 경우에 제각각의 간격판 구조체(24n, 24p)의 제어 섹션(242n, 242p) ― 반도체 기판(1)과 접함 ― 만 비이동성 전하 캐리어로 증강되는 점이 다르다. 각각의 제어 섹션(242p, 242n) 바깥쪽의 간격판 구조체의 나머지 섹션(241)은 전하 캐리어로 증강되지 않는다. 간격판 구조체의 증강된 제어 섹션(242p, 242n)과, 제각각의 게이트 도전체 섹션(21n, 21p)과, 또한 고도로 도전성인 섹션(22) 사이의 기생 용량은 감소된다.
도 9를 참조하면, 본 발명의 제 1 실시예에 따라서 n-FET 및 p-FET를 구비하는 트랜지스터 장치를 제조하는 방법이 프로세스 단계들의 시퀀스를 기반으로 간략 화되어 도시되어 있다.
도 9a 내지 9e는 도면의 좌측 절반에서는 n-FET(3n)의 프로세싱을 도시하고 도면의 우측 절반에서 p-FET(3p)의 형성을 도시한다.
반도체 기판(1)의 구조체 표면(10)에는 게이트 유전체(20), 게이트 도전체 재료로 이루어진 층, 고도로 도전성인 재료로 이루어진 층 및 절연체 재료로 이루어진 층이 도포되는데, 이들은 포토리소그래피 프로세스로 이어서 패터닝된다. 게이트 도전층으로부터 생성된 스택 구조체(71, 72)의 피복되지 않은 측벽은 산화된다.
이온 주입에 의해서, n-도핑된 연장 섹션 및 p-도핑된 연장 섹션(11n, 11p)은 층 스택으로부터 생성된 스택 구조체(71, 82)의 에지로 정렬되어 형성되고, 게이트 도전체층은 제각각의 트랜지스터 유형에 따라 도핑된다.
유전층은, 음의 전하를 띠는 전하 캐리어가 증착층에서 축적되는 프로세스 환경에서 증착된다. 증착층은 공형 특성을 가진다.
방향성의 비등방성 간격판 에치 과정에서, 간격판 구조체(24n)가 스택 구조체(71, 72)의 수직 측벽 상의 증착된 유전층으로부터 나타난다.
제 1 마스크(41)는, p-FET(3p)에 할당되는 영역을 피복하지만, n-FET(3n)에 할당되는 영역은 피복하지 않는다. 제 2 마스크(41)에 의해 마스킹함으로써, n-FET(3n)의 n-도핑된 기초 섹션(12n)이 주입된다. 주입은 스택 구조체(71, 72)와 반대쪽에 놓이는 증강된 간격판 구조체(24n)의 바깥쪽 에지로 자기 정렬되는 방식으로 이루어진다.
도 9a는 도면의 우측 절반에서 p-FET(3p)의 영역과 도면의 좌측 절반에서 n-FET(3n)의 영역을 도시한다. 스택 구조체(71, 72)는 섹션들, n-FET(3n)의 영역에서 n-도핑되고, p-FET(3p)의 영역에서 p-도핑되는 게이트 도전체 섹션, 상기 게이트 도전체 섹션(21n, 210) 상에서 형성되는 고도전성 섹션(22) 및 상기 고도전성 섹션(22) 상에 형성되는 절연체 섹션(23) 내에서 반도체 기판 상에 형성되는 게이트 유전체(20)를 각각 포함한다. 각각의 게이트 도전체 섹션(21p, 21n), 고도전성 섹션(22) 및 절연체 섹션(23)에 의해 형성되는 스택 구조체(71, 72)의 수직 측벽들은 비이동성 음의 전하 캐리어로 증강된 간격판 구조체(24n)에 의해 피복된다. 스택 구조체(71, 72)의 바깥쪽 에지 또는 게이트 도전체 섹션(21n, 21p)과 정렬되는 연장 섹션(11n, 11p)은 반도체 기판(1) 내에 형성되며, 상기 연장 섹션은 p-FET(3p)의 영역에서 p-도핑되고, n-FET(3n)의 영역에서 n-도핑된다. n-FET(3n)의 소스/드레인 영역(61, 62)은 간격판 구조체(24n)의 바깥쪽 에지와 정렬된다.
p-FET(3p)에 할당되는 영역은 제 1 마스크(41)에 의해 피복된다.
n-도핑되는 기초 섹션(12n)을 형성하기 위한 주입을 마스킹하기 위해 필요한 제 1 마스크(41)는 n-FET(3n)의 영역에서 간격판 구조체를 선택적으로 끌어내기 위해 사용되고 후속적으로 제거된다.
도 9b에서, 음의 전하 캐리어로 증강된 간격판 구조체(24n)는 이에 대응하여 n-FET의 영역에서 존재하지 않는다.
n-FET(3n)에 할당되는 영역은 제 2 마스크(42)에 의해 피복되며, 남아 있는 p-FET(3p)에 할당되는 영역은 피복되지 않는다. 제 2 마스크(42)에 의해 마스크되 는 주입에 의해서, p-FET(3p)에 할당되는 p-도핑된 기초 섹션(12p)은 간격판 구조체(24n)의 바깥쪽 에지로 정렬되는 방식으로 형성된다.
이로써, 도 9c에 도시되어 있는 바와 같이 완전하게 형성된 p-FET(3p)를 구비하는 구조체가 생긴다. p-도핑된 연장 섹션(11p)과, 또한 p-도핑된 기초 섹션(12p)은 p-FET(3p)의 2개의 소스/드레인 영역(61, 62)을 형성한다. 음의 전하 캐리어로 도핑된 간격판 구조체(24n)는 게이트 도전체 섹션(21p)에서의 전위에 의해 제어될 수 있는 채널 영역과, 제각각의 소스/드레인 영역(61, 62) 사이의 간격판 구조체(24n) 바로 아래의 홀로 증강된 증강 구역(13p)을 유도한다.
제 2 마스크(42)가 제거된다. 양의 전하 캐리어가 증착될 층에서 축적되는 프로세스 환경에서, 다른 유전층이 공형으로 증착되고 비등방형으로 끌어 내어진다.
도 9d에 따라, 양의 전하 캐리어로 증강된 간격판 구조체(24p)는 n-FET(3n)의 스택 구조체(71)의 수직 측벽 상에서 그리고 또한 p-FET(3p)의 영역에서 음의 전하 캐리어로 증강된 간격판 구조체(24n)를 따라서 형성된다.
제 2 마스크(42)와 유사하게 또는 동일하게 패터닝되는 다른 마스크는, n-FET(3n)가 피복되고, p-FET(3p)가 피복되지 않도록 제공된다. 양의 전하 캐리어로 증강된 간격판 구조체(24p)는 p-FET(3p)의 영역에서 제거된다. 이로써, 도 9e에 따라, 각각의 경우에 도 1 및 도 2에 따른 게이트 구조체(2)와 n-FET(3n) 및 p-FET(3p)를 구비하는 트랜지스터 장치가 된다.
도 10을 참조하여 도시하는 방법은 무엇보다도, 음의 전하 캐리어로 증강된 유전층 대신에, 서로 다른 에칭 특성을 갖는 재료로 이루어진 2개의 비증강된 전위층이 연속적으로 그리고 각 경우에 본질적으로 공형으로 증착되는 점에서 이전에 기술한 방법과 다르다. 제 1 간격판 에치는, 2개의 부분층의 나머지 섹션으로 이루어진 기생 섹션(51, 52)을 구비하는 선구체 간격판 구조체(73)가 n-FET(3n) 및 p-FET(3p) 둘 다를 위한 스택 구조체의 수직 측벽 상에 형성되도록, 양 부분층 상에서 본질적으로 동일하게 작용한다.
p-FET(3p)는 도 9a의 마스크(41)에 대응하는 제 1 마스크에 의해 피복된다. n-도핑된 기초 섹션(12n)을 형성하기 위한 주입은 n-FET(3n)의 영역에서 수행된다. 동일한 마스크를 이용하여, n-FET(3n)의 영역에서, 제 1 부분층의 재료는 제 2 부분층의 재료에 대해서 선택적으로 비등방형으로 끌어 내어진다.
도 10a의 우측 절반은 제 1 및 제 2 부분층의 나머지 섹션으로부터 형성되는 선구체 간격판 구조체(73)를 도시한다. 제 1 부분층의 나머지 섹션(51)은 스택 구조체(71, 72)의 측벽을 따라서 연장되고, 제 2의 위쪽 부분층의 나머지 섹션(52)에 의해 피복된다.
도 10a의 좌측 절반은 제 1 부분층(51)의 섹션에서 등방성 에치에 의해 생성되는 디보트(25)를 도시한다. n-도핑된 기초 섹션(12n)을 형성하기 위한, 또한 n-FET(3n)의 영역에서 디보트(25)를 선택적으로 프로세싱하기 위한 마스크는 이미 제거되었다.
유전체 재료는, 증착층이 양의 전하를 띠는 전하 캐리어로 증강되는 프로세스 조건 하에서 증착된다. 증착층은 등방형으로 에치 백된다.
도 10b에 따라, 증착된 유전층의 나머지 섹션은 n-FET(3n)의 영역에서 제 1 부분층(51)을 끌어 내는 결과로서 생성된 이전의 디보트(25)를 충진한다. 양의 전하 캐리어로 증강된 유전체 재료는 반도체 기판(1)과 접하는 p-도핑된 제어 섹션(242p)을 형성하는데, 또한 다른 p-도핑된 섹션(243p)은 절연체 섹션(23)과 접한다. 다른 섹션(243p)과, 제 1 부분층(51)의 나머지 섹션과, 제 2 부분층(52)의 나머지 섹션들은 n-FET(3n)에 할당되는 간격판 구조체의 유전체의 나머지 섹션(241)을 형성한다.
도 9c에 따른 제 2 마스크(42)가 적용되고 p-FET(3p)의 p-도핑된 기초 섹션(12p)을 형성하기 위한 주입이 도 9c에 따라서 이와 마찬가지로 실행된다. 그 다음, 도 10c에 도시하는 바와 같이, 제 1 부분층은, 위의 기술 내용과 유사하게, 하위 부분층이 섹션에서 끌어 내어지고, 디보트(25)가 상위 부분층(52)의 나머지 섹션과, 반도체 기판(1) 또는 스택 구조체(72) 사이에서 생긴다.
n-FET의 프로세싱에 따라서, 제 2 마스크는 제거되고 유전체 재료는, 증착층이 음의 전하 캐리어로 증강되는 프로세스 조건 하에서 증착된다. 증착된 유전층은 등방형으로 끌어 내어진다. 완성된 p-FET(3p)는 10d의 우측 절반에 도시되어 있다.
도 12는 캐패시턴스가 최소화되도록 소스/드레인 영역(61, 62)이 간격판 구조체(240)의 바깥쪽 에지까지 끌어 내어져 증강 구역(13n)과 접하는 본 발명에 따른 n-FET(3n)의 실시예에 관한 것이다.
예 :
1V의 게이트 전압이 제공되면, 간격판 구조체에서 6.0E+12/cm2의 표면 전하 밀도는 2.0E+19/cm3의 전하 캐리어 밀도를 갖는 증강 구역이 형성되게 한다. 이는 소스/드레인 영역에서 관습적인 전하 캐리어 밀도에 대응한다.
전계 효과 트랜지스터가 게이트 전극과 제각각의 소스/드레인 영역 사이에서 낮은 중첩 용량을 가지며 저 저항 채널 결합을 가지게 할 수 있다.

Claims (28)

  1. 전계 효과 트랜지스터 구조체로서,
    반도체 기판(1)에서 각 경우에 제 1 도전성 유형의 섹션으로서 형성되고 상기 반도체 기판(1)의 구조체 표면(10)과 인접하는 제 1 소스/드레인 영역(61) 및 제 2 소스/드레인 영역(62)과,
    상기 소스/드레인 영역(61, 62) 사이에 형성되는 채널 영역(63) ― 상기 채널 영역은 상기 제 1 도전성 유형과 반대인 제 2 도전성 유형에 따라 도핑되어 있거나 진성으로 도통함 ― 과,
    상기 채널 영역(63) 위에 배치되며 게이트 유전체(20)에 의해 상기 채널 영역(63)으로부터 분리되어 있는 게이트 전극(21)과,
    상기 구조체 표면(10) 위에 형성되는 제 1 유전체 간격판 구조체(24) ― 상기 간격판 구조체는 상기 제 1 소스/드레인 영역(61) 쪽을 향하도록 배향되는 방식으로 상기 게이트 전극(21)과 인접함 ― 을 구비하며,
    상기 제 1 간격판 구조체(24)는 적어도 상기 반도체 기판(1)과 인접하는 제어 섹션(242n, 242p)에서 상기 제 2 도전성 유형에 대응하는 제 2 전하 유형인 전하 캐리어가 1e11/cm2보다 큰 표면 전하 밀도를 가지는
    전계 효과 트랜지스터 구조체.
  2. 제 1 항에 있어서,
    상기 제 1 도전성 유형에 대응하는 제 1 전하 유형의 이동성 전하 캐리어를 갖는 상기 제 1 간격판 구조체(24)의 상기 제어 섹션(242n, 242p)에서 상기 전하 캐리어에 의해 유도되며, 상기 제어 섹션(242n, 242p) 바로 아래의 상기 반도체 기판(1)의 섹션과 인접하는 제 1 증강 구역(13p, 13n)을 특징으로 하는
    전계 효과 트랜지스터 구조체.
  3. 제 2 항에 있어서,
    상기 제 1 소스/드레인 영역(61)은 상기 제 1 증강 구역(13p, 13n)에 의해 상기 게이트 전극(21) 바로 아래의 상기 채널 영역(63)의 섹션과 공간이 구분되는
    전계 효과 트랜지스터 구조체.
  4. 제 2 항에 있어서,
    상기 제 1 소스/드레인 영역(61)은 적어도 부분적으로 상기 제 1 증강 구역(13p, 13n) 위에 놓이는
    전계 효과 트랜지스터 구조체.
  5. 제 4 항에 있어서,
    상기 제 1 소스/드레인 영역(61) 전체가 상기 제 1 증강 구역(13p, 13n) 위에 놓이고, 상기 게이트 전극(21)의 아래에서 상기 채널 영역(63)의 섹션과 인접하는
    전계 효과 트랜지스터 구조체.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 구조체 표면(10) 위에 형성되는 제 2 유전체 간격판 구조체(24)로서,
    상기 제 2 유전체 간격판 구조체(24)는 상기 제 2 소스/드레인 영역(62) 쪽으로 향하는 방식으로 상기 게이트 전극(21)과 접하고,
    적어도 상기 반도체 기판(1)과 접하는 제어 섹션(242p, 242n) 내에서 상기 제 2 전하 유형의 전하 캐리어가 1e11/cm2보다 큰 표면 전하 밀도를 갖는 것을 특징으로 하는
    전계 효과 트랜지스터 구조체.
  7. 제 6 항에 있어서,
    상기 제 2 간격판 구조체(24)의 상기 제어 섹션(242n, 242p)에서 상기 전하 캐리어에 의해 유도되고,
    상기 제 2 간격판 구조체(24)의 상기 제어 섹션(242n, 242p) 바로 아래의 상기 반도체 기판(1)의 섹션과 접하며 상기 제 1 전하 유형의 이동성 전하 캐리어를 포함하는 제 2 증강 구역(13p, 13n)을 특징으로 하는
    전계 효과 트랜지스터 구조체.
  8. 제 7 항에 있어서,
    상기 제 2 소스/드레인 영역(62)은 상기 제 2 증강 구역(13p, 13n)에 의해 상기 게이트 전극(21) 바로 아래의 상기 채널 영역(63)의 섹션과 공간이 분리되는
    전계 효과 트랜지스터 구조체.
  9. 제 7 항에 있어서,
    상기 제 2 소스/드레인 영역(62)은 적어도 부분적으로 상기 제 2 증강 구역(13p, 13n) 위에 놓이는
    전계 효과 트랜지스터 구조체.
  10. 제 9 항에 있어서,
    상기 제 2 소스/드레인 영역(62) 전체가 상기 제 2 증강 구역(13p, 13n) 위에 놓이고 상기 게이트 전극(21) 바로 아래의 상기 채널 영역(63)의 섹션과 접하는
    전계 효과 트랜지스터 구조체.
  11. 제 2 항에 있어서,
    상기 전계 효과 트랜지스터 구조체의 도통 상태에서 제각각의 상기 증강 구역(13p, 13n)에서 상기 제 1 전하 유형의 전하 캐리어의 상기 전하 캐리어 밀도가 각각 접하는 상기 소스/드레인 영역(61, 62)에서의 전하 캐리어 밀도의 적어도 10 퍼센트인
    전계 효과 트랜지스터 구조체.
  12. 제 11 항에 있어서,
    상기 전계 효과 트랜지스터 구조체의 도통 상태에서 상기 제각각의 증강 구역(13p, 13n)에서 상기 제 1 전하 유형의 전하 캐리어의 상기 전하 캐리어 밀도가 상기 제각각으로 접하는 소스/드레인 영역(61, 62)에서의 전하 캐리어 밀도와 본질적으로 일치하는
    전계 효과 트랜지스터 구조체.
  13. 제 2 항에 있어서,
    상기 소스/드레인 영역(61, 62)은 서로 중첩하는 적어도 2개의 주입 영역(11p, 12p; 11n, 12n)으로부터 각각 형성되는
    전계 효과 트랜지스터 구조체.
  14. 제 2 항에 있어서,
    제각각의 상기 제어 섹션(242p, 242n)은 전체 간격판 구조체(24)를 포함하는
    전계 효과 트랜지스터 구조체.
  15. 제 2 항에 있어서,
    제각각의 상기 제어 섹션(242p, 242n)의 최대 높이는 상기 게이트 유전체(20)의 두께의 10배보다 작은 것을 특징으로 하는
    전계 효과 트랜지스터 구조체.
  16. 제 1 항에 있어서,
    제각각의 상기 제어 섹션(242p, 242n)에서의 표면 전하 밀도는 1e12/cm2보다 큰
    전계 효과 트랜지스터 구조체.
  17. 제 1 항에 있어서,
    상기 제 1 도전성 유형은 상기 p 도전성 유형이고 상기 제어 섹션(242p, 242n)의 재료는 알루미늄 산화물인
    전계 효과 트랜지스터 구조체.
  18. 제 1 항에 있어서,
    상기 제 1 도전성 유형은 상기 n 도전성 유형이고 상기 제어 섹션의 재료는 실리콘 산화물, 실리콘 질화물 또는 희토류(rare earth elements)의 산화물인
    전계 효과 트랜지스터 구조체.
  19. 청구항 제 1 항에 따른 제 1 전계 효과 트랜지스터 구조체(3n) ― 상기 제 1 도전성 유형은 상기 n 도전성 유형임 ― 와,
    청구항 제 1 항에 따른 제 2 전계 효과 트랜지스터 구조체(3p) ― 상기 제 1 도전성 유형은 상기 p 도전성 유형임 ― 를 구비하는
    트랜지스터 장치.
  20. 제 19 항에 있어서,
    상기 제 1 전계 효과 트랜지스터 구조체(3n)에 할당되는 상기 간격판 구조체(24)의 제어 섹션(242p)은 제 1 간격판 재료로 형성되고,
    상기 제 2 전계 효과 트랜지스터 구조체(3p)에 할당되는 상기 간격판 구조체(24)의 제어 섹션(242n)은 상기 제 1 간격판 재료와 상이한 재료인 제 2 간격판 재료로 형성되는
    트랜지스터 장치.
  21. 제 20 항에 있어서,
    상기 제 1 간격판 재료는 실리콘 산화물, 실리콘 질화물 또는 희토류의 산화물이고, 상기 제 2 간격판 재료는 알루미늄 산화물인
    트랜지스터 장치.
  22. 각 경우에 적어도 하나의 n-FET 및 하나의 p-FET를 구비하는 트랜지스터 장치를 제조하는 방법으로서,
    반도체 기판(1)의 구조체 표면(10) 상에 제 1 스택 구조체(71) 및 제 2 스택 구조체(72)를 형성하는 단계와,
    상기 제 1 및 제 2 스택 구조체(71, 72)의 수직 측벽 상에 제 1 전하 유형의 1e11/cm2보다 큰 표면 전하 밀도를 갖는 제 1 간격판 구조체(24n, 24p)를 제공하는 단계와,
    상기 제 2 스택 구조체(72)를 피복하되, 상기 제 1 스택 구조체(71)는 피복하지는 않는 제 1 마스크(41)를 제공하는 단계와,
    상기 제 1 스택 구조체(71)로부터 상기 제 1 간격판 구조체(24n, 24p)를 제거하는 단계와,
    상기 제 1 마스크(41)를 제거하는 단계와,
    상기 제 1 스택 구조체(71)의 수직 측벽 상에 및 상기 제 1 간격판 구조체(24n, 24p)에 의해 증보되는 상기 제 2 스택 구조체(72) 상에 상기 제 1 전하 유형과 반대인 제 2 전하 유형의 1e11/cm2보다 큰 표면 전하 밀도를 갖는 제 2 간격판 구조체(24p, 24n)를 제공하는 단계를 포함하는
    트랜지스터 장치 제조 방법.
  23. 제 22 항에 있어서,
    상기 제 2 간격판 구조체(24p, 24n)를 제공한 후에 상기 제 1 스택 구조체(71)를 피복하되 제 2 스택 구조체(72)는 피복하지는 않는 제 2 마스크(42)를 제공하는 단계와,
    상기 제 2 스택 구조체(72)로부터 상기 제 2 간격판 구조체(24p, 24n)를 제거하는 단계와,
    상기 제 2 마스크(42)를 제거하는 단계를 특징으로 하는
    트랜지스터 장치 제조 방법.
  24. 각각 적어도 하나의 n-FET(3n) 및 하나의 p-FET(3p)를 구비하는 트랜지스터 장치를 제조하는 방법으로서,
    반도체 기판(1)의 구조체 표면(10) 상에 제 1 스택 구조체(71) 및 제 2 스택 구조체(72)를 형성하는 단계와,
    상기 제 1 및 제 2 스택 구조체(71, 72)의 수직 측벽 상에 선구체 간격판 구조체(73)를 형성하는 단계와,
    상기 제 2 스택 구조체(72)를 피복하되 상기 제 1 스택 구조체(71)는 피복하 지는 않는 제 1 마스크(41)를 제공하는 단계와,
    상기 반도체 기판(1)과 접하는 상기 제 1 스택 구조체(71)의 상기 선구체 간격판 구조체(73)의 섹션 ― 상기 선구체 간격판 구조체(73)와 상기 반도체 기판(1) 사이에 디보트(divots)(25)가 형성됨 ― 을 풀링 백(pull back)하는 단계와,
    상기 제 1 마스크(41)를 제거하는 단계와,
    상기 디보트(25)를 제 1 전하 유형이며 1e11/cm2보다 큰 표면 전하 밀도를 갖는 재료로 충진 - 상기 제 1 간격판 구조체의 제어 섹션(242p, 242n)은 충진으로 나타남 - 하는 단계와,
    상기 제 1 스택 구조체(71)를 피복하되 상기 제 2 스택 구조체(72)는 피복하지는 않는 제 2 마스크(42)를 제공하는 단계와,
    상기 반도체 기판(1)과 접하는 상기 제 2 스택 구조체(72)의 상기 선구체 간격판 구조체(73)의 섹션 ― 상기 선구체 간격판 구조체(73)와 상기 반도체 기판(1) 사이에 디보트(25)가 형성됨 ― 을 풀링 백하는 단계와,
    상기 제 2 마스크(42)를 제거하는 단계와,
    상기 디보트(25)를 상기 제 1 전하 유형과 반대인 제 2 전하 유형이며 1e11/cm2보다 큰 표면 전하 밀도를 갖는 재료로 충진 ― 상기 제 2 간격판 구조체의 제어 섹션(242n, 242p)은 충진으로 나타남 ― 하는 단계를 포함하는
    트랜지스터 장치 제조 방법.
  25. 제 24 항에 있어서,
    상기 선구체 간격판 구조체(73)는 상이한 재료로 이루어진 제 1 및 제 2 부분층을 평탄하게 도포하고, 양 부분층 상에서 간격판을 에칭하여 형성되고,
    상기 반도체 기판(1)과 접하는 상기 선구체 간격판 구조체(73)의 섹션은 각각 상기 하위 부분층의 잉여 섹션에 의해 형성되는
    트랜지스터 장치 제조 방법.
  26. 제 25 항에 있어서,
    상기 하위 전위층의 재료는 TEOS이고 상기 상위 전위층의 재료는 실리콘 질화물이며,
    상기 디보트(25)는 상기 실리콘 질화물에 대해 선택적으로 상기 TEOS를 풀링 백하는 습식 에칭 단계에 의해 형성되는
    트랜지스터 장치 제조 방법.
  27. 제 22 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 제 1 마스크(41)는 상기 제 1 전하 유형에 대응하는 제 1 전하 캐리어 유형인 상기 소스/드레인 영역(61, 62)의 기초 섹션(12p, 12n)을 형성하기 위한 주 입 마스크로서 사용되는
    트랜지스터 장치 제조 방법.
  28. 제 22 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 제 2 마스크(42)는 상기 제 2 전하 유형에 대응하는 제 2 전하 캐리어 유형인 상기 소스/드레인 영역(61, 62)의 기초 섹션(12p, 12n)을 형성하기 위한 주입 마스크로서 사용되는
    트랜지스터 장치 제조 방법.
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