KR20070003020A - 반도체 소자의 듀얼 금속 게이트 전극 형성방법 - Google Patents

반도체 소자의 듀얼 금속 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트 전극 형성 공정에 관한 것이며, 더 자세히는 듀얼 금속 게이트 전극 형성 공정에 관한 것이다. 본 발명은 한 가지의 금속 물질을 사용하면서 PMOS 및 NMOS 트랜지스터 각각에 적합한 일함수 조건을 가지는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 게이트 절연막이 형성된 기판 상에 게이트 전극용 TiNi막을 형성하는 단계; PMOS 트랜지스터 영역의 상기 TiNi막에 선택적으로 Ni 이온주입을 수행하는 단계; 및 상기 TiNi막을 선택적으로 식각하는 단계를 포함하는 반도체 소자의 듀얼 금속 게이트 전극 형성방법이 제공된다. 본 발명에서는 듀얼 금속 게이트 전극의 금속 물질로 TiNi막을 사용하며, PMOS 및 NMOS 트랜지스터 각각 적합한 일함수 조건을 맞추기 위하여 PMOS 트랜지스터 영역의 TiNi막에 Ni 이온주입을 수행하였다.
듀얼 금속 게이트, TiNi막, Ni 이온 주입, 일함수, 열처리

Description

반도체 소자의 듀얼 금속 게이트 전극 형성방법{METHOD OF FORMING DUAL METAL GATE ELECTRODE IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 듀얼 폴리실리콘 게이트 전극의 개략적인 단면 구조를 나타낸 도면.
도 2는 폴리실리콘 게이트와 금속 게이트의 CV 특성을 나타낸 특성도.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 듀얼 금속 게이트 전극 형성 공정을 나타낸 단면도.
도 4는 Ti, Ni, Ti/Ni의 일함수 값을 나타낸 특성도.
도 5는 Ti, Ni의 오거 깊이 프로파일(Auger depth profile)을 나타낸 특성도.
* 도면의 주요 부분에 대한 부호의 설명
50: 실리콘 기판
51: 소자분리막
52: 게이트 절연막
53: TiNi막
53a: Ni 이온주입된 TiNi막
54, 56: 포토레지스트 패턴
55: 하드마스크 절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트 전극 형성 공정에 관한 것이며, 더 자세히는 듀얼 금속 게이트 전극 형성 공정에 관한 것이다.
CMOS 소자 제조 공정시 게이트 전극용 전도막으로 폴리실리콘막을 사용할 때, 이전에는 NMOS 트랜지스터와 PMOS 트랜지스터에 대해 동일한 n+ 폴리실리콘막을 적용해 왔다. 이 경우, 표면 채널 특성을 가지는 NMOS 트랜지스터와 달리 PMOS 트랜지스터는 베리드 채널 특성을 갖게 되며, 게이트 전극의 폭이 반치폭 100nm 이하로 좁아지면 단채널(short channel) 특성이 열화되는 큰 단점이 발생한다.
따라서, 이렇게 좁아진 게이트 채널 길이를 갖는 CMOS 소자 제조 공정시, PMOS 트랜지스터의 게이트 폴리실리콘을 p+로 도핑하여 PMOS 트랜지스터 또한 표면 채널 특성으로 구현되도록 듀얼 폴리실리콘 게이트 전극을 형성하고 있다.
도 1은 종래기술에 따른 듀얼 폴리실리콘 게이트 전극의 개략적인 단면 구조를 나타낸 도면이다.
도 1을 참조하면, NMOS 트랜지스터의 경우, 실리콘 기판(10) 상에 게이트 산화막(12), n+ 폴리실리콘막(13a), 하드마스크 절연막(14)이 적층된 게이트 구조를 가지고 있으며, PMOS 트랜지스터의 경우, 실리콘 기판(10) 상에 게이트 산화막(12), p+ 폴리실리콘막(13a), 하드마스크 절연막(14)이 적층된 게이트 구조를 가지고 있다. 미설명 도면 부호 '11'은 소자분리막을 나타낸 것이다.
그러나, 상기와 같은 듀얼 폴리실리콘 게이트 전극은 여러 가지 문제점을 노출하고 있는데, 채널 영역으로의 붕소(p+ 도펀트) 침투에 의해 문턱전압이 변동되고 불안정한 현상과, 게이트 산화막과 폴리실리콘막 계면 부분에서의 게이트 폴리실리콘 공핍 현상에 의한 소자 특성 열화가 그것이다. 이러한 문제점들은 근본적으로 고농도의 불순물이 도핑된 폴리실리콘막을 게이트 전극 재료로 사용하기 때문에 유발되는 것이다.
따라서, CMOS 소자 제조 공정시 듀얼 폴리실리콘 게이트를 사용하지 않고 금속 게이트를 사용하면 앞서 언급한 문제점으로부터 자유로울 수 있게 된다.
도 2는 폴리실리콘 게이트와 금속 게이트의 CV 특성을 나타낸 특성도이다.
도 2를 참조하면, 금속 게이트(W/TiN)는 폴리실리콘 게이트에서 발생하는 공핍 효과가 없기 때문에 상대적으로 커진 단위면적당 캐패시턴스 값을 보여주고 있으며, 이는 소자 특성이 우수함을 나타내고 있다.
또한, 이러한 금속 게이트 소자를 이용할 경우에는 기존의 실리콘 산화막에 비해 높은 유전율(k)을 가지는 절연막과의 우월한 공정 호환성이 있어 고유전율 박막을 게이트 절연막으로 사용해야 하는 향후 로우 파워 CMOS 소자 제조 공정시 금 속 게이트를 이용한 공정 선택이 필수적이다.
MOSFET 소자에서 사용하는 게이트 산화막은 게이트 피치가 감소함에 따라 증가하는 단채널 효과를 줄이기 위하여 그 두께가 감소되어야 한다. 게이트 산화막의 두께가 25Å 미만으로 얇아지면 양자역학적으로 금속 영역의 전자가 게이트 산화막을 터널링하게 되는 확률이 높아지게 되어 결국 MOSFET 소자의 오프 누설전류가 증가하게 되어 소자 특성을 저하시키게 된다. 따라서 이렇게 디자인 룰의 축소에 따라 얇아져야만 하는 게이트 산화막의 두께를 감안하면서 터널링에 의한 누설전류를 줄이기 위해서는 기존의 실리콘 산화막에 비해 유전상수가 큰 고유전체 박막을 게이트 절연막으로 사용하여야 한다. 그런데 이러한 고유전율 게이트 절연막을 사용한다면, 게이트 전극 물질로 기존의 폴리실리콘막을 사용하는 경우에 비해 금속을 게이트 전극 물질로 사용하는 경우, 전극과 게이트 절연막 물질의 계면에 발생하는 익스트린직(extrinsic)한 인터페이스 상태의 생성율이 적어지게 되어 후속 열공정시 전극의 일함수 값의 변화폭이 작게 되는 장점이 있다.
또한, 기존의 폴리실리콘 게이트의 경우, 도핑된 폴리실리콘막을 게이트 전극 재료로 사용하기 때문에 금속 게이트에 비해 저항이 크고, 이에 따라 소자 동작시 RC 딜레이를 유발하게 되므로 향후 고속 동작 소고를 요구하는 CMOS 소자 제조 공정시 금속 게이트를 사용하는 것이 절대적이라 할 수 있다.
그러나, 이처럼 기존의 폴리실리콘 게이트에 비해 많은 장점을 기대할 수 있는 금속 게이트를 실제로 상용화하지 못하고 있는 이유는 다움과 같다.
먼저, 금속 게이트 소자에 적절한 금속 물질의 선정이 제일 중요한데, CMOS 제조 공정시 게이트 금속으로서 한 종류의 물질만을 사용하면서, NMOS 트랜지스터와 PMOS 트랜지스터 양쪽의 문턱전압을 알맞게 설정하기 위해서는 금속 물질의 일함수 값이 실리콘(Si)의 전도대와 가전자대의 중간값에 위치하는 미드갭 밴드 금속의 선정이 필수가 된다. 이러한 특성을 갖는 금속 물질로 여러 가지가 있으나, 대부분 기존의 듀얼 폴리실리콘 게이트에 비해 상대적으로 높은 문턱전압을 나타내게 된다. 이 경우, MOSFET의 소오스와 드레인간에 인가된 전기장이 커지게 되어 펀치 특성이 열화되는 문제점이 있고, 높아진 문턱전압에 의한 채널의 도핑 농도 증가로 인하여 채널 이동도 감소가 유발되어 고속 동작 특성에 적합하지 못하다는 문제점이 있다.
이처럼 문턱전압의 상승 문제를 해결하기 위해서는 금속 게이트 공정시 기존의 듀얼 폴리실리콘 게이트 공정과 유사하게 NMOS 트랜지스터와 PMOS 트랜지스터에 대해 각각 절절한 일함수 값을 갖는 2종류의 금속 물질을 이용한 듀얼 금속 게이트 공정이 필수적이다. 다시 말해, NMOS 트랜지스터의 경우 일함수가 4.1~4.4eV, PMOS 트랜지스터의 경우 일함수가 4.8~5.1eV인 금속의 선택이 필요하다.
그러나, 불행히도 아직가지 적절한 일함수 값을 갖는 금속 물질의 선정과 공정 방법이 제시되지 못하고 있는 실정이다. 한편, 듀얼 금속 게이트 전극을 구현하기 위해서 2종류의 금속물질을 이용하는 경우, 금속 물질이 하부의 게이트 절연막과 직접 만나기 때문에 후속 금속 식각 공정시 게이트 절연막이 손상되어 소자 특성이 열화되는 공정상의 어려움 또한 극복해야 할 과제라 할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 한 가지의 금속 물질을 사용하면서 PMOS 및 NMOS 트랜지스터 각각에 적합한 일함수 조건을 가지는 반도체 소자의 듀얼 금속 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 게이트 절연막이 형성된 기판 상에 게이트 전극용 TiNi막을 형성하는 단계; PMOS 트랜지스터 영역의 상기 TiNi막에 선택적으로 Ni 이온주입을 수행하는 단계; 및 상기 TiNi막을 선택적으로 식각하는 단계를 포함하는 반도체 소자의 듀얼 금속 게이트 전극 형성방법이 제공된다.
본 발명에서는 듀얼 금속 게이트 전극의 금속 물질로 TiNi막을 사용하며, PMOS 및 NMOS 트랜지스터 각각 적합한 일함수 조건을 맞추기 위하여 PMOS 트랜지스터 영역의 TiNi막에 Ni 이온주입을 수행하였다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 듀얼 금속 게이트 전극 형 성 공정을 나타낸 단면도이다.
본 실시예에 따른 듀얼 금속 게이트 전극 형성 공정은, 우선 도 3a에 도시된 바와 같이 소자분리막(51)이 형성된 실리콘 기판(50) 상에 게이트 절연막(51) - 예컨대, 고유전체 박막 - 을 형성하고, 그 상부에 TiNi막(53)을 증착한다. 여기서, TiNi막(53)은 NMOS 트랜지스터에 적합한 4.1~4.4eV의 일함수를 갖도록 증착한다.
다음으로, 도 3b에 도시된 바와 같이 PMOS 마스크를 사용한 사진 공정을 통해 TiNi막(53) 상에 NMOS 트랜지스터 영역을 덮는 포토레지스트 패턴(54)을 형성한다.
이어서, 도 3c에 도시된 바와 같이 포토레지스트 패턴(54)을 이온주입 마스크로 사용하여 PMOS 트랜지스터 영역의 TiNi막(53)에 대해 선택적으로 Ni 이온주입을 실시하고 후속 열처리를 수행한다. 이에 따라, PMOS 트랜지스터 영역에 존재하는 TiNi막(53a)은 NMOS 트랜지스터 영역에 존재하는 TiNi막(53)에 비해 Ni 농도가 높아 일함수가 높아진다(4.8~5.1eV).
계속하여, 도 3d에 도시된 바와 같이 포토레지스트 패턴(54)을 제거하고, 전체 구조 상부에 하드마스크 절연막(55)을 증착한다.
다음으로, 도 3e에 도시된 바와 같이 게이트 전극 마스크를 사용한 사진 공정을 실시하여 하드마스크 절연막(55) 상에 게이트 전극 상부를 덮는 포토레지스트 패턴(56)을 형성한다.
이어서, 도 3f에 도시된 바와 같이 포토레지스트 패턴(56)을 식각 베리어로 사용하여 하드마스크 절연막(55)을 패터닝하고, 패터닝된 하드마스크 절연막(55)을 식각 베리어로 사용하여 TiNi막(53, 53a)을 건식 식각함으로써 듀얼 금속 게이트 전극을 형성한다.
도 4는 Ti, Ni, Ti/Ni의 일함수 값을 나타낸 특성도이다. 도 4에 도시된 바와 같이 Ti와 Ni의 일함수 값은 실리콘(Si)의 전도대와 가전자대의 근처에 위치하기 때문에 듀얼 금속 게이트 전극의 재료로서 가능성이 크다.
한편, 도 4에는 Ti와 Ni이 결합할 경우, Ni의 혼합 농도나 열처리에 따라 일함수 값이 연속적으로 변하게 됨을 확인할 수 있다.
본 발명에서는 TiNi막의 일함수 변경을 위해 Ni 이온주입을 실시하고 있다. 도 5는 Ti, Ni의 오거 깊이 프로파일(Auger depth profile)을 나타낸 특성도로서, 도 5의 (A)는 Ti막 상에 Ni 이온주입을 실시한 경우, 도 5의 (B)는 TiNi로 증착한 경우의 오거 깊이 프로파일을 나타내고 있다. 도 5는 Ni 이온주입을 실시하면 Ti막 내부에 Ni가 효과적으로 주입됨을 확인할 수 있으며, 이는 본원발명과 같이 TiNi막에 Ni 이온주입을 실시하는 경우에도 유사한 결과를 얻을 수 있음을 방증하는 것이다.
전술한 바와 같이 본 발명에 따라 듀얼 금속 게이트 전극을 구현하는 경우, 우선 TiNi막이라는 한 가지의 금속 물질을 사용하면서 선택적인 Ni 이온주입을 통해 PMOS 및 NMOS 트랜지스터 각각에 적합한 일함수 조건을 가지도록 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 Ni 이온주입 후 후속 열처리를 실시하는 경우를 일례로 들어 설명하였으나, Ni 이온주입 후 열처리를 수행하지 않고 이후의 열공정에서 같은 효과를 유도하는 경우도 성립할 수 있으므로, Ni 이온주입 후 열처리가 반드시 필수적인 것은 아니라 하겠다.
전술한 본 발명은 NMOS 트랜지스터와 PMOS 트랜지스터 모두에 대해 일함수 값이 최적화된 듀얼 금속 게이트를 용이하게 구현할 수 있는 효과가 있으며, 이로 인하여 반도체 소자의 동작 특성을 개선하는 효과가 있다.

Claims (4)

  1. 게이트 절연막이 형성된 기판 상에 게이트 전극용 TiNi막을 형성하는 단계;
    PMOS 트랜지스터 영역의 상기 TiNi막에 선택적으로 Ni 이온주입을 수행하는 단계; 및
    상기 TiNi막을 선택적으로 식각하는 단계
    를 포함하는 반도체 소자의 듀얼 금속 게이트 전극 형성방법.
  2. 제1항에 있어서,
    상기 Ni 이온주입을 수행하는 단계 수행 후,
    후속 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 전극 형성방법.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 전극용 TiNi막을 형성하는 단계에서,
    상기 TiNi막의 일함수는 4.1~4.4eV인 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 전극 형성방법.
  4. 제3항에 있어서,
    상기 PMOS 트랜지스터 영역의 TiNi막의 일함수는 4.8~5.1eV인 것을 특징으로 하는 반도체 소자의 듀얼 금속 게이트 전극 형성방법.
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