TW202239007A - 半導體裝置 - Google Patents

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徐偉程
陳蕙祺
陳建豪
游國豐
邱詩航
王唯誠
劉冠廷
陳彥儒
鄭鈞智
蕭偉鎮
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Abstract

一種半導體裝置包括複數個主動區結構，所述主動區結構各自在垂直方向上向上突出。主動區結構各自在第一水平方向上延伸。主動區結構在不同於第一水平方向的第二水平方向上彼此分離。閘極結構設置在主動區結構上方。閘極結構在第二水平方向上延伸。閘極結構部分包繞主動區結構的每一者。導電蓋層設置在閘極結構上方。閘極導孔設置在導電蓋層上方。導電蓋層在第二水平方向上測量的尺寸實質上大於閘極導孔在第二水平方向上測量的最大尺寸。

Description

半導體裝置
本發明是關於半導體裝置，特別是關於金屬閘極上的導電蓋層。
半導體積體電路(integrated circuit, IC)產業經歷了指數級增長。IC材料和設計的技術進步產生了幾代的IC，每一代的電路都比上一代更小、更複雜。在IC演進過程中，功能密度（即單位晶片面積互連裝置的數量）普遍增加，而幾何尺寸（即可以使用製程生產的最小組件（或線））卻減少。這種按比例縮小的過程通常通過提高生產效率和降低相關成本來提供好處。這種按比例縮小也增加了加工和製造IC的複雜性。
例如，隨著電晶體組件的尺寸繼續變小，閘極電阻可能會不理想地增加，特別是對於遠離閘極導孔的裝置而言。閘極電阻的增加可能不利地影響裝置性能，例如速度。
因此，儘管現有的半導體裝置通常已經足以滿足它們的預期目的，但它們不是在每個方面都完全令人滿意的。
本發明實施例提供了一種半導體裝置，包括：複數個主動區結構，各自在垂直方向上向上突出，其中主動區結構各自沿第一水平方向延伸，且其中主動區結構在不同於第一水平方向的第二水平方向上彼此分隔；閘極結構，設置在主動區結構上，其中閘極結構在第二方向上延伸，且其中閘極結構部分包繞主動區結構的每一者；導電蓋層，設置在閘極結構上，以及閘極導孔，設置在導電蓋層上，其中導電蓋層在第二水平方向上量測的尺寸實質上大於閘極導孔在第二水平方向上量測的最大尺寸。
本發明實施例提供了一種半導體裝置的形成方法，包括：在複數個主動區結構上形成閘極結構，其中主動區結構各自在垂直方向上向上突出，主動區結構各自在第一水平方向上延伸，且其中閘極結構在不同於第一水平方向的第二水平方向上延伸；回蝕閘極結構的一部分；在回蝕閘極結構後，在閘極結構上成長導電蓋層；以及在導電蓋層上形成閘極導孔，其中在由第二水平方向及垂直方向定義的剖面圖中，導電蓋層實質上寬於閘極導孔。
本發明實施例提供了一種半導體裝置的形成方法，包括：在複數個主動區結構上形成閘極結構，其中主動區結構各自在垂直方向上向上突出，主動區結構各自在第一水平方向上延伸，且其中閘極結構在不同第一水平方向的第二水平方向上延伸；回蝕閘極結構的一部分；在回蝕閘極結構後，在閘極結構上沉積膠層，其中膠層定義凹槽；以導電蓋層填充凹槽；對膠層及導電蓋層執行平坦化製程；以及在導電蓋層上形成閘極導孔，其中在由第二水平方向及垂直方向定義的剖面圖中，導電蓋層實質上寬於閘極導孔。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
更進一步，當用「大約」、「近似」等描述數字或數字範圍時，該術語旨在涵蓋在包括所描述的數字在內的合理範圍內的數字，例如在所描述數字的+/- 10%範圍或本領域具有通常知識者理解的其他數值。例如，術語「約5nm」包括從4.5nm到5.5nm的尺寸範圍。
本揭露大致上關於半導體裝置，其可以使用場效電晶體(field-effect transistors ,FET)製造，例如三維鰭式場效電晶體(fin-line FETs, FinFETs)或多通道全繞式閘極(gate-all- around, GAA)裝置。鰭式場效電晶體裝置具有從基板垂直向外突出的半導體鰭狀結構。鰭狀結構是主動區，由其形成源極/汲極區及/或通道區。閘極結構部分包繞鰭狀結構。全繞式閘極裝置具有多個細長的奈米結構通道，這些通道可以實施為奈米管、奈米片或奈米線。近年來，與傳統平面電晶體相比，鰭式場效電晶體裝置和全繞式閘極裝置由於其增強的性能而受到歡迎。然而，隨著半導體裝置尺寸的不斷縮小，鰭式場效電晶體或全繞式閘極裝置中的缺陷可能會導致潛在的問題。
更詳細而言，現代鰭式場效電晶體及/或全繞式閘極裝置的製造可能涉及形成高介電常數金屬閘極(high-k metal gate, HKMG)結構，此結構包含高介電常數閘極介電質（其介電常數大於氧化矽的介電常數）和金屬閘電極。然而，隨著裝置尺寸的不斷縮小，閘極電阻可能會成為一個更大的問題，因為閘極電阻的增加可能會導致裝置速度變慢。例如，最近的半導體技術節點可能涉及形成包繞複數個垂直突出的主動區結構（例如鰭狀結構或奈米結構堆疊）的高介電常數金屬閘極結構，然後在高介電常數金屬閘極結構上方形成閘極導孔，以提供電性連接到高介電常數金屬閘極結構和下面的主動區結構。隨著半導體裝置按比例縮小的持續，高介電常數金屬閘極結構可能會覆蓋更多數量的主動區結構。與位於靠近閘極導孔的主動區結構相比，位於遠離閘極導孔的主動區結構（例如，位於或接近一排主動區結構的尾端的主動區結構）對於進出閘極導孔的電信號，可能經過明顯更長的信號路徑。較長的信號路徑可能導致電阻增加，這裡稱為閘極電阻。隨著閘極電阻的增加，時間常數（電阻和電容的乘積）也增加，這導致半導體裝置的速度變慢，尤其是對應於位於或接近此排主動區結構尾端的主動區結構的裝置。
為了解決上述問題，本揭露在鰭式場效電晶體及/或全繞式閘極裝置的閘電極上引入了低電阻層（例如，含鎢層）。在一些實施例中，低電阻層可以實施為在金屬閘電極頂部的蓋層。與閘極導孔和閘電極的各種金屬層相比，低電阻蓋層具有顯著較低的電阻率。因此，即使對於位於或接近一排主動區結構尾端的裝置，也可以顯著降低閘極電阻。閘極電阻的降低導致更慢的延遲及/或更快的裝置速度。
本揭露的各個方面現在以下參考第1A-1C圖和第2-19圖進行討論。更詳細而言，第1A-1B圖示了示例的鰭式場效電晶體裝置，並且第1C圖示了示例的全繞式閘極裝置。第2-15圖根據本揭露實施例，示出了IC裝置在各個製造階段的剖面側視圖。第16圖示出了記憶體電路，作為使用根據本揭露的各個面向製造的IC裝置實施的示例性IC應用。第17圖示出了半導體製造系統。第18-19圖根據本揭露的各個方面，各自示出了製造IC裝置方法的流程圖。
現在參考第1A圖和第1B圖，分別示出了積體電路(IC)裝置90的一部分的三維透視圖和俯視圖。IC裝置90使用鰭式場效電晶體實施。如第1A圖所示，IC裝置90包括基板110。基板110可以包括元素(單元素)半導體，例如矽、鍺及/或其他合適的材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及/或其他合適的材料；合金半導體，例如SiGe、GAsP、AlInAs、AlGAs、GaInAs、GaInP、GaInAsP及/或其他合適的材料。基板110可以是具有均勻組成的單層材料。或者，基板110可以包括具有適用於IC裝置製造的相似或不同成分的多個材料層。在一示例中，基板110可以是絕緣體上覆矽(silicon-on-insulator, SOI)基板，其具有形成在氧化矽層上的半導體矽層。在另一示例中，基板110可以包括導電層、半導體層、介電層、其他層或它們的組合。可以在基板110中或基板110上形成各種摻雜區，例如源極/汲極區。摻雜區可以摻雜有例如磷或砷的n型摻雜劑，及/或例如硼的p型摻雜劑，取決於設計要求。摻雜區可以直接形成在基板110上，形成在p型井結構中、n型井結構中、雙井結構中或使用凸起結構。摻雜區可以通過植入摻雜劑原子、原位摻雜磊晶成長及/或其他合適的技術來形成。
三維主動區120形成在基板110上。主動區120可以包括向上突出於基板110之外的細長鰭狀結構。因此，主動區120可以在下文中互換地稱為鰭狀結構120或鰭片120。鰭狀結構120可以使用合適的製程製造，包括微影和蝕刻製程。微影製程可以包括形成覆蓋基板110的光阻層、以一圖案曝光光阻、執行曝光後烘烤製程、以及顯影光阻以形成包括抗蝕劑的遮罩元件(未示出)。然後使用遮罩元件在基板110中蝕刻凹槽，在基板110上留下鰭狀結構120。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching, RIE)及/或其他合適的製程。在一些實施例中，鰭狀結構120可以通過雙重圖案化或多重圖案化製程形成。通常，雙重圖案化或多重圖案化製程結合了微影和自對準製程，從而允許創建例如比使用單一、直接微影製程所得的節距更小的圖案。作為示例，可以在基板上方形成膜層並使用微影製程對其進行圖案化。使用自對準製程在圖案化層旁邊形成間隔物。然後去除該層，然後可以使用剩餘的間隔物或心軸來圖案化鰭狀結構120。
IC裝置90還包括形成在鰭狀結構120上方的源極/汲極部件122。源極/汲極部件122可以包括在鰭狀結構120上磊晶成長的磊晶層。IC裝置90還包括形成在基板110上方的隔離結構130。隔離結構130電性分離IC裝置90的各個組件。隔離結構130可以包括氧化矽、氮化矽、氧氮化矽、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass, FSG)、低介電常數介電質材料及/或其他合適的材料。在一些實施例中，隔離結構130可以包括淺溝槽隔離(shallow trench isolation, STI)部件。在一實施例中，在形成鰭狀結構120期間，通過在基板110中蝕刻溝槽而形成隔離結構130。然後可以上述的隔離材料填充溝槽，接著進行化學機械平坦化(chemical mechanical planarization, CMP)製程。諸如場氧化物(field oxide)、矽局部氧化(local oxidation of silicon, LOCOS)及/或其他合適的結構的其他隔離結構也可以作為隔離結構130。或者，隔離結構130可以包括多層結構，例如，具有一層或多層熱氧化襯層。
IC裝置90還包括閘極結構140，閘極結構140在每個鰭片120的通道區中，形成於並且嚙合(engage)鰭狀結構120的三個側面上。換句話說，閘極結構140各自包繞複數個鰭狀結構120。閘極結構140可以是虛設閘極結構(例如，包含氧化物閘極介電質和多晶矽閘電極)，或者是包含高介電常數閘極介電質和金屬閘極電極的高介電常數金屬閘極結構，其中高介電常數金屬閘極結構通過替換虛設閘極結構而形成。儘管此處未描述，但閘極結構140可包括額外的材料層，例如鰭狀結構120上方的界面層、蓋層、其他合適的膜層或它們的組合。
參考第1A-1B圖，多個鰭狀結構120各自沿X方向縱向定向，並且多個閘極結構140各自沿Y方向縱向定向，即通常垂直於鰭狀結構120。在許多實施例中，IC裝置90包括附加部件，例如沿閘極結構140的側壁設置的閘極間隔物、設置在閘極結構140上方的硬遮罩層以及許多其他部件。
第1C圖示出了示例全繞式閘極裝置150的三維透視圖。出於一致性和清晰的原因，第1C圖和第1A-1B圖中的類似組件將被標記為相同的符號。例如，諸如鰭狀結構120的主動區在Z方向上垂直向上突出於基板110之外。隔離結構130提供鰭狀結構120之間的電性分離。閘極結構140位於鰭狀結構120上方和隔離結構130上方。遮罩155位於閘極結構140上方，並且閘極間隔物160位於閘極結構140的側壁上。蓋層165形成在鰭狀結構120上方，以在形成隔離結構130期間保護鰭狀結構120免受氧化。
複數個奈米結構170設置在每個鰭狀結構120上方。奈米結構170可以包括奈米片、奈米管或奈米線，或在X方向上水平延伸的一些其他類型的奈米結構。閘極結構140下方的奈米結構170的部分可以用作全繞式閘極裝置150的通道。介電質內部間隔物175可以設置在奈米結構170之間。此外，雖然為了簡單起見未示出，但是奈米結構170的每一個堆疊可以被閘極介電質以及閘電極沿周圍包繞。在所示實施例中，閘極結構140外部的奈米結構170的部分可以用作全繞式閘極裝置150的源極/汲極部件。然而，在一些實施例中，連續的源極/汲極部件可以磊晶成長在位於閘極結構140外的鰭狀結構120的部分的上方。無論如何，導電源極/汲極接觸件180可以形成在源極/汲極部件上方以提供對其的電連接。層間介電質(interlayer dielectric, ILD)185形成在隔離結構130上方以及閘極結構140和源極/汲極接觸件180周圍。
關於全繞式閘極裝置製造的其他細節揭露於2018年12月25日發布的美國專利第10,164,012號中，標題為題為「半導體裝置及製造方法（Semiconductor Device and Manufacturing Method）」，以及2019年7月23日發布的美國專利第10,361,278號中，標題為「製造半導體裝置的方法和半導體裝置（Method of Manufacturing a Semiconductor Device and a Semiconductor Device）」，同樣2018年2月6日發布的美國專利第9,887,269號中，標題為「多閘裝置及其製作方法（Multi-Gate Device and Method of Fabrication）」，每件專利揭露內容均以引用方式全文併入本文。在本揭露關於鰭狀結構或鰭式場效電晶體裝置的範圍內，這樣的討論可以同樣適用於全繞式閘極裝置。
第2圖是根據本揭露實施例，在特定製造階段的IC裝置200的部分的示意性局部剖面側視圖。IC裝置200可以實施為鰭式場效電晶體或全繞式閘極裝置，但為了簡單起見，本文將其示為鰭式場效電晶體。
第2圖的剖面側視圖是穿過由Y方向和Z方向定義的平面(例如，穿過Y-Z平面)截取的。因此，第2圖的剖面側視圖也可以稱為Y剖圖。在一些實施例中，第2圖中的IC裝置200的剖面側視圖可以通過沿第1A-1B圖中所示的剖線A-A'截取橫剖面來獲得。出於簡單性和一致性的原因，在第1A-1C圖中出現的類似組件在第2圖和隨後的圖中將被標記為相同的符號。還應理解的是，雖然以下討論主要以鰭式場效電晶體（例如，第1A-1B圖的鰭式場效電晶體）來說明本揭露的發明概念，但相同的概念也可應用於全繞式閘極裝置（例如，第1C圖的全繞式閘極裝置，除非另有說明。
如第2圖所示，IC裝置200包括以上參照第1A-1C圖討論的基板110，例如矽基板。可以通過圖案化基板110來形成複數個主動區。例如，主動區可以包括以上參考第1A-1B圖討論的鰭狀結構120。為了便於在以下的討論中參考，第2圖中所示的鰭狀結構用各別的符號120A、120B、120C和120D標示。然而，應當理解的是，鰭狀結構120A-120D各自垂直向上（在Z方向上）突出到基板110之外，並且各自在X方向上橫向延伸，就如第1A-1B圖的鰭狀結構120一樣。應當理解的是，雖然這裡示出了四個示例鰭狀結構120A-120D，但是IC裝置200可以包括實質上更多數量的鰭狀結構，例如超過二十個或三十個類似於鰭狀結構120A-120D的鰭狀結構。設置在鰭狀結構120A與120C之間的鰭狀結構在此未具體示出，而是由複數個點210表示，並且設置在鰭狀結構120B與120D之間的鰭狀結構在此未具體示出，而是由複數個點211表示。
鰭狀結構120的底部部分在Y方向上由隔離結構130彼此分隔，隔離結構130可以包括合適的介電材料，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass, FSG)，如以上參考第1A-1B圖所討論的。在所示實施例中，隔離結構130包括淺溝槽隔離(shallow trench isolation, STI)結構。
繼續參考第2圖，IC裝置200包括高介電常數金屬閘極(high-k metal gate, HKMG)結構140。高介電常數金屬閘極結構140可以包括高介電常數閘極介電質和含金屬閘電極。高介電常數閘極介電質包含高介電常數介電材料，其是指介電常數大於氧化矽介電常數(例如約3.9)的介電材料。高介電常數閘極介電質的示例材料包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯或它們的組合。含金屬閘極形成在高介電常數閘極介電質之上。含金屬閘電極可以包括一個或多個功函數(work function, WF)金屬層和填充金屬層。可以設置功函數金屬層以調整相應電晶體的功函數。用於功函數金屬層的示例材料可以包括氮化鈦(TiN)、鋁化鈦(TiAl)、氮化鉭(TaN)、碳化鈦(TiC)、碳化鉭(TaC)、碳化鎢(WC)、氮化鋁鈦(TiAlN)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或其組合。填充金屬層可以用作含金屬閘電極的主要導電部分。在一些實施例中，填充金屬層可以包括鈷、鎢、銅、鋁或合金或它們的組合。應該理解的是，高介電常數金屬閘極結構可以包括附加層，例如界面層、蓋層、擴散/阻擋層或其他適用膜層。
根據本揭露的一個方面，IC裝置200包括形成在高介電常數金屬閘極結構140的上表面上方的導電蓋層300。然後在導電蓋層300上方形成閘極導孔320。導電蓋層300至少在Y方向上可形成在高介電常數金屬閘極結構140的上表面的大抵大部分(例如，大於90%)上。換而言之，在Y剖面側視圖中，高介電常數金屬閘極結構140的大抵整個上表面(例如，至少90%)具有形成在其上的導電蓋層300。在一些實施例中，導電蓋層300至少在Y方向上形成在高介電常數金屬閘極結構140的整個上表面之上。因此，導電蓋層300在Y方向上的尺寸實質上大於(例如，至少數倍大)閘極導孔320在Y方向上的最大尺寸。
導電蓋層300的電阻率比高介電常數金屬閘極的含金屬電極以及閘極導孔320低。在這方面，特定類型材料的電阻率測量特定類型材料在每單位（例如，長度或體積）基礎上對導電的電阻。因此，假設這兩種材料具有相同的尺寸並在相同的環境中工作，則比起具有較高電阻率的材料，具有較低電阻率的材料是更好的電導體。
實施導電蓋層300的原因之一是降低閘極電阻。更詳細而言，閘極導孔320的形成是為了提供與高介電常數金屬閘極結構140，以及設置在高介電常數金屬閘極結構140下方的鰭狀結構120A-120D的電連接性。然而，通過閘極導孔320垂直傳播後，電信號必須在Y方向上水平傳播以到達個別的鰭狀結構。如上所述，鰭狀結構120A與120C之間以及鰭狀結構120B與120D之間可以有許多鰭狀結構。因此，通過閘極導孔320傳播的電信號可能僅需要經過距離220以到達鰭狀結構120A，但可能必須經過更長的距離221以到達鰭狀結構120C。同樣地，通過閘極導孔320傳播的電信號可能只需要經過短距離220即可到達鰭狀結構120B，但可能必須經過更長的距離221才能到達鰭狀結構120D。
在沒有實施導電蓋層300的傳統實施例中，電信號的傳播將主要發生在高介電常數金屬閘極結構140的含金屬閘電極內。雖然含金屬閘電極是導電的，但由於含金屬閘電極的固有電阻，電信號的這種水平傳播路徑（沿Y方向）仍可能導致信號損失。換而言之，閘極導孔320與鰭狀結構之間的電信號水平傳播對應於各個鰭狀結構所經歷的閘極電阻。對於位於或靠近一排鰭狀結構尾端的鰭狀結構，例如設置在尾端的鰭狀結構120C，信號損失或閘極電阻可能更差。換而言之，即使鰭狀結構120A所經歷的信號損失或閘極電阻是可容忍的(因為其設置得相對靠近閘極導孔320)，鰭狀結構120C所經受的信號損失或閘極電阻可能過大而無法忽視。因此，本文中的鰭狀結構，尤其是遠離閘極導孔320的鰭狀結構(例如鰭狀結構120C和120D)可能會出現裝置性能下降，例如裝置速度變慢等，因為電阻與設備速度成反比。
為了克服上述問題，本揭露實施導電蓋層300以降低鰭狀結構經歷的閘極電阻。如上所述，導電蓋層300具有比閘極導孔320更低的電阻率，以及比高介電常數金屬閘極結構140的金屬層更低的電阻率。因此，導電蓋層300可以比高介電常數金屬閘極結構140更好地導電，減少信號的損失。應該注意的是，導電蓋層300也形成在大抵整個高介電常數金屬閘極結構140上。因此，為了達到甚至最遠的鰭狀結構120C或120D，電信號的水平傳播可能主要發生在導電蓋層300內，而不是通過高介電常數金屬閘極結構140電阻更大的金屬層。因此，即使是位於(離閘極導孔320)最遠的鰭狀結構120C和120D也可經歷閘極電阻和信號損失的實質上降低。以這種方式，可以提高裝置性能(特別是對於對應於鰭狀結構120C和120D的裝置)。
第3-15圖根據本揭露的各個實施例，示出了IC裝置200的部分在各個製造階段的示意性局部剖面圖。而第2圖示出了其沿Y-Z平面的剖面圖，第3-15圖示出了沿X-Z平面的剖面圖，因此，第3-15圖可以稱為X剖面(x-cuts)。例如，第3-15圖中的IC裝置的剖面側視圖可以沿第1A-1B圖所示的剖線B-B'截取剖面而獲得。
參考第3圖，IC裝置200包括上述鰭狀結構120形式的主動區。層間介電質185在X方向上橫向圍繞鰭狀結構120。高介電常數金屬閘極結構140形成在鰭狀結構120上方。在一些實施例中，高介電常數金屬閘極結構140作為閘極替換製程的一部分而形成，閘極替換製程首先形成虛設閘極結構，隨後由高介電常數金屬閘極結構替換。在這方面，最初形成的虛設閘極結構可以包括虛設閘極介電質(例如，氧化矽閘極介電質)和虛設多晶矽閘電極。在形成源極/汲極區之後，去除虛設閘極結構（例如，通過一道或多道蝕刻製程），從而在層間介電質185內形成開口或凹槽。開口或凹槽還露出鰭狀結構120的上表面。然後在開口中形成高介電常數金屬閘極結構140以代替去除的虛設閘極結構。
在第3圖所示的實施例中，高介電常數金屬閘極結構140包括形成在鰭狀結構120上方的高介電常數閘極介電層400、形成在高介電常數閘極介電層400上的功函數(work function, WF)金屬層410、形成在功函數金屬層410上的導電層420、形成在導電層420上的保護層430、形成在保護層430上的膠層440。
高介電常數閘極介電層400包括介電常數大於氧化矽介電常數的高介電常數介電材料。高介電常數閘極介電層400可以通過一道或多道合適的沉積製程形成，例如原子層沉積(atomic layer deposition, ALD)製程、電漿增強原子層沉積(plasma enhanced atomic layer deposition, PEALD)製程、化學氣相沉積(chemical vapor deposition, CVD)製程、或物理氣相沉積（physical vapor deposition, PVD）製程，或它們的組合。
功函數金屬層410可以包括被配置為調整電晶體功函數的金屬或金屬化合物。功函數金屬層410的非限制性示例材料可以包括氮化鈦(TiN)、鋁化鈦(TiAl)、氮化鉭(TaN)、碳化鈦(TiC)、碳化鉭(TaC)、碳化鎢(WC)、鋁氮化鈦(TiAlN)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或它們的組合。功函數金屬層410也可以使用一道或多道合適的沉積製程例如原子層沉積、化學氣相沉積、物理氣相沉積或其組合來形成。
導電層420包括也具有良好間隙填充性能的導電材料。在一些實施例中，導電層420包括氮化鈦(TiN)。在一些實施例中，也可以使用與形成功函數金屬層410相同的製程室（例如，原子層沉積室、物理氣相沉積室、化學氣相沉積室等）來形成導電層420。因此，導電層420也可以稱為原位層(in-situ layer)。導電層420可以被認為是上述填充金屬的一部分，其用作高介電常數金屬閘極結構140的金屬閘電極的主要導電部分。
保護層430包括介電材料。在一些實施例中，保護層430可以包括氧化矽(SiO 2)。保護層430為下方的膜層提供保護，例如為導電層420和功函數金屬層410提供保護。保護層430也可以使用諸如原子層沉積、化學氣相沉積、物理氣相沉積或其組合的一道或多道合適的沉積製程來形成。
膠層440也包括導電材料。在一些實施例中，膠層440包括氮化鈦。膠層440的材料成分被配置為增強與導電蓋層300(見第2圖)的黏附，導電蓋層300將在後續製程中形成在膠層440上方。如果沒有膠層440，導電蓋層300可能與高介電常數金屬閘極結構140的金屬閘電極沒有足夠的黏附力。換句話說，如果沒有形成膠層440，導電蓋層300可能會太容易從高介電常數金屬閘極結構140的金屬閘電極剝離。膠層440也可以被認為是金屬閘電極的填充金屬的一部分。可以使用一道或多道合適的沉積製程，諸如原子層沉積、化學氣相沉積、物理氣相沉積或其組合來形成膠層440。
在所示實施例中，窄間隙450(或接縫)也可存在於高介電常數金屬閘極結構140內，例如膠層440內。在一些實施例中，這樣的間隙450可能由於膠層440的間隙填充能力而形成。在一些實施例中，可以完全消除間隙450。
現在參考第4圖，對IC裝置200執行回蝕製程500。回蝕製程500部分地蝕刻掉高介電常數金屬閘極結構140以減小高介電常數金屬閘極結構140在Z方向上的高度。對於膜層400、410、420、430和440，回蝕製程500可以具有大抵上相似的蝕刻速率，使得由於回蝕製程500而導致的高度減小對於所有膜層400-440可以大抵上相似。
膜層400-440的部分去除形成開口510，其中開口510的側表面由層間介電質185定義，並且開口510的底表面由膜層400-440的上表面限定。開口510具有在Z方向上測量的深度520。深度520是經過精心配置的，不會太大，也不會太小。這是因為開口510的形成是為了在後續的製程中能被導電蓋層300填充。因此，開口510的深度520轉化為導電蓋層300的厚度。如果深度520太高，則導電蓋層300將太厚並且高介電常數金屬閘極結構140將太薄，這可能不利地影響高介電常數金屬閘極結構140的性能或操作。另一方面，如果深度520太低，則導電蓋層300將太薄，並且可能無法充分發揮其降低閘極電阻的目的。在一些實施例中，深度520在大約20nm和大約70nm之間的範圍，例如，在大約30nm和大約60nm之間。深度520也可以相對於高介電常數金屬閘極結構140剩餘部分的高度530而定義。在一些實施例中，深度520和高度530之間的比率在大約5%和大約25%之間的範圍。如上所述，關於深度520的這些範圍不是隨機選擇的，而是在本文中具體配置以確保即將形成的導電蓋層300足夠厚以降低閘極電阻，同時保留足夠量的高介電常數金屬閘極結構140，以使有關閘極或裝置性能的預期操作不受影響。
現在參考第5圖，對IC裝置200執行選擇性成長製程550以在高介電常數金屬閘極結構140上方形成導電蓋層300。在一些實施例中，選擇性成長製程550在原子層沉積(ALD)機台中執行，其中前軀物選自：WCl 5、H 2、WF 6和SiH 4。選擇性成長製程550也在約400°C至約500°C範圍的製程溫度、約2分鐘至約30分鐘之間的製程持續時間、約2Torr及大約500Torr之間的範圍的製程壓力下執行。
選擇性成長製程550被配置為直接在功函數金屬層410、導電層420和膠層440的上表面上成長導電蓋層300的材料，而不直接在高介電常數閘極介電層400或保護層430的上表面上成長。在一些實施例中，選擇性成長製程550被配置為成長無氟鎢(fluorine-free-tungsten, FFW)作為導電蓋層300的材料。在其他實施例中，選擇性成長製程550可以被配置為成長另一種含鎢材料或另一種合適的材料作為導電蓋層300。不管作為導電蓋層300成長的材料的具體類型，應當理解的是，導電蓋層300具有比高介電常數金屬閘極結構140的金屬閘電極低的電阻率，例如比膜層400、410、420、430和440中的每一者低的電阻率。
由於導電蓋層300直接在膜層410、420和440上，但不直接在膜層400或430上選擇性成長，導電蓋層300可以表現出某些獨特的物理特性。例如，導電蓋層300的底表面570可以具有各自在Z方向上內凹凹槽（concave recesses）580-581。凹槽580-581的位置對應(或對準)於保護層430的位置。這是因為雖然導電蓋層300沒有直接成長在保護層430的上表面上(因為保護層430不導電），直接成長在膜層420和440的上表面上的導電層蓋層300的部分可以（在X方向上）橫向延伸，使得它們最終相互融合。因此，導電蓋層300的部分仍然設置在保護層430上方，但是這些部分形成在垂直方向上的更高位置，從而產生凹槽580-581。在一些實施例中，導電蓋層300的底表面570還可以包括在Z方向上垂直向下突出的突起590。換而言之，突起590可以突出到間隙450中。
應當注意的是，不需要平坦化製程來平坦化導電蓋層300的上表面600，因為選擇性成長製程550可能能夠相對精準地調整導電蓋層300（在Z方向上垂直測量）的厚度。因此，一旦上表面600與層間介電質185的上表面大抵上共面，選擇性成長製程550就可以停止。話雖如此，應該理解的是，導電蓋層300的上表面600可能或可能不是完全平坦的，並且在某些實施例中它可能具有曲率。例如，在一些實施例中，上表面600可能（在Z方向上）向下彎曲，使得它在中部具有比在邊緣更低的垂直高度。
還應當注意的是，導電蓋層300的厚度可以大抵上對應於上面參照第4圖討論的開口510的深度520。因此，符號520也可以稱為導電蓋層300的厚度520。如此，導電蓋層300的厚度520在約2nm至約8nm之間的範圍，且厚度520與高介電常數金屬閘極結構140的剩餘部分的高度530之間的比率在大約50%和大約100%之間的範圍。同樣，這些範圍不是隨機選擇的，而是專門配置為確保導電蓋層300可以實現充分的閘極電阻降低而不干擾這裡電晶體的期望操作。
現在參考第6圖，以上討論的閘極導孔320形成在導電蓋層300的上表面600上。如上所述，閘極導孔320提供到高介電常數金屬閘極結構140和下方鰭狀結構120的電連接性。由於低電阻導電蓋層300的形成，通過閘極導孔320傳播的信號可以通過導電蓋層300傳播到每個鰭狀結構120。由於導電蓋層300的電阻率非常低，即使是離閘極導孔320最遠的鰭狀結構120(例如第2圖中的鰭狀結構120C或120D)也不會經歷太多的信號損失，因此閘極電阻實質上降低，裝置速度提高。
上面結合第3-6圖討論的實施例對應具有相對較低臨界電壓的半導體裝置。因此，第3-6圖中所示的實施例可稱為低臨界電壓實施例。第7圖示出了具有中等臨界電壓(即，大於第3-6圖的實施例的低臨界電壓)的IC裝置200的另一個實施例。因此，第7圖的實施例可以被稱為中臨界電壓實施例。出於一致性和清晰的原因，出現在第3-7圖中的類似組件將被標記為相同符號。
參考第7圖，其為IC裝置200的X剖面視圖，IC裝置200的高介電常數金屬閘極結構140包括高介電常數閘極介電層400、功函數金屬層410、導電層420、保護層430和膠層440。然而，與第6圖的低臨界電壓實施例不同，第7圖的中臨界電壓實施例進一步包括形成在高介電常數閘極介電層400與功函數金屬層410之間的導電層620。導電層620的添加有助於將第7圖的實施例的臨界電壓調整為比第6圖的實施例更大的電壓（例如，NFETs為較大的正值或PFETs為較大的負值）。
在第7圖的階段，IC裝置200已經經歷了以上參照第4-6圖討論的相同製程，例如回蝕製程500、選擇性成長製程550和閘極導孔320的形成。選擇性成長製程550在高介電常數金屬閘極結構140上方形成導電蓋層300。應注意的是，由於導電蓋層300不直接成長在保護層430的上表面上，所以導電蓋層300的底表面570仍可能具有對應於保護層430所在位置的內凹凹槽580-581。導電蓋層300的底表面570還包括進入間隙450的向下突起590。
第8圖進一步說明IC裝置200的另一個實施例，其中與第6圖和第7圖的實施例相比，高介電常數金屬閘極結構140被配置為具有相對較高的臨界電壓。因此，第8圖的實施例可以稱為高臨界電壓實施例。出於一致性和清晰的原因，出現在第5-8圖中的類似組件將被標記為相同符號。
參考第8圖，其為IC裝置200的X剖面視圖，IC裝置200的高介電常數金屬閘極結構140包括高介電常數閘極介電質層400、導電層620、功函數金屬層410、導電層420和保護層430。然而，與第6圖的低臨界電壓實施例和第7圖的中臨界電壓實施例不同的是，第8圖的高臨界電壓實施例不包括膠層440。此外，第8圖的導電層620比第7圖的實施例中的導電層620厚很多。高介電常數金屬閘極結構140的這種配置有助於調節臨界電壓，使第8圖的實施例的臨界電壓比第6-7圖的實施例的臨界電壓高。（例如，NFETS的正值較大或PFET的負值幅度較大）。
在第8圖的階段，IC裝置200已經經歷了以上參照第4-6圖討論的相同製程，例如回蝕製程500、選擇性成長製程550和閘極導孔320的形成。選擇性成長製程550在高介電常數金屬閘極結構140上方形成導電蓋層300。至少部分是由於消除了膠層440，導電蓋層300的底表面570現在具有內凹凹槽630(在Z方向上向上凹陷)。凹槽630一般對應保護層430所在位置，凹槽630的中心對應間隙450所在位置。同樣，凹槽630的形成歸因於導電蓋層300沒有通過選擇性成長製程550直接成長在保護層430的上表面上。
以上參照第3-8圖討論的實施例關於形成導電蓋層300的第一製程流程。第9-15圖關於形成導電蓋層300的第二製程流程。同樣，出於一致性和清楚的原因，出現在以上討論的第一製程流程和以下討論的第二製程流程中的類似組件將被標記為相同符號。
現在參考第9圖，第9圖也示出了IC裝置200的X剖面圖，IC裝置200的高介電常數金屬閘極結構140也經歷回蝕刻製程500。因此，開口510通過部分去除高介電常數金屬閘極結構140形成。
現在參考第10圖，對IC裝置200執行膠層沉積製程650以在開口510中沉積膠層660。膠層沉積製程650可以包括原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或其組合。在一些實施例中，膠層660具有與膠層440相似(或相同)的材料成分。例如，膠層660也可以具有氮化鈦材料成分。膠層660部分填充開口510。例如，膠層660形成在層間介電質185的側表面和上表面以及回蝕刻的高介電常數金屬閘極結構140上表面上。由於沉積製程650不是選擇性沉積製程，膠層660的部分形成在高介電常數金屬閘極結構140的所有膜層400-440上。
膠層沉積製程650被配置為將膠層660形成為具有厚度670，其中厚度670在大約1nm和大約10nm之間的範圍。這樣的厚度範圍不是隨機選擇的，而是專門配置為使裝置性能最大化。詳細而言，如下文將討論的，開口510的剩餘部分將被導電蓋層300填充。膠層660在此處形成以增加與導電蓋層300的黏附力，因此它不會剝離。如果厚度670太小（即膠層660形成的太薄），則膠層660可能無法提供與導電蓋層300的足夠黏附力，並且導電蓋層300仍可能遭受不期望的剝離或脫附問題。另一方面，如果厚度670太大(即，膠層660形成得太厚)，則可能沒有足夠量或體積的導電蓋層300來充分降低閘極電阻。這裡，膠層660具體配置的厚度範圍允許優化導電蓋層黏附力和降低閘極電阻兩者。
現在參考第11圖，對IC裝置200執行導電蓋層沉積製程680以在開口510中沉積導電蓋層300。導電蓋層300沉積在膠層660的上表面和側表面上，並完全填充開口510。在一些實施例中，導電蓋層沉積製程680可以包括原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或它們的組合。
現在參考第12圖，對IC裝置200執行平坦化製程690。在一些實施例中，平坦化製程690包括化學機械平坦化製程。平坦化製程690去除設置在層間介電質185上方導電蓋層300的和膠層660的多餘部分，使得導電蓋層300和膠層660的剩餘部分的上表面與層間介電質185的上表面大抵上共面。在此製造階段，導電蓋層300具有厚度695。在一些實施例中，厚度695在約20nm和約60nm之間的範圍內。在一些實施例中，蓋層300的厚度695與膠層660的厚度670的比率在大約2:1和大約60:1之間的範圍。這樣的比率範圍不是隨機選擇的，而是專門配置為使裝置性能最大化，因為如上所述，膠層660與導電蓋層300相比不應太薄，因為這可能導致導電蓋層300的剝離問題。與導電蓋層300相比，膠層660也不應該太厚，因為這可能導致閘極電阻降低不足。
現在參考第13圖，上面討論的閘極導孔320形成在導電蓋層300的上表面600上。如上所述，閘極導孔320提供到高介電常數金屬閘極結構140和下方鰭狀結構120的電連接性。由於低電阻導電蓋層300的形成，閘極電阻實質上降低。
還應當理解的是，第9-13圖對應於第二製程流程的低臨界電壓實施例，其中高介電常數金屬閘極結構140大抵類似於第6圖的高介電常數金屬閘極結構140(由第一製程流程形成)。第14圖對應於第二製程流程的中臨界電壓實施例，其中高介電常數金屬閘極結構140大抵上類似於第7圖的高介電常數金屬閘極結構140(由第一製程流程形成)。再者，在圖13的低臨界電壓實施例和第14圖的中臨界電壓實施例中出現的類似組件被標記為相同符號。
如第14圖的X剖面側視圖所示，中臨界電壓實施例的IC裝置200具有高介電常數金屬閘極結構140，其包括上述的膜層400-440和膜層620。回蝕高介電常數金屬閘極結構140，並在回蝕的高介電常數金屬閘極結構140上方形成膠層660，然後在膠層660上方形成導電蓋層300。然後執行平坦化製程以平坦化導電蓋層300和膠層660的上表面，直到它們與層間介電質185的上表面大抵共面。然後在導電蓋層300的上表面上形成閘極導孔320。
第15圖是第二製程流程的高臨界電壓實施例的X剖面側視圖，其中高介電常數金屬閘極結構140與第8圖(由第一個流程形成）的高介電常數金屬閘極結構140大抵相同。同樣，在圖13-14的低臨界電壓和中臨界電壓實施例以及第15圖的高臨界電壓實施例中出現的類似組件被標記為相同符號。如第15圖所示，高臨界電壓實施例的IC裝置200具有高介電常數金屬閘極結構140，其包括上述膜層400-430和膜層620。回蝕高介電常數金屬閘極結構140，並在回蝕的高介電常數金屬閘極結構140上方形成膠層660，接著在膠層660上方形成導電蓋層300。然後執行平坦化製程以平坦化導電蓋層300和膠層660的上表面，直到它們與層間介電質185的上表面大抵共面。然後在導電蓋層300的上表面上形成閘極導孔320。
不論執行以形成導電蓋層300的製程流程，並且不論IC裝置200是低臨界電壓裝置、中臨界電壓裝置或是高臨界電壓裝置，本案在Y方向上，沿高介電常數金屬閘極結構140的大抵整個上表面設置導電蓋層300，可降低閘極電阻，尤其是對於遠離閘極導孔的主動區結構。這種閘極電阻的降低導致更快的裝置速度、更低的信號損失等。
第16圖根據本揭露的實施例示，出了IC裝置200部分的簡化示意性局部俯視圖。為了簡單起見，某些膜層及/或關於某些膜層的附加細節在此沒有具體說明。如第16圖所示，複數個主動區結構，例如以上討論的鰭狀結構120A-120D，在X方向上延伸。當然，在IC裝置200是全繞式閘極裝置的實施例中，這些主動區結構可以實施為奈米結構的堆疊(例如，奈米片、奈米管、奈米線等)。複數個高介電常數金屬閘極結構140各自在Y方向上延伸，並且在俯視圖中與鰭狀結構120A-120D重疊。導電蓋層300形成在每個高介電常數金屬閘極結構140之上，並且閘極導孔320形成在導電蓋層300之上。導電蓋層300在Y方向上延伸，並且其在Y方向上的尺寸700大抵上類似於高介電常數金屬閘極結構140在Y方向上的尺寸710。在一些實施例中，尺寸700大於尺寸710的約90%。在一些實施例中，尺寸700約等於尺寸710。如上所述，導電蓋層300形成在高介電常數金屬閘極結構140的大抵整個上表面，允許通過閘極導孔320傳播的電信號以最小的損耗到達位於遠處的主動區結構（例如鰭狀結構120C和120D），因為導電蓋層300具有低電阻率，並且跨越大抵整個高介電常數金屬閘極結構140(以及因此位於高介電常數金屬閘極結構140下方的所有主動區結構)。因此，此處的導電蓋層的形成降低了閘極電阻並提高了速度。
應當理解的是，以上討論的具有低電阻率的導電蓋層的IC裝置可以在各種IC應用中實施，包括諸如靜態隨機存取記憶體(static random-access memory, SRAM)裝置的記憶體裝置。在這方面，第17圖示出了單端口SRAM單元(例如，1位元SRAM單元)800的示例電路示意圖。單端口SRAM單元800包括上拉電晶體PU1、PU2；下拉電晶體PD1、PD2；以及通道閘電晶體PG1、PG2。如電路圖所示，電晶體PU1、PU2為p型電晶體，電晶體PG1、PG2、PD1、PD2為n型電晶體。根據本揭露的各個方面，PG1、PG2、PD1和PD2電晶體用比PU1和PU2電晶體的間隔物更薄的間隔物來實施。由於在所示實施例中SRAM單元800包括六個電晶體，它也可以被稱為6T SRAM單元。
上拉電晶體PU1和下拉電晶體PD1的汲極耦合在一起，並且上拉電晶體PU2和下拉電晶體PD2的汲極耦合在一起。電晶體PU1和PD1與電晶體PU2和PD2交叉耦合以形成第一資料閂鎖。電晶體PU2和PD2的閘極耦合在一起並連接到電晶體PU1和PD1的汲極，以形成第一存儲節點SN1，且電晶體PU1和PD1的閘極耦合在一起並連接到電晶體PU2和PD2的汲極，以形成互補第一存儲節點SNB1。上拉電晶體PU1和PU2的源極耦合到電源電壓Vcc(也稱為Vdd)，並且下拉電晶體PD1和PD2的源極耦合到電壓Vss，該電壓Vss在一些實施例中可以是電性接地（electrical ground）。
第一資料閂鎖的第一存儲節點SN1通過通道閘電晶體PG1耦合到位元線BL，互補第一存儲節點SNB1通過通道閘電晶體PG2耦合到互補位元線BLB。第一存儲節點N1和互補第一存儲節點SNB1是互補節點，通常處於相反的邏輯位準（邏輯高或邏輯低）。通道閘電晶體PG1和PG2的閘極耦合到字元線WL。諸如SRAM單元800的SRAM裝置可以使用「平面」電晶體裝置、具有鰭式場效電晶體及/或具有全繞式閘極的裝置來實施。
第18圖根據本揭露的實施例，示出了的積體電路製造系統900。製造系統900包括通過通信網路918連接的多個實體（entity）902、904、906、908、910、912、914、916…、N。網路918可以是單個網路或可以是多種不同的網路，例如內聯網（Intranet）和互聯網（Internet），並且可能包括有線和無線通信通道兩者。
在一個實施例中，實體902表示製造協作的服務系統；實體904代表用戶，例如監控目標產品的產品工程師；實體906代表工程師，例如控制製程和相關配方的製程工程師，或監控或調整製程機台條件和設定的設備工程師；實體908代表用於IC測試和測量的計量機台；實體910代表半導體製程機台，例如執行上述選擇性成長製程550的製程機台；實體912代表與製程機台910相關聯的虛擬計量模組（metrology module）；實體914代表與製程機台910以及另外的其他製程機台相關聯的先進製程控制（advanced processing control, APC）模組；實體916代表與製程機台910相關聯的採樣模組。
每個實體可以與其他實體交互作用，並且可以向其他實體提供積體電路製造、製程控制及/或計算能力及/或從其他實體接收這樣的能力。每個實體還可以包括一個或多個用於執行計算和執行自動化的電腦系統。例如，實體914的先進製程控制模組可以包括其中編碼有軟體指令的多個電腦硬體。電腦硬體可能包括硬盤驅動器、快閃驅動、光碟機（CD-ROMs）、RAM記憶體、顯示裝置（例如，顯示器）、輸入/輸出設備（例如，鼠標和鍵盤）。軟體指令可以用任何合適的程式語言編寫，並且可以設計為執行特定任務。
積體電路製造系統900實現實體之間的交互作用，以用於積體電路(IC)製造以及IC製造的先進製程控制。在一實施例中，先進製程控制包括根據計量結果調整適用於相關晶圓的一個製程機台的處理條件、設定及/或配方。
在另一個實施例中，根據基於製程品質及/或產品品質確定的最佳採樣率，從經處理的晶圓的子集測量計量結果(metrology results)。在又一實施例中，根據基於製程品質及/或產品品質的各種特徵確定的最佳採樣場域/點(field and point)，從經處理的晶圓子集的選定場域和點測量計量結果。
IC製造系統900提供的能力之一可以實現在諸如設計、工程和製程、計量和先進製程控制等領域中的協作和資訊存取。IC製造系統900提供的另一能力可以在設施之間，例如在計量機台和製程機台之間集成系統。這種整合使設施能夠協調其活動。例如，整合計量機台和製程機台可以使製造資訊更有效地結合到製造過程或先進製程控制模組中，使得來自計量機台metrology tool)的線上或現場測量的晶圓資料能夠被整合到相關的製程機台中。
第19圖是說明製造半導體裝置的方法1000的流程圖。方法1000包括步驟1010，在複數主動區結構上方形成閘極結構，主動區結構各自在垂直方向上向上突出。主動區結構各自在第一水平方向上延伸。閘極結構在不同於第一水平方向的第二水平方向上延伸。
方法1000包括步驟1020，回蝕閘極結構的部分。
方法1000包括步驟1030，在回蝕閘極結構後，在閘極結構上成長導電蓋層。
方法1000包括步驟1040，在導電蓋層上形成閘極導孔。在由第二水平方向及垂直方向定義的剖面圖中，導電蓋層實質上寬於閘極導孔。
在一些實施例中，形成閘極結構的步驟1010包括：形成高介電常數閘極介電質以及含金屬閘電極。含金屬閘極結構包含複數個導電層及一個非導電層。
在一些實施例中，成長導電蓋層的步驟1030包括：直接在導電層的多個上表面，但不直接在非導電層的上表面上選擇性地成長導電蓋層。在一些實施例中，執行步驟1030，使得導電蓋層的底表面成長為具有對應於非導電層所在位置的凹槽。
在一些實施例中，成長導電蓋層的步驟1030包括：在第二水平方向上，在閘極結構的大抵整個上表面上成長導電蓋層。
在一些實施例中，成長導電蓋層的步驟1030包括：成長電阻率低於閘極導孔及閘極結構的金屬層作為導電蓋層。
應當理解的是，可以在步驟1010-1040之前、期間或之後執行附加步驟。例如，方法1000可以包括以下步驟：在閘極結構形成在鰭狀結構上或奈米結構上之前，形成從基板垂直突出的鰭狀結構作為主動區結構，或者形成全繞式閘極(gate-all-around, GAA)裝置的奈米結構作為主動區結構。方法1000還可以包括形成其他導電接觸件和導孔、互連線、封裝和測試製程。為了簡單起見，本文不詳細討論這些附加步驟。
第20圖是說明製造半導體裝置的方法1100的流程圖。方法1100包括步驟1110，在複數個主動區結構上方形成閘極結構，主動區結構各自在垂直方向上向上突出。主動區結構各自在第一水平方向上延伸。閘極結構在不同於第一水平方向的第二水平方向上延伸。
方法1100包括步驟1120，回蝕閘極結構的部分。
方法1100包括步驟1130，在回蝕閘極結構後，在閘極結構上沉積膠層。膠層定義了凹槽。
方法1100包括步驟1140，以導電蓋層填充凹槽。
方法1100包括步驟1150，對膠層及導電蓋層執行平坦化製程。
方法1100包括步驟1160，在導電蓋層上方形成閘極導孔。在由第二方向和垂直方向定義的剖面圖中，導電蓋層實質上寬於閘極導孔。
在一些實施例中，形成閘極結構的步驟1110包括：形成高介電常數閘極介電質及含金屬閘電極，含金屬閘電極包含複數個導電層及一個非導電層。
在一些實施例中，沉積膠層的步驟1130包括：直接在導電層及非導電層的多個上表面沉積膠層。
在一些實施例中，沉積膠層的步驟1130包括：沉積氮化鈦層作為膠層。
在一些實施例中，執行填充凹槽的步驟1140，使得導電蓋層在第二水平方向上形成在閘極結構的大抵整個上表面上。
在一些實施例中，填充凹槽的步驟1140包括：以電阻率小於閘極導孔及閘極結構的金屬填充凹槽。
應當理解的是，可以在步驟1110-1160之前、期間或之後執行附加步驟。例如，方法1100可以包括以下步驟：在閘極結構形成在鰭狀結構上或奈米結構上之前，形成從基板垂直突出的鰭狀結構作為主動區結構，或者形成全繞式閘極(gate-all-around, GAA)裝置的奈米結構作為主動區結構。方法1100還可以包括形成其他導電接觸件和導孔、互連線、封裝和測試製程。為了簡單起見，本文不詳細討論這些附加步驟。
綜上所述，本揭露是關於在IC裝置的閘極結構上方形成導電蓋層。導電蓋層具有比閘極結構的含金屬閘電極更低的電阻率，並且具有比隨後形成在導電蓋層上的閘極導孔更低的電阻率。導電蓋層還至少在與閘極結構延伸方向相同的Y方向上，沿閘極結構的大抵整個上表面延伸。因此，導電蓋層形成在複數個主動區結構(例如，複數個鰭狀結構)之上。在第一製程流程中，通過回蝕閘極結構的一部分，然後在回蝕的閘極結構的各種含金屬層上選擇性地成長低電阻率材料來形成導電蓋層。在第二製程流程中，通過回蝕閘極結構的一部分，在回蝕的閘極結構上沉積膠層，然後在膠層上沉積低電阻率材料來形成導電蓋層。
本揭露的獨特製造製程流程和所得IC裝置結構提供優於傳統裝置的優點。然而，應當理解的是，不需要特定的優點，其他實施例可以提供不同的優點，並且並非所有優點都必須在本文中揭露。本案的一個優點是改進了IC裝置的性能。例如，隨著新一代技術中裝置尺寸的縮小，與前幾代技術相比，閘極電阻可能會成為更大的問題。這對於遠離閘極導孔的主動區更為明顯。閘極電阻的增加（特別是對於這些距離較遠的裝置）可能會導致更大的時間常數，這對應於更長的延遲及/或更慢的裝置速度、更大的信號損失等。本案通過至少在Y方向上沿閘極結構的大抵整個上表面，實施低電阻率導的導電蓋層，閘極電阻可以實質上降低，使得即使遠離閘極導孔的裝置也可以經歷小得多的閘極電阻。因此，本文中的IC裝置可以表現出改進的性能，例如更快的速度、減少的信號損失等。其他優點可以包括易於製造和與現有製造製程的兼容性。
上述先進的微影製程、方法和材料可用於許多應用，包括鰭式場效電晶體(FinFETs)。例如，鰭片可以被圖案化以在部件之間產生相對緊密的間距，上述揭露非常適合於此。此外，用於形成鰭式場效電晶體的鰭片的間隔物，也稱為心軸，可以根據上述揭露進行製程。還應理解的是，以上討論的本揭露的各個方面可以應用於多通道設備，例如全繞式閘極(Gate-All-Around, GAA)設備。在本揭露關於鰭狀結構或鰭式場效電晶體裝置的範圍內，這樣的討論可以同樣適用於全繞式閘極裝置。
在一些實施例中一種半導體裝置，包括：複數個主動區結構，各自在垂直方向上向上突出，其中主動區結構各自沿第一水平方向延伸，且其中主動區結構在不同於第一水平方向的第二水平方向上彼此分隔；閘極結構，設置在主動區結構上，其中閘極結構在第二方向上延伸，且其中閘極結構部分包繞主動區結構的每一者；導電蓋層，設置在閘極結構上，以及閘極導孔，設置在導電蓋層上，其中導電蓋層在第二水平方向上量測的尺寸實質上大於閘極導孔在第二水平方向上量測的最大尺寸。
在一些實施例中，其中導電蓋層在第二水平方向上量測的尺寸至少比閘極導孔在第二水平方向上量測的最大尺寸大數倍。
在一些實施例中，其中導電蓋層的電阻率小於閘極導孔。
在一些實施例中，其中導電蓋層包含鎢。
在一些實施例中，其中：閘極結構包括含金屬閘電極；以及導電蓋層的電阻率小於含金屬閘電極。
在一些實施例中，其中導電蓋層沿第二水平方向設置在閘極結構的大抵整個上表面上。
在一些實施例中，其中在由第一水平方向及垂直方向定義的剖面圖中，導電蓋層的底表面包含一個或多個凹槽。
在一些實施例中，其中：閘極結構包含一層或多層非導電層；以及一個或多個凹槽位於一層或多層非導電層正上方。
在一些實施例中，更包括膠層，設置在閘極結構與導電蓋層之間，其中在由第一水平方向及垂直方向定義的剖面圖中，膠層定義了凹槽，且其中在剖面圖中，導電蓋層設置在凹槽中。
在一些實施例中，其中膠層包含氮化鈦。
在一些實施例中一種半導體裝置的形成方法，包括：在複數個主動區結構上形成閘極結構，其中主動區結構各自在垂直方向上向上突出，主動區結構各自在第一水平方向上延伸，且其中閘極結構在不同於第一水平方向的第二水平方向上延伸；回蝕閘極結構的一部分；在回蝕閘極結構後，在閘極結構上成長導電蓋層；以及在導電蓋層上形成閘極導孔，其中在由第二水平方向及垂直方向定義的剖面圖中，導電蓋層實質上寬於閘極導孔。
在一些實施例中，其中：形成閘極結構包括：形成高介電常數閘極介電質以及含金屬閘電極；含金屬閘極結構包含複數個導電層及一非導電層；以及成長導電蓋層包括：直接在導電層的多個上表面，但不直接在非導電層的上表面上選擇性地成長導電蓋層。
在一些實施例中，其中執行導電蓋層的成長，使得導電蓋層的底表面成長為具有對應非導電層所在位置的凹槽。
在一些實施例中，其中成長導電蓋層包括：在第二水平方向上，在閘極結構的大抵整個上表面上成長蓋層。
在一些實施例中，其中成長導電蓋層包括：成長電阻率小於閘極導孔及閘極結構的金屬層作為導電蓋層。
在一些實施例中一種半導體裝置的形成方法，包括：在複數個主動區結構上形成閘極結構，其中主動區結構各自在垂直方向上向上突出，主動區結構各自在第一水平方向上延伸，且其中閘極結構在不同於第一水平方向的第二水平方向上延伸；回蝕閘極結構的一部分；在回蝕閘極結構後，在閘極結構上沉積膠層，其中膠層定義凹槽；以導電蓋層填充凹槽；對膠層及導電蓋層執行平坦化製程；以及在導電蓋層上形成閘極導孔，其中在由第二水平方向及垂直方向定義的剖面圖中，導電蓋層實質上寬於閘極導孔。
在一些實施例中，其中：形成閘極結構包含括：成高介電常數閘極介電質及含金屬閘電極，含金屬閘電極包含複數個導電層及一非導電層；以及沉積膠層包括：直接在導電層及非導電層的多個上表面沉積膠層。
在一些實施例中，其中沉積膠層包括：沉積氮化鈦層作為膠層。
在一些實施例中，其中執行凹槽的填充，使得導電蓋層在第二水平方向上形成在閘極結構的大抵整個上表面上。
在一些實施例中，其中填充凹槽包括：以電阻率小於閘極導孔及閘極結構的金屬填充凹槽。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。例如，通過對位元線導體和字元線導體實施不同的厚度，可以實現導體的不同電阻。然而，也可以使用其他技術來改變金屬導體的電阻。
90:IC裝置 110:基板 120:鰭狀結構 120A-120D:鰭狀結構 122:源極/汲極部件 130:隔離結構 140:閘極結構 150:全繞式閘極裝置 155:遮罩 160:閘極間隔物 165:蓋層 170:奈米結構 175:介電質內部間隔物 180:源極/汲極接觸件 185:層間介電質 200:IC裝置 210:點 211:點 220:距離 221:距離 300:導電蓋層 320:閘極導孔 400:高介電常數閘極介電層 410:功函數金屬層 420:導電層 430:保護層 440:膠層 450:間隙 500:回蝕製程 510:開口 520:深度 530:高度 550:成長製程 570:底表面 580:凹槽 581:凹槽 590:突起 600:上表面 620:導電層 630:凹槽 650:膠層沉積製程 660:膠層 670:厚度 680:導電蓋層沉積製程 690:平坦化製程 695:厚度 700:尺寸 710:尺寸 800:SRAM單元 900:製造系統 902-916:實體 N:實體 918:網路 1000:方法 1010:步驟 1020:步驟 1030:步驟 1040:步驟 1100:方法 1110:步驟 1120:步驟 1130:步驟 1140:步驟 1150:步驟 1160:步驟 BL:位元線 BLB:互補位元線 WL:字元線 PD1:下拉電晶體 PD2:下拉電晶體 PG1:通道閘電晶體 PG2:通道閘電晶體 PU1:上拉電晶體 PU2:上拉電晶體 SN1:第一存儲節點 SNB1:互補第一存儲節點 Vcc:電源電壓 Vss:電壓 A-A’:剖線 B-B’:剖線
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。還需要強調的是，所附圖示僅說明了本發明的典型實施例，因此不應認為是對范圍的限制，因為本發明可以同樣適用於其他實施例。 第1A圖示出了鰭式場效電晶體裝置的三維透視圖。 第1B圖示出了鰭式場效電晶體裝置的俯視圖。 第1C圖示出了多通道全繞式閘極（gate-all-around, GAA）裝置的三維透視圖。 第2-15圖根據本揭露實施例，示出了半導體裝置在不同製造階段的一系列剖面圖。 第16圖根據本揭露實施例，示出了半導體裝置的一部分的簡化示意性局部俯視圖。 第17圖根據本揭露實施例，示出了靜態隨機存取記憶體（Static Random Access Memory, SRAM）單元。 第18圖根據本揭露實施例，示出了積體電路製造系統。 第19-20圖是根據本揭露實施例的不同面向，說明製造半導體裝置方法的流程圖。
無
110:基板
120A-120D:鰭狀結構
130:鰭狀結構
140:閘極結構
200:IC裝置
210:點
211:點
220:距離
221:距離
300:導電蓋層
320:閘極導孔
AA’:剖面

Claims (1)

  1. 一種半導體裝置，包括： 複數個主動區結構，各自在一垂直方向上向上突出，其中該些主動區結構各自沿一第一水平方向延伸，且其中該些主動區結構在不同於該第一水平方向的一第二水平方向上彼此分隔； 一閘極結構，設置在該些主動區結構上，其中該閘極結構在該第二方向上延伸，且其中該閘極結構部分包繞該些主動區結構的每一者； 一導電蓋層，設置在該閘極結構上，以及 一閘極導孔，設置在該導電蓋層上，其中該導電蓋層在該第二水平方向上量測的一尺寸實質上大於該閘極導孔在該第二水平方向上量測的一最大尺寸。
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