CN218004863U - 半导体装置 - Google Patents

Abstract

半导体装置包括纳米结构的堆叠，其在第一水平方向上各自延伸。上述堆叠在垂直方向上各自延伸且在第二水平方向上彼此分隔。第一栅极设置于堆叠的第一子集合上。第二栅极设置于堆叠的第二子集合上。第一导电盖层设置于第一栅极的上表面的实质上的整体上。第二导电盖层设置于第二栅极的上表面的实质上的整体上。介电结构在第二水平方向上设置于第一栅极与第二栅极之间。介电结构实体且电性分隔第一栅极与第二栅极。介电结构的上表面实质上不具有设置于其上的第一或第二导电盖层。

Description

半导体装置

技术领域

本实用新型实施例涉及半导体装置，特别涉及一种包含导电盖层的半导体装置。

背景技术

半导体集成电路产业经历了快速成长。集成电路材料及设计的技术进步生产了多个世代的集成电路，且各个世代具有比先前世代更小且更复杂的电路。集成电路演进期间，功能密度(亦即，单位芯片面积的互连装置数目)通常会增加而几何尺寸(亦即，即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程通常会以增加生产效率与降低相关成本而提供助益。然而，此微缩化也会使得含有这些集成电路的装置伴随更为复杂的设计与工艺。

举例而言，随着晶体管组件的尺寸持续变小，栅极电阻可能会不理想地增加，特别是对于离栅极导孔较远的装置。栅极电阻的增加可能会不利地影响装置性能，例如速度。

因此，虽然现有的半导体装置已大致满足其预期目的，但它们并非在所有方面完全令人满意。

实用新型内容

一种半导体装置，其特征在于包括：多个纳米结构的多个堆叠，其中纳米结构在第一水平方向上各自延伸，其中堆叠在垂直方向上各自延伸且在与第一水平方向不同的第二水平方向上彼此分隔；第一栅极结构，设置于纳米结构的堆叠的第一子集合上，其中第一栅极结构围绕在第一子集合中的各个纳米结构；第二栅极结构，设置于纳米结构的堆叠的第二子集合上，其中第二栅极结构围绕在第二子结合中的各个纳米结构；第一导电盖层，设置于第一栅极结构的上表面的实质上的整体上；第二导电盖层，设置于第二栅极结构的上表面的实质上的整体上；以及介电结构，在第二水平方向上设置于第一栅极结构与第二栅极结构之间，其中介电结构实体且电性分隔第一栅极结构与第二栅极结构，且其中介电结构的上表面实质上不具有设置于其上的第一导电盖层或第二导电盖层。

在一实施例中，该介电结构包括切割金属栅极结构，其包含单一类型的介电材料。

在一实施例中，该介电结构包括一介电鳍片结构，其包含多个类型的介电材料。

在一实施例中，一栅极导孔设置于该第一导电盖层上或该第二导电盖层上，其中该栅极导孔在该第二水平方向上测量的一尺寸实质上小于该第一导电盖层或该第二导电盖层在该第二水平方向上测量的一尺寸。

在一实施例中，该第一导电盖层及该第二导电盖层各具有比该栅极导孔、该第一栅极结构、及该第二栅极结构更低的电阻率。

在一实施例中，还包括一源极/漏极接触件及一栅极间隔物结构，其中该栅极间隔物结构在该第一水平方向上将该源极/漏极接触件与该第一导电盖层或该第二导电盖层实体且电性分隔。

在一实施例中，该第一栅极结构及该第二栅极结构各包括一各自的含金属栅极电极；以及

该导电盖层具有比该含金属栅极电极更低的电阻率。

在一实施例中，在由该第一水平方向及该垂直方向定义的剖面图中，该导电盖层的一底表面包括一或多个凹部。

在一实施例中，该第一栅极结构或该第二栅极结构包括一或多个非导电层；以及

该一或多个凹部直接位于该一或多个非导电层上。

在一实施例中，还包括一粘着层，设置于该导电盖层与该第一栅极结构或该第二栅极结构之间，其中该粘着层在由该第一水平方向及该垂直方向定义的一剖面图中定义一凹部，且其中该导电盖层设置于该剖面图中的该凹部内。

附图说明

以下将配合说明书附图详述本实用新型实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本实用新型实施例的特征。

图1A示出FinFET装置的三维透视图。

图1B示出FinFET装置的俯视图。

图1C示出多通道全绕式栅极(gate-all-around，GAA)装置的三维透视图。

图2～15是根据本公开的实施例，示出半导体装置在制造的各个阶段的一系列的剖面图。

图16是根据本公开的一实施例，示出半导体装置的一部分的简化示意性局部俯视图。

图17是根据本公开的实施例，示出半导体装置在制造的一阶段的剖面图。

图18是根据本公开的实施例，示出半导体装置在制造的一阶段的三维透视图。

图19是根据本公开的实施例，示出半导体装置在制造的一阶段的剖面图。

图20是根据本公开的一实施例，示出静态随机存取存储器(Static RandomAccess Memory，SRAM)单元。

图21是根据本公开的一实施例，示出集成电路制造系统。

图22～23是根据本公开的各个面向的半导体装置的制造方法的流程图。

【附图标记列表】

90：集成电路装置(IC装置)

110：基板

120：主动区(鳍片结构，鳍片)

122：源极/漏极部件

130：隔离结构

140：栅极结构(高介电常数金属栅极结构，HKMG结构)

140E,140F,140G,140L,140M,140N,140P,140Q,140R：HKMG(HKMG结构)

160A,160B,160C,160D：栅极间隔物结构

165：盖层

170,170A,170B,170C,170D：纳米结构

170E,170F,170G,170L,170M,170N,170P,170Q,170R：堆叠

175：介电衬层

180：源极/漏极接触件

185：层间介电质(ILD)

190：介电结构

200：IC装置

210,211：多个点

220,221：距离

300,300E,300G,300L,300M,300P,300Q,300R：导电盖层

320：栅极导孔

400：高介电常数栅极介电层(膜层)

410：功函数金属层(WF金属层，膜层)

420,620：导电层(膜层)

430：保护层(膜层)

440：粘着层(膜层)

450：间隙

500：回蚀工艺

510：开口

520：深度(厚度)

530：高度

550：选择性成长工艺

570：底表面

580,581,630：凹部

590：突出

600：上表面

650：沉积工艺

660：粘着层

670,695：厚度

680：导电盖层沉积工艺

690：平坦化工艺

700,710：尺寸

730：界面

740：介电结构

750A,750B：介电鳍片结构

751A,751B,752A,752B,753A,753B：介电层

760A,760B：源极/漏极组件

770A,770B：源极/漏极接触件

800：单端SRAM单元

900：制造系统

902,904,906,908,910,912,914,916,N：实体

918：通信网络

1000,1100：方法

1010,1020,1030,1040,1110,1120,1130,1140,1150：步骤

A-A’,B-B’：切割线

BL,BLB：字元线

PD1,PD2：下拉晶体管(晶体管)

PG1,PG2：传送闸晶体管(晶体管)

PU1,PU2：上拉晶体管(晶体管)

SN1：第一存储节点

SNB1：互补式第一存储节点

Vcc,Vss：功率电压

WL：字元线

X,Y,Z：方向

具体实施方式

以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本实用新型实施例的说明。当然，这些仅仅是范例，并非用以限定本实用新型实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本实用新型实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。

更进一步，当数字或数字的范围是以“约”、“大约”等用语来描述时，此用语是用于包含所述的数字的+/-10％内的数字，除非另有说明。举例而言，用于“约5nm”包含从4.5nm到5.5nm的尺寸范围。

本公开大致上与半导体装置相关，上述半导体装置可以使用场效晶体管(field-effect transistors，FETs)来制造，例如三维鳍线FETs(fin-line FETs，FinFETs)或多通道全绕式栅极(GAA)装置。FinFET装置具有半导体鳍片结构，其从基板垂直突出。鳍片结构为主动区，且源极/漏极区及/或通道区是从主动区形成。栅极结构部分地包绕(wraparound)鳍片结构。GAA装置具有多个细长的纳米结构通道，其可以作为纳米管、纳米片、或纳米线来实施。近年来，与传统的平面晶体管相比，FinFET装置及GAA装置由于其增强的性能而受到欢迎。然而，随着半导体装置的尺寸不断缩小，FinFET或GAA装置内的缺陷可能会导致潜在的问题。

更详细地说，现代FinFET及/或GAA装置制造可以包括形成高介电常数金属栅极(high-k metal gate，HKMG)结构，其包含高介电常数介电质(具有大于氧化硅的介电常数)及金属栅极电极。然而，随着装置尺寸不断缩小，栅极电阻可能会成为更大的问题，因为栅极电阻的增加可能会导致较慢的装置速度。举例而言，最近的半导体技术节点可以包括：形成HKMG结构，其包绕多个垂直突出的主动区结构(例如，在GAA装置的情况下的纳米结构的垂直堆叠，或在FinFET装置的情况下的鳍片结构)；以及接着在HKMG结构上形成栅极导孔，为HKMG结构及下方的主动区结构提供电连接性(electrical connectivity)。随着半导体装置的微缩化持续，HKMG结构可以包绕甚至更大量的主动区结构。与靠近栅极导孔的主动区结构相比，远离栅极导孔的主动区结构(例如，位于或接近一主动区结构列的端部的主动区结构)可能会经历实质上较长的用于往返栅极导孔的电信号的信号路径。较长的信号路径可能会导致电阻的增加，上述电阻在此被称为栅极电阻。随着栅极电阻增加，时间常数(其为电阻与电容的积)也会增加，导致半导体装置的较慢的速度，特别是对于对应位于或接近主动区结构列(row)的端部的主动区结构的装置。

为了解决以上讨论的问题，本公开介绍了GAA及/或GAA FinFET装置的栅极电极上的低电阻层(例如，含钨层)。在一些实施例中，可以实施低电阻层以作为位于金属栅极电极的顶部的盖层。与栅极导孔及栅极电极的各种金属层相比，上述低电阻层具有实质上较低的电阻率。如此一来，尽管是位于或接近主动区结构列的端部的装置也可以实质地降低栅极电阻。栅极电阻的降低导致较慢的延迟及/或较快的装置速度。

以下将参照图1A～1C及图2～19以讨论本公开的各个面向。更详细地说，图1A～1B示出范例FinFET装置，且图1C示出范例GAA装置。图2～19示出根据本公开的实施例的在制造的各个阶段的集成电路(Integrated Circuit，IC)的剖面侧视图、俯视图、或三维透视图。图20示出作为范例IC应用的存储器电路，且上述范例IC应用使用根据本公开的各个面向所制造的IC装置来实施。图21示出半导体制造系统。图22～23各示出根据本公开的各个面向的IC装置的制造方法的流程图。

参照图1A及1B，分别示出集成电路(IC)装置90的一部分的三维透视图及俯视图。IC装置90使用FinFETs来实施。如图1A所示，IC装置90包括基板110。基板110可以包括：元素(单一元素)半导体，例如硅、锗、及/或其他适合的材料；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、及/或其他适合的材料；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及/或其他适合的材料。基板110可以是具有均匀的成分的单层材料。替代地，基板110可以包括具有适合用于IC装置制造的类似或不同成分的多个材料层。在一个范例中，基板110可以是绝缘体上硅(silicon-on-insulator，SOI)基板，其具有形成于氧化硅层上的半导体硅层。在另一个范例中，基板110可以包括导电层、半导体层、介电层、其他膜层、或前述的组合。可以将各种掺杂区，例如源极/漏极区，形成于基板110中或基板110上。掺杂区可以以例如磷或砷的n型掺质及/或例如硼的p型掺质掺杂，取决于设计需求。可以将掺杂区直接形成于基板110上、形成于p井结构中、n井结构中、双井(dual-well)结构中、或使用凸起结构(raised structure)。掺杂区可以通过掺质原子的注入、原位掺杂外延成长、及/或其他适合的技术。

三维的主动区120形成于基板110上。主动区120可以包括细长的鳍状(fin-like)结构，其从基板110向上突出。如此一来，主动区120可以在下文中可互换地被称为鳍片结构120或鳍片120。鳍片结构120可以使用适合的工艺制造，包括光刻及蚀刻工艺。光刻工艺可以包括在基板110上方形成光刻胶层、将光刻胶曝光至图案、进行曝光后烘烤工艺、以及显影光刻胶以形成遮蔽元件(未显示)，包括阻抗层(resist)。遮蔽元件接着用于在基板110中蚀刻凹部，留下基板110上的鳍片结构120。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应性离子蚀刻(reactive ion etching，RIE)、及/或其他适合的工艺。在一些实施例中，鳍片结构120可以通过双重图案化或多重图案化工艺来形成。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。作为范例，在基板上方形成膜层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的膜层旁边形成间隔物。之后去除膜层，然后可以使用剩余的间隔物或心轴作为掩膜以图案化鳍片结构120。

IC装置90也包括形成于鳍片结构120上的源极/漏极部件122。源极/漏极部件122可以包括外延成长于鳍片结构120上的外延层。IC装置90还包括形成于基板110上的隔离结构130。隔离结构130电性分隔IC装置90的各种组件。隔离结构130可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluoride-doped silicate glass，FSG)、低介电常数介电材料、及/或其他适合的材料。在一些实施例中，隔离结构130可以包括浅沟槽隔离(shallowtrench isolation，STI)部件。在一个实施例中，隔离结构130是通过在形成鳍片结构120期间在基板110中蚀刻沟槽所形成。接着可以以上述隔离材料填充沟槽，再进行化学机械平坦化(chemical mechanical planarization，CMP)工艺。也可以实施其他隔离结构以作为隔离结构130，例如场氧化物(field oxide)、硅局部氧化(local oxidation of silicon，LOCOS)、及/或其他适合的结构。替代地，隔离结构130可以包括多层结构，举例而言，具有一或多个热氧化物衬层。

IC装置90也包括在各个鳍片120的通道区中的三侧上形成于鳍片结构120上且接合(engaging)鳍片结构120的栅极结构140。换句话说，栅极结构140各包绕多个鳍片结构120。栅极结构140可以是虚置栅极结构(例如，包含氧化物栅极介电质及多晶硅栅极电极)，或者可以是包含高介电常数介电质及金属栅极电极的HKMG结构，其中HKMG结构是通过替换虚置栅极结构所形成。尽管并未在此描绘，栅极结构140可以包括额外的材料层，例如鳍片结构120上的界面层、盖层、其他适合的膜层、或前述的组合。

参照图1A～1B，多个鳍片结构120各自沿X方向纵向定向，且多个栅极结构140各自沿Y方向纵向定向，即大致上垂直于鳍片结构120。在许多实施例中，IC装置90包括额外的部件，例如沿着栅极结构140的侧壁设置的栅极间隔物、设置于栅极结构140上的硬掩膜层、以及许多的其他部件。

图1C示出范例GAA装置150的三维透视图。出于一致性及清晰的原因，图1C及图1A～1B中的类似组件将被标记为相同。举例而言，例如鳍片结构120的主动区在Z方向上从基板110垂直向上升起。隔离结构130在鳍片结构120之间提供电性隔离。栅极结构140位于鳍片结构120上以及隔离结构130上。掩膜155位于栅极结构140上，且栅极间隔物160位于栅极结构140的侧壁上。盖层165形成于鳍片结构120上以保护鳍片结构120在隔离结构130的形成期间免受氧化。

在各个鳍片结构120上设置多个纳米结构170。纳米结构170可以包括纳米片、纳米管、或纳米线、或一些其他类型的纳米结构，其在X方向上水平延伸。栅极结构140下的部分的纳米结构170可以用做GAA装置150的通道。介电衬层175可以设置于纳米结构170之间。此外，尽管为了简化起见而并未示出，纳米结构170的各个堆叠可以被栅极介电质以及栅极电极周向地(circumferentially)包绕。在所示出的实施例中，栅极结构140外的部分的纳米结构170可以用作GAA装置150的源极/漏极部件。然而，在一些实施例中，可以在栅极结构140外的部分鳍片结构120上外延成长连续的源极/漏极部件。无论如何，可以在源极/漏极部件上形成导电的源极/漏极接触件180以提供与源极/漏极部件的电连接性。在隔离结构130上以及栅极结构140及源极/漏极接触件180周围形成层间介电质(interlayerdielectric，ILD)185。

与GAA装置的制造有关的额外的细节公开于U.S.专利No.10,164,012，其标题为“Semiconductor Device and Manufacturing Method Thereof”且公告于2018年12月25日，也公开于U.S.专利No.10,361,278，其标题为“Method of Manufacturing aSemiconductor Device and a Semiconductor Device”且公告于2019年7月23日，且也公开于U.S.专利No.9,887,269，其标题为“Multi-Gate Device and Method of FabricationThereof”且公告于2018年2月6日，其各自的全部内容以引用的方式并入本文中。在本公开所涉及的鳍片结构或FinFET装置的范围内，这样的讨论可以同样适用于GAA装置。

图2是根据本公开的实施例的IC装置200的一部分在一制造阶段的示意性局部剖面侧视图。IC装置200可以作为FinFET或GAA装置来实施，尽管在此为了简化的缘故而示出为GAA装置。

图2的剖面侧视图是穿过由Y方向及Z方向定义的平面(例如，穿过Y-Z平面)所获取。如此一来，图2的剖面侧视图也可以被称为Y截面(Y-cut)。在一些实施例中，在图2中的IC装置200的剖面侧视图可以通过沿切割线A-A’获取剖面截面来获得。也应理解的是，尽管以下讨论主要使用GAA装置(例如，图1C的GAA装置)以示出本公开的实用新型概念，相同的概念也适用于FinFET装置(例如，图1A～1B的FinFET装置)，除非另有说明。

如图2所示，IC装置200包括以上参考图1A～1C讨论的基板110，例如硅基板。可以通过图案化基板110形成多个主动区。举例而言，主动区可以包括以上参考图1C讨论的纳米结构170的堆叠。图2中所示的纳米结构的堆叠以不同的参考数字170A、170B、170C、及170D标记以利于在以下讨论中参照。然而，应理解的是，纳米结构170A～170D各自从基板110垂直向上(在Z方向上)突出且在X方向上各自水平延伸，就像图1C的纳米结构170。应理解的是，尽管在此示出四个范例纳米结构170A～170D，IC装置200可以包括实质上更大量的纳米结构，例如多于二十或三十个与纳米结构170A～170D类似的鳍片结构。在此没有具体示出设置于纳米结构170A～170C之间的鳍片结构，而是由多个点210表示，且没有具体示出设置于纳米结构170B～170D之间的鳍片结构，而是由多个点211表示。

纳米结构170的底部可以包括鳍片结构120，其在Y方向上被隔离结构130彼此分隔，隔离结构130可以包括适合的介电材料，例如氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluoride-doped silicate glass，FSG)、如以上参考图1A～1B所讨论。在所示出的实施例中，隔离结构130包括浅沟槽隔离(STI)结构。

仍然参照图2，IC装置200包括高介电常数金属栅极(high-k metal gate，HKMG)结构140。HKMG结构140可以包括高介电常数栅极介电质及含金属栅极电极。高介电常数栅极介电质包含高介电常数介电材料，其是指具有大于氧化硅的介电常数的介电常数(例如，约3.9)的介电材料。高介电常数栅极介电质包括氧化铪、氧化锆、氧化铝、二氧化铪－氧化铝合金、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、或前述的组合。含金属栅极电极形成于高介电常数栅极介电质上。含金属栅极电极可以包括一或多个功函数(work function，WF)金属层及填充金属层。可以配置功函数金属层以调整各个晶体管的功函数。用于功函数金属层的范例材料可以包括氮化钛(TiN)、铝化钛(TiAl)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、碳化钨(WC)、氮化铝钛(TiAlN)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)、或前述的组合。填充金属层可以用作含金属栅极电极的主要导电部。在一些实施例中，填充金属层可以包括钴、钨、铜、铝、或前述的合金或组合。应理解的是，HKMG结构可以包括额外的膜层，例如界面层、盖层、扩散/阻障层、或其他适用的膜层。

根据本公开的一面向，IC装置200包括形成于HKMG结构140的上表面上的导电盖层300。接着在导电盖层300上形成栅极导孔320。至少在Y方向上，导电盖层300可以形成于HKMG结构140的上表面的大部分(substantial majority)(例如，大于90％)上。换句话说，在剖面Y截面侧视图中，HKMG结构140的上表面的实质上的整体(例如，至少90％)具有形成于其上的导电盖层300。在一些实施例中，导电盖层300至少在Y方向上形成于HKMG结构140的上表面的整体上。因此，导电盖层300在Y方向上的尺寸实质上大于(例如，至少几倍大于)栅极导孔320在Y方向上的最大尺寸。应注意的是，根据电路设计的需求，HKMG结构140可以与其他邻近的HKMG结构(在此并未示出)实体且电性分隔，且在这样的情况中，导电盖层300也被分割(broken up)以确保这些HKMG结构不会无意地电性短路，这将在以下更详细地讨论。

仍然参照图2，导电盖层300具有比HKMG的含金属电及更低的电阻率，也具有比栅极导孔320更低的电阻率。在这方面，特定类型的材料的电阻率是以每单位(例如，长度或体积)为基础测量特定类型的材料对导电的电阻。这样一来，假设两材料具有相同的尺寸且在相同的环境下操作，具有较低的电阻率的材料为比具有较高的电阻率的材料更佳的电导体。

使用导电盖层300的一个原因为降低栅极电阻。更详细而言，形成栅极导孔320以提供电连接性到HKMG结构140以及设置于HKMG结构140下的纳米结构170A～170D。然而，在垂直传递通过栅极导孔320之后，电信号必须在Y方向上水平移动以到达各种纳米结构。如以上所讨论，可以在纳米结构170A及170C之间、以及纳米结构170B及170D之间设置许多纳米结构。因此，传递通过栅极导孔320的电信号可以只需要移动距离220以到达纳米结构170A但可能必须移动更长的距离221以到达纳米结构170C。同样地，传递通过栅极导孔320的电信号可以只需要移动距离220以到达纳米结构170B但可能必须移动更长的距离221以到达纳米结构170D。

在并未使用导电盖层300的传统的实施例中，电信号的传递将主要发生在HKMG结构的含金属栅极电极内。尽管含金属栅极电极是导电的，由于含金属栅极电极的固有(inherent)电阻，电信号的这样的(沿Y方向的)水平传递路径可能仍然会造成信号损失。或者说，栅极导孔320与纳米结构之间的电信号的水平传递对应各个纳米结构所经历的栅极电阻。对于位于或接近纳米结构列的端部的纳米结构，信号损失或栅极电阻可能更差，例如设置于列的端部的纳米结构170C。换句话说，即使纳米结构170A所经历的信号损失或栅极电阻是可容忍的(因为其设置得相对靠近栅极导孔320)，纳米结构170C所经历的信号损失或栅极电极可能会太过显着而难以忽略。因此，在此的纳米结构，且特别是远离栅极导孔320的纳米结构(例如纳米结构170C及170D)，可能会经历下降的装置性能，例如较慢的装置速度等，因为电阻与装置速度成反比。

为了克服以上讨论的问题，本公开使用导电盖层300以降低纳米结构所经历的栅极电阻。如以上所讨论，导电盖层300具有比栅极导孔320更低的电阻率，也具有比HKMG结构140的金属层更低的电阻率。如此一来，导电盖层300能够比HKMG结构140更佳地导电且具有减少的信号损失。应注意的是，导电盖层300也形成于HKMG结构140的实质上的整体上。这样一来，为了到达最远的纳米结构170C或170D，电信号的水平传递可以主要发生在导电盖层300内，而不是通过电阻较大的HKMG结构140的金属层。因此，即使是(距离栅极导孔320)最远的纳米结构170C及170D也可以经历栅极电阻及信号损失的实质上的降低。以这个方式，可以改善装置性能(特别是对于对应纳米结构170C及170D的装置)。

图3～15是根据本公开的各个实施例，示出IC装置200的一部分在制造的各个阶段的示意局部剖面图。图2示出沿Y-Z平面的剖面图，而图3～15示出沿X-Z平面的剖面图，且这样一来，图3～15可以被称为X截面。举例而言，图3～15中的IC装置的剖面侧视图可以通过沿显示于图1B的切割线B-B’获取的剖面图来获得。

参照图3，IC装置200包括主动区，其在一些实施例中可以是以上讨论的纳米结构170的形式，或在一些其他的实施例中可以是鳍片结构120。介电结构190在X方向上横向围绕纳米结构170。在一些实施例中，介电结构190可以包括不同的介电成分，例如以上讨论的ILD 185及栅极间隔物160。HKMG结构140形成于纳米结构170上。在一些实施例中，形成HKMG结构140以作为栅极替换工艺的一部分，其中先虚置栅极结构且后续由HKMG结构取代。在这方面，最初形成的虚置栅极结构可以包括虚置栅极介电质(例如，氧化硅栅极介电质)及虚置多晶硅栅极电极。在形成源极/漏极之后，移除虚置栅极结构(例如，通过一或多个蚀刻工艺)，借此在介电结构190内形成开口或凹部。上述开口或凹部也露出纳米结构170的上表面。接着在开口中形成HKMG结构140以替换被移除的虚置栅极结构。

在图3所示的实施例中，HKMG结构140包括形成于纳米结构170上的高介电常数栅极介电层400、形成于高介电常数栅极介电层400上的功函数(WF)金属层410、形成于WF金属层410上的导电层420、形成于导电层420上的保护层430、以及形成于保护层430上的粘着层440。在一些实施例中，也可以在纳米结构170与高介电常数栅极介电层410之间形成界面层。

高介电常数栅极介电层400包括高介电常数介电材料，其具有大于氧化硅的介电常数的介电常数。高介电常数栅极介电层400可以通过一或多个适合的沉积工艺形成，例如原子层沉积(atomic layer deposition，ALD)工艺、等离子体辅助原子层沉积(plasmaenhanced atomic layer deposition，PEALD)工艺、化学气相沉积(chemical vapordeposition，CVD)工艺、或物理气相沉积(physical vapor deposition，PVD)工艺、或前述的组合。

WF金属层410可以包括被配置以调整晶体管的功函数的金属或金属化合物。用于WF金属层410的非限定的范例材料可以包括氮化钛(TiN)、铝化钛(TiAl)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、碳化钨(WC)、氮化铝钛(TiAlN)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)、或前述的组合。WF金属层410也可以使用一或多个适合的沉积工艺形成，例如ALD、CVD、PVD、或前述的组合。

导电层420包括也具有良好的间隙填充性能的导电材料。在一些实施例中，导电层420包括氮化钛(TiN)。在一些实施例中，导电层420也可以使用用于形成WF金属层410的相同处理室(例如，ALD腔室、PVD腔室、CVD腔室等)来形成。这样一来，导电层420也可以被称为原位层(in-situ layer)。导电层420可以被视为以上讨论的填充金属的一部分，其用作HKMG结构140的金属栅极电极的主要导电部。

保护层430包括介电材料。在一些实施例中，保护层430可以包括氧化硅(SiO₂)。保护层430为以下膜层提供保护，例如导电层420及WF金属层410。保护层430也可以使用一或多个适合的沉积工艺来形成，例如ALD、CVD、PVD、或前述的组合。

粘着层440也包括导电材料。在一些实施例中，粘着层440包括氮化钛。粘着层440的材料成分被配置以促进与导电盖层300的粘着(参见图2)，且导电盖层300将在后续工艺中形成于粘着层440上。在没有粘着层440的情况下，导电盖层300可能与HKMG结构140的金属栅极电极不具有足够的粘着性。换句话说，在没有形成粘着层440的情况下，导电盖层300可能很容易从HKMG结构140的金属栅极电极剥离。粘着层440也可以被视为金属栅极电极的填充金属的一部分。粘着层440可以使用一或多个适合的沉积工艺来形成，例如ALD、CVD、PVD、或前述的组合。

在所示出的实施例中，也可以在HKMG结构140内，例如粘着层440内，存在狭窄的间隙450(或接缝(seam))。在一些实施例中，由于粘着层440的间隙填充能力，可以形成这样的间隙450。在一些实施例中，可以彻底消除间隙450。

参照图4，对IC装置200进行回蚀工艺500。回蚀工艺500部分蚀刻掉HKMG结构140以在Z方向上降低HKMG结构140的高度。回蚀工艺500可以对膜层400、410、420、430、及440具有实质上类似的蚀刻速率，使得回蚀工艺500所导致的高度降低对所有的膜层400、410、420、430、440实质上类似。

膜层400、410、420、430、440的部分移除形成开口510，且开口510的侧表面是由介电结构190定义，且开口510的底表面是由膜层400～440的上表面定义。开口510具有在Z方向上所测量的深度520。深度520被小心配置为不太深也不太浅。这是因为开口510被形成为使得其可以在后续工艺中被导电盖层300填充。这样一来，开口510的深度转化为导电盖层300的深度。如果深度520太高，导电盖层300将太厚且HKMG结构140将太薄，这可能会不利地影响HKMG结构140的性能或操作。另一方面，如果深度520太低，导电盖层300将太薄，且可能无法充分发挥其降低栅极电阻的目的。在一些实施例中，深度520在约20nm及约70nm之间的范围，举例而言，约30nm及约60nm之间。深度520也可以相对HKMG结构140的剩余部分的高度530来定义。在一些实施例中，深度520与高度530之间的比例在约5nm及约25nm之间的范围。如以上所讨论，这些涉及深度520的范围并非随机地被选择，而是在此特别配置以确保即将形成的(soon-to-be-formed)导电盖层300足够厚以降低栅极电阻，同时保留足够量的HKMG结构140，使得涉及栅极或装置性能的预期操作不会受到影响。

参照图5，对IC装置200进行选择性成长工艺550以在HKMG结构140上形成导电盖层300。在一些实施例中，在原子层沉积(ALD)工具中进行选择性成长工艺550，且前驱物选自由以下所组成的群：WCl₅、H₂、WF₆、及SiH₄。选择性成长工艺550也是在以下条件进行：处理温度在摄氏约400度及摄氏约500度之间的范围中，处理时间在约2分钟及约30分钟之间，处理压力在约2Torr及约500Torr之间的范围中。

选择性成长工艺550被配置以直接在WF金属层410、导电层420、及粘着层440的上表面上直接成长导电盖层300的材料，但不在高介电常数栅极介电层400或保护层430的上表面上直接成长导电盖层300的材料。在一些实施例中，选择性成长工艺550被配置为成长无氟钨(fluorine-free-tungsten，FFW)以作为导电盖层300的材料。在其他的实施例中，选择性成长工艺550可以被配置为成长其他含钨材料或其他适合的材料以作为导电盖层300。不管作为导电盖层300成长的材料的具体类型为何，应理解的是，导电盖层300具有比HKMG结构140的金属栅极电极更低的电阻率，例如比各个膜层400、410、420、430、及440更低的电阻率。

由于导电盖层300是选择性直接成长于膜层410、420、及440上，但不直接成长于膜层400或430上，导电盖层300可以表现出某些独特的物理性质。举例而言，导电盖层300的底表面570可以具有凹的(concave)凹部(recesses)580～581，其各自在Z方向上凹入。凹部580～581的位置对应(或对准)保护层430的位置。这是因为导电盖层300并非直接成长在保护层430的上表面上(因为保护层430不导电)，直接成长在膜层420及440的上表面上的部分的导电盖层300可以(在X方向上)水平延伸，使得它们最终彼此合并。这样一来，部分的导电盖层300仍然设置于保护层430上，但这些部分是垂直地形成于更高的位置，因此导致凹部580～581。在一些实施例中，导电盖层300的底表面570可以还包括突出590，其在Z方向上垂直向下突出。换句话说，突出590可以突出到间隙450中。

应注意的是，不需要平坦化工艺以平坦化导电盖层300的上表面600，因为选择性成长工艺550能够以相对的精密度调整导电盖层300的厚度(在Z方向上垂直测量)。这样一来，一旦上表面600与介电结构190的上表面实质上共平面，选择性成长工艺550可以停止。话虽如此，应理解的是，导电盖层300的上表面600可以是或可以不是完全平坦的，且它可以在某些实施例中包括曲率。举例而言，上表面600可以在一些实施例中向下弯曲(在Z方向上)，使得它在中间的垂直高度低于在边缘的垂直高度。

也应注意的是，导电盖层300的厚度可以实质上对应以上参照图4所讨论的开口510的深度520。因此，参考数字520也可以被称为导电盖层300的厚度520。因此，导电盖层300的厚度520在约2nm及约8nm的范围，且厚度520与HKMG结构140的剩余部分的高度530之间的比例在约50％及约100％之间的范围。同样地，这些范围并非随机选择，而是特别配置以确保导电盖层300可以达到充分的栅极电阻降低，且不干扰本文中的晶体管的期望的操作。

参照图6，在导电盖层300的上表面600上形成以上讨论的栅极导孔320。如以上所讨论，栅极导孔320提供到下方的HKMG结构140及纳米结构170的电连接性。由于低电阻导电盖层300的形成，通过栅极导孔320的信号传递可以通过导电盖层300移动到各个纳米结构170。因为导电盖层300的电阻率非常低，即使是距离栅极导孔320最远的纳米结构(例如，图2中的纳米结构170C或170D)也不会经历太多的信号损失，且因此栅极电阻实质上降低，且装置速度改善。

以上讨论的与图3～6相关的实施例对应具有相对低的临界电压的半导体装置。因此，图3～6所示的实施例可以被称为低临界电压实施例。图7示出具有中(medium)临界电压(也就是，大于图3～6的实施例的低临界电压)的IC装置200的另一个实施例。因此，图7的实施例可以被称为中临界电压实施例。出于一致性及清晰的原因，图3～7中出现的类似组件将被标记为相同。

参照图7，其为IC装置200的X截面图，IC装置200的HKMG结构140包括高介电常数栅极介电层400、WF金属层410、导电层420、保护层430、及粘着层440。然而，与图6的低临界电压实施例不同，图7的中临界电压实施例还包括形成于高介电常数介电层400与WF金属层410之间的导电层620。导电层620的加入有助于调整图7的实施例的临界电压，调整为比图6的实施例更大的电压(例如，对NFETs有较大的正值，或对PFETs有大小(magnitude)较大的负值)。

在图7的阶段，IC装置200已经历与以上参照图4～6所讨论的相同的制造过程，例如回蚀工艺500、选择性成长工艺550、及栅极导孔320的形成。选择性成长工艺550在HKMG结构140上形成导电盖层300。应注意的是，导电盖层300的底表面570可以仍然具有凹的凹部580～581，其对应保护层430的位置，因为导电盖层300并非直接成长在保护层430的上表面上。导电盖层300的底表面570也包括向下进入间隙450的突起590。

图8更示出IC装置200的另一个实施例，其中相较于图6及图7的实施例，HKMG结构140被配置以具有相对高的临界电压。因此，图8所示的实施例可以被称为高临界电压实施例。出于一致性及清晰的原因，图5～8中出现的类似组件将被标记为相同。

参照图8，其为IC装置200的X截面图，IC装置200的HKMG结构140包括高介电常数介电层400、导电盖层620、WF金属层410、导电层420、及保护层430。然而，与图6的低临界电压实施例以及图7的中临界电压实施例不同，图8的高临界电压实施例不包括粘着层440。此外，图8的导电层620实质上比图7的实施例中的导电层620更厚。HKMG结构140的这样的配置有助于调整图8的实施例的临界电压，调整为比图6～7的实施例更大的电压(例如，对NFETs有较大的正值，或对PFETs有大小(magnitude)较大的负值)。

在图8的阶段，IC装置200已经历与以上参照图4～6所讨论的相同的制造过程，例如回蚀工艺500、选择性成长工艺550、及栅极导孔320的形成。选择性成长工艺550在HKMG结构140上形成导电盖层300。至少一部分由于粘着层440的消除，导电盖层300的底表面570具有凹的凹部630(在Z方向上向上凹入)。凹部630大致对应保护层430的位置，且凹部630的中心(center)对应间隙450的位置。同样地，凹部630的形成归因于导电盖层300并未通过选择性成长工艺550直接成长在保护层430的上表面上的事实。

以上参照图3～8所讨论的实施例涉及形成导电盖层300的第一工艺流程。图9～15涉及形成导电盖层300的第二工艺流程。出于一致性及清晰的原因，在以上讨论的第一工艺流程以及以下讨论的第二工艺流程两者中出现的类似组件将被标记为相同。

参照图9，其也示出IC装置200的X截面图，IC装置200的HKMG结构140也经历了回蚀工艺500。如此一来，开口510是通过HKMG结构140的部分移除所形成。

参照图10，对IC装置200进行粘着层沉积工艺650以在开口510中沉积粘着层660。粘着层沉积工艺650可以包括ALD工艺、CVD工艺、PVD工艺、或前述的组合。在一些实施例中，粘着层660具有与粘着层440类似(或相同)的材料成分。举例而言，粘着层660也可以具有氮化钛材料成分。粘着层660部分填充开口510。举例而言，粘着层660形成于介电结构190的侧表面及上表面上以及回蚀的HKMG结构140的上表面上。因为沉积工艺650并非选择性沉积工艺，部分的粘着层660形成于HKMG结构140的所有的膜层400、410、420、430、440上。

粘着层沉积工艺650被配置为形成粘着层660以具有厚度670，其中厚度670在约1nm及约10nm之间的范围。这样的厚度范围并非被随机选择，而是特别配置以最大化装置性能。更详细地，如以下所讨论，开口510的剩余部分将被导电盖层300填充。在此形成粘着层660以增加与导电盖层300的粘着性，使其不会剥离。如果厚度670太小(也就是，将粘着层660形成得太薄)，粘着层660可能无法提供足够的与导电盖层300的粘着性，且导电盖层300仍然可能承受不理想的剥离或分离(detachment)的问题。另一方面，如果厚度670太大(也就是，将粘着层660形成得太厚)，可能不具有足够的量或体积的导电盖层300以充分降低栅极电阻。在此，特别配置的粘着层660的厚度范围允许导电盖层粘着性及栅极电阻降低两者的最佳化。

参照图11，对IC装置200进行导电盖层沉积工艺680以在开口510中沉积导电盖层300。导电盖层300沉积在粘着层660的上表面及侧表面上且完全填充开口510。在一些实施例中，导电盖层沉积工艺680可以包括ALD工艺、CVD工艺、PVD工艺、或前述的组合。

参照图12，对IC装置200进行平坦化工艺690。在一些实施例中，平坦化工艺690包括CMP工艺。平坦化工艺690移除设置于介电结构190上的导电盖层300的过量(excessed)部分以及粘着层660的过量部分，使得导电盖层300及粘着层660的剩余部分的上表面与介电结构190的上表面实质上共平面。在制造的这个阶段，导电盖层300具有厚度695。在一些实施例中，厚度695在约20nm及约60nm之间的范围中。在一些实施例中，导电盖层300的厚度695与粘着层660的厚度670的比例在约2：1及约60：1的范围中。这样的比例范围并非被随机选择，而是特别配置以最大化装置性能，因为如以上所讨论，粘着层660相对于导电盖层300不应该太薄，这可能会导致导电盖层300的剥离的问题。粘着层660相对于导电盖层330也不应该太厚，这可能会导致不充分的栅极电阻降低。

参照图13，以上讨论的栅极导孔320形成于导电盖层300的上表面600上。如以上所讨论，栅极导孔320提供到下方的HKMG结构140及纳米结构170的电连接性。由于低电阻导电盖层300的形成，栅极电阻实质上降低。

也应理解的是，图9～13对应第二工艺流程的低临界电压实施例，其中HKMG结构140与图6的HKMG结构140(由第一工艺流程形成)实质上类似。图14对应第二工艺流程的中临界电压实施例，其中HKMG结构140与图7的HKMG结构140(由第一工艺流程形成)实质上类似。同样地，在图13的低临界电压实施例以及图14的中临界电压实施例中出现的类似组件将被标记为相同。

如图14的X截面剖面侧视图所示，中临界电压实施例的IC装置200具有包括以上讨论的膜层400、410、420、430、440及膜层620的HKMG结构140。HKMG结构140被回蚀，且粘着层660形成于回蚀的HKMG结构140上，且接着在粘着层660上形成导电盖层300。接着进行平坦化工艺以平坦化导电盖层300及粘着层660的上表面，直到它们与介电及够190的上表面实质上共平面。栅极导孔320接着形成于导电盖层300的上表面上。

图15是第二工艺流程的高临界电压实施例的X截面剖面侧视图，其中HKMG结构140与图8的HKMG结构140(由第一工艺流程形成)实质上类似。同样地，出现在图13～13的低临界电压及中临界电压实施例以及图15的高临界电压实施例中的类似组件被标记为相同。如图15所示，高临界电压实施例的IC装置200具有包括以上讨论的膜层400、410、420、430及膜层620的HKMG结构140。HKMG结构140被回蚀，且粘着层660形成于回蚀的HKMG结构140上，且接着在粘着层660上形成导电盖层300。接着进行平坦化工艺以平坦化导电盖层300及粘着层660的上表面，直到它们与介电及够190的上表面实质上共平面。栅极导孔320接着形成于导电盖层300的上表面上。

无论进行以形成导电盖层300的工艺流程为何，且无论IC装置200是低临界电压装置、中临界电压装置、或高临界电压装置，在此在Y方向上沿着HKMG结构140的上表面的实质上的整体使用导电盖层300以降低栅极电阻，特别是对于位置远离栅极导孔的主动区结构降低栅极电阻。这样的栅极电阻降低导致较快的装置速度、较低的信号损失等。

图16是根据本公开的一实施例，示出IC装置200的一部分的简化示意性局部俯视图。出于简化的原因，在此并未特别示出某些膜层及/或关于某些膜层的额外细节。如图16所示，多个主动区结构，例如以上讨论的纳米结构170A～170D，在X方向上延伸。当然，这些主动区结构可以在一些实施例中以纳米结构(例如，纳米片、纳米管、纳米线等)的堆叠来实施，且IC装置200为GAA装置。多个HKMG结构140各自在Y方向上延伸且在俯视图中与纳米结构170A～170D重叠。导电盖层300形成于各个HKMG结构140上，且栅极导孔320形成于导电盖层300上。导电盖层300在Y方向上延伸，且其在Y方向上的尺寸700与HKMG结构140在Y方向上的尺寸710类似。在一些实施例中，尺寸700大于约90％的尺寸710。在一些实施例中，尺寸700约等于尺寸710。如以上所讨论，导电盖层300形成于HKMG结构140的上表面的实质上的整体的事实允许移动通过栅极导孔320的电信号以最小的损耗到达位于远处的主动区结构(例如，纳米结构170C及170D)，因为导电盖层300具有低电阻率且跨过HKMG结构140的实质上的整体(且因此跨过位于HKMG结构140下方的所有的主动区结构)。因此，在此的导电盖层的形成降低了栅极电阻并改善了速度。

在包含许多微电子组件(例如，栅极结构)的典型IC装置中，电路设计可能需要邻近的微电子组件彼此维持电性分隔(或隔离)。换句话说，为了使某些电路正确地运行，彼此位置靠近的某些微电子组件仍然应彼此电性隔离，这可以通过一组设计规则来管理或检查。因此，导电盖层300的形成需要遵守这样的设计规则以避免在邻近的微电子组件之间造成非故意或无意的电性短路。

符合本公开的一实施例的设计规则的导电盖层300的形成的一个范例示出于图17中，图17为IC装置200的一部分的Y截面剖面图(也就是，沿Y-Z平面获取)。出于一致性及清晰的原因，图17及图1A～1C及图2～16中的类似组件将被标记为相同。IC装置200的显示于图17中的部分包括纳米结构的多个堆叠(例如堆叠170E、170F、及170G)，其分别被多个HKMG结构140E、140F、及140G包绕或围绕。如以上所讨论，堆叠170E～170G中的纳米结构各包括在X方向上延伸的半导体材料(例如，硅)，且上述纳米结构在垂直的Z方向上堆叠在彼此上。上述纳米结构可以用作晶体管的通道。在一些实施例中，堆叠170E的纳米结构及HKMG 140E为NFET的组件，且堆叠170F的纳米结构及HKMG 140F为PFET的组件，其中NFET及PFET形成在Z方向上延伸的界面730。为了便于随后的讨论，HKMG 140E及140F可以被视为单一的(或合并的)栅极结构，因为它们不需要彼此电性隔离。

然而，设计规则可以规定由HKMG结构140E及140F组成的合并栅极结构需要保持与HKMG 140G电性分隔，即使HKMG 140G是设置为邻近HKMG结构140F。换句话说，HKMG结构140G构成与由HKMG结构140E及140F所组成的栅极结构分隔且不同的栅极结构。为了确保HKMG140G与HKMG 140F之间的电性隔离，在HKMG 140F及140G之间形成介电结构740(也被称为切割金属栅极(cut-metal-gate)(或CMG)结构)。在一些实施例中，在形成HKMG结构140F～140G之后，可以进行一或多个蚀刻工艺以蚀刻(在Z方向上)垂直延伸到HKMG 140F及140G之间的界面中的沟槽或开口。上述沟槽或开口将接着在后续的沉积工艺中被一或多个介电材料填充以形成介电结构740。在一些实施例中，介电结构740包含氮化硅，氮化硅是一种很好的用于防止导电的候选材料。在其他的实施例中，介电结构740可以包括其他电性绝缘材料，例如SiO_x、SiCN、SiON、SiOCN、AlO_x、HfO_x、LaO_x、ZrO_x、或前述的组合。以这种方式，介电结构740有效地用作电性阻障以防止HKMG 140F与140G之间的不理想的电性短路。

通过选择性成长或选择性沉积工艺，导电盖层300E及300G分别形成于HKMG结构140E～140F及140G的上表面上，其中导电盖层300E及300G的材料是选择性成长在含金属材料(例如，HKMG结构140E～140G的含金属的栅极电极)上，但不选择性成长在非金属材料上，例如介电材料。因此介电结构740的上表面实质上不具有形成于其上的导电盖层300E或300G。在一些实施例中，选择性成长工艺可以是以上参照图5所讨论的选择性成长工艺550的一实施例。在任何情况中，在此的导电盖层300E及300G的选择性成长确保了HKMG结构140F与140G之间的电性隔离。如果将连续的导电盖层形成为跨过HKMG结构140F及140G的上表面，可能会发生HKMG结构140F与140G之间的不理想的电性短路，违反设计规则及/或导致IC缺陷或性能降低。

仍然参照图17，可以在导电盖层300E上形成栅极导孔320以提供到下方的HKMG结构140E及140F的电连接性。同样地，导电盖层300E实质上比栅极导孔320更宽，且具有比栅极导孔320或HKMG结构140E～140F的金属栅极电极更低的电阻率。因此，导电盖层300E有助于降低寄生电容，如以上所讨论。应注意的是，尽管在此出于简化的原因而示出一个栅极导孔320，也可以在导电盖层300G上形成其他类似的栅极导孔以提供到HKMG结构140G的电连接性，且导电盖层300G也可以帮助降低寄生栅极电容。

图17示出可以如何排列导电盖层以确保IC装置200包括CMG结构的一实施例中的栅极结构的电性分隔。图18示出可以如何排列导电盖层以确保IC装置200包括介电鳍片结构而不是CMG结构的另一个实施例中的栅极结构的电性分隔。更详细地，图18示出IC装置200的实施例的三维透视图。IC装置200包括纳米结构的三个范例垂直堆叠170L、170M、170N。上述纳米结构包含半导体材料(例如，硅)且各自在X方向上延伸。在堆叠170L～170N的各个之内，纳米结构是在Z方向上垂直设置于彼此上。堆叠170L～170N在Y方向上彼此水平分隔，且它们各自分别被HKMG 140L、140M、及140N围绕。

如图18所示，IC装置200包括介电鳍片结构750A及750B(也被称为混合鳍片结构)。与鳍片结构120L～120N不同，介电鳍片结构750A～750B并非意图用作晶体管的主动区。介电鳍片结构750A～750B是被配置为防止IC装置200的邻近地设置的外延成长的源极/漏极组件的合并，借此防止这些外延成长的源极/漏极组件之间的无意的电性短路。因此介电鳍片结构750A～750B各包括多个电性绝缘材料。举例而言，介电鳍片结构750A包括介电层751A、752A、及753A。介电层751A可以包括低介电常数介电材料或氧化硅。介电层752A可以包括氮化硅碳且可以围绕介电层751A的侧及底表面。介电层753A可以包括高介电常数介电材料且可以位于介电层751A及752A的上表面上。类似地，介电鳍片结构750B包括介电层751B、752B、及753B，其与介电层751A、752A、及753A为相同的排列，且具有与介电层751A、752A、及753A实质上类似的材料。

在图18的实施例中，介电鳍片结构750A也设置于HKMG结构140L～140M之间，且介电鳍片结构750B也设置于HKMG结构140M～140N之间。设计规则可以允许HKMG结构140M及140N彼此电性连接，且因此导电盖层300M形成于HKMG结构140M及140N两者的上表面的实质上的整体上，也形成于介电鳍片结构750B的上表面上。换句话说，导电盖层300M可以将HKMG140M及HKMG 140N电性连接在一起。然而，设计规则也可以规定HKMG 140L需要与HKMG结构140M～140N电性隔离。因此，导电盖层300L形成于HKMG 140L的上表面的实质上的整体上，但与导电盖层300M分隔，因为没有导电盖层300L或300M的任何部分形成于介电鳍片结构750A上(特别是，介电层753A上)。

在一些实施例中，连线的导电盖层最初形成于HKMG结构140L～140N的上表面及(介电鳍片结构750A～750B的)介电层753A～753B上。之后，可以进行一或多个蚀刻工艺以蚀刻掉介电层753A上的这种导电盖层的部分。以这种方式，连续的导电盖层被分割成导电盖层300L及300M。导电盖层300L及300M之间的不连接防止HKMG结构140L及140M～140N之间的无意的电性短路。

应理解的是，可以将栅极导孔(与以上讨论的栅极导孔320类似，但在此为了简化的原因而不特别示出)形成于导电盖层300L上，或导电盖层300M上。同样地，导电盖层可以在Y方向上具有比例如栅极导孔实质上更大的尺寸，也具有比例如栅极导孔更低的电阻率。如此一来，导电盖层300L或300M的使用有助于以以上讨论的方式降低寄生栅极电阻。

除了使邻近的栅极结构不短路，在此的导电盖层的使用也被小心配置以避免彼此邻近的源极/漏极接触件短路，这可以利用栅极间隔物来达成。举例而言，参照图19，IC装置200的一实施例的剖面侧视图是沿着X方向及Z方向获取(例如，X截面)。图19中的纳米结构被排列为垂直堆叠170P、170Q、及170R。HKMG结构140P、140Q、及140R分别形成于堆叠170P、170Q、及170R上。导电盖层300P、300Q、及300R分别形成于HKMG结构140P、140Q、及140R上。如以上所讨论，导电盖层300P～300R具有比HKMG结构140P～140R的金属栅极电极以及栅极导孔更低的电阻率，且因此有助于降低栅极电阻。

堆叠170P及170Q在X方向上被源极/漏极组件760A分隔，且堆叠170Q及170R在X方向上被源极/漏极组件760B分隔。在源极/漏极组件760A上形成源极/漏极接触件770A，且在源极/漏极组件760B上形成源极/漏极接触件770B，以分别提供到源极/漏极组件760A及760B的电连接性。设计规则可以规定源极/漏极接触件770A与源极/漏极接触件770B保持电性隔离。因此，使用栅极间隔物结构160A～160D以确保导电盖层不会无意地将这些源极/漏极接触件770A～770B电性连接在一起。具体而言，栅极间隔物结构160A形成于导电盖层300P与源极/漏极接触件770A之间，栅极间隔物结构160B形成于导电盖层300Q与源极/漏极接触件770A之间，栅极间隔物结构160C形成于导电盖层300Q与源极/漏极接触件770B之间，且栅极间隔物结构160D形成于导电盖层300R与源极/漏极接触件770B之间。

应理解的是，在一些实施例中，各个栅极间隔物结构160A～160D可以包括多个栅极间隔物(例如，两个或三个不同的栅极间隔物)。在一些实施例中，多个栅极间隔物可以具有不同的材料成分。举例而言，一个栅极间隔物可以包括氧化硅，且另一个栅极间隔物可以包括氮化硅等。在其他的实施例中，不同的栅极间隔物可以包括不同类型的氧化硅。因为栅极间隔物结构160A～160D电性绝缘，防止了导电盖层300P～300R与它们各自附近的源极/漏极接触件770A～770B之间的无意的电性短路。

应理解的是，以上讨论的具有低电阻导电盖层的IC装置可以使用于各种IC应用中，包括例如静态随机存取存储器(SRAM)装置的存储器装置。在这方面，图20示出用于单端(single-port)SRAM单元(例如，1位元SRAM单元)800的范例电路示意图。单端SRAM单元800包括：上拉(pull-up)晶体管PU1、PU2；下拉(pull-down)晶体管PD1、PD2；以及传送闸(pass-gate)晶体管PG1、PG2。如电路图中所示，晶体管PU1及PU2为p型晶体管，且晶体管PG1、PG2、PD1、及PD2为n型晶体管。根据本公开的各种面向，晶体管PG1、PG2、PD1、及PD2是以比晶体管PU1及PU2更薄的间隔物来实施。因为SRAM单元800在所示出的实施例中包括六个晶体管，它也可以被称为6T SRAM单元。

上拉晶体管PU1及下拉晶体管PD1的漏极被耦合在一起，且上拉晶体管PU2及下拉晶体管PD2的漏极被耦合在一起。晶体管PU1及PD1与晶体管PU2及PD2交叉耦合(cross-coupled)以形成第一数据闩锁(data latch)。晶体管PU2及PD2的栅极被耦合在一起，且耦合到晶体管PU1及PD1的漏极以形成第一存储节点SN1，且晶体管PU1及PD1的栅极被耦合在一起，且耦合到晶体管PU2及PD2的漏极以形成互补式第一存储节点SNB1。上拉晶体管PU1及PU2的源极被耦合到功率电压Vcc(也被称为Vdd)，且下拉晶体管PD1及PD2的源极被耦合到功率电压Vss，其在一些实施例中可以是电性接地(electrical ground)。

第一数据闩锁的第一存储节点SN1通过传送闸晶体管PG1被耦合到位元线BL，且互补式第一存储节点SNB1通过传送闸晶体管PG2被耦合到互补式位元线BLB。第一存储节点SN1及互补式第一存储节点SNB1为互补的节点，且通常处于相反的逻辑电平(逻辑高或逻辑低)。传送闸晶体管PG1及PG2的栅极被耦合到字元线WL。例如SRAM单元800的SRAM装置可以使用“平面(planar)”晶体管装置、以FinFET装置、及/或以GAA装置实施。

图21是根据本公开的实施例，示出集成电路制造系统900。制造系统900包括多个实体902、904、906、908、910、912、914、916……、N，其通过通信网络918连接。网络918可以是单一的网络或可以是各种不同的网络，例如内部网络及网际网络，且可以包括有线及无线通信通道两者。

在一实施例中，实体902代表用于制造合作的服务系统；实体904代表使用者，例如监控感兴趣的产品的产品工程师；实体906代表工程师，例如控制工艺及相关配方的工艺工程师，或监控或调整处理工具的条件及设定的设备工程师；实体908代表用于IC测试及测量的计量工具；实体910代表半导体处理工具，这样的处理工具进行以上讨论的选择性成长工艺550；实体912代表与处理工具910相关的虚拟计量模块；实体914代表与处理工具910及外的其他处理工具相关的高级处理控制模块；且实体916代表与处理工具910相关的采样模块。

各个实体可以与其他实体交互作用且可以提供集成电路的制造、工艺控制、及/或计算来自其他实体的能力及/或从其他实体接收这样的能力。各个实体也可以包括用于进行计算且执行自动化的一或多个电脑系统。举例而言，实体914的高级工艺控制模块可以包括多个电脑硬件，其具有编码在其中的软件指令。电脑硬件可以包括硬盘、快闪驱动、CD-ROM、RAM存储器、显示装置(例如，监视器)、输入/输出装置(例如，鼠标及键盘)。软件指令可以用任何适合的程序语言编写且可以被设计为执行特定的任务。

集成电路制造系统900允许以集成电路(IC)制造、以及IC制造的高级工艺控制作为目的的实体之间的交互作用。在一实施例中，高级工艺控制包括根据计量结果调整适用于相关晶圆的工艺条件、设定、及/或处理工具的配方。

在另一个实施例中，上述计量结果是根据基于工艺品质及/或产品品质决定的最佳采样率，从已处理的晶圆的子集所测量。在又另一个实施例中，上述计量结果是根据基于工艺品质及/或产品品质的各种特征决定的最佳采样场(fields)/点(points)，从已处理的晶圆的子集的所选的场及点所测量。

由IC制造系统900提供的一个能力可以在例如设计、工程、及制造、计量及高级工艺控制的领域中实现合作及信息存取。由IC制造系统900提供的另一个能力可以整合设施之间的系统，例如计量工具与处理工具之间。这样的整合使设施能够协调它们的活动。举例而言，整合计量工具及处理工具可以使制造信息能够更有效地包含在APC模块的制造过程中，且可以使用整合在相关处理工具中的计量工具从线上或现场测量中获取晶圆数据。

图22是示出制造半导体装置的方法1000的流程图。方法1000包括步骤1010以在纳米结构的多个堆叠上形成栅极结构。纳米结构在垂直方向上设置于彼此上且各自在第一水平方向上延伸。栅极结构在与第一水平方向不同的第二水平方向上延伸。栅极结构包含金属。

方法1000包括步骤1020以回蚀栅极结构的一部分。

方法1000包括步骤1030以在栅极结构被回蚀之后在栅极结构上成长导电盖层。导电盖层具有比栅极结构的金属更低的电阻率。导电盖层在第二水平方向上跨越栅极结构的上表面的实质上的整体。

方法1000包括步骤1040以在导电盖层上形成栅极导孔。导电盖层实质上比栅极导孔更宽。

在一些实施例中，步骤1010包括形成高介电常数栅极介电质及含金属栅极电极。含金属栅极电极包括多个导电层及非导电层。在一些实施例中，步骤1030包括在导电层的上表面直接选择性成长导电盖层，但不在非导电层的上表面直接成长。

在一些实施例中，步骤1010包括形成第一栅极结构以及行程第二栅极结构。在一些实施例中，上述方法还包括形成介电结构的步骤，上述介电结构在第二水平方向上分隔第一栅极结构及第二栅极结构。

在一些实施例中，步骤1030包括在第一栅极结构及第二栅极结构的上表面上选择性成长导电盖层，但不在介电结构的上表面上成长。

应理解的是，可以在步骤1010～1040之前、期间、或之后进行额外的步骤。举例而言，方法1000可以包括在形成栅极结构之前形成纳米结构的堆叠的步骤。方法1000也可以包括其他导电接触件及导孔、内连线线路、封装的形成、以及测试工艺。出于简化的原因，并未在此详细讨论这些额外的步骤。

图23是示出制造半导体装置的方法1100的流程图。方法1100包括步骤1110以在纳米结构的多个堆叠上行程包含金属栅极电极的栅极结构。纳米结构在垂直方向上设置于彼此上且各自在第一水平方向上延伸。栅极结构在与第一水平方向不同的第二水平方向上延伸。

方法1100包括步骤1120以回蚀栅极结构的一部分。

方法1100包括步骤1130以在回蚀栅极结构之后在栅极结构上沉积粘着层。

方法1100包括步骤1140以在粘着层上形成导电盖层。导电盖层及粘着层是以不同的材料成分所形成。

方法1100包括步骤1150以在导电盖层的上表面的一部分上形成栅极导孔。栅极导孔及金属栅极电极各具有比导电盖层更大的电阻率。

在一些实施例中，金属栅极电极包括多个导电层及非导电层。在一些实施例中，步骤1130包括在导电层及非导电层的上表面上直接沉积粘着层，粘着层定义出凹部。在一些实施例中，导电盖层形成于凹部中且在第二水平方向上跨越栅极结构的上表面的实质上的整体。

在一些实施例中，步骤1130包括沉积氮化钛层以作为粘着层。在一些实施例中，步骤1140包括形成含钨层以作为导电层。

在一些实施例中，步骤1110包括形成第一栅极结构以及形成第二栅极结构。在一些实施例中，方法1100还包括：形成在第二水平方向上分隔第一栅极结构及第二栅极结构的介电鳍片结构，其中导电盖层形成于第一栅极结构、第二栅极结构、及介电鳍片结构的上表面上；以及通过一或多个蚀刻工艺移除覆盖介电鳍片结构的一部分的导电盖层。

应理解的是，可以在步骤1110～1150之前、期间、或之后进行额外的步骤。举例而言，方法1100可以包括在形成栅极结构于鳍片结构上或纳米结构上之前形成纳米结构的步骤。方法1100也可以包括其他导电接触件及导孔、内连线线路、封装的形成、以及测试工艺。出于简化的原因，并未在此详细讨论这些额外的步骤。

综上所述，本公开包括在IC装置的栅极结构上形成导电盖层。导电盖层具有比栅极结构的含金属栅极电极更低的电阻率，也具有比接着形成于导电盖层上的栅极导孔更低的电阻率。导电盖层也至少在Y方向上沿栅极结构的上表面的实质上的整体延伸，其与栅极结构延伸的方向相同。因此导电盖层形成于围绕纳米结构的多个堆叠的栅极结构上。在第一工艺流程中，通过回蚀一部分的栅极结构且接着在回蚀的栅极结构的各种含金属层上选择性成长低电阻率材料以形成导电盖层。在第二工艺流程中，通过回蚀一部分的栅极结构、在回蚀的栅极结构上沉积粘着层、且接着在粘着层上沉积低电阻率材料以形成导电盖层。

本公开的独特的制造工艺流程及所形成的IC装置结构相对于传统的装置提供多个优点。然而，应理解的是，没有特定的优点是必须的，其他的实施例可以提供不同的优点，且并非所有的优点皆必须在此公开。一个优点为IC装置的改善的性能。举例而言，装置尺寸在较新的技术世代中微缩化，栅极电阻将成为比先前的技术世代更重要的考量。这对于远离栅极导孔的主动区更为明显(pronounced)。栅极电阻的增加(特别是对于这些远离的装置)可能会造成更大的时间常数，其对应更长的延迟及/或更慢的装置速度、更大的信号损失等。在此，通过至少在Y方向上沿栅极结构的上表面的实质上的整体使用低电阻率导电盖层，可以实质降低栅极电阻，使得即使是远离栅极导孔的装置也可以经历更小的栅极电阻。因此，在此的IC装置可以表现出改善的性能，例如更快的速度、减少的信号损失等。另一个优点为，导电盖层能够以使它们不存在电性短路的风险的方式被选择性沉积、或蚀刻。因此，在此的导电盖层与现有的制造过程/装置完全相容，例如，与使用CMG结构或介电鳍片结构的IC装置完全相容。

上述高级光刻工艺、方法、及材料能够用于许多应用，包括多通道装置，例如全绕式栅极(GAA)装置、或鳍式场效晶体管(fin-type field effect transistors，FinFETs)。在鳍式场效晶体管的情况中，可以图案化鳍片以在部件之间产生相对近之间距，且相当适合以上公开。此外，用于形成鳍式场效晶体管的鳍片的间隔物，也被称为心轴，可以根据以上公开来处理。在本公开涉及的鳍片结构或鳍式场效晶体管装置的范围内，这样的讨论可以同样适用于GAA装置，反之亦然。

本公开的一个面向涉及一种半导体装置。半导体装置包括多个纳米结构的多个堆叠。纳米结构在第一水平方向上各自延伸。堆叠在垂直方向上各自延伸且在与第一水平方向不同的第二水平方向上彼此分隔。第一栅极结构设置于纳米结构的堆叠的第一子集合上。第一栅极结构围绕各个在第一子集合中的纳米结构。第二栅极结构设置于纳米结构的堆叠的第二子集合上。第二栅极结构围绕在第二子结合中的各个纳米结构。第一导电盖层设置于第一栅极结构的上表面的实质上的整体上。第二导电盖层设置于第二栅极结构的上表面的实质上的整体上。介电结构，在第二水平方向上设置于第一栅极结构与第二栅极结构之间，其中介电结构实体且电性分隔第一栅极结构与第二栅极结构。介电结构的上表面实质上不具有设置于其上的第一导电盖层或第二导电盖层。

在一些实施例中，介电结构包括切割金属栅极(CMG)结构，其包含单一类型的介电材料。

在一些实施例中，介电结构包括介电鳍片结构，其包含多个类型的介电材料。

在一些实施例中，栅极导孔设置于第一导电盖层上或第二导电盖层上，其中栅极导孔在第二水平方向上测量的尺寸实质上小于第一导电盖层或第二导电盖层在第二水平方向上测量的尺寸。

在一些实施例中，第一导电盖层或第二导电盖层的尺寸至少比栅极导孔的尺寸大数倍。

在一些实施例中，第一导电盖层及第二导电盖层各具有比栅极导孔、第一栅极结构、及第二栅极结构更低的电阻率。

在一些实施例中，上述半导体装置还包括源极/漏极接触件及栅极间隔物结构，其中栅极间隔物结构在第一水平方向上将源极/漏极接触件与第一导电盖层或第二导电盖层实体且电性分隔。

在一些实施例中，第一导电盖层及第二导电盖层各包含钨。

在一些实施例中，第一栅极结构及第二栅极结构各包括各自的含金属栅极电极；以及导电盖层具有比含金属栅极电极更低的电阻率。

在一些实施例中，在由第一水平方向及垂直方向定义的剖面图中，导电盖层的底表面包括一或多个凹部。

在一些实施例中，第一栅极结构或第二栅极结构包括一或多个非导电层；以及一或多个凹部直接位于一或多个非导电层上。

在一些实施例中，上述半导体装置还包括粘着层，设置于导电盖层与第一栅极结构或第二栅极结构之间，其中粘着层在由第一水平方向及垂直方向定义的剖面图中定义凹部，且其中导电盖层设置于剖面图中的凹部内。

本公开的另一个面向涉及一种半导体装置的制造方法。在多个纳米结构的多个堆叠上形成栅极结构。纳米结构在垂直方向上设置于彼此上且在第一水平方向上各自延伸。栅极结构在与第一水平方向不同的第二水平方向上延伸。栅极结构包含金属。回蚀一部分的栅极结构。在回蚀栅极结构之后，在栅极结构上成长导电盖层。导电盖层具有比栅极结构的金属更低的电阻率。导电盖层在第二水平方向上跨越栅极结构的上表面的实质上的整体。在导电盖层上形成栅极导孔。导电盖层实质上比栅极导孔更宽。

在一些实施例中，栅极结构的形成包括形成高介电常数栅极介电质及含金属栅极电极，含金属栅极电极包括多个导电层及非导电层；以及导电盖层的成长包括在导电层的多个上表面上直接选择性成长导电盖层，但不在非导电层的上表面上直接成长导电盖层。

在一些实施例中，栅极结构的形成包括形成第一栅极结构以及形成第二栅极结构，且其中半导体装置的制造方法还包括形成介电结构，介电结构在第二水平方向上分隔第一栅极结构与第二栅极结构。

在一些实施例中，导电盖层的成长包括在第一栅极结构及第二栅极结构的多个上表面上选择性成长导电盖层，但不在介电结构的多个上表面上成长导电盖层。

本公开的另一个面向涉及一种半导体装置的制造方法。在多个纳米结构的多个堆叠上形成包含金属栅极电极的栅极结构。纳米结构在垂直方向上设置于彼此上且在第一水平方向上各自延伸。栅极结构在与第一水平方向不同的第二水平方向上延伸。回蚀一部分的栅极结构。在回蚀栅极结构之后，在栅极结构上沉积粘着层。在粘着层上形成导电盖层。导电盖层及粘着层是以不同的材料成分形成。在导电盖层的上表面的一部分上形成栅极导孔。栅极导孔及金属栅极电极各具有比导电盖层更大的电阻率。

在一些实施例中，金属栅极电极包括多个导电层及非导电层；粘着层的沉积包括在导电层及非导电层的多个上表面上直接沉积粘着层，粘着层定义凹部；以及导电盖层形成于凹部中且在第二水平方向上跨越栅极结构的上表面的实质上的整体。

在一些实施例中，粘着层的沉积包括沉积氮化钛层以作为粘着层；以及导电盖层的形成包括形成含钨层以作为导电盖层。

在一些实施例中，栅极结构的形成包括形成第一栅极结构以及形成第二栅极结构，且其中半导体装置的制造方法还包括：形成介电鳍片结构，介电鳍片结构在第二水平方向上分隔第一栅极结构与第二栅极结构，其中导电盖层形成于第一栅极结构、第二栅极结构、及介电鳍片结构的多个上表面上；以及通过一或多个移除工艺移除覆盖介电鳍片结构的部分的导电盖层。

以上概述数个实施例的特征，以使本实用新型所属技术领域中技术人员可更易理解本实用新型实施例的观点。本实用新型所属技术领域中技术人员应理解，可轻易地以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本实用新型所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本实用新型的构思与范围，且可在不违背权利要求的构思和范围之下，做各式各样的改变、取代和替换。

Claims (10)

1.一种半导体装置，其特征在于包括：

多个纳米结构的多个堆叠，其中该些纳米结构在第一水平方向上各自延伸，其中该些堆叠在一垂直方向上各自延伸且在与该第一水平方向不同的一第二水平方向上彼此分隔；

一第一栅极结构，设置于该些纳米结构的该些堆叠的一第一子集合上，其中该第一栅极结构围绕在该第一子集合中的各个该些纳米结构；

一第二栅极结构，设置于该些纳米结构的该些堆叠的一第二子集合上，其中该第二栅极结构围绕在该第二子结合中的各个该些纳米结构；

一第一导电盖层，设置于该第一栅极结构的一上表面的实质上的整体上；

一第二导电盖层，设置于该第二栅极结构的一上表面的实质上的整体上；以及

一介电结构，在该第二水平方向上设置于该第一栅极结构与该第二栅极结构之间，其中该介电结构实体且电性分隔该第一栅极结构与该第二栅极结构，且其中该介电结构的一上表面实质上不具有设置于其上的该第一导电盖层或该第二导电盖层。

2.如权利要求1所述的半导体装置，其特征在于，该介电结构包括切割金属栅极结构，其包含单一类型的介电材料。

3.如权利要求1所述的半导体装置，其特征在于，该介电结构包括一介电鳍片结构，其包含多个类型的介电材料。

4.如权利要求1～3中任一项所述的半导体装置，其特征在于，一栅极导孔设置于该第一导电盖层上或该第二导电盖层上，其中该栅极导孔在该第二水平方向上测量的一尺寸实质上小于该第一导电盖层或该第二导电盖层在该第二水平方向上测量的一尺寸。

5.如权利要求4所述的半导体装置，其特征在于，该第一导电盖层及该第二导电盖层各具有比该栅极导孔、该第一栅极结构、及该第二栅极结构更低的电阻率。

6.如权利要求1所述的半导体装置，其特征在于，还包括一源极/漏极接触件及一栅极间隔物结构，其中该栅极间隔物结构在该第一水平方向上将该源极/漏极接触件与该第一导电盖层或该第二导电盖层实体且电性分隔。

7.如权利要求1所述的半导体装置，其特征在于：

该第一栅极结构及该第二栅极结构各包括一各自的含金属栅极电极；以及

该导电盖层具有比该含金属栅极电极更低的电阻率。

8.如权利要求1所述的半导体装置，其特征在于，在由该第一水平方向及该垂直方向定义的剖面图中，该导电盖层的一底表面包括一或多个凹部。

9.如权利要求8所述的半导体装置，其特征在于：

该第一栅极结构或该第二栅极结构包括一或多个非导电层；以及

该一或多个凹部直接位于该一或多个非导电层上。

10.如权利要求1所述的半导体装置，其特征在于，还包括一粘着层，设置于该导电盖层与该第一栅极结构或该第二栅极结构之间，其中该粘着层在由该第一水平方向及该垂直方向定义的一剖面图中定义一凹部，且其中该导电盖层设置于该剖面图中的该凹部内。

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