TW202303782A - 半導體裝置及其製造方法 - Google Patents

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徐偉程
陳蕙祺
陳建豪
游國豐
邱詩航
王唯誠
陳彥儒
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Abstract

半導體裝置包括奈米結構的堆疊，其在第一水平方向上各自延伸。上述堆疊在垂直方向上各自延伸且在第二水平方向上彼此分隔。第一閘極設置於堆疊的第一子集合上。第二閘極設置於堆疊的第二子集合上。第一導電蓋層設置於第一閘極的上表面之實質上的整體上。第二導電蓋層設置於第二閘極的上表面之實質上的整體上。介電結構在第二水平方向上設置於第一閘極與第二閘極之間。介電結構實體且電性分隔第一閘極與第二閘極。介電結構的上表面實質上不具有設置於其上的第一或第二導電蓋層。

Description

半導體裝置及其製造方法
本發明是關於半導體裝置，特別是關於一種包含導電蓋層的半導體裝置。
半導體積體電路產業經歷了快速成長。積體電路材料及設計的技術進步生產了多個世代的積體電路，且各個世代具有比先前世代更小且更複雜的電路。積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。然而，此微縮化也會使得含有這些積體電路的裝置伴隨更為複雜的設計與製程。
舉例而言，隨著電晶體組件的尺寸持續變小，閘極電阻可能會不理想地增加，特別是對於離閘極導孔較遠的裝置。閘極電阻的增加可能會不利地影響裝置性能，例如速度。
因此，雖然現有的半導體裝置已大致滿足其預期目的，但它們並非在所有方面完全令人滿意。
一種半導體裝置，包括：多個奈米結構的複數個堆疊，其中奈米結構在第一水平方向上各自延伸，其中堆疊在垂直方向上各自延伸且在與第一水平方向不同的第二水平方向上彼此分隔；第一閘極結構，設置於奈米結構的堆疊的第一子集合上，其中第一閘極結構圍繞在第一子集合中的各個奈米結構；第二閘極結構，設置於奈米結構的堆疊的第二子集合上，其中第二閘極結構圍繞在第二子結合中的各個奈米結構；第一導電蓋層，設置於第一閘極結構的上表面之實質上的整體上；第二導電蓋層，設置於第二閘極結構的上表面之實質上的整體上；以及介電結構，在第二水平方向上設置於第一閘極結構與第二閘極結構之間，其中介電結構實體且電性分隔第一閘極結構與第二閘極結構，且其中介電結構的上表面實質上不具有設置於其上的第一導電蓋層或第二導電蓋層。
一種半導體裝置的製造方法，包括在多個奈米結構的複數個堆疊上形成閘極結構，其中奈米結構在垂直方向上設置於彼此上且在第一水平方向上各自延伸，其中閘極結構在與第一水平方向不同的第二水平方向上延伸，且其中閘極結構包含金屬；回蝕一部分的閘極結構；在回蝕閘極結構之後，在閘極結構上成長導電蓋層，其中導電蓋層具有比閘極結構的金屬更低的電阻率，且其中導電蓋層在第二水平方向上跨越閘極結構的上表面之實質上的整體；以及在導電蓋層上形成閘極導孔，其中導電蓋層實質上比閘極導孔更寬。
一種半導體裝置的製造方法，包括：在多個奈米結構的複數個堆疊上形成包含金屬閘極電極的閘極結構，其中奈米結構在垂直方向上設置於彼此上且在第一水平方向上各自延伸，且其中閘極結構在與第一水平方向不同的第二水平方向上延伸；回蝕一部分的閘極結構；在回蝕閘極結構之後，在閘極結構上沉積黏著層；在黏著層上形成導電蓋層，其中導電蓋層及黏著層是以不同的材料成分形成；以及在導電蓋層的上表面的一部分上形成閘極導孔，其中閘極導孔及金屬閘極電極各具有比導電蓋層更大的電阻率。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
更進一步，當數字或數字的範圍是以「約」、「大約」等用語來描述時，此用語是用於包含所述的數字的+/－10%內的數字，除非另有說明。舉例而言，用於「約5nm」包含從4.5nm到5.5nm的尺寸範圍。
本揭露大致上與半導體裝置相關，上述半導體裝置可以使用場效電晶體（field-effect transistors，FETs）來製造，例如三維鰭線FETs（fin-line FETs，FinFETs）或多通道全繞式閘極（GAA）裝置。FinFET裝置具有半導體鰭片結構，其從基板垂直突出。鰭片結構為主動區，且源極/汲極區及/或通道區是從主動區形成。閘極結構部分地包繞（wrap around）鰭片結構。GAA裝置具有多個細長的奈米結構通道，其可以作為奈米管、奈米片、或奈米線來實施。近年來，與傳統的平面電晶體相比，FinFET裝置及GAA裝置由於其增強的性能而受到歡迎。然而，隨著半導體裝置的尺寸不斷縮小，FinFET或GAA裝置內的缺陷可能會導致潛在的問題。
更詳細地說，現代FinFET及/或GAA裝置製造可以包括形成高介電常數金屬閘極（high-k metal gate，HKMG）結構，其包含高介電常數介電質（具有大於氧化矽的介電常數）及金屬閘極電極。然而，隨著裝置尺寸不斷縮小，閘極電阻可能會成為更大的問題，因為閘極電阻的增加可能會導致較慢的裝置速度。舉例而言，最近的半導體技術節點可以包括：形成HKMG結構，其包繞複數個垂直突出的主動區結構（例如，在GAA裝置的情況下之奈米結構的垂直堆疊，或在FinFET裝置的情況下之鰭片結構）；以及接著在HKMG結構上形成閘極導孔，為HKMG結構及下方的主動區結構提供電連接性（electrical connectivity）。隨著半導體裝置的微縮化持續，HKMG結構可以包繞甚至更大量的主動區結構。與靠近閘極導孔的主動區結構相比，遠離閘極導孔的主動區結構（例如，位於或接近一主動區結構列的端部的主動區結構）可能會經歷實質上較長的用於往返閘極導孔的電訊號的訊號路徑。較長的訊號路徑可能會導致電阻的增加，上述電阻在此被稱為閘極電阻。隨著閘極電阻增加，時間常數（其為電阻與電容的積）也會增加，導致半導體裝置的較慢的速度，特別是對於對應位於或接近主動區結構列（row）的端部的主動區結構的裝置。
為了解決以上討論的問題，本揭露介紹了GAA及/或GAA FinFET裝置的閘極電極上的低電阻層（例如，含鎢層）。在一些實施例中，可以實施低電阻層以作為位於金屬閘極電極的頂部的蓋層。與閘極導孔及閘極電極的各種金屬層相比，上述低電阻層具有實質上較低的電阻率。如此一來，儘管是位於或接近主動區結構列的端部的裝置也可以實質地降低閘極電阻。閘極電阻的降低導致較慢的延遲及/或較快的裝置速度。
以下將參照第1A~1C及2~19圖以討論本揭露的各個面向。更詳細地說，第1A~1B圖繪示出範例FinFET裝置，且第1C圖繪示出範例GAA裝置。第2~19圖繪示出根據本揭露的實施例之在製造的各個階段的積體電路（Integrated Circuit，IC）的剖面側視圖、俯視圖、或三維透視圖。第20圖繪示出作為範例IC應用的記憶體電路，且上述範例IC應用使用根據本揭露的各個面向所製造的IC裝置來實施。第21圖繪示出半導體製造系統。第22~23圖各繪示出根據本揭露的各個面向之IC裝置的製造方法的流程圖。
參照第1A及1B圖，分別繪示出積體電路（IC）裝置90的一部分的三維透視圖及俯視圖。IC裝置90使用FinFETs來實施。如第1A圖所示，IC裝置90包括基板110。基板110可以包括：元素（單一元素）半導體，例如矽、鍺、及/或其他適合的材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、及/或其他適合的材料；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及/或其他適合的材料。基板110可以是具有均勻的成分的單層材料。替代地，基板110可以包括具有適合用於IC裝置製造的類似或不同成分的多個材料層。在一個範例中，基板110可以是絕緣體上矽（silicon-on-insulator，SOI）基板，其具有形成於氧化矽層上的半導體矽層。在另一個範例中，基板110可以包括導電層、半導體層、介電層、其他膜層、或前述之組合。可以將各種摻雜區，例如源極/汲極區，形成於基板110中或基板110上。摻雜區可以以例如磷或砷的n型摻質及/或例如硼的p型摻質摻雜，取決於設計需求。可以將摻雜區直接形成於基板110上、形成於p井結構中、n井結構中、雙井（dual-well）結構中、或使用凸起結構（raised structure）。摻雜區可以藉由摻質原子的佈植、原位摻雜磊晶成長、及/或其他適合的技術。
三維的主動區120形成於基板110上。主動區120可以包括細長的鰭狀（fin-like）結構，其從基板110向上突出。如此一來，主動區120可以在下文中可互換地被稱為鰭片結構120或鰭片120。鰭片結構120可以使用適合的製程製造，包括微影及蝕刻製程。微影製程可以包括在基板110上方形成光阻層、將光阻曝光至圖案、進行曝光後烘烤製程、以及顯影光阻以形成遮蔽元件（未顯示），包括阻抗層（resist）。遮蔽元件接著用於在基板110中蝕刻凹部，留下基板110上的鰭片結構120。蝕刻製程可以包括乾蝕刻、濕蝕刻、反應性離子蝕刻（reactive ion etching，RIE）、及/或其他適合的製程。在一些實施例中，鰭片結構120可以藉由雙重圖案化或多重圖案化製程來形成。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。作為範例，在基板上方形成膜層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的膜層旁邊形成間隔物。之後去除膜層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化鰭片結構120。
IC裝置90也包括形成於鰭片結構120上的源極/汲極部件122。源極/汲極部件122可以包括磊晶成長於鰭片結構120上的磊晶層。IC裝置90更包括形成於基板110上的隔離結構130。隔離結構130電性分隔IC裝置90的各種組件。隔離結構130可以包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluoride-doped silicate glass，FSG）、低介電常數介電材料、及/或其他適合的材料。在一些實施例中，隔離結構130可以包括淺溝槽隔離（shallow trench isolation，STI）部件。在一個實施例中，隔離結構130是藉由在形成鰭片結構120期間在基板110中蝕刻溝槽所形成。接著可以以上述隔離材料填充溝槽，再進行化學機械平坦化（chemical mechanical planarization，CMP）製程。也可以實施其他隔離結構以作為隔離結構130，例如場氧化物（field oxide）、矽局部氧化（local oxidation of silicon，LOCOS）、及/或其他適合的結構。替代地，隔離結構130可以包括多層結構，舉例而言，具有一或多個熱氧化物襯層。
IC裝置90也包括在各個鰭片120的通道區中的三側上形成於鰭片結構120上且接合（engaging）鰭片結構120的閘極結構140。換句話說，閘極結構140各包繞複數個鰭片結構120。閘極結構140可以是虛置閘極結構（例如，包含氧化物閘極介電質及多晶矽閘極電極），或者可以是包含高介電常數介電質及金屬閘極電極的HKMG結構，其中HKMG結構是藉由替換虛置閘極結構所形成。儘管並未在此描繪，閘極結構140可以包括額外的材料層，例如鰭片結構120上的界面層、蓋層、其他適合的膜層、或前述之組合。
參照第1A~1B圖，多個鰭片結構120各自沿X方向縱向定向，且多個閘極結構140各自沿Y方向縱向定向，即大致上垂直於鰭片結構120。在許多實施例中，IC裝置90包括額外的部件，例如沿著閘極結構140的側壁設置的閘極間隔物、設置於閘極結構140上的硬遮罩層、以及許多的其他部件。
第1C圖繪示出範例GAA裝置150的三維透視圖。出於一致性及清晰的原因，第1C圖及第1A~1B圖中的類似組件將被標記為相同。舉例而言，例如鰭片結構120的主動區在Z方向上從基板110垂直向上升起。隔離結構130在鰭片結構120之間提供電性隔離。閘極結構140位於鰭片結構120上以及隔離結構130上。遮罩155位於閘極結構140上，且閘極間隔物160位於閘極結構140的側壁上。蓋層165形成於鰭片結構120上以保護鰭片結構120在隔離結構130的形成期間免受氧化。
在各個鰭片結構120上設置複數個奈米結構170。奈米結構170可以包括奈米片、奈米管、或奈米線、或一些其他類型的奈米結構，其在X方向上水平延伸。閘極結構140下的部分的奈米結構170可以用做GAA裝置150的通道。介電襯層175可以設置於奈米結構170之間。此外，儘管為了簡化起見而並未繪示，奈米結構170的各個堆疊可以被閘極介電質以及閘極電極周向地（circumferentially）包繞。在所繪示的實施例中，閘極結構140外的部分的奈米結構170可以用作GAA裝置150的源極/汲極部件。然而，在一些實施例中，可以在閘極結構140外的部分鰭片結構120上磊晶成長連續的源極/汲極部件。無論如何，可以在源極/汲極部件上形成導電的源極/汲極接觸件180以提供與源極/汲極部件的電連接性。在隔離結構130上以及閘極結構140及源極/汲極接觸件180周圍形成層間介電質（interlayer dielectric，ILD）185。
與GAA裝置的製造有關的額外的細節揭露於U.S.專利No. 10,164,012，其標題為“Semiconductor Device and Manufacturing Method Thereof”且公告於2018年12月25日，也揭露於U.S.專利No. 10,361,278，其標題為“Method of Manufacturing a Semiconductor Device and a Semiconductor Device”且公告於2019年7月23日，且也揭露於U.S.專利No. 9,887,269，其標題為“Multi-Gate Device and Method of Fabrication Thereof”且公告於2018年2月6日，其各自的全部內容以引用的方式併入本文中。在本揭露所涉及的鰭片結構或FinFET裝置的範圍內，這樣的討論可以同樣適用於GAA裝置。
第2圖是根據本揭露的實施例之IC裝置200的一部分在一製造階段的示意性局部剖面側視圖。IC裝置200可以作為FinFET或GAA裝置來實施，儘管在此為了簡化的緣故而繪示為GAA裝置。
第2圖的剖面側視圖是穿過由Y方向及Z方向定義的平面（例如，穿過Y-Z平面）所擷取。如此一來，第2圖的剖面側視圖也可以被稱為Y截面（Y-cut）。在一些實施例中，在第2圖中的IC裝置200的剖面側視圖可以藉由沿切割線A-A’擷取剖面截面來獲得。也應理解的是，儘管以下討論主要使用GAA裝置（例如，第1C圖的GAA裝置）以繪示本揭露的發明概念，相同的概念也適用於FinFET裝置（例如，第1A~1B圖的FinFET裝置），除非另有說明。
如第2圖所示，IC裝置200包括以上參考第1A~1C圖討論的基板110，例如矽基板。可以藉由圖案化基板110形成複數個主動區。舉例而言，主動區可以包括以上參考第1C圖討論的奈米結構170的堆疊。第2圖中所示的奈米結構的堆疊以不同的參考數字170A、170B、170C、及170D標記以利於在以下討論中參照。然而，應理解的是，奈米結構170A~170D各自從基板110垂直向上（在Z方向上）突出且在X方向上各自水平延伸，就像第1C圖的奈米結構170。應理解的是，儘管在此繪示出四個範例奈米結構170A~170D，IC裝置200可以包括實質上更大量的奈米結構，例如多於二十或三十個與奈米結構170A~170D類似的鰭片結構。在此沒有具體繪示設置於奈米結構170A~170C之間的鰭片結構，而是由複數個點210表示，且沒有具體繪示設置於奈米結構170B~170D之間的鰭片結構，而是由複數個點211表示。
奈米結構170的底部可以包括鰭片結構120，其在Y方向上被隔離結構130彼此分隔，隔離結構130可以包括適合的介電材料，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluoride-doped silicate glass，FSG）、如以上參考第1A~1B圖所討論。在所繪示的實施例中，隔離結構130包括淺溝槽隔離（STI）結構。
仍然參照第2圖，IC裝置200包括高介電常數金屬閘極（high-k metal gate，HKMG）結構140。HKMG結構140可以包括高介電常數閘極介電質及含金屬閘極電極。高介電常數閘極介電質包含高介電常數介電材料，其是指具有大於氧化矽的介電常數的介電常數（例如，約3.9）的介電材料。高介電常數閘極介電質包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿－氧化鋁合金、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、或前述之組合。含金屬閘極電極形成於高介電常數閘極介電質上。含金屬閘極電極可以包括一或多個功函數（work function，WF）金屬層及填充金屬層。可以配置功函數金屬層以調整各個電晶體的功函數。用於功函數金屬層的範例材料可以包括氮化鈦（TiN）、鋁化鈦（TiAl）、氮化鉭（TaN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鎢（WC）、氮化鋁鈦（TiAlN）、鋁化鋯（ZrAl）、鋁化鎢（WAl）、鋁化鉭（TaAl）、鋁化鉿（HfAl）、或前述之組合。填充金屬層可以用作含金屬閘極電極的主要導電部。在一些實施例中，填充金屬層可以包括鈷、鎢、銅、鋁、或前述之合金或組合。應理解的是，HKMG結構可以包括額外的膜層，例如界面層、蓋層、擴散/阻障層、或其他適用的膜層。
根據本揭露的一面向，IC裝置200包括形成於HKMG結構140的上表面上的導電蓋層300。接著在導電蓋層300上形成閘極導孔320。至少在Y方向上，導電蓋層300可以形成於HKMG結構140的上表面的大部分（substantial majority）（例如，大於90%）上。換句話說，在剖面Y截面側視圖中，HKMG結構140的上表面之實質上的整體（例如，至少90%）具有形成於其上的導電蓋層300。在一些實施例中，導電蓋層300至少在Y方向上形成於HKMG結構140的上表面之整體上。因此，導電蓋層300在Y方向上的尺寸實質上大於（例如，至少幾倍大於）閘極導孔320在Y方向上的最大尺寸。應注意的是，根據電路設計的需求，HKMG結構140可以與其他鄰近的HKMG結構（在此並未繪示）實體且電性分隔，且在這樣的情況中，導電蓋層300也被分割（broken up）以確保這些HKMG結構不會無意地電性短路，這將在以下更詳細地討論。
仍然參照第2圖，導電蓋層300具有比HKMG的含金屬電及更低的電阻率，也具有比閘極導孔320更低的電阻率。在這方面，特定類型的材料的電阻率是以每單位（例如，長度或體積）為基礎測量特定類型的材料對導電的電阻。這樣一來，假設兩材料具有相同的尺寸且在相同的環境下操作，具有較低的電阻率的材料為比具有較高的電阻率的材料更佳的電導體。
使用導電蓋層300的一個原因為降低閘極電阻。更詳細而言，形成閘極導孔320以提供電連接性到HKMG結構140以及設置於HKMG結構140下的奈米結構170A~170D。然而，在垂直傳遞通過閘極導孔320之後，電訊號必須在Y方向上水平移動以到達各種奈米結構。如以上所討論，可以在奈米結構170A及170C之間、以及奈米結構170B及170D之間設置許多奈米結構。因此，傳遞通過閘極導孔320的電訊號可以只需要移動距離220以到達奈米結構170A但可能必須移動更長的距離221以到達奈米結構170C。同樣地，傳遞通過閘極導孔320的電訊號可以只需要移動距離220以到達奈米結構170B但可能必須移動更長的距離221以到達奈米結構170D。
在並未使用導電蓋層300的傳統的實施例中，電訊號的傳遞將主要發生在HKMG結構的含金屬閘極電極內。儘管含金屬閘極電極是導電的，由於含金屬閘極電極的固有（inherent）電阻，電訊號的這樣的（沿Y方向的）水平傳遞路徑可能仍然會造成訊號損失。或者說，閘極導孔320與奈米結構之間的電訊號的水平傳遞對應各個奈米結構所經歷的閘極電阻。對於位於或接近奈米結構列的端部的奈米結構，訊號損失或閘極電阻可能更差，例如設置於列的端部的奈米結構170C。換句話說，即使奈米結構170A所經歷的訊號損失或閘極電阻是可容忍的（因為其設置得相對靠近閘極導孔320），奈米結構170C所經歷的訊號損失或閘極電極可能會太過顯著而難以忽略。因此，在此的奈米結構，且特別是遠離閘極導孔320的奈米結構（例如奈米結構170C及170D），可能會經歷下降的裝置性能，例如較慢的裝置速度等，因為電阻與裝置速度成反比。
為了克服以上討論的問題，本揭露使用導電蓋層300以降低奈米結構所經歷的閘極電阻。如以上所討論，導電蓋層300具有比閘極導孔320更低的電阻率，也具有比HKMG結構140的金屬層更低的電阻率。如此一來，導電蓋層300能夠比HKMG結構140更佳地導電且具有減少的訊號損失。應注意的是，導電蓋層300也形成於HKMG結構140之實質上的整體上。這樣一來，為了到達最遠的奈米結構170C或170D，電訊號的水平傳遞可以主要發生在導電蓋層300內，而不是通過電阻較大的HKMG結構140的金屬層。因此，即使是（距離閘極導孔320）最遠的奈米結構170C及170D也可以經歷閘極電阻及訊號損失的實質上的降低。以這個方式，可以改善裝置性能（特別是對於對應奈米結構170C及170D的裝置）。
第3~15圖是根據本揭露的各個實施例，繪示出IC裝置200的一部分在製造的各個階段的示意局部剖面圖。第2圖繪示出沿Y-Z平面的剖面圖，而第3~15圖繪示出沿X-Z平面的剖面圖，且這樣一來，第3~15圖可以被稱為X截面。舉例而言，第3~15圖中的IC裝置的剖面側視圖可以藉由沿顯示於第1B圖的切割線B-B’擷取的剖面圖來獲得。
參照第3圖，IC裝置200包括主動區，其在一些實施例中可以是以上討論的奈米結構170的形式，或在一些其他的實施例中可以是鰭片結構120。介電結構190在X方向上橫向圍繞奈米結構170。在一些實施例中，介電結構190可以包括不同的介電成分，例如以上討論的ILD 185及閘極間隔物160。HKMG結構140形成於奈米結構170上。在一些實施例中，形成HKMG結構140以作為閘極替換製程的一部分，其中先虛置閘極結構且後續由HKMG結構取代。在這方面，最初形成的虛置閘極結構可以包括虛置閘極介電質（例如，氧化矽閘極介電質）及虛置多晶矽閘極電極。在形成源極/汲極之後，移除虛置閘極結構（例如，透過一或多個蝕刻製程），藉此在介電結構190內形成開口或凹部。上述開口或凹部也露出奈米結構170的上表面。接著在開口中形成HKMG結構140以替換被移除的虛置閘極結構。
在第3圖所示的實施例中，HKMG結構140包括形成於奈米結構170上的高介電常數閘極介電層400、形成於高介電常數閘極介電層400上的功函數（WF）金屬層410、形成於WF金屬層410上的導電層420、形成於導電層420上的保護層430、以及形成於保護層430上的黏著層440。在一些實施例中，也可以在奈米結構170與高介電常數閘極介電層410之間形成界面層。
高介電常數閘極介電層400包括高介電常數介電材料，其具有大於氧化矽的介電常數的介電常數。高介電常數閘極介電層400可以藉由一或多個適合的沉積製程形成，例如原子層沉積（atomic layer deposition，ALD）製程、電漿輔助原子層沉積（plasma enhanced atomic layer deposition，PEALD）製程、化學氣相沉積（chemical vapor deposition，CVD）製程、或物理氣相沉積（physical vapor deposition，PVD）製程、或前述之組合。
WF金屬層410可以包括被配置以調整電晶體的功函數的金屬或金屬化合物。用於WF金屬層410之非限定的範例材料可以包括氮化鈦（TiN）、鋁化鈦（TiAl）、氮化鉭（TaN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鎢（WC）、氮化鋁鈦（TiAlN）、鋁化鋯（ZrAl）、鋁化鎢（WAl）、鋁化鉭（TaAl）、鋁化鉿（HfAl）、或前述之組合。WF金屬層410也可以使用一或多個適合的沉積製程形成，例如ALD、CVD、PVD、或前述之組合。
導電層420包括也具有良好的間隙填充性能的導電材料。在一些實施例中，導電層420包括氮化鈦（TiN）。在一些實施例中，導電層420也可以使用用於形成WF金屬層410的相同處理室（例如，ALD腔室、PVD腔室、CVD腔室等）來形成。這樣一來，導電層420也可以被稱為原位層（in-situ layer）。導電層420可以被視為以上討論的填充金屬的一部分，其用作HKMG結構140的金屬閘極電極的主要導電部。
保護層430包括介電材料。在一些實施例中，保護層430可以包括氧化矽（SiO 2）。保護層430為以下膜層提供保護，例如導電層420及WF金屬層410。保護層430也可以使用一或多個適合的沉積製程來形成，例如ALD、CVD、PVD、或前述之組合。
黏著層440也包括導電材料。在一些實施例中，黏著層440包括氮化鈦。黏著層440的材料成分被配置以促進與導電蓋層300的黏著（參見第2圖），且導電蓋層300將在後續製程中形成於黏著層440上。在沒有黏著層440的情況下，導電蓋層300可能與HKMG結構140的金屬閘極電極不具有足夠的黏著性。換句話說，在沒有形成黏著層440的情況下，導電蓋層300可能很容易從HKMG結構140的金屬閘極電極剝離。黏著層440也可以被視為金屬閘極電極的填充金屬的一部分。黏著層440可以使用一或多個適合的沉積製程來形成，例如ALD、CVD、PVD、或前述之組合。
在所繪示的實施例中，也可以在HKMG結構140內，例如黏著層440內，存在狹窄的間隙450（或接縫（seam））。在一些實施例中，由於黏著層440的間隙填充能力，可以形成這樣的間隙450。在一些實施例中，可以徹底消除間隙450。
參照第4圖，對IC裝置200進行回蝕製程500。回蝕製程500部分蝕刻掉HKMG結構140以在Z方向上降低HKMG結構140的高度。回蝕製程500可以對膜層400、410、420、430、及440具有實質上類似的蝕刻速率，使得回蝕製程500所導致的高度降低對所有的膜層400、410、420、430、440實質上類似。
膜層400、410、420、430、440的部分移除形成開口510，且開口510的側表面是由介電結構190定義，且開口510的底表面是由膜層400~440的上表面定義。開口510具有在Z方向上所測量的深度520。深度520被小心配置為不太深也不太淺。這是因為開口510被形成為使得其可以在後續製程中被導電蓋層300填充。這樣一來，開口510的深度轉化為導電蓋層300的深度。如果深度520太高，導電蓋層300將太厚且HKMG結構140將太薄，這可能會不利地影響HKMG結構140的性能或操作。另一方面，如果深度520太低，導電蓋層300將太薄，且可能無法充分發揮其降低閘極電阻的目的。在一些實施例中，深度520在約20nm及約70nm之間的範圍，舉例而言，約30nm及約60nm之間。深度520也可以相對HKMG結構140的剩餘部分的高度530來定義。在一些實施例中，深度520與高度530之間的比例在約5nm及約25nm之間的範圍。如以上所討論，這些涉及深度520的範圍並非隨機地被選擇，而是在此特別配置以確保即將形成的（soon-to-be-formed）導電蓋層300足夠厚以降低閘極電阻，同時保留足夠量的HKMG結構140，使得涉及閘極或裝置性能的預期操作不會受到影響。
參照第5圖，對IC裝置200進行選擇性成長製程550以在HKMG結構140上形成導電蓋層300。在一些實施例中，在原子層沉積（ALD）工具中進行選擇性成長製程550，且前驅物選自由以下所組成之群：WCl 5、H 2、WF 6、及SiH 4。選擇性成長製程550也是在以下條件進行：處理溫度在攝氏約400度及攝氏約500度之間的範圍中，處理時間在約2分鐘及約30分鐘之間，處理壓力在約2 Torr及約500 Torr之間的範圍中。
選擇性成長製程550被配置以直接在WF金屬層410、導電層420、及黏著層440的上表面上直接成長導電蓋層300的材料，但不在高介電常數閘極介電層400或保護層430的上表面上直接成長導電蓋層300的材料。在一些實施例中，選擇性成長製程550被配置為成長無氟鎢（fluorine-free-tungsten，FFW）以作為導電蓋層300的材料。在其他的實施例中，選擇性成長製程550可以被配置為成長其他含鎢材料或其他適合的材料以作為導電蓋層300。不管作為導電蓋層300成長的材料的具體類型為何，應理解的是，導電蓋層300具有比HKMG結構140的金屬閘極電極更低的電阻率，例如比各個膜層400、410、420、430、及440更低的電阻率。
由於導電蓋層300是選擇性直接成長於膜層410、420、及440上，但不直接成長於膜層400或430上，導電蓋層300可以表現出某些獨特的物理性質。舉例而言，導電蓋層300的底表面570可以具有凹的（concave）凹部（recesses）580~581，其各自在Z方向上凹入。凹部580~581的位置對應（或對準）保護層430的位置。這是因為導電蓋層300並非直接成長在保護層430的上表面上（因為保護層430不導電），直接成長在膜層420及440的上表面上的部分的導電蓋層300可以（在X方向上）水平延伸，使得它們最終彼此合併。這樣一來，部分的導電蓋層300仍然設置於保護層430上，但這些部分是垂直地形成於更高的位置，因此導致凹部580~581。在一些實施例中，導電蓋層300的底表面570可以更包括突出590，其在Z方向上垂直向下突出。換句話說，突出590可以突出到間隙450中。
應注意的是，不需要平坦化製程以平坦化導電蓋層300的上表面600，因為選擇性成長製程550能夠以相對的精密度調整導電蓋層300的厚度（在Z方向上垂直測量）。這樣一來，一旦上表面600與介電結構190的上表面實質上共平面，選擇性成長製程550可以停止。話雖如此，應理解的是，導電蓋層300的上表面600可以是或可以不是完全平坦的，且它可以在某些實施例中包括曲率。舉例而言，上表面600可以在一些實施例中向下彎曲（在Z方向上），使得它在中間的垂直高度低於在邊緣的垂直高度。
也應注意的是，導電蓋層300的厚度可以實質上對應以上參照第4圖所討論的開口510的深度520。因此，參考數字520也可以被稱為導電蓋層300的厚度520。因此，導電蓋層300的厚度520在約2nm及約8nm的範圍，且厚度520與HKMG結構140的剩餘部分的高度530之間的比例在約50%及約100%之間的範圍。同樣地，這些範圍並非隨機選擇，而是特別配置以確保導電蓋層300可以達到充分的閘極電阻降低，且不干擾本文中的電晶體的期望的操作。
參照第6圖，在導電蓋層300的上表面600上形成以上討論的閘極導孔320。如以上所討論，閘極導孔320提供到下方的HKMG結構140及奈米結構170的電連接性。由於低電阻導電蓋層300的形成，通過閘極導孔320的訊號傳遞可以透過導電蓋層300移動到各個奈米結構170。因為導電蓋層300的電阻率非常低，即使是距離閘極導孔320最遠的奈米結構（例如，第2圖中的奈米結構170C或170D）也不會經歷太多的訊號損失，且因此閘極電阻實質上降低，且裝置速度改善。
以上討論的與第3~6圖相關的實施例對應具有相對低的臨界電壓的半導體裝置。因此，第3~6圖所示的實施例可以被稱為低臨界電壓實施例。第7圖繪示出具有中（medium）臨界電壓（也就是，大於第3~6圖的實施例的低臨界電壓）的IC裝置200的另一個實施例。因此，第7圖的實施例可以被稱為中臨界電壓實施例。出於一致性及清晰的原因，第3~7圖中出現的類似組件將被標記為相同。
參照第7圖，其為IC裝置200的X截面圖，IC裝置200的HKMG結構140包括高介電常數閘極介電層400、WF金屬層410、導電層420、保護層430、及黏著層440。然而，與第6圖的低臨界電壓實施例不同，第7圖的中臨界電壓實施例更包括形成於高介電常數介電層400與WF金屬層410之間的導電層620。導電層620的加入有助於調整第7圖的實施例的臨界電壓，調整為比第6圖的實施例更大的電壓（例如，對NFETs有較大的正值，或對PFETs有大小（magnitude）較大的負值）。
在第7圖的階段，IC裝置200已經歷與以上參照第4~6圖所討論的相同的製造過程，例如回蝕製程500、選擇性成長製程550、及閘極導孔320的形成。選擇性成長製程550在HKMG結構140上形成導電蓋層300。應注意的是，導電蓋層300的底表面570可以仍然具有凹的凹部580~581，其對應保護層430的位置，因為導電蓋層300並非直接成長在保護層430的上表面上。導電蓋層300的底表面570也包括向下進入間隙450的突起590。
第8圖更繪示出IC裝置200的另一個實施例，其中相較於第6圖及第7圖的實施例， HKMG結構140被配置以具有相對高的臨界電壓。因此，第8圖所示的實施例可以被稱為高臨界電壓實施例。出於一致性及清晰的原因，第5~8圖中出現的類似組件將被標記為相同。
參照第8圖，其為IC裝置200的X截面圖，IC裝置200的HKMG結構140包括高介電常數介電層400、導電蓋層620、WF金屬層410、導電層420、及保護層430。然而，與第6圖的低臨界電壓實施例以及第7圖的中臨界電壓實施例不同，第8圖的高臨界電壓實施例不包括黏著層440。此外，第8圖的導電層620實質上比第7圖的實施例中的導電層620更厚。HKMG結構140的這樣的配置有助於調整第8圖的實施例的臨界電壓，調整為比第6~7圖的實施例更大的電壓（例如，對NFETs有較大的正值，或對PFETs有大小（magnitude）較大的負值）。
在第8圖的階段，IC裝置200已經歷與以上參照第4~6圖所討論的相同的製造過程，例如回蝕製程500、選擇性成長製程550、及閘極導孔320的形成。選擇性成長製程550在HKMG結構140上形成導電蓋層300。至少一部分由於黏著層440的消除，導電蓋層300的底表面570具有凹的凹部630（在Z方向上向上凹入）。凹部630大致對應保護層430的位置，且凹部630的中心（center）對應間隙450的位置。同樣地，凹部630的形成歸因於導電蓋層300並未藉由選擇性成長製程550直接成長在保護層430的上表面上的事實。
以上參照第3~8圖所討論的實施例涉及形成導電蓋層300的第一製程流程。第9~15圖涉及形成導電蓋層300的第二製程流程。出於一致性及清晰的原因，在以上討論的第一製程流程以及以下討論的第二製程流程兩者中出現的類似組件將被標記為相同。
參照第9圖，其也繪示出IC裝置200的X截面圖，IC裝置200的HKMG結構140也經歷了回蝕製程500。如此一來，開口510是藉由HKMG結構140的部分移除所形成。
參照第10圖，對IC裝置200進行黏著層沉積製程650以在開口510中沉積黏著層660。黏著層沉積製程650可以包括ALD製程、CVD製程、PVD製程、或前述之組合。在一些實施例中，黏著層660具有與黏著層440類似（或相同）的材料成分。舉例而言，黏著層660也可以具有氮化鈦材料成分。黏著層660部分填充開口510。舉例而言，黏著層660形成於介電結構190的側表面及上表面上以及回蝕的HKMG結構140的上表面上。因為沉積製程650並非選擇性沉積製程，部分的黏著層660形成於HKMG結構140的所有的膜層400、410、420、430、440上。
黏著層沉積製程650被配置為形成黏著層660以具有厚度670，其中厚度670在約1nm及約10nm之間的範圍。這樣的厚度範圍並非被隨機選擇，而是特別配置以最大化裝置性能。更詳細地，如以下所討論，開口510的剩餘部分將被導電蓋層300填充。在此形成黏著層660以增加與導電蓋層300的黏著性，使其不會剝離。如果厚度670太小（也就是，將黏著層660形成得太薄），黏著層660可能無法提供足夠的與導電蓋層300的黏著性，且導電蓋層300仍然可能承受不理想的剝離或分離（detachment）的問題。另一方面，如果厚度670太大（也就是，將黏著層660形成得太厚），可能不具有足夠的量或體積的導電蓋層300以充分降低閘極電阻。在此，特別配置的黏著層660的厚度範圍允許導電蓋層黏著性及閘極電阻降低兩者的最佳化。
參照第11圖，對IC裝置200進行導電蓋層沉積製程680以在開口510中沉積導電蓋層300。導電蓋層300沉積在黏著層660的上表面及側表面上且完全填充開口510。在一些實施例中，導電蓋層沉積製程680可以包括ALD製程、CVD製程、PVD製程、或前述之組合。
參照第12圖，對IC裝置200進行平坦化製程690。在一些實施例中，平坦化製程690包括CMP製程。平坦化製程690移除設置於介電結構190上之導電蓋層300的過量（excessed）部分以及黏著層660的過量部分，使得導電蓋層300及黏著層660的剩餘部分的上表面與介電結構190的上表面實質上共平面。在製造的這個階段，導電蓋層300具有厚度695。在一些實施例中，厚度695在約20nm及約60nm之間的範圍中。在一些實施例中，導電蓋層300的厚度695與黏著層660的厚度670的比例在約2:1及約60:1的範圍中。這樣的比例範圍並非被隨機選擇，而是特別配置以最大化裝置性能，因為如以上所討論，黏著層660相對於導電蓋層300不應該太薄，這可能會導致導電蓋層300的剝離的問題。黏著層660相對於導電蓋層330也不應該太厚，這可能會導致不充分的閘極電阻降低。
參照第13圖，以上討論的閘極導孔320形成於導電蓋層300的上表面600上。如以上所討論，閘極導孔320提供到下方的HKMG結構140及奈米結構170的電連接性。由於低電阻導電蓋層300的形成，閘極電阻實質上降低。
也應理解的是，第9~13圖對應第二製程流程的低臨界電壓實施例，其中HKMG結構140與第6圖的HKMG結構140（由第一製程流程形成）實質上類似。第14圖對應第二製程流程的中臨界電壓實施例，其中HKMG結構140與第7圖的HKMG結構140（由第一製程流程形成）實質上類似。同樣地，在第13圖的低臨界電壓實施例以及第14圖的中臨界電壓實施例中出現的類似組件將被標記為相同。
如第14圖的X截面剖面側視圖所示，中臨界電壓實施例的IC裝置200具有包括以上討論的膜層400、410、420、430、440及膜層620的HKMG結構140。HKMG結構140被回蝕，且黏著層660形成於回蝕的HKMG結構140上，且接著在黏著層660上形成導電蓋層300。接著進行平坦化製程以平坦化導電蓋層300及黏著層660的上表面，直到它們與介電及夠190的上表面實質上共平面。閘極導孔320接著形成於導電蓋層300的上表面上。
第15圖是第二製程流程的高臨界電壓實施例的X截面剖面側視圖，其中HKMG結構140與第8圖的HKMG結構140（由第一製程流程形成）實質上類似。同樣地，出現在第13~13圖的低臨界電壓及中臨界電壓實施例以及第15圖的高臨界電壓實施例中的類似組件被標記為相同。如第15圖所示，高臨界電壓實施例的IC裝置200具有包括以上討論的膜層400、410、420、430及膜層620的HKMG結構140。HKMG結構140被回蝕，且黏著層660形成於回蝕的HKMG結構140上，且接著在黏著層660上形成導電蓋層300。接著進行平坦化製程以平坦化導電蓋層300及黏著層660的上表面，直到它們與介電及夠190的上表面實質上共平面。閘極導孔320接著形成於導電蓋層300的上表面上。
無論進行以形成導電蓋層300的製程流程為何，且無論IC裝置200是低臨界電壓裝置、中臨界電壓裝置、或高臨界電壓裝置，在此在Y方向上沿著HKMG結構140的上表面之實質上的整體使用導電蓋層300以降低閘極電阻，特別是對於位置遠離閘極導孔的主動區結構降低閘極電阻。這樣的閘極電阻降低導致較快的裝置速度、較低的訊號損失等。
第16圖是根據本揭露的一實施例，繪示出IC裝置200的一部分的簡化示意性局部俯視圖。出於簡化的原因，在此並未特別繪示某些膜層及/或關於某些膜層的額外細節。如第16圖所示，複數個主動區結構，例如以上討論的奈米結構170A~170D，在X方向上延伸。當然，這些主動區結構可以在一些實施例中以奈米結構（例如，奈米片、奈米管、奈米線等）的堆疊來實施，且IC裝置200為GAA裝置。複數個HKMG結構140各自在Y方向上延伸且在俯視圖中與奈米結構170A~170D重疊。導電蓋層300形成於各個HKMG結構140上，且閘極導孔320形成於導電蓋層300上。導電蓋層300在Y方向上延伸，且其在Y方向上的尺寸700與HKMG結構140在Y方向上的尺寸710類似。在一些實施例中，尺寸700大於約90%的尺寸710。在一些實施例中，尺寸700約等於尺寸710。如以上所討論，導電蓋層300形成於HKMG結構140的上表面之實質上的整體的事實允許移動通過閘極導孔320的電訊號以最小的損耗到達位於遠處的主動區結構（例如，奈米結構170C及170D），因為導電蓋層300具有低電阻率且跨過HKMG結構140的實質上的整體（且因此跨過位於HKMG結構140下方的所有的主動區結構）。因此，在此的導電蓋層的形成降低了閘極電阻並改善了速度。
在包含許多微電子組件（例如，閘極結構）的典型IC裝置中，電路設計可能需要鄰近的微電子組件彼此維持電性分隔（或隔離）。換句話說，為了使某些電路正確地運作，彼此位置靠近的某些微電子組件仍然應彼此電性隔離，這可以藉由一組設計規則來管理或檢查。因此，導電蓋層300的形成需要遵守這樣的設計規則以避免在鄰近的微電子組件之間造成非故意或無意的電性短路。
符合本揭露的一實施例的設計規則的導電蓋層300的形成的一個範例繪示於第17圖中，第17圖為IC裝置200的一部分的Y截面剖面圖（也就是，沿Y-Z平面擷取）。出於一致性及清晰的原因，第17圖及第1A~1C圖及第2~16圖中的類似組件將被標記為相同。IC裝置200的顯示於第17圖中的部分包括奈米結構的複數個堆疊（例如堆疊170E、170F、及170G），其分別被複數個HKMG結構140E、140F、及140G包繞或圍繞。如以上所討論，堆疊170E~170G中的奈米結構各包括在X方向上延伸的半導體材料（例如，矽），且上述奈米結構在垂直的Z方向上堆疊在彼此上。上述奈米結構可以用作電晶體的通道。在一些實施例中，堆疊170E的奈米結構及HKMG 140E為NFET的組件，且堆疊170F的奈米結構及HKMG 140F為PFET的組件，其中NFET及PFET形成在Z方向上延伸的界面730。為了便於隨後的討論，HKMG 140E及140F可以被視為單一的（或合併的）閘極結構，因為它們不需要彼此電性隔離。
然而，設計規則可以規定由HKMG結構140E及140F組成的合併閘極結構需要保持與HKMG 140G電性分隔，即使HKMG 140G是設置為鄰近HKMG結構140F。換句話說，HKMG結構140G構成與由HKMG結構140E及140F所組成的閘極結構分隔且不同的閘極結構。為了確保HKMG 140G與HKMG 140F之間的電性隔離，在HKMG 140F及140G之間形成介電結構740（也被稱為切割金屬閘極（cut-metal-gate）（或CMG）結構）。在一些實施例中，在形成HKMG結構140F~140G之後，可以進行一或多個蝕刻製程以蝕刻（在Z方向上）垂直延伸到HKMG 140F及140G之間的界面中的溝槽或開口。上述溝槽或開口將接著在後續的沉積製程中被一或多個介電材料填充以形成介電結構740。在一些實施例中，介電結構740包含氮化矽，氮化矽是一種很好的用於防止導電的候選材料。在其他的實施例中，介電結構740可以包括其他電性絕緣材料，例如SiO x、SiCN、SiON、SiOCN、AlO x、HfO x、LaO x、ZrO x、或前述之組合。以這種方式，介電結構740有效地用作電性阻障以防止HKMG 140F與140G之間的不理想的電性短路。
透過選擇性成長或選擇性沉積製程，導電蓋層300E及300G分別形成於HKMG結構140E~140F及140G的上表面上，其中導電蓋層300E及300G的材料係選擇性成長在含金屬材料（例如，HKMG結構140E~140G的含金屬的閘極電極）上，但不選擇性成長在非金屬材料上，例如介電材料。因此介電結構740的上表面實質上不具有形成於其上的導電蓋層300E或300G。在一些實施例中，選擇性成長製程可以是以上參照第5圖所討論的選擇性成長製程550的一實施例。在任何情況中，在此的導電蓋層300E及300G的選擇性成長確保了HKMG結構140F與140G之間的電性隔離。如果將連續的導電蓋層形成為跨過HKMG結構140F及140G的上表面，可能會發生HKMG結構140F與140G之間的不理想的電性短路，違反設計規則及/或導致IC缺陷或性能降低。
仍然參照第17圖，可以在導電蓋層300E上形成閘極導孔320以提供到下方的HKMG結構140E及140F的電連接性。同樣地，導電蓋層300E實質上比閘極導孔320更寬，且具有比閘極導孔320或HKMG結構140E~140F的金屬閘極電極更低的電阻率。因此，導電蓋層300E有助於降低寄生電容，如以上所討論。應注意的是，儘管在此出於簡化的原因而繪示一個閘極導孔320，也可以在導電蓋層300G上形成其他類似的閘極導孔以提供到HKMG結構140G的電連接性，且導電蓋層300G也可以幫助降低寄生閘極電容。
第17圖繪示出可以如何排列導電蓋層以確保IC裝置200包括CMG結構的一實施例中的閘極結構的電性分隔。第18圖繪示出可以如何排列導電蓋層以確保IC裝置200包括介電鰭片結構而不是CMG結構的另一個實施例中的閘極結構的電性分隔。更詳細地，第18圖繪示出IC裝置200的實施例的三維透視圖。IC裝置200包括奈米結構的三個範例垂直堆疊170L、170M、170N。上述奈米結構包含半導體材料（例如，矽）且各自在X方向上延伸。在堆疊170L~170N的各個之內，奈米結構係在Z方向上垂直設置於彼此上。堆疊170L~170N在Y方向上彼此水平分隔，且它們各自分別被HKMG 140L、140M、及140N圍繞。
如第18圖所示，IC裝置200包括介電鰭片結構750A及750B（也被稱為混合鰭片結構）。與鰭片結構120L~120N不同，介電鰭片結構750A~750B並非意圖用作電晶體的主動區。介電鰭片結構750A~750B是被配置為防止IC裝置200的鄰近地設置的磊晶成長的源極/汲極組件的合併，藉此防止這些磊晶成長的源極/汲極組件之間的無意的電性短路。因此介電鰭片結構750A~750B各包括複數個電性絕緣材料。舉例而言，介電鰭片結構750A包括介電層751A、752A、及753A。介電層751A可以包括低介電常數介電材料或氧化矽。介電層752A可以包括氮化矽碳且可以圍繞介電層751A的側及底表面。介電層753A可以包括高介電常數介電材料且可以位於介電層751A及752A的上表面上。類似地，介電鰭片結構750B包括介電層751B、752B、及753B，其與介電層751A、752A、及753A為相同的排列，且具有與介電層751A、752A、及753A實質上類似的材料。
在第18圖的實施例中，介電鰭片結構750A也設置於HKMG結構140L~140M之間，且介電鰭片結構750B也設置於HKMG結構140M~140N之間。設計規則可以允許HKMG結構140M及140N彼此電性連接，且因此導電蓋層300M形成於HKMG結構140M及140N兩者的上表面之實質上的整體上，也形成於介電鰭片結構750B的上表面上。換句話說，導電蓋層300M可以將HKMG 140M及HKMG 140N電性連接在一起。然而，設計規則也可以規定HKMG 140L需要與HKMG結構140M~140N電性隔離。因此，導電蓋層300L形成於HKMG 140L的上表面之實質上的整體上，但與導電蓋層300M分隔，因為沒有導電蓋層300L或300M的任何部分形成於介電鰭片結構750A上（特別是，介電層753A上）。
在一些實施例中，連線的導電蓋層最初形成於HKMG結構140L~140N的上表面及（介電鰭片結構750A~750B的）介電層753A~753B上。之後，可以進行一或多個蝕刻製程以蝕刻掉介電層753A上的這種導電蓋層的部分。以這種方式，連續的導電蓋層被分割成導電蓋層300L及300M。導電蓋層300L及300M之間的不連接防止HKMG結構140L及140M~140N之間的無意的電性短路。
應理解的是，可以將閘極導孔（與以上討論的閘極導孔320類似，但在此為了簡化的原因而不特別繪示）形成於導電蓋層300L上，或導電蓋層300M上。同樣地，導電蓋層可以在Y方向上具有比例如閘極導孔實質上更大的尺寸，也具有比例如閘極導孔更低的電阻率。如此一來，導電蓋層300L或300M的使用有助於以以上討論的方式降低寄生閘極電阻。
除了使鄰近的閘極結構不短路，在此的導電蓋層的使用也被小心配置以避免彼此鄰近的源極/汲極接觸件短路，這可以利用閘極間隔物來達成。舉例而言，參照第19圖，IC裝置200的一實施例的剖面側視圖是沿著X方向及Z方向擷取（例如，X截面）。第19圖中的奈米結構被排列為垂直堆疊170P、170Q、及170R。HKMG結構140P、140Q、及140R分別形成於堆疊170P、170Q、及170R上。導電蓋層300P、300Q、及300R分別形成於HKMG結構140P、140Q、及140R上。如以上所討論，導電蓋層300P~300R具有比HKMG結構140P~140R的金屬閘極電極以及閘極導孔更低的電阻率，且因此有助於降低閘極電阻。
堆疊170P及170Q在X方向上被源極/汲極組件760A分隔，且堆疊170Q及170R在X方向上被源極/汲極組件760B分隔。在源極/汲極組件760A上形成源極/汲極接觸件770A，且在源極/汲極組件760B上形成源極/汲極接觸件770B，以分別提供到源極/汲極組件760A及760B的電連接性。設計規則可以規定源極/汲極接觸件770A與源極/汲極接觸件770B保持電性隔離。因此，使用閘極間隔物結構160A~160D以確保導電蓋層不會無意地將這些源極/汲極接觸件770A~770B電性連接在一起。具體而言，閘極間隔物結構160A形成於導電蓋層300P與源極/汲極接觸件770A之間，閘極間隔物結構160B形成於導電蓋層300Q與源極/汲極接觸件770A之間，閘極間隔物結構160C形成於導電蓋層300Q與源極/汲極接觸件770B之間，且閘極間隔物結構160D形成於導電蓋層300R與源極/汲極接觸件770B之間。
應理解的是，在一些實施例中，各個閘極間隔物結構160A~160D可以包括多個閘極間隔物（例如，兩個或三個不同的閘極間隔物）。在一些實施例中，多個閘極間隔物可以具有不同的材料成分。舉例而言，一個閘極間隔物可以包括氧化矽，且另一個閘極間隔物可以包括氮化矽等。在其他的實施例中，不同的閘極間隔物可以包括不同類型的氧化矽。因為閘極間隔物結構160A~160D電性絕緣，防止了導電蓋層300P~300R與它們各自附近的源極/汲極接觸件770A~770B之間的無意的電性短路。
應理解的是，以上討論的具有低電阻導電蓋層的IC裝置可以使用於各種IC應用中，包括例如靜態隨機存取記憶體（SRAM）裝置的記憶體裝置。在這方面，第20圖繪示出用於單埠（single-port）SRAM單元（例如，1位元SRAM單元）800的範例電路示意圖。單埠SRAM單元800包括：上拉（pull-up）電晶體PU1、PU2；下拉（pull-down）電晶體PD1、PD2；以及傳送閘（pass-gate）電晶體PG1、PG2。如電路圖中所示，電晶體PU1及PU2為p型電晶體，且電晶體PG1、PG2、PD1、及PD2為n型電晶體。根據本揭露的各種面向，電晶體PG1、PG2、PD1、及PD2是以比電晶體PU1及PU2更薄的間隔物來實施。因為SRAM單元800在所繪示的實施例中包括六個電晶體，它也可以被稱為6T SRAM單元。
上拉電晶體PU1及下拉電晶體PD1的汲極被耦合在一起，且上拉電晶體PU2及下拉電晶體PD2的汲極被耦合在一起。電晶體PU1及PD1與電晶體PU2及PD2交叉耦合（cross-coupled）以形成第一資料閂鎖（data latch）。電晶體PU2及PD2的閘極被耦合在一起，且耦合到電晶體PU1及PD1的汲極以形成第一儲存節點SN1，且電晶體PU1及PD1的閘極被耦合在一起，且耦合到電晶體PU2及PD2的汲極以形成互補式第一儲存節點SNB1。上拉電晶體PU1及PU2的源極被耦合到功率電壓Vcc（也被稱為Vdd），且下拉電晶體PD1及PD2的源極被耦合到功率電壓Vss，其在一些實施例中可以是電性接地（electrical ground）。
第一資料閂鎖的第一儲存節點SN1透過傳送閘電晶體PG1被耦合到位元線BL，且互補式第一儲存節點SNB1透過傳送閘電晶體PG2被耦合到互補式位元線BLB。第一儲存節點SN1及互補式第一儲存節點SNB1為互補的節點，且通常處於相反的邏輯位準（邏輯高或邏輯低）。傳送閘電晶體PG1及PG2的閘極被耦合到字元線WL。例如SRAM單元800的SRAM裝置可以使用「平面（planar）」電晶體裝置、以FinFET裝置、及/或以GAA裝置實施。
第21圖是根據本揭露的實施例，繪示出積體電路製造系統900。製造系統900包括複數個實體902、904、906、908、910、912、914、916……、N，其藉由通訊網路918連接。網路918可以是單一的網路或可以是各種不同的網路，例如內部網路及網際網路，且可以包括有線及無線通訊通道兩者。
在一實施例中，實體902代表用於製造合作的服務系統；實體904代表使用者，例如監控感興趣的產品的產品工程師；實體906代表工程師，例如控制製程及相關配方的製程工程師，或監控或調整處理工具的條件及設定的設備工程師；實體908代表用於IC測試及測量的計量工具；實體910代表半導體處理工具，這樣的處理工具進行以上討論的選擇性成長製程550；實體912代表與處理工具910相關的虛擬計量模組；實體914代表與處理工具910及外的其他處理工具相關的高級處理控制模組；且實體916代表與處理工具910相關的採樣模組。
各個實體可以與其他實體交互作用且可以提供積體電路的製造、製程控制、及/或計算來自其他實體的能力及/或從其他實體接收這樣的能力。各個實體也可以包括用於進行計算且執行自動化的一或多個電腦系統。舉例而言，實體914的高級製程控制模組可以包括複數個電腦硬體，其具有編碼在其中的軟體指令。電腦硬體可以包括硬碟、快閃驅動、CD-ROM、RAM記憶體、顯示裝置（例如，監視器）、輸入/輸出裝置（例如，滑鼠及鍵盤）。軟體指令可以用任何適合的程式語言編寫且可以被設計為執行特定的任務。
積體電路製造系統900允許以積體電路（IC）製造、以及IC製造的高級製程控制作為目的之實體之間的交互作用。在一實施例中，高級製程控制包括根據計量結果調整適用於相關晶圓的製程條件、設定、及/或處理工具的配方。
在另一個實施例中，上述計量結果是根據基於製程品質及/或產品品質決定的最佳採樣率，從已處理的晶圓的子集所測量。在又另一個實施例中，上述計量結果是根據基於製程品質及/或產品品質的各種特徵決定的最佳採樣場（fields）/點（points），從已處理的晶圓的子集的所選的場及點所測量。
由IC製造系統900提供的一個能力可以在例如設計、工程、及製造、計量及高級製程控制的領域中實現合作及資訊存取。由IC製造系統900提供的另一個能力可以整合設施之間的系統，例如計量工具與處理工具之間。這樣的整合使設施能夠協調它們的活動。舉例而言，整合計量工具及處理工具可以使製造資訊能夠更有效地包含在APC模組的製造過程中，且可以使用整合在相關處理工具中的計量工具從線上或現場測量中獲取晶圓數據。
第22圖是繪示出製造半導體裝置的方法1000的流程圖。方法1000包括步驟1010以在奈米結構的複數個堆疊上形成閘極結構。奈米結構在垂直方向上設置於彼此上且各自在第一水平方向上延伸。閘極結構在與第一水平方向不同的第二水平方向上延伸。閘極結構包含金屬。
方法1000包括步驟1020以回蝕閘極結構的一部分。
方法1000包括步驟1030以在閘極結構被回蝕之後在閘極結構上成長導電蓋層。導電蓋層具有比閘極結構的金屬更低的電阻率。導電蓋層在第二水平方向上跨越閘極結構的上表面的實質上的整體。
方法1000包括步驟1040以在導電蓋層上形成閘極導孔。導電蓋層實質上比閘極導孔更寬。
在一些實施例中，步驟1010包括形成高介電常數閘極介電質及含金屬閘極電極。含金屬閘極電極包括複數個導電層及非導電層。在一些實施例中，步驟1030包括在導電層的上表面直接選擇性成長導電蓋層，但不在非導電層的上表面直接成長。
在一些實施例中，步驟1010包括形成第一閘極結構以及行程第二閘極結構。在一些實施例中，上述方法更包括形成介電結構的步驟，上述介電結構在第二水平方向上分隔第一閘極結構及第二閘極結構。
在一些實施例中，步驟1030包括在第一閘極結構及第二閘極結構的上表面上選擇性成長導電蓋層，但不在介電結構的上表面上成長。
應理解的是，可以在步驟1010~1040之前、期間、或之後進行額外的步驟。舉例而言，方法1000可以包括在形成閘極結構之前形成奈米結構的堆疊的步驟。方法1000也可以包括其他導電接觸件及導孔、內連線線路、封裝的形成、以及測試製程。出於簡化的原因，並未在此詳細討論這些額外的步驟。
第23圖是繪示出製造半導體裝置的方法1100的流程圖。方法1100包括步驟1110以在奈米結構的複數個堆疊上行程包含金屬閘極電極的閘極結構。奈米結構在垂直方向上設置於彼此上且各自在第一水平方向上延伸。閘極結構在與第一水平方向不同的第二水平方向上延伸。
方法1100包括步驟1120以回蝕閘極結構的一部分。
方法1100包括步驟1130以在回蝕閘極結構之後在閘極結構上沉積黏著層。
方法1100包括步驟1140以在黏著層上形成導電蓋層。導電蓋層及黏著層是以不同的材料成分所形成。
方法1100包括步驟1150以在導電蓋層的上表面的一部分上形成閘極導孔。閘極導孔及金屬閘極電極各具有比導電蓋層更大的電阻率。
在一些實施例中，金屬閘極電極包括複數個導電層及非導電層。在一些實施例中，步驟1130包括在導電層及非導電層的上表面上直接沉積黏著層，黏著層定義出凹部。在一些實施例中，導電蓋層形成於凹部中且在第二水平方向上跨越閘極結構的上表面之實質上的整體。
在一些實施例中，步驟1130包括沉積氮化鈦層以作為黏著層。在一些實施例中，步驟1140包括形成含鎢層以作為導電層。
在一些實施例中，步驟1110包括形成第一閘極結構以及形成第二閘極結構。在一些實施例中，方法1100更包括：形成在第二水平方向上分隔第一閘極結構及第二閘極結構的介電鰭片結構，其中導電蓋層形成於第一閘極結構、第二閘極結構、及介電鰭片結構的上表面上；以及透過一或多個蝕刻製程移除覆蓋介電鰭片結構的一部分的導電蓋層。
應理解的是，可以在步驟1110~1150之前、期間、或之後進行額外的步驟。舉例而言，方法1100可以包括在形成閘極結構於鰭片結構上或奈米結構上之前形成奈米結構的步驟。方法1100也可以包括其他導電接觸件及導孔、內連線線路、封裝的形成、以及測試製程。出於簡化的原因，並未在此詳細討論這些額外的步驟。
綜上所述，本揭露包括在IC裝置的閘極結構上形成導電蓋層。導電蓋層具有比閘極結構的含金屬閘極電極更低的電阻率，也具有比接著形成於導電蓋層上的閘極導孔更低的電阻率。導電蓋層也至少在Y方向上沿閘極結構的上表面之實質上的整體延伸，其與閘極結構延伸的方向相同。因此導電蓋層形成於圍繞奈米結構的複數個堆疊的閘極結構上。在第一製程流程中，藉由回蝕一部分的閘極結構且接著在回蝕的閘極結構的各種含金屬層上選擇性成長低電阻率材料以形成導電蓋層。在第二製程流程中，藉由回蝕一部分的閘極結構、在回蝕的閘極結構上沉積黏著層、且接著在黏著層上沉積低電阻率材料以形成導電蓋層。
本揭露的獨特的製造製程流程及所形成的IC裝置結構相對於傳統的裝置提供多個優點。然而，應理解的是，沒有特定的優點是必須的，其他的實施例可以提供不同的優點，且並非所有的優點皆必須在此揭露。一個優點為IC裝置的改善的性能。舉例而言，裝置尺寸在較新的技術世代中微縮化，閘極電阻將成為比先前的技術世代更重要的考量。這對於遠離閘極導孔的主動區更為明顯（pronounced）。閘極電阻的增加（特別是對於這些遠離的裝置）可能會造成更大的時間常數，其對應更長的延遲及/或更慢的裝置速度、更大的訊號損失等。在此，藉由至少在Y方向上沿閘極結構的上表面之實質上的整體使用低電阻率導電蓋層，可以實質降低閘極電阻，使得即使是遠離閘極導孔的裝置也可以經歷更小的閘極電阻。因此，在此的IC裝置可以表現出改善的性能，例如更快的速度、減少的訊號損失等。另一個優點為，導電蓋層能夠以使它們不存在電性短路的風險的方式被選擇性沉積、或蝕刻。因此，在此的導電蓋層與現有的製造過程/裝置完全相容，例如，與使用CMG結構或介電鰭片結構的IC裝置完全相容。
上述高級微影製程、方法、及材料能夠用於許多應用，包括多通道裝置，例如全繞式閘極（GAA）裝置、或鰭式場效電晶體（fin-type field effect transistors，FinFETs）。在鰭式場效電晶體的情況中，可以圖案化鰭片以在部件之間產生相對近的間距，且相當適合以上揭露。此外，用於形成鰭式場效電晶體的鰭片的間隔物，也被稱為心軸，可以根據以上揭露來處理。在本揭露涉及的鰭片結構或鰭式場效電晶體裝置的範圍內，這樣的討論可以同樣適用於GAA裝置，反之亦然。
本揭露的一個面向涉及一種半導體裝置。半導體裝置包括多個奈米結構的複數個堆疊。奈米結構在第一水平方向上各自延伸。堆疊在垂直方向上各自延伸且在與第一水平方向不同的第二水平方向上彼此分隔。第一閘極結構設置於奈米結構的堆疊的第一子集合上。第一閘極結構圍繞各個在第一子集合中的奈米結構。第二閘極結構設置於奈米結構的堆疊的第二子集合上。第二閘極結構圍繞在第二子結合中的各個奈米結構。第一導電蓋層設置於第一閘極結構的上表面之實質上的整體上。第二導電蓋層設置於第二閘極結構的上表面之實質上的整體上。介電結構，在第二水平方向上設置於第一閘極結構與第二閘極結構之間，其中介電結構實體且電性分隔第一閘極結構與第二閘極結構。介電結構的上表面實質上不具有設置於其上的第一導電蓋層或第二導電蓋層。
在一些實施例中，介電結構包括切割金屬閘極（CMG）結構，其包含單一類型的介電材料。
在一些實施例中，介電結構包括介電鰭片結構，其包含多個類型的介電材料。
在一些實施例中，閘極導孔設置於第一導電蓋層上或第二導電蓋層上，其中閘極導孔在第二水平方向上測量的尺寸實質上小於第一導電蓋層或第二導電蓋層在第二水平方向上測量的尺寸。
在一些實施例中，第一導電蓋層或第二導電蓋層的尺寸至少比閘極導孔的尺寸大數倍。
在一些實施例中，第一導電蓋層及第二導電蓋層各具有比閘極導孔、第一閘極結構、及第二閘極結構更低的電阻率。
在一些實施例中，上述半導體裝置更包括源極/汲極接觸件及閘極間隔物結構，其中閘極間隔物結構在第一水平方向上將源極/汲極接觸件與第一導電蓋層或第二導電蓋層實體且電性分隔。
在一些實施例中，第一導電蓋層及第二導電蓋層各包含鎢。
在一些實施例中，第一閘極結構及第二閘極結構各包括各自的含金屬閘極電極；以及導電蓋層具有比含金屬閘極電極更低的電阻率。
在一些實施例中，在由第一水平方向及垂直方向定義的剖面圖中，導電蓋層的底表面包括一或多個凹部。
在一些實施例中，第一閘極結構或第二閘極結構包括一或多個非導電層；以及一或多個凹部直接位於一或多個非導電層上。
在一些實施例中，上述半導體裝置更包括黏著層，設置於導電蓋層與第一閘極結構或第二閘極結構之間，其中黏著層在由第一水平方向及垂直方向定義的剖面圖中定義凹部，且其中導電蓋層設置於剖面圖中的凹部內。
本揭露的另一個面向涉及一種半導體裝置的製造方法。在多個奈米結構的複數個堆疊上形成閘極結構。奈米結構在垂直方向上設置於彼此上且在第一水平方向上各自延伸。閘極結構在與第一水平方向不同的第二水平方向上延伸。閘極結構包含金屬。回蝕一部分的閘極結構。在回蝕閘極結構之後，在閘極結構上成長導電蓋層。導電蓋層具有比閘極結構的金屬更低的電阻率。導電蓋層在第二水平方向上跨越閘極結構的上表面之實質上的整體。在導電蓋層上形成閘極導孔。導電蓋層實質上比閘極導孔更寬。
在一些實施例中，閘極結構的形成包括形成高介電常數閘極介電質及含金屬閘極電極，含金屬閘極電極包括複數個導電層及非導電層；以及導電蓋層的成長包括在導電層的多個上表面上直接選擇性成長導電蓋層，但不在非導電層的上表面上直接成長導電蓋層。
在一些實施例中，閘極結構的形成包括形成第一閘極結構以及形成第二閘極結構，且其中半導體裝置的製造方法更包括形成介電結構，介電結構在第二水平方向上分隔第一閘極結構與第二閘極結構。
在一些實施例中，導電蓋層的成長包括在第一閘極結構及第二閘極結構的多個上表面上選擇性成長導電蓋層，但不在介電結構的多個上表面上成長導電蓋層。
本揭露的另一個面向涉及一種半導體裝置的製造方法。在多個奈米結構的複數個堆疊上形成包含金屬閘極電極的閘極結構。奈米結構在垂直方向上設置於彼此上且在第一水平方向上各自延伸。閘極結構在與第一水平方向不同的第二水平方向上延伸。回蝕一部分的閘極結構。在回蝕閘極結構之後，在閘極結構上沉積黏著層。在黏著層上形成導電蓋層。導電蓋層及黏著層是以不同的材料成分形成。在導電蓋層的上表面的一部分上形成閘極導孔。閘極導孔及金屬閘極電極各具有比導電蓋層更大的電阻率。
在一些實施例中，金屬閘極電極包括複數個導電層及非導電層；黏著層的沉積包括在導電層及非導電層的多個上表面上直接沉積黏著層，黏著層定義凹部；以及導電蓋層形成於凹部中且在第二水平方向上跨越閘極結構的上表面之實質上的整體。
在一些實施例中，黏著層的沉積包括沉積氮化鈦層以作為黏著層；以及導電蓋層的形成包括形成含鎢層以作為導電蓋層。
在一些實施例中，閘極結構的形成包括形成第一閘極結構以及形成第二閘極結構，且其中半導體裝置的製造方法更包括：形成介電鰭片結構，介電鰭片結構在第二水平方向上分隔第一閘極結構與第二閘極結構，其中導電蓋層形成於第一閘極結構、第二閘極結構、及介電鰭片結構的多個上表面上；以及透過一或多個移除製程移除覆蓋介電鰭片結構的部分的導電蓋層。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
90:積體電路裝置（IC裝置） 110:基板 120:主動區（鰭片結構，鰭片） 122:源極/汲極部件 130:隔離結構 140:閘極結構（高介電常數金屬閘極結構，HKMG結構） 140E,140F,140G,140L,140M,140N,140P,140Q,140R:HKMG（HKMG結構） 160A,160B,160C,160D:閘極間隔物結構 165:蓋層 170,170A,170B,170C,170D:奈米結構 170E,170F,170G,170L,170M,170N,170P,170Q,170R:堆疊 175:介電襯層 180:源極/汲極接觸件 185:層間介電質（ILD） 190:介電結構 200:IC裝置 210,211:複數個點 220,221:距離 300,300E,300G,300L,300M,300P,300Q,300R:導電蓋層 320:閘極導孔 400:高介電常數閘極介電層（膜層） 410:功函數金屬層（WF金屬層，膜層） 420,620:導電層（膜層） 430:保護層（膜層） 440:黏著層（膜層） 450:間隙 500:回蝕製程 510:開口 520:深度（厚度） 530:高度 550:選擇性成長製程 570:底表面 580,581,630:凹部 590:突出 600:上表面 650:沉積製程 660:黏著層 670,695:厚度 680:導電蓋層沉積製程 690:平坦化製程 700,710:尺寸 730:界面 740:介電結構 750A,750B:介電鰭片結構 751A,751B,752A,752B,753A,753B:介電層 760A,760B:源極/汲極組件 770A,770B:源極/汲極接觸件 800:單埠SRAM單元 900:製造系統 902,904,906,908,910,912,914,916,N:實體 918:通訊網路 1000,1100:方法 1010,1020,1030,1040,1110,1120,1130,1140,1150:步驟 A-A’,B-B’:切割線 BL,BLB:字元線 PD1,PD2:下拉電晶體（電晶體） PG1,PG2:傳送閘電晶體（電晶體） PU1,PU2:上拉電晶體（電晶體） SN1:第一儲存節點 SNB1:互補式第一儲存節點 Vcc,Vss:功率電壓 WL:字元線 X,Y,Z:方向
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A圖繪示出FinFET裝置的三維透視圖。 第1B圖繪示出FinFET裝置的俯視圖。 第1C圖繪示出多通道全繞式閘極（gate-all-around，GAA）裝置的三維透視圖。 第2~15圖是根據本揭露的實施例，繪示出半導體裝置在製造的各個階段的一系列的剖面圖。 第16圖是根據本揭露的一實施例，繪示出半導體裝置的一部分的簡化示意性局部俯視圖。 第17圖是根據本揭露的實施例，繪示出半導體裝置在製造的一階段的剖面圖。 第18圖是根據本揭露的實施例，繪示出半導體裝置在製造的一階段的三維透視圖。 第19圖是根據本揭露的實施例，繪示出半導體裝置在製造的一階段的剖面圖。 第20圖是根據本揭露的一實施例，繪示出靜態隨機存取記憶體（Static Random Access Memory，SRAM）單元。 第21圖是根據本揭露的一實施例，繪示出積體電路製造系統。 第22~23圖是根據本揭露的各個面向之半導體裝置的製造方法的流程圖。
120:主動區(鰭片結構，鰭片)
130:隔離結構
140:閘極結構(高介電常數金屬閘極結構，HKMG結構)
170,170A,170B,170C,170D:奈米結構
200:IC裝置
210,211:複數個點
220,221:距離
300:導電蓋層
320:閘極導孔
A-A’:切割線
Y,Z:方向

Claims (20)

  1. 一種半導體裝置，包括： 多個奈米結構的複數個堆疊，其中該些奈米結構在第一水平方向上各自延伸，其中該些堆疊在一垂直方向上各自延伸且在與該第一水平方向不同的一第二水平方向上彼此分隔； 一第一閘極結構，設置於該些奈米結構的該些堆疊的一第一子集合上，其中該第一閘極結構圍繞在該第一子集合中的各個該些奈米結構； 一第二閘極結構，設置於該些奈米結構的該些堆疊的一第二子集合上，其中該第二閘極結構圍繞在該第二子結合中的各個該些奈米結構； 一第一導電蓋層，設置於該第一閘極結構的一上表面之實質上的整體上； 一第二導電蓋層，設置於該第二閘極結構的一上表面之實質上的整體上；以及 一介電結構，在該第二水平方向上設置於該第一閘極結構與該第二閘極結構之間，其中該介電結構實體且電性分隔該第一閘極結構與該第二閘極結構，且其中該介電結構的一上表面實質上不具有設置於其上的該第一導電蓋層或該第二導電蓋層。
  2. 如請求項1之半導體裝置，其中該介電結構包括切割金屬閘極（cut-metal-gate，CMG）結構，其包含單一類型的介電材料。
  3. 如請求項1之半導體裝置，其中該介電結構包括一介電鰭片結構，其包含多個類型的介電材料。
  4. 如請求項1之半導體裝置，一閘極導孔設置於該第一導電蓋層上或該第二導電蓋層上，其中該閘極導孔在該第二水平方向上測量的一尺寸實質上小於該第一導電蓋層或該第二導電蓋層在該第二水平方向上測量的一尺寸。
  5. 如請求項4之半導體裝置，其中該第一導電蓋層或該第二導電蓋層的該尺寸至少比該閘極導孔的該尺寸大數倍。
  6. 如請求項4之半導體裝置，其中該第一導電蓋層及該第二導電蓋層各具有比該閘極導孔、該第一閘極結構、及該第二閘極結構更低的電阻率。
  7. 如請求項1之半導體裝置，更包括一源極/汲極接觸件及一閘極間隔物結構，其中該閘極間隔物結構在該第一水平方向上將該源極/汲極接觸件與該第一導電蓋層或該第二導電蓋層實體且電性分隔。
  8. 如請求項1之半導體裝置，其中該第一導電蓋層及該第二導電蓋層各包含鎢。
  9. 如請求項1之半導體裝置，其中： 該第一閘極結構及該第二閘極結構各包括一各自的含金屬閘極電極；以及 該導電蓋層具有比該含金屬閘極電極更低的電阻率。
  10. 如請求項1之半導體裝置，其中在由該第一水平方向及該垂直方向定義的剖面圖中，該導電蓋層的一底表面包括一或多個凹部。
  11. 如請求項10之半導體裝置，其中： 該第一閘極結構或該第二閘極結構包括一或多個非導電層；以及 該一或多個凹部直接位於該一或多個非導電層上。
  12. 如請求項1之半導體裝置，更包括一黏著層，設置於該導電蓋層與該第一閘極結構或該第二閘極結構之間，其中該黏著層在由該第一水平方向及該垂直方向定義的一剖面圖中定義一凹部，且其中該導電蓋層設置於該剖面圖中的該凹部內。
  13. 一種半導體裝置的製造方法，包括 在多個奈米結構的複數個堆疊上形成一閘極結構，其中該些奈米結構在一垂直方向上設置於彼此上且在一第一水平方向上各自延伸，其中該閘極結構在與該第一水平方向不同的一第二水平方向上延伸，且其中該閘極結構包含金屬； 回蝕一部分的該閘極結構； 在回蝕該閘極結構之後，在該閘極結構上成長一導電蓋層，其中該導電蓋層具有比該閘極結構的該金屬更低的電阻率，且其中該導電蓋層在該第二水平方向上跨越該閘極結構的一上表面之實質上的整體；以及 在該導電蓋層上形成一閘極導孔，其中該導電蓋層實質上比該閘極導孔更寬。
  14. 如請求項13之半導體裝置的製造方法，其中： 該閘極結構的形成包括形成一高介電常數閘極介電質及一含金屬閘極電極，該含金屬閘極電極包括複數個導電層及一非導電層；以及 該導電蓋層的成長包括在該些導電層的多個上表面上直接選擇性成長該導電蓋層，但不在該非導電層的一上表面上直接成長該導電蓋層。
  15. 如請求項13之半導體裝置的製造方法，其中該閘極結構的形成包括形成一第一閘極結構以及形成一第二閘極結構，且其中該半導體裝置的製造方法更包括形成一介電結構，該介電結構在該第二水平方向上分隔該第一閘極結構與該第二閘極結構。
  16. 如請求項15之半導體裝置的製造方法，其中該導電蓋層的成長包括在該第一閘極結構及該第二閘極結構的多個上表面上選擇性成長該導電蓋層，但不在該介電結構的多個上表面上成長該導電蓋層。
  17. 一種半導體裝置的製造方法，包括： 在多個奈米結構的複數個堆疊上形成包含一金屬閘極電極的一閘極結構，其中該些奈米結構在一垂直方向上設置於彼此上且在一第一水平方向上各自延伸，且其中該閘極結構在與該第一水平方向不同的一第二水平方向上延伸； 回蝕一部分的該閘極結構； 在回蝕該閘極結構之後，在該閘極結構上沉積一黏著層； 在該黏著層上形成一導電蓋層，其中該導電蓋層及該黏著層是以不同的材料成分形成；以及 在該導電蓋層的一上表面的一部分上形成一閘極導孔，其中該閘極導孔及該金屬閘極電極各具有比該導電蓋層更大的電阻率。
  18. 如請求項17之半導體裝置的製造方法，其中： 該金屬閘極電極包括複數個導電層及一非導電層； 該黏著層的沉積包括在該些導電層及該非導電層的多個上表面上直接沉積該黏著層，該黏著層定義一凹部；以及 該導電蓋層形成於該凹部中且在該第二水平方向上跨越該閘極結構的一上表面之實質上的整體。
  19. 如請求項17之半導體裝置的製造方法，其中： 該黏著層的沉積包括沉積一氮化鈦層以作為該黏著層；以及 該導電蓋層的形成包括形成一含鎢層以作為該導電蓋層。
  20. 如請求項17之半導體裝置的製造方法，其中該閘極結構的形成包括形成一第一閘極結構以及形成一第二閘極結構，且其中該半導體裝置的製造方法更包括： 形成一介電鰭片結構，該介電鰭片結構在該第二水平方向上分隔該第一閘極結構與該第二閘極結構，其中該導電蓋層形成於該第一閘極結構、該第二閘極結構、及該介電鰭片結構的多個上表面上；以及 透過一或多個移除製程移除覆蓋該介電鰭片結構的部分的該導電蓋層。
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