JP2006179746A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2006179746A JP2006179746A JP2004372720A JP2004372720A JP2006179746A JP 2006179746 A JP2006179746 A JP 2006179746A JP 2004372720 A JP2004372720 A JP 2004372720A JP 2004372720 A JP2004372720 A JP 2004372720A JP 2006179746 A JP2006179746 A JP 2006179746A
- Authority
- JP
- Japan
- Prior art keywords
- source
- region
- semiconductor
- width
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 34
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 58
- 239000010703 silicon Substances 0.000 claims description 58
- 229910052710 silicon Inorganic materials 0.000 claims description 58
- 238000009825 accumulation Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 62
- 108091006146 Channels Proteins 0.000 description 28
- 238000009792 diffusion process Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 14
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
Abstract
【課題】 バイポーラ・ディスターブを抑制した半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが配列され、各ソース及びドレイン領域が一方向に隣接する２メモリセルにより共有されるセルアレイと、前記メモリセルのソース及びドレイン領域の表面に形成されたシリサイド膜とを有し、前記メモリセルは、ソース及びドレイン領域の少なくとも一方の少なくとも一部の幅がチャネル領域の幅より小さい状態に形成されている。
【選択図】 図１０
【解決手段】 半導体記憶装置は、絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが配列され、各ソース及びドレイン領域が一方向に隣接する２メモリセルにより共有されるセルアレイと、前記メモリセルのソース及びドレイン領域の表面に形成されたシリサイド膜とを有し、前記メモリセルは、ソース及びドレイン領域の少なくとも一方の少なくとも一部の幅がチャネル領域の幅より小さい状態に形成されている。
【選択図】 図１０
Description
この発明は、半導体記憶装置に係り、特にＳＯＩ基板に形成されて電気的にフローティングのチャネルボディを有し、そのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルを用いた半導体記憶装置に関する。
最近、従来のＤＲＡＭ代替を目的として、より単純なセル構造でダイナミック記憶を可能とした半導体メモリが提案されている。そのメモリセル（セルトランジスタ）は、ＳＯＩ基板に形成された電気的にフローティングのボディ（チャネルボディ）を持つ一つのＭＯＳトランジスタにより構成される。このメモリセルは、ボディに過剰の多数キャリアが蓄積された状態を第１データ状態（例えば、データ“１”）、ボディから過剰の多数キャリアが放出された状態を第２データ状態（例えば、データ“０”）として、二値記憶を行う（特許文献１参照）。
以下、このようなメモリセルを“ＦＢＣ（Floating Body Cell）”といい、ＦＢＣを用いた半導体メモリを“ＦＢＣメモリ”という。ＦＢＣメモリは、通常のＤＲＡＭのようにキャパシタを用いないから、メモリセルアレイの構造が単純であり、単位セル面積が小さく、従って高集積化が容易であるという長所を持つ。
ＦＢＣメモリのデータ“１”書き込みには、メモリセルのドレイン近傍でのインパクトイオン化を利用する。メモリセルに大きなチャネル電流が流れるバイアス条件を与えて、インパクトイオン化により発生する多数キャリア（メモリセルがｎチャネルのときは、ホール）をボディに蓄積する。データ“０”書き込みは、ドレインとボディの間のＰＮ接合を順バイアス状態として、ボディの多数キャリア（ホール）をドレイン側に引き抜くことにより行われる。
ボディのキャリア蓄積状態の相違は、メモリセルのしきい値電圧の相違として現れる。従って、ある読み出し電圧をゲートに与えて、セル電流の有無又は大小を検出することにより、データ“０”，“１”をセンスすることができる。ボディのキャリア蓄積状態は、ゲートに所定の保持電圧を与えることにより、保持することができる。
ＦＢＣメモリの高密度化のためには、ビット線方向に並ぶメモリセルは、隣接セルの間に素子分離領域を設けることなく、隣接セルがソース／ドレイン層を共有する形で配列されることが望ましい。しかし、この様なセルアレイを用いると、データの信頼性が問題になる。
具体的にこの問題を、図２０を用いて説明する。図２０は、ビット線（ＢＬ）方向に隣接する二つのメモリセルＭＴｉ，ＭＴｉ＋１を示している。シリコン基板１上に絶縁膜２を介して形成されたｐ型シリコン層３をチャネルボディとして、メモリセルが形成されている。二つのメモリセルＭＴｉ，ＭＴｉ＋１のゲート電極４はそれぞれ、紙面に直交する方向に連続するワード線ＷＬｉ，ＷＬｉ＋１を構成する。
二つのメモリセルＭＴｉ，ＭＴｉ＋１は、一つのｎ型拡散層（ドレイン層）５を共有し、これにビット線ＢＬが接続される。またこれらのメモリセルのもう一方のｎ型拡散層（ソース層）５は、それぞれこれらに隣接するセルのソース層と共有とされる。
図には、メモリセルＭＴｉ，ＭＴｉ＋１の一方ＭＴｉで“０”書き込みを行った場合のチャネルボディの電荷移動の様子を示している。このとき、ビット線ＢＬに接続されたドレイン拡散層５とチャネルボディ３の間を順バイアスすることにより、メモリセルＭＴｉのチャネルボディ３の多数キャリアであるホール（図では、“＋”記号で示している）が拡散層５に引き抜かれる。
このとき、ドレイン拡散層５に引き抜かれたホールの一部はその拡散層５を通過し、隣接するメモリセルＭＴｉ＋１のチャネルボディ３まで注入される。即ち、メモリセルＭＴｉ，ＭＴｉ＋１のチャネルボディ間に形成される寄生ｐｎｐトランジスタが動作する結果、メモリセルＭＴｉ＋１が“０”データを保持している場合にここに誤って“１”データが書かれる可能性がある。このデータ破壊（誤書き込み）は、寄生パイポーラトランジスタに起因するため、“バイポーラ・ディスターブ”といわれる。
特開２００３−６８８７７号公報
以上のようにＦＢＣメモリは、高密度化を実現しようとすると、隣接セル間の干渉によりデータの信頼性が低下する、バイポーラ・ディスターブが問題になる。この問題を解決するには、隣接セル間を完全に素子分離すればよいが、これは、ＦＢＣメモリの高密度という長所を大きく損なう。従ってＦＢＣメモリの長所を損なうことなく、メモリセルのバイポーラ・ディスターブを低減する手法が望まれる。
この発明は、バイポーラ・ディスターブを抑制した半導体記憶装置を提供することを目的とする。
この発明の一態様による半導体記憶装置は、
絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、
前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが配列され、各ソース及びドレイン領域が一方向に隣接する２メモリセルにより共有されるセルアレイと、
前記メモリセルのソース及びドレイン領域の表面に形成されたシリサイド膜とを有し、
前記メモリセルは、ソース及びドレイン領域の少なくとも一方の少なくとも一部の幅がチャネル領域の幅より小さい状態に形成されている。
絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、
前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが配列され、各ソース及びドレイン領域が一方向に隣接する２メモリセルにより共有されるセルアレイと、
前記メモリセルのソース及びドレイン領域の表面に形成されたシリサイド膜とを有し、
前記メモリセルは、ソース及びドレイン領域の少なくとも一方の少なくとも一部の幅がチャネル領域の幅より小さい状態に形成されている。
この発明によると、バイポーラ・ディスターブを抑制した半導体記憶装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１，図２及び図３は、一実施の形態によるＦＢＣメモリに用いられる半導体素子基体１０のセルアレイ領域の平面図とそのＩ−Ｉ’及びII−II’断面図である。素子基体１０は、絶縁性基板とこの上に形成されたｐ型シリコン層１３とを有する、いわゆるＳＯＩ(Silicon-On-Insulator）基板である。絶縁性基板はこの例ではシリコン酸化膜等の絶縁膜１２で覆われたシリコン基板１１である。例えば、シリコン層１３の膜厚は、５０〜６０ｎｍ（例えば５５ｎｍ）であり、シリコン酸化膜１２は２５ｎｍである。
図１，図２及び図３は、一実施の形態によるＦＢＣメモリに用いられる半導体素子基体１０のセルアレイ領域の平面図とそのＩ−Ｉ’及びII−II’断面図である。素子基体１０は、絶縁性基板とこの上に形成されたｐ型シリコン層１３とを有する、いわゆるＳＯＩ(Silicon-On-Insulator）基板である。絶縁性基板はこの例ではシリコン酸化膜等の絶縁膜１２で覆われたシリコン基板１１である。例えば、シリコン層１３の膜厚は、５０〜６０ｎｍ（例えば５５ｎｍ）であり、シリコン酸化膜１２は２５ｎｍである。
シリコン層１３は、略ストライプ状にパターニングされて、それぞれの間には素子分離絶縁膜１４が埋め込まれる。即ち、各シリコン層１３は、絶縁膜１２により基板１１から分離されると共に、相互に絶縁膜１４により分離された素子形成領域となる。
各シリコン層（素子形成領域）１３は、図１に示すように、幅Ｗ１の第１のシリコン領域１３ａと、これより小さい幅Ｗ２の第２のシリコン領域１３ｂとが交互に所定ピッチで配列された状態にパターニングされる。第１のシリコン領域１３ａは、メモリセルのゲート電極が形成されてチャネル領域となる部分であり、その幅Ｗ１はいわゆる“チャネル幅”となる。第２のシリコン領域１３ｂは、ソース及びドレイン形成領域である。具体例を挙げれば、Ｗ１＝１５０ｎｍ、Ｗ２＝１００ｎｍである。
図４，図５及び図６は、この様な素子基体１０に形成されたセルアレイのレイアウトと、そのＩ−Ｉ’及びII−II’断面図を示している。メモリセル（セルトランジスタ）のゲート電極１６は、シリコン層（素子形成領域）１３の第１のシリコン領域１３ａを横切って連続するように形成されて、ワード線ＷＬとなる。ゲート電極１６に自己整合されて、第２のシリコン領域１３ｂに重なるようにソース及びドレイン領域１５が形成されて、それぞれ電気的にフローティングのｐ型チャネルボディを持つメモリセルが構成される。
ソース／ドレイン領域１５は、具体的には、ゲート電極１６に自己整合されたｎ型拡散層１５ａと、ゲート電極１６の側壁に形成された絶縁スペーサ１７に自己整合されたｎ＋型拡散層１５ｂとから構成される。これらのソース／ドレイン領域１５は、ワード線ＷＬと直交する方向に隣接する２セルの間で共有される。
メモリセルのゲート電極１６及びソース／ドレイン領域１５の表面にはそれぞれ、自己整合されたシリサイド膜（サリサイド膜）１８が形成されている。シリサイド膜１８は、ニッケル等の金属膜をシリコン層上に形成し、熱処理を行って金属とシリコンを反応させることにより、形成される。この反応工程では、シリサイド化される領域の幅が狭い程、深くまで反応が進みシリサイド化される。
この実施の形態のセルアレイ領域では、ｐ型シリコン層１３のうちソース／ドレイン領域の幅Ｗ２を予め小さく設定している。このために、メモリセルのソース／ドレイン領域１５のシリサイド膜１８が、周辺回路でのそれに比べて厚くなる。この点は、後に具体的に説明する。
セルアレイ領域は、シリコン窒化膜等のバリア膜により覆われて、その上に層間絶縁膜１９が形成される。この層間絶縁膜１９上にメタル配線であるビット線（ＢＬ）２１が形成される。ビット線２１は、ワード線ＷＬと交差する方向に連続するように形成され、コンタクトを介してメモリセルのソース／ドレイン領域１５の一方（ドレイン領域）に接続される。層間絶縁膜１９内には、ソース／ドレイン領域１５の他方（ソース領域）をワード線ＷＬの方向に共通接続するソース線（ＳＬ）２０が埋め込まれる。
この実施の形態の製造工程を、図７〜図９を参照して説明する。これらの図は、図５の断面に対応する工程断面図である。
図７に示すように、ｐ型シリコン層１３の表面にゲート酸化膜３１を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるゲート電極膜例えば多結晶シリコン膜の堆積とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によるパターニングにより、ゲート電極１６を形成する。その後、イオン注入を行って、ソース／ドレイン領域にゲート電極１６に自己整合されたｎ型拡散層１５ａを形成する。ｎ型層１５ａは、ｐ型シリコン層１３の底部、即ち絶縁膜１２に達する深さに形成する。
その後、ＣＶＤ法等によりシリコン窒化膜の堆積とＲＩＥによるエッチバックにより、図８に示すように、ゲート電極１６の側壁に絶縁スペーサ１７を形成する。更に、再度イオン注入を行って、ソース／ドレイン領域に絶縁スペーサ１７に自己整合されたｎ＋型層１５ｂを形成する。ｎ＋型層１５ｂもｐ型シリコン層１３の底部に達する深さに形成する。
その後、ゲート電極１６とソース／ドレイン領域１５上の酸化膜エッチングを行い、ニッケル等の金属膜堆積とアニール処理を行うことにより、図９に示すように、ゲート電極１６とソース／ドレイン領域１５の表面にそれぞれシリサイド膜１８を形成する。ソース／ドレイン領域１５は、幅が狭いために、そのシリサイド膜１８は、周辺回路領域でのそれに比べて厚くなる。
この後は図示しないが、層間絶縁膜堆積とメタル配線形成工程が行われる。
以上のようにこの実施の形態のＦＢＣメモリでは、ソース／ドレイン領域１５の幅を小さくしている結果、その表面に形成されるシリサイド膜１８は厚くなる。即ち、ソース／ドレイン領域幅の低減と、その領域のシリコン層厚みの低減の結果として、ソース／ドレイン領域の横方向抵抗が大きくなり、これがバイポーラ・ディスターブを抑制する。またソース／ドレイン領域１５にシリサイド膜１８を形成すると、ソース／ドレイン領域１５に結晶欠陥が導入されて、これがキャリア寿命を短くするように作用する。この作用も、バイポーラ・ディスターブの低減に有効となる。
この実施の形態では、ｐ型シリコン層（ＳＯＩ膜）そのものを薄くしていない。もしｐ型シリコン層を現状より更に薄くすると、プロセスマージンが低下し、ソース／ドレイン拡散層形成のためのイオン注入条件の最適化が困難になり、シリサイドを形成してもソース／ドレイン抵抗が下がらない、といった不都合が生じる。この実施の形態によると、これらの不都合を回避することができる。
図１０は、セルアレイ領域のメモリセルと周辺回路領域のロジックトランジスタのレイアウトを比較して示している。また図１１は、図１０におけるセルアレイ領域（Ｉ−Ｉ’）及び周辺回路領域(III−III’）の断面を示している。
セルアレイ領域の素子形成領域１３は、第１のシリコン領域１３ａ（チャネル領域）では幅がＷ１であり、第２のシリコン領域１３ｂ（ソース／ドレイン領域）では幅がＷ２（＜Ｗ１）である。チャネル領域の外側にはマスク合わせずれに対するマージンΔＬをとってある。これに対して、周辺回路領域では、ゲート電極２６をメモリセルのゲート電極１６と同じ幅とし、素子形成領域は一定幅Ｗ１を保つようにパターニングされている。
図１１に示すように、周辺回路トランジスタのソース／ドレイン領域２５には、メモリセルのソース／ドレイン領域１５のｎ型拡散層１５ａとｎ＋型拡散層１５ｂとそれぞれ同時に、ｎ型拡散層２５ａとｎ＋型拡散層２５ｂが形成される。このソース／ドレイン領域２５の表面とゲート電極２６の表面に、セルアレイのシリサイド膜１８と同時にシリサイド膜２８が形成される。
メモリセルのソース／ドレイン領域１５は、周辺回路トランジスタのソース／ドレイン領域２５に比べて幅が狭いために、ここに形成されるシリサイド膜１８の膜厚ｄ１は、周辺回路トランジスタのソース／ドレイン領域２５に形成されるシリサイド膜２８の膜厚ｄ２に比べて大きくなる。具体的には例えば、ｄ１＝３５ｎｍ，ｄ２＝２５ｎｍとなる。
ｐ型シリコン層１３の膜厚を前述のように、５５ｎｍとすれば、セルアレイ領域ではソース／ドレイン領域１５にはシリサイド膜１８の下に、約２０ｎｍのシリコン層が残る。これに対して、周辺回路領域では、ソース／ドレイン領域のシリサイド膜２８の直下に残るシリコン層厚は、約３０ｎｍとなる。
従ってこの実施の形態によると、セルアレイ領域ではソース／ドレインの横方向抵抗増大によりバイポーラ・ディスターブを抑制することができ、一方周辺回路では、ソース／ドレイン抵抗の増大を抑えて、高速性能を実現することができる。
［実施の形態２］
上記実施の形態１では、メモリセルのソース／ドレイン領域の幅をチャネル領域幅に比べて小さくしたが、ソース／ドレイン領域のなかの配線コンタクト部のみ幅を小さくすることも有効である。
上記実施の形態１では、メモリセルのソース／ドレイン領域の幅をチャネル領域幅に比べて小さくしたが、ソース／ドレイン領域のなかの配線コンタクト部のみ幅を小さくすることも有効である。
図１２はそのような実施の形態２のセルアレイのレイアウトを示し、図１３はそのＩ−Ｉ’断面図を示している。即ち、略ストライプ状に区画されたｐ型シリコン層（素子形成領域）１３のチャネル領域となる第１のシリコン領域１３ａの幅をＷ１とし、チャネル領域から一定範囲のソース／ドレイン領域は幅Ｗ１を保持する。ソース／ドレイン領域のうち、ビット線（ＢＬ）及びソース線（ＳＬ）が接続される配線コンタクト領域となる第２のシリコン領域１３ｂの幅を、Ｗ２（＜Ｗ１）としている。
図１３の断面は、基本的に先の実施の形態１の図９と同じである。ただし、ソース／ドレイン領域１５に形成されるシリサイド膜１８は、ソース／ドレイン領域１５の幅がＷ１からＷ２に変化していることを受けて、配線コンタクト領域でその外側の領域より厚みが大きくなっている。
例えば、実施の形態１と同様に、ｐ型シリコン層１３の厚みを５５ｎｍとし、チャネル領域の幅をＷ１＝１５０ｎｍ、ソース／ドレイン領域のなかの配線コンタクト領域の幅をＷ２＝１００ｎｍとする。このとき、シリサイド膜１８は、配線コンタクト領域で約３５ｎｍとなり、その下に残るシリコン層厚は約２０ｎｍとなる。
この実施の形態によっても実施の形態１と同様の効果が得られる。
［実施の形態３］
ここまでの実施の形態１，２では、ソース及びドレイン領域を共に幅を狭くしている。このことは、次のような理由で好ましい。即ち、ビット線ＢＬが接続されるドレイン領域の横方向抵抗を大きくすることは、図２０で説明したようなビット線電圧を下げた“０”書き込み時のバイポーラ・ディスターブ（即ち、ドレイン領域を共有する隣接セル間の干渉）を抑制する上で有効である。
ここまでの実施の形態１，２では、ソース及びドレイン領域を共に幅を狭くしている。このことは、次のような理由で好ましい。即ち、ビット線ＢＬが接続されるドレイン領域の横方向抵抗を大きくすることは、図２０で説明したようなビット線電圧を下げた“０”書き込み時のバイポーラ・ディスターブ（即ち、ドレイン領域を共有する隣接セル間の干渉）を抑制する上で有効である。
一方、ソース領域を共有する隣接セル間にもバイポーラ・ディスターブが存在する。即ち、ビット線とワード線に同時に正電圧を与えて“１”書き込みを行う場合、目標とするチャネルボディに蓄積されるホールのいくらかは、そのままソース領域にまで注入され、更にそこを通って隣接するセルのチャネルボディまで到達する。目標とするチャネルボディ（ｐ）がゲートからの容量カップリングにより正電圧になり、これに接するソース領域（ｎ）が例えば接地電位に保持されていると、それらの間が順バイアスになり、寄生ｐｎｐトランジスタがオンになるからである。従って、目標セルとソース領域を共有するセルで誤って“１”書き込みが生じる可能性がある。
これらを考慮すると、ソース及びドレイン領域の幅を共に狭くすることは好ましい。しかしこの発明は、ソース及びドレイン領域の一方のみで、バイポーラ・ディスターブを抑制することも有効である。
例えば、図１４は、チャネル領域とソース領域となる第１のシリコン領域１３ａを幅Ｗ１とし、ドレイン領域となる第２のシリコン領域１３ｂを幅Ｗ２（＜Ｗ１）とした実施の形態３のセルレイアウトを、図１及び図１２と比較して示している。図１５は、そのＩ−Ｉ’断面図である。実施の形態１と同様に、ｐ型シリコン層１３の厚みは５０〜６０ｎｍ（例えば５５ｎｍ）とし、素子形成領域幅は、Ｗ１＝１５０ｎｍ，Ｗ２＝１００ｎｍとする。
図１５に示すように、ソース及びドレイン領域１５に形成されるシリサイド膜１８の膜厚は、ドレイン領域側の方が厚くなる。即ち、ドレイン側のシリサイド膜厚をｄ１、ソース側のそれをｄ２として、ｄ２＜ｄ１となる。図１０及び図１１で説明した実施の形態１と同様に周辺回路領域で素子形成領域幅をＷ１とすれば、この実施の形態３のメモリセルのソース側シリサイド膜厚ｄ２は、周辺回路のロジックトランジスタのソース及びドレイン領域のシリサイド膜厚と同じとなる。
以上によりこの実施の形態によれば、メモリセルのドレイン領域側でのバイポーラ・ディスターブが抑制されることになる。
［実施の形態４］
図１６は、ソース及びドレイン領域のうち、ドレイン側の配線コンタクト領域（ビット線コンタクト領域）のみが、幅Ｗ２の第２のシリコン領域１３ｂに重ねられ、それ以外は幅Ｗ１の第１のシリコン領域１３ａに形成される例のレイアウトを示している。断面図は示さないが、この場合もｐ型シリコン層厚や、幅を狭くしたドレイン領域に形成されるシリサイド膜厚が実施の形態１，２と同程度になるものとして、ドレイン側の寄生バイポーラトランジスタに起因するデータ破壊が防止される。
図１６は、ソース及びドレイン領域のうち、ドレイン側の配線コンタクト領域（ビット線コンタクト領域）のみが、幅Ｗ２の第２のシリコン領域１３ｂに重ねられ、それ以外は幅Ｗ１の第１のシリコン領域１３ａに形成される例のレイアウトを示している。断面図は示さないが、この場合もｐ型シリコン層厚や、幅を狭くしたドレイン領域に形成されるシリサイド膜厚が実施の形態１，２と同程度になるものとして、ドレイン側の寄生バイポーラトランジスタに起因するデータ破壊が防止される。
［実施の形態５］
ここまでの実施の形態１−４においては、ｐ型シリコン層１３の厚みを５０〜６０ｎｍとし、幅を狭くしたソース／ドレイン領域のシリサイド膜直下に残るシリコン層厚みが約２０ｎｍ程度となるようにした。このソース／ドレイン領域のシリコン層厚みは、バイポーラ・ディスターブの抑制という観点からは薄いほどよい。
ここまでの実施の形態１−４においては、ｐ型シリコン層１３の厚みを５０〜６０ｎｍとし、幅を狭くしたソース／ドレイン領域のシリサイド膜直下に残るシリコン層厚みが約２０ｎｍ程度となるようにした。このソース／ドレイン領域のシリコン層厚みは、バイポーラ・ディスターブの抑制という観点からは薄いほどよい。
しかし、セルアレイの微細化が更に進んだ場合には不都合が生じる可能性がある。例えば上記実施の形態１−４において、ｐ型シリコン層厚を４０ｎｍ、そのチャネル領域幅をＷ１＝１２０ｎｍ、ソース／ドレイン領域幅をＷ２＝８０ｎｍとしたとする。このとき、ソース／ドレイン領域表面に形成されるシリサイド膜の厚みが３５ｎｍを越えると、その領域直下に残されるシリコン厚みは、５ｎｍ以下になる。これだけソース／ドレイン層厚みが薄くなると、ソース／ドレイン抵抗が大きくなり過ぎて、実用的な読み出し及び書き込み性能が得られなくなる。
この様な不都合を回避するためには、ソース／ドレイン領域に選択エピタキシャル成長によりシリコン層を形成する、いわゆる“エレヴェーテッド・ソース／ドレイン構造”を利用することが有効になる。
図１７〜図１９は、エレヴェーテッド・ソース／ドレイン構造を適用した実施の形態５のＦＢＣメモリの製造工程を、実施の形態１の図７〜図９と対応させて示している。ｐ型シリコン層１３の厚みは、実施の形態１−４より薄く、例えば４０ｎｍとする。また、素子形成領域のレイアウトパターンは、図１，図１２，図１４或いは図１６のいずれかであるとし、そのチャネル領域の幅はＷ１＝１２０ｎｍ、ソース／ドレイン領域の狭い部分の幅はＷ２＝８０ｎｍとする。
図１７は、ゲート電極１６をパターニングし、ソース／ドレイン領域にｎ型拡散層１５ａを形成した後、ゲート電極１６の側壁に絶縁スペーサ１７を形成した状態である。ここまでの製造工程は、実施の形態１と同様である。
この実施の形態ではこの後、図１８に示すように、ソース／ドレイン領域表面にシリコン層４０を選択的にエピタキシャル成長させる。シリコン層４０の厚みは例えば１５ｎｍ程度とする。ゲート電極１６の表面にもシリコン層が成長するが、ここではこれを無視している。
この後、図１９に示すように、イオン注入により、ソース／ドレイン領域に絶縁スペーサ１７に自己整合されたｎ＋型層１５ｂを形成する。更にニッケル等の金属膜形成とアニール処理により、ソース／ドレイン領域及びゲート電極表面に金属シリサイド膜１８を形成する。
ソース／ドレイン領域に形成されるシリサイド膜１８の膜厚を約３５ｎｍとすれば、その直下には約２０ｎｍ、少なくとも１５ｎｍよりは厚いシリコン層を残すことができる。従ってこの実施の形態によれば、セルアレイがより微細化された場合にも、ソース／ドレイン抵抗を極端に増大させることなく、バイポーラ・ディスターブを抑制することが可能になる。
１０…半導体素子基体、１１…シリコン基板、１２…絶縁膜、１３…ｐ型シリコン層（素子形成領域）、１３ａ…第１のシリコン領域、１３ｂ…第２のシリコン領域、１４…素子分離絶縁膜、１５（１５ａ，１５ｂ）…ソース及びドレイン領域、１６…ゲート電極（ワード線）、１７…絶縁スペーサ、１８…金属シリサイド膜、１９…層間絶縁膜、２０…ソース線、２１…ビット線、３１…ゲート絶縁膜、４０…シリコン層。
Claims (5)
- 絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、
前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが配列され、各ソース及びドレイン領域が一方向に隣接する２メモリセルにより共有されるセルアレイと、
前記メモリセルのソース及びドレイン領域の表面に形成されたシリサイド膜とを有し、
前記メモリセルは、ソース及びドレイン領域の少なくとも一方の少なくとも一部の幅がチャネル領域の幅より小さい状態に形成されている
ことを特徴とする半導体記憶装置。 - 前記メモリセルのソース及びドレイン領域の幅がチャネル領域の幅より小さい
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記メモリセルのソース及びドレイン領域のうち、配線コンタクト領域の幅がチャネル領域の幅より小さい
ことを特徴とする請求項１記載の半導体記憶装置。 - 絶縁性基板とこの上に形成された半導体層とを有し、それぞれ第１の半導体領域とそれより幅が小さい第２の半導体領域とが交互に所定ピッチで配列された状態となるように複数の素子形成領域が形成された半導体素子基体と、
前記半導体素子基体に、電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが前記各素子形成領域内で隣接するセル間がソース及びドレイン領域を共有するように形成され、各メモリセルのゲート電極が前記第１の半導体領域を横切って形成されかつ、ソース及びドレイン領域の少なくとも一方の少なくとも一部が前記第２の半導体領域に形成されたセルアレイと、
前記メモリセルのゲート電極及び、ソース及びドレイン領域に表面に形成されたシリサイド膜とを有する
ことを特徴とする半導体記憶装置。 - 前記メモリセルのソース及びドレイン領域に、前記シリサイド膜が形成される前に、選択エピタキシャル成長によりシリコン層が形成されている
ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004372720A JP4040622B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体記憶装置 |
| US11/115,106 US20060138558A1 (en) | 2004-12-24 | 2005-04-27 | Semiconductor memory device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004372720A JP4040622B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006179746A true JP2006179746A (ja) | 2006-07-06 |
| JP4040622B2 JP4040622B2 (ja) | 2008-01-30 |
Family
ID=36610446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004372720A Expired - Fee Related JP4040622B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060138558A1 (ja) |
| JP (1) | JP4040622B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008166724A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2009152407A (ja) * | 2007-12-20 | 2009-07-09 | Toshiba Corp | 半導体記憶装置 |
| JP2009177080A (ja) * | 2008-01-28 | 2009-08-06 | Toshiba Corp | 半導体記憶装置 |
| US7924644B2 (en) | 2008-01-03 | 2011-04-12 | Samsung Electronics Co., Ltd. | Semiconductor memory device including floating body transistor memory cell array and method of operating the same |
| US7944759B2 (en) | 2007-10-10 | 2011-05-17 | Samsung Electronics Co., Ltd. | Semiconductor memory device including floating body transistor |
| US7969808B2 (en) | 2007-07-20 | 2011-06-28 | Samsung Electronics Co., Ltd. | Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same |
| US8039325B2 (en) | 2008-12-18 | 2011-10-18 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device having capacitorless one-transistor memory cell |
| US8054693B2 (en) | 2008-12-17 | 2011-11-08 | Samsung Electronics Co., Ltd. | Capacitorless dynamic memory device capable of performing data read/restoration and method for operating the same |
| US8134202B2 (en) | 2008-05-06 | 2012-03-13 | Samsung Electronics Co., Ltd. | Capacitorless one-transistor semiconductor memory device having improved data retention abilities and operation characteristics |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5118341B2 (ja) * | 2006-12-22 | 2013-01-16 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR101406604B1 (ko) * | 2007-01-26 | 2014-06-11 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터 |
| CN101771051B (zh) * | 2009-12-25 | 2011-09-14 | 中国科学院上海微系统与信息技术研究所 | 一种浮体动态随机存储器的单元结构及其制作工艺 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389555A (ja) * | 1989-09-01 | 1991-04-15 | Hitachi Ltd | 半導体装置及びその製法 |
| US5293052A (en) * | 1992-03-23 | 1994-03-08 | Harris Corporation | SOT CMOS device having differentially doped body extension for providing improved backside leakage channel stop |
| JPH0669515A (ja) * | 1992-08-19 | 1994-03-11 | Fujitsu Ltd | 半導体記憶装置 |
| US6429120B1 (en) * | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
| US6621725B2 (en) * | 2000-08-17 | 2003-09-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device with floating storage bulk region and method of manufacturing the same |
| US20040099891A1 (en) * | 2001-10-25 | 2004-05-27 | Manoj Mehrotra | Sub-critical-dimension integrated circuit features |
| US6689658B2 (en) * | 2002-01-28 | 2004-02-10 | Silicon Based Technology Corp. | Methods of fabricating a stack-gate flash memory array |
-
2004
- 2004-12-24 JP JP2004372720A patent/JP4040622B2/ja not_active Expired - Fee Related
-
2005
- 2005-04-27 US US11/115,106 patent/US20060138558A1/en not_active Abandoned
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008166724A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8853782B2 (en) | 2006-12-05 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7969808B2 (en) | 2007-07-20 | 2011-06-28 | Samsung Electronics Co., Ltd. | Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same |
| US7944759B2 (en) | 2007-10-10 | 2011-05-17 | Samsung Electronics Co., Ltd. | Semiconductor memory device including floating body transistor |
| JP2009152407A (ja) * | 2007-12-20 | 2009-07-09 | Toshiba Corp | 半導体記憶装置 |
| US7924644B2 (en) | 2008-01-03 | 2011-04-12 | Samsung Electronics Co., Ltd. | Semiconductor memory device including floating body transistor memory cell array and method of operating the same |
| JP2009177080A (ja) * | 2008-01-28 | 2009-08-06 | Toshiba Corp | 半導体記憶装置 |
| US8134202B2 (en) | 2008-05-06 | 2012-03-13 | Samsung Electronics Co., Ltd. | Capacitorless one-transistor semiconductor memory device having improved data retention abilities and operation characteristics |
| US8054693B2 (en) | 2008-12-17 | 2011-11-08 | Samsung Electronics Co., Ltd. | Capacitorless dynamic memory device capable of performing data read/restoration and method for operating the same |
| US8039325B2 (en) | 2008-12-18 | 2011-10-18 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device having capacitorless one-transistor memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4040622B2 (ja) | 2008-01-30 |
| US20060138558A1 (en) | 2006-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7265419B2 (en) | Semiconductor memory device with cell transistors having electrically floating channel bodies to store data | |
| JP4342970B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US8643105B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP4758625B2 (ja) | 半導体装置 | |
| US8093107B1 (en) | Thyristor semiconductor memory and method of manufacture | |
| US7075151B2 (en) | Semiconductor memory device for storing data as state of majority carriers accumulated in channel body and method of manufacturing the same | |
| US20060138558A1 (en) | Semiconductor memory device and method of fabricating the same | |
| US20020160581A1 (en) | Semiconductor device | |
| KR100640616B1 (ko) | 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법 | |
| JP2005158952A (ja) | 半導体装置及びその製造方法 | |
| JP5076548B2 (ja) | 半導体装置とその製造方法 | |
| TWI520270B (zh) | 半導體記憶裝置以及用於製造該半導體記憶裝置之方法 | |
| JP2009177080A (ja) | 半導体記憶装置 | |
| JP2009016760A (ja) | 半導体記憶装置 | |
| US7894255B1 (en) | Thyristor based memory cell | |
| US7714388B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US7894256B1 (en) | Thyristor based memory cell | |
| JP4058403B2 (ja) | 半導体装置 | |
| US7238988B2 (en) | Semiconductor memory device | |
| US7135735B2 (en) | Semiconductor device | |
| US8183613B2 (en) | Bipolar transistor for a memory array | |
| JP2007281506A (ja) | 半導体装置 | |
| JP4428109B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2008124302A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2010157580A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071026 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |