CN102446959A

CN102446959A - 基于埋层n型阱的异质结1t-dram结构及其制备方法

Info

Publication number: CN102446959A
Application number: CN2011103143291A
Authority: CN
Inventors: 黄晓橹; 陈玉文
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2011-10-17
Filing date: 2011-10-17
Publication date: 2012-05-09
Anticipated expiration: 2031-10-17
Also published as: CN102446959B

Abstract

本发明提供了一种基于埋层N型阱的1T-DRAM结构及其制备方法，埋层N型阱和源区采用宽禁带的半导体材料，而漏区采用窄禁带的半导体材料，即采用异质结的方法来改善常规1T-DRAM的性能，增大了信号裕度、1T-DRAM的保留时间和1T-DRAM单元的读写速率。

Description

基于埋层N型阱的异质结1T-DRAM结构及其制备方法

技术领域

本发明涉及一种1T-DRAM结构，尤其涉及一种基于埋层N型阱的异质结1T-DRAM结构及其制备方法。

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C嵌入式DRAM单元为了获得足够的存储电容量（一般要求30fF/cell），其电容制备工艺（stack capacitor或者deep-trench capacitor）将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容DRAM（Capacitorless DRAM）将在VLSI中高性能嵌入式DRAM领域具有良好发展前景。其中 1T-DRAM（one transistor dynamic random access memory）因其cell 尺寸只有4F²而成为目前无电容DRAM的研究热点。

1T-DRAM一般为一个SOI浮体（floating body）NMOSFET晶体管或者带埋层N型阱的NMOSFET晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底偏置效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。

1T-DRAM的工作特性在以下论文中有详细描述：Ohsawa, T.; et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002, Volume: 37 Issue:11 , page: 1510 – 1522。

根据写“1”操作方法的不同，1T-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离（impact-ionization）在体区积累孔穴，一类采用GIDL效应在使体区积累孔穴。采用碰撞电离效应的1T-DRAM是目前1T-DRAM的研究热点。

但是，目前常规的带埋层N型阱的NMOSFET晶体管1T-DRAM结构还需要在以下几方面做进一步改善以提高性能：

1、体区电势受体区与埋层N型阱的孔穴势垒、体区与源的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小（一般只有0.3V左右），这使得读出的信号电流较小；

2、在该1T-DRAM工作时，埋层N型阱需要接正电压，以使P型体区和埋层N型阱所形成的PN结反偏，但其必然具有一个PN结反偏电流，从而造成体区积累的孔穴流失，因此，需尽量减小该反偏电流。同理，也需尽量减小体区与源的漏电流，以提高1T-DRAM的保留时间（retention time）。

3、增大碰撞电离效应，以增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

发明内容

针对上面描述的目前常规的带埋层N型阱的NMOSFET晶体管1T-DRAM结构所需要进一步改善的三个方面，本发明从能带工程出发，提出一种埋层N型阱和源区采用宽禁带的半导体材料，而漏区采用窄禁带的半导体材料，即采用异质结的方法来改善常规1T-DRAM的性能，并提出其制备方法：

为了增大孔穴势垒，从理论上讲，如果用比Si的禁带更宽的能带工程材料就可以实现。同时，为了不影响NMOS的阈值电压，该宽禁带材料的导带需要和硅的相同或相近，即只需要价带比Si更低。SiC（碳化硅）就具有这个特性。

本发明第一个目的是提供一种基于埋层N型阱的异质结1T-DRAM结构，包括硅基底层、体区层、以及位于所述体区层和硅基底层之间的埋层N型阱，所述埋层N型阱材质为N型碳化硅。

所述异质结1T-DRAM结构还包括位于体区层上的栅极和位于栅极两侧的漏、源区；其中，源区材质为N⁺型碳化硅，漏区材质为N⁺型锗硅。

以所述栅极为中心，所述漏、源区外侧分别设有浅沟槽；所述浅沟槽下底低于埋层N型阱上表面、而高于埋层N型阱下表面。

本发明第二个目的是提供一种制备上述基于埋层N型阱的异质结1T-DRAM结构的方法，步骤包括：

步骤1，制备基片，所述基片包括硅衬底、体区层、以及硅衬底、体区层之间的埋层N型阱，所述埋层N型阱材质为N型碳化硅。

步骤2，在基片中形成浅沟槽，并且浅沟槽形成在体区层和埋层N型阱中，其中浅沟槽的底部形成在埋层N型阱中；再进行栅极工艺在体区层上形成栅极。

步骤3，在体区层和栅极上覆盖一层光刻胶，并进行光刻，以在光刻胶中形成第一源区开口，通过第一源区开口在体区层中进行轻掺杂工艺注入N型离子形成浅掺杂源区，并同时在浅掺杂源区中注入低能量C离子，以形成N型碳化硅（Si_1-XC_X，其中，0.0001≤X≤0.1）浅掺杂源区，之后剥离残余的光刻胶；在体区层和栅极上覆盖一层光刻胶，并进行光刻，以在光刻胶中形成第一漏区开口，通过第一漏区开口在体区层中进行轻掺杂工艺注入N型离子形成浅掺杂漏区，并在浅掺杂漏区中注入低能量Ge离子，形成N型锗硅（Si_1-XGe_X，其中，0.001≤X≤1）的浅掺杂漏区，之后剥离残余的光刻胶；本步骤中，所述源区和漏区的轻掺杂可以交换顺序。

制备出N型锗硅的浅掺杂漏区和N型碳化硅浅掺杂源区之后，在栅极侧部形成栅极侧墙。

步骤4，在体区层和栅极上覆盖一层光刻胶，并进行光刻，以在光刻胶中形成第二源区开口，通过第二源区开口在体区层中进行重掺杂注入N型离子形成重掺杂的源区，并在重掺杂的源区中注入高能量C离子，形成N型重掺杂碳化硅（Si_1-XC_X，其中，0.0001≤X≤0.1）源区，之后剥离残余的光刻胶。在体区层和栅极上覆盖一层光刻胶，并进行光刻，以在光刻胶中形成第二漏区开口，通过第二漏区开口在体区层中进行重掺杂注入N型离子形成重掺杂的漏区，并在重掺杂的漏区中注入高能量的Ge离子，形成N型重掺杂区的锗硅（Si_1-XGe_X，其中，0.001≤X≤1）漏区，之后剥离残余的光刻胶。本步骤中，所述源区和漏区的重掺杂可以交换顺序。

退火激活注入的离子，形成N⁺型碳化硅源区和N⁺型锗硅漏区。

最后，将源极（源区）接地，漏极（漏区）接位线，栅极接字线，形成1T-DRAM结构。

其中，所述基片的制备方法如下：在P型Si衬底上外延一层N型碳化硅，之后再在N型碳化硅上外延生长一层P型Si；也可以是在P型Si衬底中进行C的离子植入，之后进行退火以激活所注入的C离子以在P型Si衬底中形成一层N型碳化硅，优选地，C的离子植入深度超过30nm以使得位于N型碳化硅上方的P型Si的厚度≥30nm。

本发明上述内容，其中：

所述源区材质为N⁺型碳化硅。

所述的N型或N⁺型碳化硅中碳摩尔含量优选为0.01%~10%。

所述漏区材质为N⁺型锗硅。

所述N⁺型锗硅中，锗的摩尔含量优选为0.1%~100%。

所述体区层与硅基底均优选为P型硅。所述体区层厚度优选≥30nm。

所述N型碳化硅埋层N型阱厚度优选≥10nm。

所述硅基底和硅膜均优选为P型Si。

本发明采用N型碳化硅作为埋层N型阱，采用N⁺型碳化硅作为源区，有效增大了体区与埋层N型阱之间、体区与源区之间的孔穴势垒，从而有效增大1T-DRAM单元的体电势的变化范围，进而有效增大其阈值电压的变化范围，使得读出的信号电流变大，即增大了信号裕度（margin）。

同时，由于增大了体区与埋层N型阱之间、体区与源和漏之间的孔穴势垒，有效减小了体区与埋层N型阱之间、体区与源和漏之间的漏电流，增大了1T-DRAM的保留时间。

另外，由于采用窄禁带的锗硅作为漏区，锗硅的禁带宽度比硅更窄，从而有效增大了碰撞电离效应，以增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

附图说明

图1为包括硅衬底、体区层、埋层N型阱的基片结构示意图；

图2为在基片上形成浅沟槽示意图；

图3为形成栅极示意图；

图4为对源区进行浅掺杂示意图；

图5为对漏区进行浅掺杂示意图；

图6为形成侧墙示意图；

图7为对源区进行N⁺掺杂示意图；

图8为对漏区进行N⁺掺杂示意图；

图9为退火后形成N⁺型碳化硅源区与N⁺型锗硅漏区示意图；

图10为本发明1T-DRAM单元结构示意图。

具体实施方式

参照图10，本发明提供了一种基于埋层N型阱的异质结1T-DRAM结构，包括硅基底层1、体区层3、以及位于体区层3和硅基底层1之间的埋层N型阱2，埋层N型阱2的材质为N型碳化硅（Si_1-XC_X，其中，0.0001≤X≤0.1）。硅基底层1也可以称之为底层硅，体区层3也可以称之为顶层硅。

所述异质结1T-DRAM结构还包括位于体区层上的栅极5和位于栅极5两侧的漏区6、源区7；其中，源区7的材质为N⁺型碳化硅（Si_1-XC_X，其中，0.0001≤X≤0.1）。

以栅极5为中心，漏区6、源区7外侧分别设有浅沟槽4；浅沟槽4的下底低于埋层N型阱2的上表面、而高于埋层N型阱2的下表面。

其中，漏区6的材质优选为N⁺型锗硅（Si_1-XGe_X，其中，0.001≤X≤1）。

本发明还提供了一种制备所述1T-DRAM结构的方法。

参照附图，下面通过具体实施例对本发明进行详细的介绍和描述，以使更好的理解本发明范围，但下述实施例并不限制本发明范围。

实施例1

参照图1~图10，本实施例中制备基于埋层N型阱的异质结1T-DRAM结构的方法如下：

步骤1

参照图1，提供P型硅衬底1，在硅衬底1上外延一层N型碳化硅层（N型阱）2，其中N型碳化硅层2的厚度≥10nm，碳的摩尔含量为0.01%~10%。

在N型阱2上外延一层P型硅层（体区层）3，体区层3的厚度≥30nm。

步骤2

参照图2，在基片上形成浅沟槽(STI)4，并且浅沟槽4形成在体区层3和埋层N型2阱中，其中浅沟槽4的底部须低于N型阱2的上表面，但高于N型阱2的下表面，即浅沟槽4的底部位于N型阱中。

参照图3，在栅极位置进行栅极制备工艺，形成栅极5，栅极的形成可利用标准栅极制造工艺，此时，栅极5下面应当还有栅氧化层，但为了简要本发明并未对其进行标注。

步骤3

参照图4、图5和图6。

在体区层3和栅极5上覆盖一层光刻胶10，并进行光刻，以在光刻胶中形成第一源区开口（图4中箭头位置），通过第一源区开口对体区层3进行LDD工艺，除本领域的正常的LDD工艺外，还对第一源区开口体区层3进行低能C离子注入，形成N型碳化硅浅掺杂源区71，优选地，控制形成的碳化硅中碳的摩尔含量在0.01%~10%。去除剩余光刻胶。

在体区层3和栅极5上覆盖一层光刻胶10，并进行光刻，以在光刻胶中形成第一漏区开口（图5中箭头位置），通过第一漏区开口在对体区层3进行LDD工艺，除本领域正常的LDD工艺外，还对第一漏区开口体区层3进行低能Ge离子注入，形成N型锗硅浅掺杂漏区61，优选地，控制形成的锗硅中锗的摩尔含量为0.1%~100%。去除剩余光刻胶。

步骤3中上述两个过程可以调整先后顺序。

完成上述掺杂和离子注入后，并在栅极5的两侧制备形成栅极侧墙8，侧墙8的制备工艺可参照现有技术实施。

步骤4

参照图7、图8和图9。

在体区层3和栅极5上覆盖一层光刻胶10，并进行光刻，以在光刻胶中形成第二源区开口（图7中箭头位置），通过第二开口对体区层3进行重掺杂注入N型离子，除本领域的正常的重掺杂工艺外，还对第二源区开口体区层3进行高能C离子注入，形成N型碳化硅重掺杂源区72，优选地，控制形成的碳化硅中碳的摩尔含量在0.01%~10%。去除剩余光刻胶。

在体区层3和栅极5上覆盖一层光刻胶10，并进行光刻，以在光刻胶中形成第二漏区开口（图8中箭头位置），通过第二漏区开口在对体区层3进行重掺杂注入N型离子，除本领域的正常的重掺杂工艺外，还对第二漏区开口体区层3进行高能Ge离子注入，形成N型锗硅重掺杂漏区62，优选地，控制形成的锗硅中锗的摩尔含量为0.1%~100%。去除剩余光刻胶。

步骤4中上述两个过程可以调整先后顺序。

退火，以激活注入的掺杂离子，形成N⁺型碳化硅源区和N⁺型锗硅漏区。

步骤5

参照NMOS工艺，将源极（源区）7接地（GND），漏极（漏区）6接位线（Bit Line，BL），栅极5接字线（Word Line，WL），形成1T-DRAM单元。

实施例2

步骤1

参照图1.

提供P型硅衬底，对硅衬底进行N型阱离子注入和C离子注入，在硅衬底1中间形成一层碳化硅层，碳化硅层的上方为P型硅层，下方为P型硅基底。

优选地，碳化硅层2的厚度≥10nm，碳的摩尔含量为0.01%~10%。退火，激活注入杂质，形成埋层N型阱2；上方的P型硅层厚度≥30nm.

以上方P型硅层为体区层3、下方P型硅层为基底1、中间碳化硅层为N型阱2，形成基片。

步骤2

参照图2，确定栅极位置，在栅极位置两侧形成浅沟槽(STI)4，浅沟槽4的底部须低于N型阱2的上表面，但高于N型阱2的下表面，即浅沟槽4的底部位于N型阱中。

参照图3，在栅极位置进行栅极制备工艺，形成栅极5，具体工艺可参照现有技术实施。

步骤3

参照图4、图5和图6。光刻胶10覆盖在源区之外的其它区域，对源区进行LDD工艺，除本领域对源区进行的正常的LDD工艺外，还对源区进行低能C离子注入，在源区形成N型碳化硅浅掺杂区71，优选地，控制形成的碳化硅中碳的摩尔含量在0.01%~10%。

然后光刻胶10重新覆盖在除漏区之外的其它区域，对漏区进行LDD工艺，除本领域对漏区进行的正常的LDD工艺外，还对漏区进行低能Ge离子注入，在源区形成N型锗硅浅掺杂区61，优选地，控制形成的锗硅中锗的摩尔含量为0.1%~100%。

步骤3中上述两个过程可以调整先后顺序。

完成上述掺杂和离子注入后，去除光刻胶10，并制备形成栅极侧墙8，侧墙8的制备工艺可参照现有技术实施。

步骤4

参照图7、图8和图9。

光刻胶10覆盖在源区之外的其它区域，对源区进行N⁺掺杂工艺，除本领域对源区进行的正常的N⁺掺杂工艺外，还对源区进行高能C离子注入，在源区形成碳化硅深掺杂区72，优选地，控制碳化硅中碳的摩尔含量在0.01%~10%。

然后光刻胶10重新覆盖在除漏区之外的其它区域，对漏区进行N⁺掺杂工艺，除本领域对漏区进行的正常的N⁺掺杂工艺外，还对漏区进行高能Ge离子注入，在源区形成锗硅深掺杂区62，优选地，控制形成的锗硅中锗的摩尔含量为0.1%~100%。

步骤4中上述两个过程可以调整先后顺序。

步骤5

参照图10，参照NMOS工艺，将源极（源区）7接地（GND），漏极（漏区）6接位线（Bit Line，BL），栅极5接字线（Word Line，WL），形成1T-DRAM单元。

步骤2~步骤5中未提及的操作方法，参照实施例1步骤2~5进行实施。

值得注意的是，本发明中，光刻胶中形成第一、第二源区开口，或形成第一、第二漏区开口后，栅极均可以选择部分暴露在第一、第二源区开口或形成第一、第二漏区开口中。

以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims

1.一种基于埋层N型阱的异质结1T-DRAM结构，其特征在于，

包括硅基底层、体区层、以及位于所述体区层和硅基底层之间的埋层N型阱，所述埋层N型阱材质为N型碳化硅；

所述异质结1T-DRAM结构还包括位于体区层上的栅极和位于栅极两侧的漏、源区；其中，源区材质为N⁺型碳化硅，漏区材质为N⁺型锗硅；

2.根据权利要求1所述的异质结1T-DRAM结构，其特征在于，所述漏区材质为N⁺型锗硅。

3.根据权利要求2所述的异质结1T-DRAM结构，其特征在于，所述漏区锗的摩尔含量为0.1~100%。

4.根据权利要求1所述的异质结1T-DRAM结构，其特征在于，所述碳化硅中碳的摩尔含量为0.01%~10%。

5.根据权利要求1或4所述的异质结1T-DRAM结构，其特征在于，所述埋层N型阱厚度≥10nm。

6.根据权利要求1所述的异质结1T-DRAM结构，其特征在于，所述漏、源区均包括浅掺杂区和深掺杂区。

7.根据权利要求1、5或6所述的异质结1T-DRAM结构，其特征在于，所述体区层最大厚度≥30nm。

8.一种制备如权利要求1所述异质结1T-DRAM结构的方法，其特征在于，步骤包括：

步骤1，制备基片，所述基片包括硅衬底、体区层、以及硅衬底、体区层之间的埋层N型阱，所述埋层N型阱材质为N型碳化硅；

步骤2，在基片中形成浅沟槽，并且浅沟槽形成在体区层和埋层N型阱中，其中浅沟槽的底部形成在埋层N型阱中；再进行栅极工艺在体区层上形成栅极；

步骤3，在体区层和栅极上覆盖一层光刻胶，并进行光刻，以在光刻胶中形成第一源区开口，通过第一源区开口在体区层中进行轻掺杂工艺注入N型离子形成浅掺杂源区，并同时在浅掺杂源区中注入低能量碳离子，以形成N型碳化硅浅掺杂源区，之后剥离残余的光刻胶；

在体区层和栅极上覆盖一层光刻胶，并进行光刻，以在光刻胶中形成第一漏区开口，通过第一漏区开口在体区层中进行轻掺杂工艺注入N型离子形成浅掺杂漏区，并在浅掺杂漏区中注入低能量锗离子，形成N型锗硅的浅掺杂漏区，之后剥离残余的光刻胶；

制备出N型碳化硅浅掺杂源区和N型锗硅的浅掺杂漏区后，在栅极的侧部形成栅极侧墙；

步骤4，在体区层和栅极上覆盖一层光刻胶，并进行光刻，以在光刻胶中形成第二源区开口，通过第二源区开口在体区层中进行重掺杂注入N型离子形成重掺杂的源区，并在重掺杂的源区中注入高能量碳离子，形成N型重掺杂碳化硅源区，之后剥离残余的光刻胶；

在体区层和栅极上覆盖一层光刻胶，并进行光刻，以在光刻胶中形成第二漏区开口，通过第二漏区开口在体区层中进行重掺杂注入N型离子形成重掺杂的漏区，并在重掺杂的漏区中注入高能量的锗离子，形成N型重掺杂区的锗硅漏区；

步骤5：退火激活注入的离子，形成N⁺型碳化硅源区和N⁺型锗硅漏区；

步骤6：参照NMOS工艺，将源极接地，漏极接位线，栅极接字线，形成1T-DRAM单元。

9.根据权利要求8所述的方法，其特征在于，所述基片的制备方法如下：

在P型Si衬底上外延一层N型碳化硅，之后再在N型碳化硅上外延一层P型Si；其中：

所述N型碳化硅的厚度≥10nm，碳的化学摩尔比在0.01%到10%之间；

在所述N型碳化硅上外延生长的所述一层P型Si的厚度≥30nm。

10.根据权利要求8所述的方法，其特征在于，所述基片的制备方法如下：

在P型Si衬底中进行碳的离子植入，之后进行退火以激活所注入的碳离子以在P型Si衬底中形成一层N型碳化硅，其中：

所形成的碳化硅层中碳的化学摩尔比在0.01%到10%之间； N型碳化硅的厚度≥10nm；

碳的离子植入深度超过30nm以使得位于N型碳化硅上方的P型Si的厚度≥30nm。