TWI517307B - 垂直式無電容ｄｒａｍ記憶胞、ｄｒａｍ陣列及其操作方法 - Google Patents

垂直式無電容ｄｒａｍ記憶胞、ｄｒａｍ陣列及其操作方法 Download PDF

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Description

垂直式無電容DRAM記憶胞、DRAM陣列及其操作方法
本發明是有關於一種半導體元件及其操作方法，且特別是有關於一種垂直式無電容動態隨機存取記憶胞(DRAM Cell)、基於此種記憶胞之DRAM陣列，以及操作此記憶胞之方法。
傳統DRAM記憶胞包括存取電晶體(access transistor)及與其耦接之電容器，其缺點是製程複雜且佔據較大面積，後者會限制集積度(integration degree)及資料儲存空間。由於該些問題，先前技術提供了無電容之DRAM。
無電容DRAM記憶胞藉由浮置體效應(floating body effect)儲存資料，可分為平面式及垂直式。平面式無電容DRAM記憶胞包括位於SOI基板上之平面式MOS電晶體，垂直式無電容DRAM記憶胞則包括垂直式MOS電晶體，其包含堆疊之源極層、主動層及汲極層。該二式記憶胞皆藉由閘極引致汲極漏電流(GIDL)或碰撞電離(impact ionization)寫入，故具有與源/汲極(S/D)重疊之閘極及摻雜較濃之S/D接面，故對閘介電層品質要求較高，且因S/D與閘極重疊而使接面漏電較高。而且，平面式無電容DRAM記憶胞更有面積大之缺點，垂直式無電容DRAM記憶胞則更有在碰撞電離寫入機制中功耗高之缺點。
有鑒於上述問題，本發明提供一種垂直式無電容DRAM記憶胞之結構。
本發明亦提供一種DRAM陣列，其是基於多個本發明之垂直式無電容DRAM記憶胞。
本發明更提供一種操作本發明之垂直式無電容DRAM記憶胞之方法。
本發明之垂直式無電容DRAM記憶胞包括：第一導電型的源極層、設於源極層上且具有第二導電型的儲存層、設於儲存層上且具有第一導電型的主動層、設於主動層上且具有第二導電型的汲極層、設於主動層旁且以第一閘介電層與主動層相隔的位址閘(address gate)，以及設於儲存層旁且以第二閘介電層與儲存層相隔的儲存閘。
在某些實施例中，位址閘不與儲存層或汲極層重疊。
在某些實施例中，位址閘可設於主動層之二相對側壁上，或者環繞主動層。儲存閘可設於儲存層之二相對側壁上，或者環繞儲存層。
在某些實施例中，第一導電型為p型，且第二導電型為n型。在其他實施例中，第一導電型為n型，且第二導電型為p型。
本發明之無電容DRAM陣列包括：排列成多列及多行的多個上述本發明之垂直式記憶胞、各自耦接一行記憶胞的位址閘的多條字元線，以及各自耦接一列記憶胞的汲極層的多條位元線。
上述無電容DRAM陣列可包括一共用源極線(CSL)，其與各記憶胞的源極層耦接。另外，所有記憶胞的儲存閘可為一共用儲存閘的多個部分。
在本發明之垂直式無電容DRAM記憶胞中，儲存層、主動層、汲極層、第一閘介電層及位址閘形成第一金氧半場效電晶體(MOSFET)，源極層、儲存層、主動層、第二閘介電層及儲存閘形成第二MOSFET，儲存層、主動層及汲極層形成第一雙載子電晶體(BJT)，且源極層、儲存層及主動層形成第二BJT。該記憶胞之寫入操作包括：施加為0狀態或1狀態之寫入電壓至汲極層、施加第一電壓至位址閘、施加第二電壓至儲存閘且施加第三電壓至源極層，致使第一MOSFET開啟且第二MOSFET、第一BJT及第二BJT關閉。
於寫入操作之後的讀取操作可包括：施加介於0狀態之寫入電壓與1狀態之寫入電壓之間的第四電壓至汲極層、施加第五電壓至位址閘、施加第二電壓至儲存閘且施加第三電壓至源極層，致使第一MOSFET及第二MOSFET二者皆關閉且第一BJT及第二BJT視被寫入狀態而開啟或關閉，並依據胞電流決定被寫入的儲存態。
於上述寫入操作後的保持操作可包括：施加介於0狀態之寫入電壓與1狀態之寫入電壓之間的第四電壓至汲極層、施加第六電壓至位址閘、施加第二電壓至儲存閘且施加第三電壓至源極層，致使第一MOSFET、第二MOSFET、第一BJT及第二BJT皆關閉。
於上述寫入操作後的更新操作包括：類似上述讀取操作的用於決定被寫入狀態之讀取步驟，以及類似上述寫入操作的用於重寫所決定狀態之重寫步驟。
在本發明中，因有儲存層介於主動層與源極層之間，且記憶胞是藉由自第一MOSFET注入之電流而非藉由GIDL或碰撞電離進行寫入，故對閘介電層品質之要求較低，且位址閘毋須與汲極層重疊。更可降低GIDL及接面漏電，延長資料保持的時間，達到功耗低的優點。
為讓本發明之上述和其他目的、特徵和優點更明顯易懂，下文特舉較佳實施例，並配合所附圖式詳細說明如下。
以下實施例是用來進一步闡述本發明，而非欲限制本發明之範圍。例如，無電容DRAM陣列中記憶胞之源極層或儲存閘可不形成為一體，而亦可形成為單獨之源極線或單獨之閘極線或者連接至單獨之源極線或單獨之閘極線。
請參照圖1A，該垂直式無電容DRAM記憶胞包括：第一導電型的源極層102、設於源極層102上的第二導電型的儲存層104、設於儲存層104上的第一導電型的主動層106、設於主動層106上的第二導電型的汲極層108、設於主動層106旁並以第一閘介電層112與主動層106相隔的位址閘110、以及設於儲存層104旁並以第二閘介電層116與儲存層104相隔的儲存層114。
可使第一導電型為p型且第二導電型為n型，或者使第一導電型為n型且第二導電型為p型。源極層102、儲存層104、主動層106及汲極層108可各自包括摻雜複晶矽、經植入的矽、磊晶矽或SiGe。源極層102可具有50~200奈米之厚度。儲存層104可具有20~150奈米之厚度。主動層106可具有20~150奈米之厚度。汲極層108可具有20~200奈米之厚度。該二閘介電層112及116可同時形成，或於不同之步驟中形成。各閘介電層112或116可包含SiO2或其他絕緣材料，如Si3N4或Al2O3等。
儲存層104、主動層106、汲極層108、第一閘介電層112及位址閘110形成第一MOSFET 118。源極層102、儲存層104、主動層106、第二閘介電層116及儲存閘114形成第二MOSFET 120。儲存層104、主動層106及汲極層108形成第一BJT 122。源極層102、儲存層104及主動層106形成第二BJT 124。此種結構類似美國專利第7,488,627號之閘流體(thyristor)結構，且具有類似閘流體的電特性。
雖然圖1A中位址閘110及儲存閘114設置於結構104+106之同一側，但其亦可設置於結構104+106之不同側，如圖1B所示。於一實施例中，位址閘110設置於主動層106之二相對側壁上或環繞主動層106，以及/或者儲存閘114設置於儲存層104之二相對側壁上或環繞儲存層104，如圖1C及圖1D所示。
可將位址閘110設置於主動層106之二相對側壁上且將儲存閘114設置於儲存層104之位於位址閘110正下方的二相對側壁上，或者位址閘110環繞主動層106且儲存閘114環繞儲存層104，如圖1E所示。亦可將位址閘110設置於主動層106之二相對側壁上且將儲存閘114設置於儲存層104之位在主動層106之另一對相對側壁下方的二相對側壁上。
以下提供上述無電容DRAM記憶胞之寫入、讀取、保持及更新操作的例子。施加至源極層102、汲極層108、位址閘110及儲存閘114之電壓分別表示為「Vs」、「Vd」、「Vag」及「Vsg」，如圖1E所示。儘管在以下說明中是以第一導電型為p型且第二導電型為n型之記憶胞為例，然而根據以下說明，可輕易推得第一導電型為n型且第二導電型為p型之記憶胞之操作。
在寫入操作中，對汲極層108施加為0狀態或1狀態之寫入電壓(對於0狀態，Vd=Vd0；對於1狀態，Vd=Vd1)，對位址閘110施加正電壓Vpp(Vag=Vpp)，對儲存閘114施加固定電壓並對源極層102施加另一固定電壓，致使第一MOSFET開啟且第二MOSFET、第一BJT及第二BJT關閉。藉此在第一MOSFET 118之主動層106中之通道中產生電子流注入儲存層104中(如圖1E所示)，而於儲存層104中建立與0或1狀態寫入電壓及Vpp對應之電位。
在寫入操作後的讀取操作中，對汲極層108施加介於0狀態寫入電壓與1狀態寫入電壓之間的電壓Vr(Vd=Vr)，對位址閘110施加負電壓Vkk1(Vag=Vkk1)，對儲存閘114施加相同之Vsg並對源極層102施加相同之Vs，使第一MOSFET 118及第二MOSFET 120關閉，且第一BJT 122及第二BJT 124視被寫入狀態而開或關。被寫入狀態是依垂直式無電容DRAM記憶胞的胞電流來決定。
圖2繪示在本發明之一實例中，垂直式無電容DRAM記憶胞於讀取操作中的I-V曲線。如圖2所示，0狀態之胞電流與1狀態之胞電流間的差別頗大，故可輕易決定被寫入狀態。在讀取操作中1狀態的大胞電流歸因於由源極層102及儲存層104所形成之空乏區與由儲存層104及主動層106所形成之厚空乏區間之擊穿(punch-through)，此厚空乏區大部分位於儲存層104中。
在上述寫入操作後的保持操作中，對汲極層108施加介於0狀態之寫入電壓與1狀態之寫入電壓之間的電壓Vr(Vd=Vr)，對位址閘110施加較用於讀取之Vkk1負值更大的負電壓Vkk2(Vag=Vkk2)，對儲存閘114施加相同之Vsg，並對源極層102加相同Vs，致使第一MOSFET 118、第二MOSFET 120、第一BJT 122及第二BJT 124皆關閉。
圖3繪示在本發明之一實例中，垂直式無電容DRAM記憶胞於保持操作中的I-V曲線。如圖3所示，保持操作中之胞電流在0狀態下與1狀態下相同。可藉由調整施加至位址閘110之電壓Vag而調整保持操作中的胞電流。
上述電壓Vd、Vag、Vsg及Vs在上述寫入、讀取及保持操作中的適宜範圍提供於表1。此等偏壓組態僅用於其中汲極層、主動層、儲存層及源極層分別為n型、p型、n型及p型之情形。
更新操作是在寫入操作後一段時間後，散失一定數量的電荷時執行，其包括類似上述讀取操作之讀取步驟及類似上述寫入操作之重寫步驟，其中讀取步驟用於決定被寫入儲存狀態，重寫步驟則用於重寫所決定之儲存狀態。
圖4繪示本發明之一實施例的無電容DRAM記憶胞之更新操作之電壓架構。階段(a)與階段(b)之組合對應讀取步驟，其中儲存層104之電位在階段(a)傳到與汲極層108耦接的位元線，且階段(b)是感測胞電流以決定先前之被寫入狀態。階段(c)對應重寫步驟。階段(d)包括在更新操作後所執行的上述保持操作。
圖5繪示根據本發明之一實施例的無電容DRAM陣列的電路圖，其中50對應於圖1A~1E所示的本發明之記憶胞。如圖5所示，每一條字元線(如WL1、WL2或WL3)與一行記憶胞50的各位址閘耦接，且每一條位元線(如BL1、BL2或BL3)與一列記憶胞50的各汲極耦接。
所有記憶胞50的源極皆耦接共用源極線CSL，且所有記憶胞50之儲存閘皆耦接共用儲存閘極線CSG。亦可使各記憶胞50之源極耦接多條源極線但不使該些源極線耦接共用源極線，及/或使各記憶胞50之儲存閘耦接多條閘極線但不使該些閘極線耦接共用儲存閘極線。當欲施加一組電壓Vd、Vag、Vsg及Vs至記憶胞50以進行操作時，該些電壓是分別經由對應之位元線、對應之字元線、共用儲存閘極線CSG及共用源極線CSL而施加的。
圖6A繪示本發明一實施例的無電容DRAM陣列之立體圖，且圖6B/圖6C繪示該無電容DRAM陣列之垂直剖視圖/上視圖。如圖1A~1E及圖6A~6B所示，各記憶胞的源極層102為共用源極線102'的多個部分，且各記憶胞之儲存閘114為共用儲存閘極線114'的多個部分。每一條字元線110'設置於一行記憶胞的二相對側，包括該行中各記憶胞側壁上的位址閘110。亦即，一行記憶胞的各位址閘110是字元線110'的多個部分，且每個記憶胞的位址閘110設置於主動層106之二相對側壁上以形成雙重閘極結構。每條位元線126與一列記憶胞之汲極層108耦接。
此外，另一選擇為，字元線110'可環繞對應那行記憶胞中每個記憶胞的主動層106，亦即每個記憶胞的位址閘110可環繞主動層106，如圖6C'及圖1D所示。
在本發明中，因有儲存層介於主動層與源極層之間且記憶胞是藉由自第一MOSFET注入之電流而非藉由GIDL或碰撞電離進行寫入，故對閘介電層品質的要求降低，且位址閘毋須與汲極層重疊，進而使接面漏電降低並使資料保存時間更長。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
50．．．記憶胞
102．．．源極層
102'．．．共用源極線
104．．．儲存層
106．．．主動層
108．．．汲極層
110．．．位址閘
110'．．．字元線
112．．．第一閘介電層
114．．．儲存閘
114'．．．共用儲存閘極線
116．．．第二閘介電層
118、120．．．第一MOSFET、第二MOSFET
122、124．．．第一BJT、第二BJT
126．．．位元線
Vag．．．位址閘電壓
Vd．．．汲極電壓
Vr．．．讀取電壓
Vs．．．源極電壓
Vsg．．．儲存閘電壓
Vkk1、Vkk2、Vpp．．．電壓代號
WL1、WL2、WL3．．．字元線
BL1、BL2、BL3．．．位元線
CSG．．．共用儲存閘極線
CSL．．．共用源極線
圖1A、1B為本發明二實施例之垂直式無電容DRAM記憶胞的垂直剖面圖，圖1C、1D為本發明另二實施例的垂直式無電容DRAM記憶胞的橫剖面圖，且圖1E繪示圖1C或1D所示記憶胞之一例的垂直剖面圖。
圖2繪示本發明一實施例之垂直式無電容DRAM記憶胞於讀取操作中的I-V曲線。
圖3繪示本發明一實施例之垂直式無電容DRAM記憶胞於保持操作中的I-V曲線。
圖4繪示本發明一實施例之垂直式無電容DRAM記憶胞的更新操作的電壓架構。
圖5繪示基於本發明一實施例之垂直式無電容DRAM記憶胞的無電容DRAM陣列的電路圖。
圖6A為本發明一實施例之無電容DRAM陣列的立體圖，圖6B/6C繪示該無電容DRAM陣列的垂直剖面圖/上視圖，且圖6C'繪示上述DRAM陣列的經修改結構，其中每一記憶胞中的位址閘皆環繞主動層。
102．．．源極層
104．．．儲存層
106．．．主動層
108．．．汲極層
110．．．位址閘
112、116．．．第一閘介電層、第二閘介電層
114．．．儲存閘
118、120．．．第一MOSFET、第二MOSFET
122、124．．．第一BJT、第二BJT

Claims (22)

  1. 一種垂直式無電容動態隨機存取記憶胞(DRAM Cell)，包括：一源極層，具有第一導電型；一儲存層，位於該源極層上，具有第二導電型；一主動層，位於該儲存層上，具有該第一導電型；一汲極層，位於該主動層上，具有該第二導電型；一位址閘，位於該主動層旁，且以第一閘介電層與該主動層相隔；以及一儲存閘，位於該儲存層旁，且以第二閘介電層與該儲存層相隔。
  2. 如申請專利範圍第1項所述之垂直式無電容DRAM記憶胞，其中該位址閘不與該儲存層或該汲極層重疊。
  3. 如申請專利範圍第1項所述之垂直式無電容DRAM記憶胞，其中該位址閘設置於該主動層的二相對側壁上，或者環繞該主動層。
  4. 如申請專利範圍第1項所述之垂直式無電容DRAM記憶胞，其中該儲存閘設置於該儲存層的二相對側壁上，或者環繞該儲存層。
  5. 如申請專利範圍第1項所述之垂直式無電容DRAM記憶胞，其中該第一導電型為p型，該第二導電型為n型。
  6. 如申請專利範圍第1項所述之垂直式無電容DRAM記憶胞，其中該第一導電型為n型，該第二導電型為p型。
  7. 一種無電容DRAM陣列，包括：多個垂直式記憶胞，排列成多列及多行，各該垂直式記憶胞包括：一源極層，具有第一導電型；一儲存層，位於該源極層上，具有第二導電型；一主動層，位於該儲存層上，具有該第一導電型；一汲極層，位於該主動層上，具有該第二導電型；一位址閘，位於該主動層旁，且以第一閘介電層與該主動層相隔；以及一儲存閘，位於該儲存層旁，且以第二閘介電層與該儲存層相隔；多條字元線，各自耦接一行記憶胞的該些位址閘；以及多條位元線，各自耦接一列記憶胞的該些汲極層。
  8. 如申請專利範圍第7項所述之無電容DRAM陣列，其中在各該記憶胞中，該位址閘不與該儲存層或該汲極層重疊。
  9. 如申請專利範圍第7項所述之無電容DRAM陣列，其中在各該記憶胞中，該位址閘設置於該主動層的二相對側壁上，或者環繞該主動層。
  10. 如申請專利範圍第7項所述之無電容DRAM陣列，其中在各該記憶胞中，該儲存閘設置於該儲存層的二相對側壁上，或者環繞該儲存層。
  11. 如申請專利範圍第7項所述之無電容DRAM陣列，其中各該記憶胞的該位址閘為一對應字元線的一部分。
  12. 如申請專利範圍第7項所述之無電容DRAM陣列，更包括一共用源極線，該共用源極線與所有該些記憶胞的該些源極層耦接。
  13. 如申請專利範圍第12項所述之無電容DRAM陣列，其中所有該些記憶胞的該些源極層為該共用源極線的多個部分。
  14. 如申請專利範圍第7項所述之無電容DRAM陣列，其中所有該些記憶胞的該些儲存閘為一共用儲存閘的多個部分。
  15. 如申請專利範圍第7項所述之無電容DRAM陣列，其中該第一導電型為p型，且該第二導電型為n型。
  16. 如申請專利範圍第7項所述之無電容DRAM陣列，其中該第一導電型為n型，且該第二導電型為p型。
  17. 一種操作垂直式無電容DRAM記憶胞的方法，該垂直式無電容DRAM記憶胞包括：一源極層，具有第一導電型；一儲存層，位於該源極層上，具有第二導電型；一主動層，位於該儲存層上，具有該第一導電型；一汲極層，位於該主動層上，具有該第二導電型；一位址閘，位於該主動層旁，且以第一閘介電層與該主動層相隔；以及一儲存閘，位於該儲存層旁，且以第二閘介電層與該儲存層相隔；其中該儲存層、該主動層、該汲極層、該第一閘介電層及該位址閘形成第一MOSFET，該源極層、該儲存層、該主動層、該第二閘介電層及該儲存閘形成第二MOSFET，該儲存層、該主動層及該汲極層形成第一雙載子電晶體(BJT)，且該源極層、該儲存層及該主動層形成第二BJT；且該方法包括：一寫入操作，包括：施加對應0狀態或1狀態之一寫入電壓至該汲極層、施加第一電壓至該位址閘、施加第二電壓至該儲存閘且施加第三電壓至該源極層，致使該第一MOSFET開啟且該第二MOSFET、該第一BJT及該第二BJT關閉。
  18. 如申請專利範圍第17項所述之操作垂直式無電容DRAM記憶胞的方法，更包括一讀取操作，其包括：施加介於該0狀態之寫入電壓與該1狀態之寫入電壓之間的第四電壓至該汲極層、施加第五電壓至該位址閘、施加該第二電壓至該儲存閘且施加該第三電壓至該源極層，致使該第一MOSFET及該第二MOSFET二者皆關閉且該第一BJT及該第二BJT視先前被寫入狀態而開啟或關閉，並依據該垂直式無電容DRAM記憶胞的胞電流來決定該被寫入狀態。
  19. 如申請專利範圍第17項所述之操作垂直式無電容DRAM記憶胞的方法，更包括一保持操作，其包括：施加介於該0狀態之寫入電壓與該1狀態之寫入電壓之間的第四電壓至該汲極層、施加第五電壓至該位址閘、 施加該第二電壓至該儲存閘且施加該第三電壓至該源極層，致使該第一MOSFET、該第二MOSFET、該第一BJT及該第二BJT皆關閉。
  20. 如申請專利範圍第17項所述之操作垂直式無電容DRAM記憶胞的方法，更包括一更新操作，其包括：一讀取步驟，包括：施加介於該0狀態之寫入電壓與該1狀態之寫入電壓之間的第四電壓至該汲極層、施加第五電壓至該位址閘、施加該第二電壓至該儲存閘且施加該第三電壓至該源極層，致使該第一MOSFET及該第二MOSFET關閉且該第一BJT及該第二BJT視先前被寫入狀態而開啟或關閉，並依據該無電容DRAM記憶胞之胞電流來決定該無電容DRAM記憶胞的該被寫入狀態；以及一重寫步驟，包括：施加對應該無電容DRAM記憶胞的該被寫入狀態之寫入電壓至該汲極層、施加該第一電壓至該位址閘、施加該第二電壓至該儲存閘且施加該第三電壓至該源極層，致使該第一MOSFET開啟且該第二MOSFET、該第一BJT及該第二BJT關閉。
  21. 如申請專利範圍第17項所述之操作垂直式無電容DRAM記憶胞的方法，其中該第一導電型為p型，且該第二導電型為n型。
  22. 如申請專利範圍第17項所述之操作垂直式無電容DRAM記憶胞的方法，其中該第一導電型為n型，且該第二導電型為p型。
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