TW513857B

TW513857B - Level shifter and semiconductor memory device using the same

Info

Publication number: TW513857B
Application number: TW087119187A
Authority: TW
Inventors: Byoung-Cheol Song; Hak-Soo Yoo
Original assignee: Samsung Electronics Co Ltd
Priority date: 1998-06-30
Filing date: 1998-11-19
Publication date: 2002-12-11
Also published as: US6166969A; KR100294020B1; KR20000004192A; JP2000049587A; JP3863301B2

Description

[發明之技術領域] 本發明是有關於各種電壓差之信號號之位準移位器，置。，’、，移位器，特別是有關於能輸入具有 β，將這些信號轉換成具有預定位準信 {用該位準移位器之半導體記憶器裝 [習知技術] 位準移位器就是韓拖於、如，將CMfK π $ 、則化號位準來輸出之電路，例：將⑶⑽位準之信號轉換成TTL位準之俨梦來浐中' :將TTL位準之信號轉換成CM〇s位準之信號電或 :另=位移位器是具有將-個位準信號轉換 =成= = 能而沒有將各種位準信號輸入來如此之位準移位器是使用於半導體記憶器裝置和外之界^(interface)目的。即，習知之半導體記憶器裝、置，在從外部所輸入信號位準是與裝置内部之動作電壓位準不同％，為了將這些信號轉換成内部電壓位準信號，而具備有位準移位器。如此之位準移位器，在多數情況，是由感測放大器所構成，而各別之信號輸入端是連接到這些感測放大器。所以，如此之位準移位器是將所輸入之資& 信號，位址（address)信號，控制信號，及時鐘脈波信號1 位準轉換成内部電壓位準。但是感測放大器，在將從外部所輸入之信號位準差是固定在一個位準時，是能將這些信號之電壓差正確地放大並且輸出，在從外部所輸入之传號位準是多樣化時，就有無法將這些信號之電壓差異正確地

五、發明說明（2) t大f且輸出之缺點。-般而言，這些放大器，在設計 ^疋具有將某個特定位準之電壓差放大並且輸出之構二2: ’習知之半導體記憶器裝置，是僅在從外部所輸號電壓差在n能將這些信號正確地放大並且轉換成内部電壓位準。你^丨92疋習知之位準移位器的電路圖。圖1 2所示之位準移 ^ 了?由下列之電晶體所構成：pmos電晶體（trans ! stor) 疋具有施加電源電壓VDD之源極；pM〇s電晶體Η，是施加反相信號XDI β之閘極和連接到PMOS電晶體P2之 ;PM〇S電晶體Ρ3，是具有：連接到PM〇S電晶體的源極’和施加信號XDI之問極，和連接到輸出 ;_S電晶體N1 ’是具有：共同連接聰⑽電晶 ΝΜης t漏極的漏極及閘極，和連接到接地電壓之源極；和極體'’是具有：並列地連接到PMOS電晶體P3之漏、。極，和連接到NM0S電晶體N1是—⑽電晶體p2之的閘極，和連接到接地電壓之源極。 p 圖1 2所不之位準移位器構造，是感測放大器之構造，别入之信號XDI及反相信號XDIB各別是〇v(伏特）、3 ， f電源電壓VDD是3· 3V時，PMOS電晶體P3與PM0S電晶體p’ $較，電流驅動能力是變高，輸出電壓是3· 3V。所以，入之信號XDI及反相信號XDIB各別是3· 3V、〇v，，壓VDD是3· 3V時，PMOS電晶體Pi與PM0S電晶體P3比二"，、黾*驅動能力是變高，而輸出信號D〇是〇7。即，圖1 2厂、之位準移位器。在所輸入之信號位準差是3· 3V時，是能2

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513857 發明說明（4) 脈波信號，是從外部直接“ 反相時鐘脈波信鏡並而來缓所知加之時鐘脈波信號及控制信號產生電路丨8，是= 使用所緩衝之控制作號曰考控制信號輸入缓衝器1 4，及讀出動作時，是^控^ 2制信號1C。在實行寫 3 〇及資料輸出緩衝器3 2而馬入驅動器2 6，感測放大器產生電路20，是藉著時鐘脈^ ^信號1C。所以，脈波衝之時鐘脈波信號，而產生乂說輸入緩衝器1 6來輸入所脈波信號ICK。記憶體單元具=内部電壓位準之内部時傳送之資料保持在單元，並 2，疋將來自位元線對元線對。列位址編喝器2 4 了:二，在單元之資料傳送到來將所缓衝之列位址編碼 =f著位址輸入緩衝器i 〇，孔2，...WLn。寫入驅動\而26產生曰子—元線選擇信號WL1， 12，來將所緩衝之資料傳送到疋精者f料輸入緩衝器 DT , ητ d a、，』貝科冩入（datawri+ 、放大乂放大器30，是將傳送到資料寫入對二對貝料輪出缓衝器32，是藉著感測放大器3〇子之貢料 1貝枓，亚將Z個輸出資料XD〇z輸出到外部。繞衡大哭二所不之習知半導體記憶裝置，是使用具有残、pl 之位準移位器來構成輪入緩衝器，並C 疋位準產之輸入信號放大，並壓有預之信號。矜伏风/ I壓位準 :二J圖1 3所示之習知半導體記憶裝置’如果從仏號之|，低，10w"位準是0V，，'高，high”位準是戶叮 5V，内部電源電壓之"低"位準是0V，而"高"位準曰 513857 五、發明說明（5) 3 · 3 V，是能將從外部所輸入之信號位準差放大，並且轉換成内部電壓位準之信號來輸出。 [本發明欲解決之課題] 然而，如果從外部所輸入信號之”低”位準是0 V，π高π位準是1. 5V，内部電壓之π低”位準是0V，π高”位準是2. 5V，是有無法將從外部所輸入信號之位準差正確地放大而來輸出内部電壓位準之問題。因此，習知半導體記憶裝置，如果從另一個外部裝置所輸入信號之位準差產生變化時，感測放大器是無法將其已變化之位準差正確放大並來產生内部電壓。所以，習知半導體記憶裝置，為了將具有各種位準差之輸入信號放大而來轉換成内部電壓位準，是具備有如下之感測放大器：依照從外部所輸入之電壓位準差，為了來產生正確之内部電壓位準信號，而呈多樣化設計之感測放大器，甚者，必須具借有下列之開關機構（s w i t c h i n g ):依照從外部所輸入之電壓位準差，僅使多個感測放大器中之一者動作，而有其電路構造變得複雜之問題。例如，習知同步半導體記憶裝置之時鐘脈波信號產生電路，如果輸入外部時鐘脈波信號及反相時鐘脈波信號，將該時鐘脈波信號之電壓差放大來產生π高π位準及π低”位準之時鐘脈波信號，並將其所放大之π高π位準的時鐘脈波信號及π低”位準之時鐘脈波信號差放大，來將其所放大之信號輸出到時鐘脈波產生電路。所以，時鐘脈波產生電路，最後是使用所放大之信號來產生内部時鐘脈波信號。但

513857 五、發明說明（6) 是，如果從外部所輪入之時鐘脈波信號位準是各式各樣時，感測放大器是很難正確地動作並將這些各式各樣之準的輸入時鐘脈波信號放大。即，如果感測放大器是且如下之構造：將低電壓TTL(低電壓電晶體電晶體邏輯了 LVTTC)位準之0V(”低位準”）轉移到3· 3V("高π位準）之脈波信號放大，來產生内部電壓時，該感測放大器在輸入里從高速TTL(高速電晶體邏輯，HSTL)位準之〇ν("低π位轉移到1:5V(”高"位準）之時鐘脈波信號時，是有無法將這些位準差正確放大並且產生内部電壓之問題。又，為了解決如此之問題，在各別以另一種方法來構成能將各種輸入時鐘脈波信號之位準差正確放大的感測放大器情況，是有所謂電路構造變得複雜之問題。 [解決本發明之方法] 本發明之目的疋提供：能輸入具有各種位準差之輸入信號’並且轉換成具有預定位準信號之位準， ^ 該位準移位器之半導體記憶器裝置。扣使為了達到上述目的，本發明之一個位準移位器實施例，其特徵是具備有·第1及第2位準昇降機構，是各別輸入輸 ^信號及反相輸入信號，而使上述輸入信號及反相輸入信號之π高π位準下降，並使”低”位準上昇，來輸出第丨及第2 輸出彳5號；和感測放大機構，是將上述第1及第2昇降機構之弟1及弟2輸出仏號位準差放大來產生預定位準之第3輸出信號。為了達到上述目的’本發明之另一位準移位器實施例，

第10頁 513857 五、發明說明（7) 其特徵是具襟有：位準昇降機構，是輸入輸入信號，並使上述輸入信號之”高”位準下降，並使”低”位準上昇，來產生第1輸出信號；和感測放大機構，是將參考電壓位準及上述位準昇降機構之第1輸出信號位準差放大，來產生預定位準之第2輸出信號。又，一個使用與本發明有關之位準移位器的半導體記憶器裝置之實施例，是具備有多個信號輸入端子之半導體記憶器裝置，上述多個信號輸入端子之每一個是具備有：上述一種位準移位器或是另外一種之位準移位器。又，另一個使用與本發明有關之位準移位器的半導體記憶器裝置之實施例，是具備有多個信號輸入端子及多個信號輸出端子之半導體記憶器裝置，而該實施例之特徵是具備有：第3和第4位準昇降機構，在上述多個信號輸入端子之每一個是具備有上述一種位準移位器，上述多個信號輸出端子之每一個是各別輸入從上述裝置所輸出之第3輸出信號及上述反相第3輸出信號，而使上述第3輸出信號之”

高π位準下降，並使”低”位準上昇，來產生第4及第5輸出信號；和感測放大機構，是將上述第3及第4位準昇降機構之每一個是將第4及第5輸出信號之位準差放大，來產生預定位準之第6輸出信號。又，再一個使用與本發明有關之位準移位器的半導體記憶器裝置實施例，其特徵是具備有：第2位準昇降機構，是具備有多個信號輸入端子及多個信號輸出端子之半導體記憶器裝置，上述多個信號輸入端子之每一個是具備有另

第11頁 513857 五、發明說明（8) ~---- 一個上述位準移位器，上述多個信號輸出端子之每一個是使從述裝置所輸出之第2輸出信號的，，高”位準下降，並使”低位準上昇來產生第3輸出信號；和感測放大機構，是將從第2參考電壓位準及上述第2位準昇降機構所輸出之第3輸出信號位準差放大，來產生預定位準之第4輸出信號。 [發明之實施例] 以下，是說明本發明之較佳實施例。圖1是構造圖，其圖示與本發明之較佳實施例有關位準移位器構造。該位準移位器是由下列者所構成··反相器 40，位準昇降部42、44，及感測放大器46。反相器40是使信號XDI反相來產生反相信號XD IB。位準昇降部42，44各別是在反相器4〇之反相輸出信號xd IB和信號XDI，是產生：與信號xdi之”高”位準相比較，是使”高” 位準情況之位準下降，並與信號之”低”位準相比較，是使 ”低’’位準情況之位準上昇之信號DIBU，DID。放大器46是將信號DIBU，DID之差放大來產生輸出信號DI。圖1所示之位準昇降部42，44，在所輸入之信號XDI之” 高”位準和”低”位準之差是各式各樣時，是具有將這信號位準差轉變成具有大略一定位準差之信號的功能。所以，感測放大器4 6是輸入具有預定位準差之信號，並放大之，來產生信號DI。圖2是電路圖’其圖示與本發明之較佳實施例有關的位準移位器構造。如圖2所示，位準昇降部42是由NMOS電晶

第12頁 513857 五、發明說明（9) ' ------- 體=、N4和PMOS電晶體P4、P5所構成，位準昇降部44是由 NM電晶體N5、N^PM0S電晶體p6、p7所構成，感測放大而46是由與圖12所示之位準移位器相同者來構成。又在構成感測放大器4 6之電晶體，是具有盥圖1 2所示之位準移位器相同之符號。但是，位準昇降部42、44是相冋構造，位準昇降部42是將反相信號D13之位準轉變者，位準升降部44是為了將信號xdi之位準轉換者，在構成這些之電晶體，是具有與圖1 2所示之位移移位器不同之符

位f幵降部42，是由下列之電晶體所構成：NM〇s電晶體 3疋具有·施加反相^號之閘極，和施加輸入信號D I之電源電壓VDDI的漏極；NMOS電晶體N4，是具有：施加反相信號D I β之閘極；和施加内部電源電壓VDD之漏極；和源極，是與NMOS電晶體N3之源極並列連接到輸出芦號DIBU產生端子；PMOS電晶體P4，是具有：源極，是連接到\^§電晶體N3之源極；和施加反相信號D丨b之閘極；和連接到接地電壓之漏極；及PMOS電晶體Ρ5，是具有：源極，是連接到NMOS電晶體Ν4之源極；和施加反相信號dib之閘極·和連接到接地電壓之漏極。

所以，在構成圖2之位準昇降部42、44的NMOS電晶體 N3、N4、N5、N6之基材（bulk)(基板）上施加接地電壓也， PMOS電晶體P4、P5、P6、P7之基材（基板）上施加内電壓VDD。口丨私你圖3到圖5是說明圖2所示之位準移位器動作，並义错著實

五、發明說明（1(〇驗來圖示所得到之位準轉換值使用圖3來說明與圖2所示之本準移位器動作。月 < 佳實施例有關的位 ”低圖3位是準圖;^入Λ號XDI之”高'，位準是3.3v(伏特），在幹ίΓ之位準昇降部42、44之電源電壓MD施加3 3V，來：明此時之位準昇降部42之動作/照下列之數學式子 Vth—。般’是藉著下列式子來表示廳電晶體之臨界值電壓 [數學式]

Vth=Vtho+V((4>+|vBS|1/2)-φΜ '在上述式子，是各別表示：Vtho，是1為〇時之臨界值電壓’ r疋基材臨界值參考數（buik threshold Parameter)，φ 是表面電位（str〇ng inversi〇n surface potential) ’VBS 是基材—源極（suik — source)電壓。如果在圖2之位準昇降部42之PM〇s電晶體P4、p5 ANm〇s 弘晶體N3、N4之閘極施加3· 3V時，是切斷（of f )PM0S電晶 _P4、Ρ5 ’而NM0S電晶體Ν3、Ν4是接通（on)。藉此，藉著 NM0S電晶體N3、N4所產生之電壓是輸出輸出信號^"。輪出電壓DIBU是表示從3.3V減去NM0S電晶體N4之臨界值電壓。臨界值電壓是藉著上式來決定，約為1·8ν程度。所

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以，輪出電壓DIBU之”高”位準是變成大約h7V程度。另方面’如果在位準昇降部42之PMOS電晶體P4、P5及 NMOS電晶體N3、N4之閘極施加〇v時，nm〇s ⑴，PMOS電晶體P4、P5是接通（〇n)，而使輸出^電疋堅DIBU降低。所以，此時，輸出電壓不完全是〇v，並且 f到P曰MOS電晶體P4、p5之臨界值電壓，而使輸出電壓變成大約是1. 2 V。圖4是圖示：輸入信號〇之”高，，位準是丨· 5V，"低，，位〇V ’内部電源電壓VDD是2· 5V時之動作。此時，在圖2 之位 :住曰 v Η- Ut 1

準幵降部42、44之電源電壓VDD施加2· 5V，在輸入· 愿_是施加。以下，是說明此時之位準昇降部^的動作。如果在圖2之位準昇降部42的電晶體？4、P5及關〇3電晶體N3、N4之閘極施加丨· 5V時，是切斷（〇f f )pM〇s電晶體曰曰

Pe4、Μ ’而接通（on)NMOS電晶體N3、N4。藉此，輸出電壓是表不從1. 5V減去龍〇s電晶體N4之臨界值電壓的電壓。臨界值電壓是藉著上式來決定，大約是〇 · 6V程度。所以，輸出電壓DIBU之”高”位準是變成大約〇· 9V程度。 ^

另一方面，如果在位準昇降部42之PMOS電晶體P4、P5及 NMOS^曰日體N3、N4之閘極施加〇v，是切斷NMOS電晶體N3、 N4 ’而接通pm〇S電晶體P4、P5，來使輸出電壓DIBU降低。所以，此，輪出電壓不完全是〇 V，而是降低到p M Q g電晶體Ρ4、Ρ5之臨界值電壓，輸出電壓DIBU是變成大約 0·65V 。 '

第15頁五、發明 1^Γ(12) " " ----- 〇圖5是圖示：輪入信號D之”高”位準是0· 8V，”低”位準是 V、’而内部電源電壓VDD是1 · 5V時之動作。此時，在圖2之 ^準昇降部42、44之電源電壓是施加1· 5V，在輸入電源電 ^VDDI是施加〇. 8V。以下，是說明此時之位準昇降部42的動作。 +如果在圖2之位準昇降部42的PMOS電晶體P4、P5及NMOS 电日日體N 3、N 4之閘極施加〇 · 8 v，是切斷p Μ 〇 S電晶體p 4、 Ρ5，而NM0S電晶體Ν3、Ν4是接通。藉此，在輸出電壓 WBU，是表示從〇· 8V減去關⑽電晶體Ν4之臨界值電壓的電壓。臨界值電壓是藉著上述式子來決定，大約是0.2V程度。2果，輸出電壓DIBU之”高，，位準是變成大約〇· W。另一方面，如果在位準昇降部42之PMOS電晶體Ρ4、Ρ5及 NMOS電晶體Ν3、Ν4之閘柘θ 4 ηι, α士 9 〇及 Ν〇 Ν4 , ΡΜΠς ^之閘極疋鈀加⑽牯，是切斷NMOS電晶體 N3、N4 ’ PM0S 電晶體p4、^ ^ ^ ^ ^ ^ ^ ^ 〇疋接通，來使輸出電壓DIBU降低。所以，此蚪，輸出電壓不完全，電晶體P4、P5之臨界值雷厭、，说仏山+降到PM〇S 〇 3 兔壓，亚使輸出電壓DIBU是變成大

如上述般入信號時，準變低。同因：省：ΠΓ44之動作是與位準昇降部42之動作相又’僅使用圖3、4、r 一佳實施例有關的位準昇降二？：來六說明與本發明之較半幵降部之動作，在施加其他位準之輸

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五、發明說明（13) 入信號時亦能同樣地動作來轉變信號位準。如上述般，是藉著位準昇降部42、44之動作，來將具有各種輸入位準差之信號轉換成具有某種程度之一定位準差信號而輸出。所以，藉著感測放大器46之動作，來將這些位準差放大而輸出内部電壓位準之信號。

圖6是方塊（bl0ck)圖，其圖示與本發明之其他實施例關的位準移位器構造例子。該位準移位器是由位準昇降 44及感測放大器所構成。圖6所示之構造是不包含圖1所八之反相器40及位準昇降部42，是替代信號DIBU來輸入參$ 電壓Vref之構造。又，在圖6，位準昇降部及感測放大器是具有與圖1相同之符號。 ;疋电路圖’其圖示圖6所示之位準移位器實施例。該位準移位器’位準昇降部44及感測放大器4 6構造是與圖1 =不之位準昇降部44及感測放大器4 6構造相同，是具有相 $ θ、’升降部之動作是如上述般。感測放大器4 6是將參考 Z壓72 t位準昇降部44之輸出信號DID電壓差放大來產表:電壓位準之輪出信號D I。在感測放大器4 6所施加之 ^ 电壓Vref位準最好是設定成：如圖3、4、5所示之位 / $移^位的”高’’位準和”低”位準之中間位準。用圖是構造方塊圖，其圖示在圖2或是圖6所示之一個使哭^準，位器的半導體記憶器裝置實施例。該半導體記憶二、置是與圖1 3所示之方塊圖構造相同。但是，因為位址别入緩衝器5 0、資料輪入缓衝器5 2、控制信號輸入缓衝器

第17頁 513857 五、發明說明（14) 54及時鐘脈波信號輸入缓衝器％構&疋具有與圖ο 緩衝器不同之構造，而具有與圖13不同之符號。所不之圖9是構造方塊圖，其圖示在圖2或是圖6所示之发用位準移位器的半導體記憶器裝置μ施例。該半導他使器裝置，是在圖8所示之方塊圖構邊追加輪出緩衡奴"己憶 Ί^* 6 〇之信镜來產生輪入來的内部輪電輸出緩衝器6 Ο，是輸入來自資料輸出緩衝器3 2 並轉換成輸出之外部裝置的内部電壓位準信號，出信號XDO。例如，輸出信號XDO之位準是轉換成該半導體記憶器裝置之信號的輸出區之外部裝置壓位準。別輪所示最好準昇在圖8及圖9，時鐘脈波信號輸入缓衝器5 6從外部各入時鐘脈波信號及反相時鐘脈波信號時，在圖1及圖2 之位準移位器構造，是不需要反相器4 0。即，此時，是將從外部所輸入之反相時鐘脈波信號直接輸入到降部4 2。圖1 〇是電路圖 ' .....、久Ί可 n 寐施例構造。該輸出缓衝器，是與圖2所示之位準移位器二構造相同。在圖1〇，NM0S電晶體N1、N2、Ν3、Μ … 及腦：晶體 P1、P2、P3、P4、P5、P6、P7w】j 二二之ιΓ晶體相同符號來表示’圖2之信號XD 1、XD 1 β : DIBU 、DID 、 DI 县田nn nnn 入-为-朦νηητ D〇M、D〇D、XD〇來表示，翰

入私/原兒壓V D D I是肉邱兩、、店；平月J ^vnn « m ^ 疋内邛迅/原电壓VDD表示’而内部電泝兩歷VDD疋用電源電壓VDDQ來表示。原电

513857 五發明說明（15) 圖10所示之位準昇降部是具曰曰相同動作。即，是能多樣地轉所示之位準昇降部轉換成輸出區之外部裝置的内部;Z電屢位準VDD，亦能 +圖11是電路圖，其圖位準V剛來輸出。施例，該輸出緩衝器，是具有與1之其他輸出緩衝器實器構造。在圖11，NM0S電晶體N;所示之相同位準移位體PI、P2、P3、P6 47是使用與 ^、N5、N6及PM0Sfi 號來表示，圖7之信號xDl、MD ，不之電晶體相同符 XDO來表示，輸入電源電壓¥1)1)1是疋用信號DO、DOD、示，而内部電源電壓VDD 内部電源電壓VDD來表圖η所示之位準昇降部是與輪圖出7戶;源電壓㈣來表示。作相同。即，㉟多樣地轉換内# 下之位準昇降部之動換成輸出區之外部裝置的内部電立準VDD，亦是能轉所以’圖9所示之半導體記憶界裝準VDDQ來輸出。 ?壓位準多樣地變化，$是地轉是'使所輸入之壓位準。又，圖9所示之半導體記憶也二換成θ裝置之内部電 ^:::裝置之内部電壓位準是與連接到輸：區之外：卜：=壓位準不同時，亦是能轉換成連接到輸出區〈外4裝置的内部電壓位準來輸出。电所以，設計者在設計系統時，如果使用與本發明之較佳汽施例有關的半導體記憶器裝置，裝置間之, 就變得容易。早介曲k計 [發明效果]

513857 五、發明說明（16) 如杲藉著本發明之位準移位器，是能輸入具有多種位準差之輸入信號，並且轉換成具有預定位準差之信號來輸出。又，如果藉著使用該位準移位器之半導體記憶器裝置，是能將具有從外部所輸入之各種位準差信號轉換成内部電壓位準，亦是能將各種内部電源電壓轉換成輸出區之外部裝置的内部電壓位準來輸出。結果，與外部裝置之界面設計就變得容易。 [圖式之簡單說明] 圖1是與本發明之較佳實施例有關的位準移位器之方塊圖。圖2是電路圖，其圖示在圖1所示之位準移位器實施例。圖3-圖5是為了說明位準移位器動作者，而藉著實驗來圖示所得之結果。圖6是方塊圖，其圖示與本發明之其他實施例有關的位準移位器。圖7是電路圖，其圖示與圖6所示之位準移位器實施例。圖8是方塊圖，其圖示一個使用與本發明之較佳實施例有關的位準移位器之半導體記憶器裝置實施例。圖9是方塊圖，其圖示其他使用與本發明之較佳實施例有關的位準移位器之半導體記憶器裝置實施例。圖10是圖9所示之輸出緩衝器電路圖。圖1 1是圖9所示之其他輸出緩衝器實施例的電路圖。圖1 2是習知位準移位器實施例之電路圖。

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Claims

513857 六、申請專利範圍 1. 一種位準移位器，其特徵在於具備有：第1及第2位準昇降機構，是各別輸入輸入信號及反相輸入信號。並使上述輸入信號及反相輸入信號之π高π位準下降，使π低π位準上昇，來輸出第1及第2輸出信號；和感測放大機構，是將上述第1及第2位準昇降機構之第 1及第2輸出信號位準差放大，來產生一定位準之第3輸出信號。 2 ·如申請專利範圍第1項之位準移位器，其中：上述第1 位準昇降機構是具備有：第1機構，是施加與上述輸入信號之”高π位準電壓相等之電壓來作為電源電壓，並使上述輸入信號之π高π位準下降，使π低π位準上昇，來輸出上述第1輸出信號；和第2機構，是施加與上述第3輸出信號之π高π位準電壓相等之電壓來作為電源電壓，並使上述輸入信號之π高π位準下降，使π低”位準上昇，來輸出上述第1輸出信號。 3 ·如申請專利範圍第2項之位準移位器，其中：上述第1 機構是具備有：第1提升機構，是施加與上述輸入信號之”高π位準電壓相等之電壓來作為電源電壓，並依照上述”高'’位準之輸入信號來產生上述第1輸出信號；和第1下拉機構，是依照連接到接地電壓之上述π低π位準輸入信號，來產生上述第1輸出信號。 4.如申請專利範圍第3項之位準移位器，其中：上述第1 提升機構是具備有：

第22頁 513857 六、申請專利範圍第1 N Μ 0 S電晶體，是具有：施加上述輸入信號之閘極；和漏極，是施加與上述輸入信號之"高π位準電壓相等之電壓來作為電源電壓；和源極，是連接到第1輸出電壓產生端子。 5 ·如申請專利範圍第3項之位準移位器，其中··上述第1 下拉機構是具備有：第1 PMOS電晶體，是具有：施加上述輸入信號之閘極；和源極，是連接到上述第1輸出電壓產生端子；和連接到接地電壓之漏極。

6 ·如申請專利範圍第2項之位準移位器，其中：上述第2 機構是具備有：第2提升機構，上述第3輸出信號之π高π位準電壓是與電源電壓相等之電壓並施加來作為電源電壓，並依照上述 ”高”位準之輸入信號來產生上述第1輸出信號；和第2下拉機構，是依照連接到接地電壓之上述π低”位準輸入信號，來產生上述第1輸出信號。 7 ·如申請專利範圍第6項之位準移位器，其中：上述第2 提升機構是具備有：

第2 NMOS電晶體，是具有：輸入上述輸入信號之閘極；和漏極，是施加與上述第3輸出信號之”高π位準電壓相等之電壓來作為電源電壓；和源極，是連接到上述第1 輸出電壓產生端子。 8 ·如申請專利範圍第6項之位準移位器，其中··上述第2 下拉機構是具備有：

第23頁 513857 六、申請專利範圍第2 PMOS電晶體，是具有：輸入上述輸入信號之閘極；和連接到第1輸出信號產生端子之源極；和連接到接地電壓之漏極。 9 ·如申請專利範圍第1項之位準移位器，其中：上述第2 位準昇降機構是具備有：第3機構，上述輸入信號之”高π位準電壓是與電源電壓相等之電壓並施加來作為電源電壓，而使上述反相輸入信號之π高π位準下降，使’’低”位準上昇，來產生上述第2 輸出信號；和第4機構，是施加與上述第3輸出信號之”高π位準電壓相等之電壓來作為電源電壓，並使上述反相輸入信號之π 高π位準下降，使π低”位準上昇，來產生上述第2輸出信號。 1 0.如申請專利範圍第9項之位準移位器，其中：上述第 3機構是具備有：第3提升機構，是施加與上述輸入信號之π高π位準電壓相等之電壓來作為電源電壓，並依照上述π高π位準之反相輸入信號來產生上述第2輸出信號；和第3下拉機構，是連接到接地電壓，並依照上述π低π 位準之反相輸入信號來產生上述第2輸出信號。 1 1.如申請專利範圍第1 0項之位準移位器，其中：上述第3提升機構是具備有：第3 NMOS電晶體，是具有：閘極，是輸入上述反相輸入信號；漏極，是施加與上述輸入信號之π高π位準電壓相

第24頁 513857 六、申請專利範圍和源極，是連接到第2輸出電 =之電壓來作為電源電壓壓產生端子。如申請專利範圍第10項弟3下拉機構是具備有：、彳準移位器，其中：上述第3 PMOS電晶體，是且入信號；源極，是連接到：第閘極’是輸入上述反相輸漏極，是連接到接地電壓。这弟2輪出電壓產生端子；和 “3構範圍第9項之位準移位器，其中:上述第電壓升4:Vr是施加與上述第3輪出信高”位^ 來產生上述；’並依照上述Π高”位準反相輸入信號展玍上述弟2輸出信號；和準反Γ輸下入拉Λ構，，依照連接到接*電壓之上述'，低，，位相輸入化唬，來產生上述第2輪出传啼。 14·如申請專利範圍第13項之位 ς二第4提升機構是具備有： ⑮位器’其中.上述入产J4.電晶體’是具有：閘極’是輸入上述反相輸 2二為電源電壓；和源核，是連接到上述第 2輸出電壓產生端子。 15.如申請專利範圍第13項之位準移位哭，豆第4下拉機構是具備有：第4 PMQS電晶體，是具有：閘極，是輸人上述反相輸入#號，源極，是連接到上述第2輸出信號產生端子；和

第25頁 513857 六、申請專利範圍漏極，是連接到接地電壓。 1 6.如申請專利範圍第2項或第9項之位準移位器，其中：上述感測放大機構是具備有：第5 PMOS電晶體，是具有：源極，是施加與上述第3 輸出信號之π高”位準電壓相等之電壓來作為電源電壓；第6 PMOS電晶體，是具有：閘極，是施加上述第2位準昇降機構之輸出信號；及源極，是連接到上述第5 PMOS 電晶體之漏極，第7 PMOS電晶體，是具有：源極，是連接到上述第5 PMOS電晶體之漏極；閘極，是施加上述第1位準昇降機構之輸出信號；及漏極，是連接到輸出端子；第5 NM0S電晶體，是具有：漏極及閘極，是共同連接到上述第6 PMOS電晶體之漏極；及源極，是並列地連接到接地電壓；和第6 NM0S電晶體，是具有：漏極，是連接到上述第7 PMOS電晶體之漏極；閘極，是共同連接到第5 NM0S電晶體及第5 PMOS電晶體之閘極；及源極，是並列地連接到接地電壓。 1 7. —種半導體記憶器裝置，是具備多個信號輸入端子之半導體記憶器裝置，其特徵在於具備有：第1及第2位準昇降機構，上述多個信號輸入端子之每一個，是輸入從外部所輸入之信號及該信號之反相信號，而使上述輸入信號及反相輸入信號之"高”位準下降，使” 低”位準上昇，來輸出第1及第2輸出信號；

第26頁 513857 六、申請專利範圍感測放大機構，是將上述第1及第2位準昇降機構之第 1及第2輸出信號之位準差放大，來產生一定位準之第3輸出信號。 1 8 ·如申請專利範圍第1 7項之半導體記憶器裝置，其中：上述半導體記憶器裝置，是各別從外部輸入時鐘脈波信號及反相時鐘脈波信號之裝置，並將從外部所輸入之時鐘脈波信號及從外部所輸入之反相時鐘脈波信號輸入到上述第1及第2位準昇降機構。 1 9 ·如申請專利範圍第1 7項之半導體記憶器裝置，其中：上述第3輸出信號之π高π位準電壓是上述半導體記憶器裝置之内部電源電壓。 2 〇 ·如申請專利範圍第1 7項之半導體記憶器裝置，其中：上述第1位準昇降機構是具備有：第1機構，是施加與上述輸入信號之π高π位準電壓相等之電壓來作為電源電壓，並使上述輸入信號之π高π位準下降，使π低π位準上昇來輸出上述第1輸出信號；和第2機構，是施加與上述第3輸出信號之π高π位準電壓相等之電壓來作為電源電壓，並使上述輸入信號之π高”位準下降，使π低”位準上昇，來輸出上述第1輸出信號。 2 1.如申請專利範圍第2 0項之半導體記憶器裝置，其中：上述第1機構是具備有：第1提升機構，是施加與上述輸入信號之π高π位準電壓相等之電壓來作為電源電壓，並依照上述π高π位準之輸入信號，來產生上述第1輸出信號；和

第27頁六、申請專利把圍第1下拉機構，是連接到接地來位準輸入信號，來產生上述第】輪兒壓，並依照上述，，低” 22.如申請專利範圍第2〇項之=出信號。中··上述第2機構是具備有·· 導體記憶器裝置，其第2提升機構，是施加與上電壓相等之電壓來作為電源電髮、，弟3輸出信號之”高，，位準化號，來產生上述第丨輸出俨穿·並依照"高’’位準之輸入第2下拉機構，是連接到接$ 位準之輸入信號，來產生上泼#电壓，並依照上述〃高” 23.如中請專利範圍第17項^出信號。中：上述苐2位準昇降機構是具體記憶器裝置，其第3機構，是施加與上述.有· 等之電壓來作為電源電壓，1入信號之”高”位準電壓相位準下降，使，，低”位準上曰，使上述反相輸入信號之”高” 和幵，來輪出上述第2輸出信號；第4機構，是施加盥上相等之電磨來作為電源電壓，3輪出信號之”高”位準電遷高”位準下降，使"低"位亚使上述反相輸入信號之" 號。汁，來輪出上述第2輪出信 2 4.如申凊專利範圍中.亡述曰第3機構是具備有.、之半導體記憶器裝置，其壓相等之電®來作為i述輪入信號之"高"位準相輪入信號，來產生上：;4，出=^ 第28頁 513857 六、申請專利範圍第3下拉機構，是連接到接地電壓，並依照上述”低π 位準之反相輸入信號，來產生上述第2輸出信號。 2 5 ·如申請專利範圍第2 3項之半導體記憶器裝置，其中：上述第4機構是具備有：第4提升機構，是施加與上述第3輸出信號之π高”位準電壓相等之電壓來作為電源電壓，並依照上述”高π位準之反相輸入信號，來產生上述第2輸出信號；和第4下拉機構，是連接到接地電壓，並依照上述”低” 位準之反相輸入信號，來產生上述第2輸出信號。 2 6 ·如申請專利範圍第2 0項或是第2 3項之半導體記憶器裝置，其中：上述感測放大機構是具備有：第1 PMOS電晶體，是具有：源極，是施加與上述第3 輸出信號之π高”位準電壓相等之電壓來作為電源電壓；第2 Ρ Μ 0 S電晶體，是具有：閘極，是施加上述第2位準昇降機構之輸出信號；及源極，是連接到上述第1 PMOS 電晶體之漏極；第3 PMO S電晶體，是具有：源極，是連接到上述第1 PMOS電晶體之漏極；閘極，是施加上述第1位準昇降機構之輸出信號；及漏極，是連接到上述第3輸出信號產生端子；第1 NMOS電晶體，是具有：漏極及閘極，是共同連接到上述第2 PMOS電晶體之漏極；及源極，是並列連接到接地電壓；和第2 NM0S電晶體，是具有：漏極，是連接到上述第3

第29頁 513857 六、申請專利範圍 PMOS電晶體之漏極；閘極，是共同連接到第丄NM〇s電晶體及第1 PMOS電晶體之閘極；及源極，是並列連接到接地= 壓。. i 27· —種半導體記憶器裝置，是具備有多個信號輸入端子及多個信號輸出端子之半導體記憶器裝置，其特徵在於··上述多個信號輸入端子之每一個是具有：第1及第2位準昇降機構，是各別輸入從外部所輸入之信號及該信號之反相信號，並使上述輸入信號及反相輸入信號之'，高”位準下降，使"低"位準上昇，來產生第輸出信號；和感測放大機構，是將上述第丨及第2位準昇降機構之 1及>第2輸出信號之位準差放大，來產生一定位準之第3輸出4吕被*，上述多個信號輸出端子之每一個是具有：第3及第4位準昇降機構，是各別輸入從上述裝置輸出之第3輸出信號及上述反相第3輪出信號，並使上 3輸出信號之”高"位準下降，使"低位準上昇，及弟5輸出信號；和感測放大機構，是將上述第3及第4位 4及第5輸出信號之位準差放大，來產 —你^機構弟出信號。；產生-疋位準之第6輸 28·如申請專利範圍第27項之半導體記憶哭裝中：上述半導體記憶器裝置，是$ 心的、，、信號及反相時鐘脈波信號之裝置，捋鐘脈波 I將上述外部所輸入之

第30頁 MJ857 六、申請專利範圍鐘m號及從外部所輸人之反相時鐘脈波信號輸入到上述第1及第2位準昇降機構。 2 9 ·如申請真'ίιΐ rsi ,.l、+、结π寻㈤乾圍第27項之半導體記憶器裝置，其 I ·上述弟3輪屮/士哭祐要々★ ★出仏遽之”高π位準電壓是上述半導體記憶 ^裝置之内部電源電壓。等之電壓來作為電源•、上述輸入信號之”高"位準電壓相下降，使"低"位準上、=，亚使上述輪入信號之"高"位準第2機構，是施知來輸出上述第1輸出信.號；和相等之電壓來作為為、上述第3輸出信號之"高”位準電壓 τ ,屯源電壓，卄準下降，使”低”位、’使上述輪入信號之”高π位 31. 如申請專利範 1 ’來輸出上述第1輸出信號。中··上述第1機構ΐ =有0項之半導體記憶器裝置，其第1提昇機構，是施加壓相等之電壓來作為電源電厂、，述輪入信號之”高”位準電入信號，來產生上述第丨兒堅二’亚依照上述”高”位準之輸第1下拉機構，是連2 k號；和位準之輸入信號，來產生到接地電壓，並依照上述”低” 32. 如申請專利範圍第3〇:之第=出信號。中·上述第2機構是具備有：+導體記憶器裝置，其第2提昇機構，是施加邀上兒壓，並依照上述”高"位準之

苐31頁兒壓相等之電壓來作為電源電厂迷弟3輪出信號之，，高”位準 513857 六、申請專利範圍輸入信號，來產生上述第1輸出信號；和第2下拉機構，是連接到接地電壓，並依照上述”低” 位準之輸入信號，來產生上述第1輸出信號。 3 3 ·如申請專利範圍第2 7項之半導體記憶器裝置，其中：上述第2位準昇降機構是具備有：第3機構，是施加與上述輸入信號之π高”位準電壓相等之電壓來作為電源電壓，並使上述反相輸入信號之π高” 位準下降，使π低”位準上昇，來輸出上述第2輸出信號；和

第4機構，是施加與上述第3輸出信號之π高”位準電壓相等之電壓來作為電源電壓，並使上述反相輸入信號之π 高π位準下降，使π低”位準上昇，來輸出上述第2輸出信號。 3 4.如申請專利範圍第33項之半導體記憶器裝置，其中：上述第3機構是具備有：第3提升機構，是施加與上述輸入信號之π高π位準電壓相等之電壓來作為電源電壓，並依照上述π高π位準之反相輸入信號，來產生上述第2輸出信號；和

第3下拉機構，是連接到接地電壓，並依照上述”低π 位準之反相輸入信號，來產生上述第2輸出信號。 3 5.如申請專利範圍第3 3項之半導體記憶器裝置，其中：上述第4機構是具備有：第4提昇機構，是施加與上述第3輸出信號之π高π位準電壓相等之電壓來作為電源電壓，並依照上述π高π位準之

第32頁丄------ 、、申請專利範圍一輪入心號，來產生上述第2輸出信號；和位準拉機構，是連接到接地電遷，並依照上述，，低” 3 反相輸入信號，來產生上述第2輸出信號。 .如申請專利範圍第3 〇項或第3 3項之半導體、己 ^中：上述感測放大機構是具備有： Χ 輪出J1電晶體’ J”：源極’是施加與上述第3 n向”㈣電壓才目等之電壓來作為電源電壓；準昇Γ機：:晶體’是具有：間極，是施加上述第2位電晶出信號；及源極，是連接到上述第1 PMOS 曰P:之§2體’是具有：源極’是連接到上述第1 之輸=搞問？，施加上述第1位準昇降機構疋連接到第3輸出信號輸出端子；第1 Ν Μ 0 S電晶研，旱i亡·、昆& ” 到上述第2 ΡΜΠς ☆曰疋/、有·漏極及閘極，是共同連接地電壓·和笔日日體之漏極；和源極，是並列連接到接 pmos^N::】::體’是具有：漏極，是連接到上述第3 及第1 p^cTs電晶〜間極，是共同連接到第1 NM0S電晶體壓。日日肢之閘極，和源極，是並列連接到接地電 φ37·如申請專利範圍第27項之半導體記憶器裝置，其 .亡述第3位，昇降機構是具備有：相莖弟5機構，是施如與上述第3輸出信號之"高"位準相專之電壓來作為電源電壓，並使上述輸入信號之"高"位

513857 c、申請專利範圍準下降，使”低”位準上昇，來輸出上述第4輸出信號；和第6機構，是施加與上述第6輸出信號之”高π位準電壓相等之電壓來作為電源電壓，並使上述輸入信號之π高π位準下降，使”低”位準上昇，來輸出上述第4輸出信號。 3 8.如申請專利範圍第37項之半導體記憶器裝置，其中：上述第5機構是具備有：第5提升機構，是施加與上述第3輸出信號之π高π位準電壓相等之電壓來作為電源電壓，並依照上述π高π位準之第3輸出信號，來產生上述第4輸出信號；和

第5下拉機構，是連接到接地電壓，並依照上述”低π 位準之第3輸出信號，來產生上述第4輸出信號。 3 9.如申請專利範圍第3 7項之半導體記憶器裝置，其中：上述第6機構是具備有：第6提升機構，是施加與上述第6輸出信號之π高π位準電壓相等之電壓來作為電源電壓，並依照上述π高π位準之輸入信號，來產生上述第5輸出信號；和第6下拉機構，是連接到接地電壓，並依照上述"低π 位準之第6輸出信號，來產生上述第5輸出信號。

4 0.如申請專利範圍第2 7項之半導體記憶器裝置，其中：上述第4位準昇降機構是具備有：第7機構，是施加與上述第3輸出信號之π高π位準電壓相等之電壓來作為電源電壓，並使上述第3反相輸出信號之π高π位準下降，使π低π位準上昇，來輸出上述第5輸出信號；和

第34頁 513857 六、申請專利範圍第8機構，是施加與上述第6輸出信號之π高π位準電壓相等之電壓來作為電源電壓，並使上述第3反相輸出信號之”高”位準下降，使π低π位準上昇，來輸出上述第5輸出信號。 4 1.如申請專利範圍第4 0項之半導體記憶器裝置，其中：上述第7機構是具備有：第7提升機構，是施加與上述第3輸出信號之π高π位準電壓相等之電壓來作為電源電壓，並依照上述π高π位準之第3反相輸出信號，來產生上述第5輸出信號；和第7下拉機構，是連接到接地電壓，並依照上述π低π 位準之第3反相輸出信號，來產生上述第5輸出信號。 4 2.如申請專利範圍第40項之半導體記憶器裝置，其中：上述第8機構是具備有·· 第8提升機構，是施加與上述第6輸出信號之π高π位準電壓相等之電壓來作為電源電壓，並依照上述π高π位準之第3反相輸出信號，來產生上述第5輸出信號；和第8下拉機構，是連接到接地電壓，並依照上述π低π 位準之第3反相輸出信號，來產生上述第5輸出信號。 4 3.如申請專利範圍第37項或第40項之半導體記憶器裝置，其中：上述感測放大機構是具備有：第4 PMOS電晶體，是具有：源極，是施加與上述第6 輸出信號之π高π位準電壓相等之電壓來作為電源電壓；第5 PMOS電晶體，是具有：閘極，是施加與上述第4 位準昇降機構之輸出信號；及源極，是連接到上述第4

第35頁 513857 六、申請專利範圍 PMOS電晶體之漏極；第6 PMOS電晶體，是具有：源極，是連接到上述第4 P Μ 0 S電晶體之漏極；閘極，是施加上述第3位準昇降機構之輸出信號；及漏極，是連接到上述第6輸出信號輸出端子；第3 NMOS電晶體，是具有：漏極及閘極，是共同連接到上述第5 Ρ Μ 0 S電晶體之漏極；和源極，是並列連接到接地電壓；和

第4 NMOS電晶體，是具有：漏極，是連接到上述第6 PMOS電晶體之漏極；閘極，是共同連接到第3 NMOS電晶體及第6 PMOS電晶體之閘極；和源極，是並列連接到接地電壓。 4 4. 一種位準移位器，其特徵在於具備有：位準昇降機構，是輸入輸入信號，並使上述輸入信號之π高π位準下降，使π低π位準上昇，來產生第1輸出信號；和

感測放大機構，是將參考電壓位準與上述位準昇降機構之第1輸出信號的位準差放大，來產生一定位準之第2輸出信號。 45.如申請專利範圍第44項之位準移位器，其中：上述位準昇降機構是具備有：第1機構，是施加與上述輸入信號之π高π位準電壓相等之電壓來作為電源電壓，並使上述輸入信號之π高π位準下降，使π低π位準上昇，來產生上述第1輸出信號；和

第36頁 513857 六、申請專利範圍第2機構，是施加與上述第2輪出信號之〃高"位準電壓』丁 ^电壓來作為電源電壓，並使上述輸入信號之〃高”位〉使低”位準上昇，來產生上述第1輸出信號。幻德错ί請專利範圍第45項之位準移位器，其令··上述弟1機構是具備有·· ^ 1提升機構，是施加與上述輸入信號之"高〃位準電呈相專之電壓來作為電源電壓之輸入信號，來產生上述第丨輸出信號；依和、、、上^ 上述 Ο如刖巾& 口直儿，來產生上述第1輪出信號。第匕=範圍第45項之位準移位器，其中 t Γ, . 2 ^ ^ 作辨，决吝斗原包壓，並依照π高π位準之輸入唬，來產生上述第丨輸出信號；和位準tv下入拉Γ機：Α連接到接地電壓，並依照上述，，低，，位旱之輸入H，來產生上述 48. —種半導體記憶器裝置，1 ；ϋ 子之半導體記憶器裝置，其特、備·有多個信號輸入端端子之每一個是具備有：於上述夕個k號輸入位準昇降機構，是輸入輪入传之"高”位準下降，使”低”位準上:^ 號；和 # ’ 感測放大機構，是將參考電位旱和上述位準昇降機第37頁 513857 六、申請專利範圍構之第1輸出信號的位準差放大，來產生一定位準之第2輸出信號。 4 9.如申請專利範圍第4 8項之半導體記憶器裝置，其中：上述半導體記憶器裝置，是各別從外部輸入時鐘脈波信號及反相時鐘脈波信號之裝置，並將從上述外部所輸入之時鐘脈波信號及從外部所輸入之反相時鐘脈波信號輸入到上述位準昇降機構。

5 0.如申請專利範圍第48項之半導體記憶器裝置，其中：上述第2輸出信號之π高"位準電壓是上述半導體記憶器裝置之内部電源電壓。 5 1 ·如申請專利範圍第4 8項之半導體記憶器裝置，其中：上述位準昇降機構是具備有：第1機構，是施加與上述輸入信號之π高π位準電壓相等之電壓來作為電源電壓，並使上述輸入信號之”高”位準下降，使π低π位準上昇，來輸出上述第1輸出信號；和第2機構，是施加與上述第2輸出信號之π高”位準電壓相等之電壓來作為電源電壓，並使上述輸入信號之π高”位準下降，使π低”位準上昇，來輸出上述第1輸出信號。

5 2.如申請專利範圍第5 1項之半導體記憶器裝置，其中：上述第1機構是具備有：第1提升機構，是施加與上述輸入信號之π高π位準電壓相等之電壓來作為電源電壓，並依照上述π高”位準之輸入信號，來產生上述第1輸出信號；和第1下拉機構，是連接到接地電壓，並依照上述”低π

第38頁六、申請專利範圍位準之輪入信號，來 ^ :3.如申請專利範圍第51，之弟]輪出信號。 • ^述第1機構是具備有：“導體記憶器裝置，其承弟2提升機構，是施加輿、二壓相等之電壓來作為電源、乂第2輪出信號之”高"位準剧入=號，來產生上述第丄輪出信並依照上述"低”位準之位準Γ輪下入拉Λ構，是連接到接地電“壓和並依-上、” 平入^唬，來產生上述亚依…、上述低” 54·-種半導體記憶器裝置】。二多個信號輸出端子之半導體記情、：η號輸入端子上'多個信號輸入端子之每一個是：備：特徵在於·· ，铲準昇降機構’是輸入輸：信號，並使上述粉位準下降，使”低"位準上昇，並產生第= 感測放大機構，是將第丨參考電屢 if//機構之輸出信號位準差放大，來產生ϋΓ 弟2輸出信號；疋位準之上述多個信號輪出端子之每一個是具備有·· 第2位準昇降機構’是能使從上述裝置輸出信號之'，高Μ立準下降，使"低”位準上昇^出之苐2 輪出信號；和升农產生苐3 第2感測放大機構，是將從第2參考電壓位弟2位準昇降機構所輸出之第3輸出信號位準差放 ^述生一定位準之第4輸出信號。 ’來產第39頁 513857 六、申請專利範圍 ------ 中55.上如这申：二利範圍第54項之半導體記憶器裝置，其中·上迷+ ν體記憶器裝置，是各信，和反相時鐘脈波信號之裝置，並將：：：入犧波之時鐘脈波信號和從外部所輸入二=外部所輪入到上述第“立準昇降機構。反相知鐘脈波信號輪入 5 6.如申請專利範圍第54項之半導哭中.上述第2輸出信號之"高"位準 σ ，、置，其憶器裝置之内部電源電壓。，疋上逑半導體記中Μ·上如述申：圍第54項之半導體記憶器袭置1 f釓弟1位準昇降機構是具備有：衣置，其々々第1機構’是施加與上述輸入信妒夕"古” 寺之電壓來作為電源電壓，並使上^ :位準電壓相下降，使”低"位準上昇，來輸出上述^中魂之'，高，，位準第，構施加與上述第2輪號；和 .目：’之包壓來作為電源電壓，並使 ° ^ :位準電壓準=降’使”低”位準上昇，來輸 3入&號之"高"位 58.如申請專利範圍第”項之半上迹弟1輸出信號。中：上述第1機構是具備有： V體記憶器裝置，其第1提升機構，是施加與上壓^等之電壓來作為電源電壓，並^入信號y高，’位準電入來產生上述第1輪出信號；：照、上述向”位準之輪下拉機構，是連接到接地略位：之輸入信號，來產生上述第心：並依照上述”低” .如申請專利範圍第5 7項半‘出仏號。千^體記憶器裝置，其

苐40頁六、申請專利範圍 ___ 中：上述第2機構是具備有·· 第2提升機構，B 電壓相等之電壓來：A: 上述第2輸出信號之"高'，位準輪入信號，來產生：n電壓，並依照上述'，高"位準之第2下拉機構，上是 1弟=出信號:和位準之輸入信號，來连f 1接地電壓，並依照上述'，低'， 60.如申請專# ^ @ A上述第1輸出信號。中··上述第2 = 之半導體記憶器裝置，其第3機構，是施有：相等之電麼來作為電源電/弟2輪出信號之"高”位準電屋準下降，使"低”位準上曰至步並使上述輸入信號之"高”位第4機構，是施加與#上、龙來輪出上述第3輪出信號；和 :等之電壓來作為電源電：，弟巧出信號之”高"位準電壓準下降，使，，低”位準上曰亚使上述輸入信號之" 61.如申請專利範圍第^ ’來輪出上述第3輸出信號。中：上述第3機構是具、之半導體記憶器裝置，其第3提升機構，9 ^ 電壓相等之電壓來作W加與上述第2輸出信號之”高" 輪入信號，來產生源電壓’並依昭上述'，古Λ 第3下拉機構上g述第3輪出信號；和、、、巧位準之位準之輸入信號，：產生接上到接，電壓，並依照上述，，低,， 6 2.如申請專利範圍处弟3輪出信號。中：上述第4機構是且項之半導體記憶器裝置，i 第4提升機構，是^ : 、 …與上述第4輸出信號之"高”

513857 六、申請專利範圍電壓相等之電壓來作為電源電壓，並依照上述π高”位準之輸入信號，來產生上述第4輸出信號；和第4下拉機構，是連接到接地電壓，並依照上述π低π 位準之輸入信號，來產生上述第4輸出信號。

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