JP2021179683A - 半導体装置および電圧制御方法 - Google Patents
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Abstract
【課題】生成された電圧を速やかに安定させることができる半導体装置を得る。【解決手段】半導体装置は、出力電圧VHと基準電圧VREFHとの差に応じた誤差電圧を生成する誤差アンプAMP1と、誤差電圧が供給されるゲートと、出力電圧を出力するドレインまたはソースとを有する駆動トランジスタMP11と、オン状態になることにより、駆動トランジスタのゲートの電圧を、駆動トランジスタの状態をオフ状態に向かわせるように調節する第1のスイッチMP13と、を有する電圧レギュレータ20H、出力電圧が供給される負荷回路(メモリアレイ、ビット線選択部およびワード線選択部)及び負荷回路の動作シーケンスを制御するとともに、負荷回路の負荷が変化するタイミングを含む第1の期間において第1のスイッチをオン状態にする制御部を備える。【選択図】図7
Description
本開示は、半導体装置および半導体装置において用いられる電圧制御方法に関する。
半導体装置では、しばしば電圧レギュレータが用いられる。特許文献1には、出力電圧に過大なオーバーシュートが発生することを抑制することができる電圧レギュレータが開示されている。
半導体装置では、電圧レギュレータにより生成された電圧を速やかに安定させることが望まれており、さらなる速やかな安定化が期待されている。
生成された電圧を速やかに安定させることができる半導体装置および電圧制御方法を提供することが望ましい。
本開示の一実施の形態における半導体装置は、誤差アンプと、駆動トランジスタと、第1のスイッチと、負荷回路と、制御部とを備えている。誤差アンプは、出力電圧と基準電圧との差に応じた誤差電圧を生成するように構成される。駆動トランジスタは、誤差電圧が供給されたゲートと、出力電圧が出力されるドレインまたはソースとを有するものである。第1のスイッチは、オン状態になることにより、駆動トランジスタのゲートの電圧を、駆動トランジスタの状態をオフ状態に向かわせるように調節するように構成される。負荷回路は、出力電圧が供給されるように構成される。制御部は、負荷回路の動作シーケンスを制御するとともに、負荷回路の負荷が変化するタイミングを含む第1の期間において第1のスイッチをオン状態にするように構成される。
本開示の一実施の形態における電圧制御方法は、出力電圧と基準電圧との差に応じた誤差電圧を生成することと、誤差電圧が供給されたゲートを有する駆動トランジスタのドレインまたはソースから出力電圧を出力することと、出力電圧が供給される負荷回路の動作シーケンスを制御することと、負荷回路の負荷が変化するタイミングを含む第1の期間において第1のスイッチをオン状態にすることにより、駆動トランジスタのゲートを、駆動トランジスタの状態をオフ状態に向かわせるように調節することとを含む。
本開示の一実施の形態における半導体装置および電圧制御方法では、出力電圧と基準電圧との差に応じた誤差電圧が生成され、この誤差電圧に基づいて駆動トランジスタにより出力電圧が生成される。この出力電圧は負荷回路に供給される。負荷回路の動作シーケンスは制御され、負荷回路の負荷が変化するタイミングを含む第1の期間において第1のスイッチをオン状態にすることにより、駆動トランジスタのゲートの電圧が、駆動トランジスタの状態をオフ状態に向かわせるように調節される。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
<実施の形態>
[構成例]
図1は、一実施の形態に係る半導体装置(半導体装置1)の一構成例を表すものである。半導体装置1は、この例では、いわゆるクロスポイント型の記憶装置である。なお、本開示の実施の形態に係る電圧制御方法は、本実施の形態により具現化されるので、併せて説明する。
[構成例]
図1は、一実施の形態に係る半導体装置(半導体装置1)の一構成例を表すものである。半導体装置1は、この例では、いわゆるクロスポイント型の記憶装置である。なお、本開示の実施の形態に係る電圧制御方法は、本実施の形態により具現化されるので、併せて説明する。
半導体装置1は、メモリアレイ11と、ビット線選択部12と、ワード線選択部13と、電圧レギュレータ20H,20Lと、電圧選択部30と、電流制限部14と、センスアンプ15と、制御部16とを備えている。
メモリアレイ11は、複数のメモリセルMCがアレイ状に配置され、情報を記憶するように構成される。
図2は、メモリアレイ11の一構成例を表すものである。メモリアレイ11は、複数のビット線BLと、複数のワード線WLと、複数のメモリセルMCとを有している。
複数のビット線BLは、半導体基板の基板面Sに平行なXY面内において、Y方向に延伸するとともにX方向に並んで配置される。複数のワード線WLは、このXY面内において、X方向に延伸するとともにY方向に並んで配置される。複数のビット線BLは、複数のワード線WLが配置された層の上層に配置される。この構成により、複数のビット線BLおよび複数のワード線WLは、XY面内において互いに交差する。複数のメモリセルMCは、XY面内において複数のビット線BLおよび複数のワード線WLが交差する部分における、複数のビット線BLが配置された層と複数のワード線WLが配置された層との間に配置される。
図3は、メモリセルMCの一構成例を表すものである。メモリセルMCは、記憶素子VRと、選択素子SEと、端子TU,TLとを有している。
記憶素子VRは、抵抗変化型の記憶素子であり、両端間に印加される電圧の電圧差の極性に応じて、可逆的に抵抗状態RSが変化するように構成される。言い換えれば、記憶素子VRは、両端間に流れる電流の方向に応じて、可逆的に抵抗状態RSが変化するようになっている。記憶素子VRは、例えば、イオン源層および抵抗変化層が積層されて構成される。記憶素子VRの一端は、メモリセルMCの端子TUに接続され、他端は選択素子SEの一端に接続される。
図4は、記憶素子VRの抵抗値の分布を模式的に表すものである。記憶素子VRは、識別可能な2つの抵抗状態RS(高抵抗状態HRSおよび低抵抗状態LRS)をとり得る。この例では、高抵抗状態HRSはデータ“0”に対応づけられ、低抵抗状態LRSはデータ“1”に対応づけられている。すなわち、記憶素子VRは、1ビットのデータを記憶する。例えば、高抵抗状態HRSから低抵抗状態LRSへ変化させることを“セット”と呼び、低抵抗状態LRSから高抵抗状態HRSへ変化させることを“リセット”と呼ぶ。
選択素子SE(図3)は、双方向ダイオード特性を有するように構成される。具体的には、選択素子SEは、両端間に印加される電圧の電圧差の絶対値が所定値よりも大きい場合に導通状態(オン状態)になり、電圧差の絶対値がこの所定値よりも小さい場合に非導通状態(オフ状態)になる。選択素子SEの一端は記憶素子VRの他端に接続され、他端はメモリセルMCの端子TLに接続される。
端子TUは、そのメモリセルMCが形成された記憶層の上のビット線BLに接続される。端子TLは、そのメモリセルMCが形成された記憶層の下のワード線WLに接続される。この例では、図2に示したように、メモリセルMCの端子TUは複数のビット線BLのいずれか1つに接続され、端子TLは複数のワード線WLのいずれか1つに接続される。
メモリセルMCをセットする書込動作を行う場合には、端子TUに例えば電圧VHを印加するとともに端子TLに例えば電圧VLを印加する。電圧VHは電圧VLよりも高い電圧である。これにより、選択素子SEがオン状態になり、図3に示したように、端子TUから端子TLに向かってセット電流Isetが流れ、記憶素子VRの抵抗状態RSが低抵抗状態LRSになる。このようにして、メモリセルMCがセットされる。メモリセルMCをリセットする書込動作を行う場合には、端子TLに電圧VHを印加するとともに端子TUに電圧VLを印加する。これにより、選択素子SEがオン状態になり、端子TLから端子TUに向かってリセット電流Irstが流れ、記憶素子VRの抵抗状態RSが高抵抗状態HRSになる。このようにして、メモリセルMCがリセットされる。また、メモリセルMCに対して読出動作を行う場合には、端子TUに例えば電圧VHを印加するとともに端子TLに例えば電圧VLを印加する。電圧VHと電圧VLとの差電圧は、記憶素子VRの抵抗状態RSが低抵抗状態LRSである場合には選択素子SEをオン状態にし、記憶素子VRの抵抗状態RSが高抵抗状態HRSである場合には選択素子SEをオフ状態にするような電圧に設定される。これにより、メモリセルMCでは、端子TUから端子TLに向かって記憶素子VRの抵抗状態RSに応じたセンス電流Isnsが流れ、このセンス電流Isnsに応じた電圧が生じる。センスアンプ15(後述)は、このようにしてセンス電流Isnsにより生じた電圧に基づいて、記憶素子VRの抵抗状態RSを判別するようになっている。センスアンプ15(後述)は、このようにしてセンス電流Isnsにより生じた電圧に基づいて、記憶素子VRの抵抗状態RSを判別するようになっている。
ビット線選択部12(図1)は、選択制御信号CTLBに基づいて、メモリアレイ11における複数のビット線BLのうちの1つを選択するように構成される。
図5は、ビット線選択部12の一構成例を表すものである。なお、この図5では、電流制限部14、センスアンプ15、およびメモリアレイ11における複数のビット線BLをも描いている。選択制御信号CTLBは、複数ビットの制御信号CB1と、複数ビットの制御信号CB2と、複数ビットの制御信号CB3と、複数ビットの制御信号CB4とを含んでいる。ビット線選択部12は、選択回路101と、複数の選択回路102と、複数の選択回路103と、複数の選択回路104とを有している。
選択回路101は、複数のトランジスタTR1を有している。トランジスタTR1は、N型のMOS(Metal Oxide Semiconductor)トランジスタである。複数のトランジスタTR1のソースは電流制限部14およびセンスアンプ15に接続される。複数のトランジスタTR1のゲートには、制御信号CB1における対応するビットの信号がそれぞれ供給され、ドレインは複数の選択回路102にそれぞれ接続される。
複数の選択回路102のそれぞれは、複数のトランジスタTR2を有している。トランジスタTR2は、N型のMOSトランジスタである。これらの複数のトランジスタTR2のソースは選択回路101に接続される。複数のトランジスタTR2のゲートには、制御信号CB2における対応するビットの信号がそれぞれ供給され、ドレインは複数の選択回路103にそれぞれ接続される。
複数の選択回路103のそれぞれは、複数のトランジスタTR3を有している。トランジスタTR3は、N型のMOSトランジスタである。これらの複数のトランジスタTR3のソースは複数の選択回路102のうちの1つに接続される。複数のトランジスタTR3のゲートには、制御信号CB3における対応するビットの信号がそれぞれ供給され、ドレインは複数の選択回路104にそれぞれ接続される。
複数の選択回路104のそれぞれは、複数のトランジスタTR4を有している。トランジスタTR4は、N型のMOSトランジスタである。これらの複数のトランジスタTR4のソースは複数の選択回路103のうちの1つに接続される。複数のトランジスタTR4のゲートには、制御信号CB4における対応するビットの信号がそれぞれ供給され、ドレインは複数のビット線BLにそれぞれ接続される。
この構成により、ビット線選択部12は、選択制御信号CTLBに基づいて、メモリアレイ11における複数のビット線BLのうちの1つを選択し、選択されたビット線BLを電流制限部14およびセンスアンプ15に接続するようになっている。なお、この例では、N型のMOSトランジスタを用いてビット線選択部12を構成したが、これに限定されるものではない。これに代えて、例えば、P型のMOSトランジスタを用いてビット線選択部12を構成してもよいし、例えば、P型のMOSトランジスタおよびN型のMOSトランジスタの両方を用いてビット線選択部12を構成してもよい。
ワード線選択部13(図1)は、選択制御信号CTLWに基づいて、メモリアレイ11における複数のワード線WLのうちの1つを選択するように構成される。
図6は、ワード線選択部13の一構成例を表すものである。なお、この図6では、電圧選択部30およびメモリアレイ11における複数のワード線WLをも描いている。選択制御信号CTLWは、複数ビットの制御信号CW1と、複数ビットの制御信号CW2と、複数ビットの制御信号CW3と、複数ビットの制御信号CW4とを含んでいる。ワード線選択部13は、選択回路201と、複数の選択回路202と、複数の選択回路203と、複数の選択回路204とを有している。選択回路201〜204の構成は、選択回路101〜104(図5)の構成と同様である。選択回路201における複数のトランジスタTR1のソースは電圧選択部30に接続される。複数の選択回路204のそれぞれにおける複数のトランジスタTR4のドレインは、複数のワード線WLにそれぞれ接続される。
この構成により、ワード線選択部13は、選択制御信号CTLWに基づいて、メモリアレイ11における複数のワード線WLのうちの1つを選択し、選択されたワード線WLを電圧選択部30に接続するようになっている。なお、この例では、N型のMOSトランジスタを用いてワード線選択部13を構成したが、これに限定されるものではない。これに代えて、例えば、P型のMOSトランジスタを用いてワード線選択部13を構成してもよいし、例えば、P型のMOSトランジスタおよびN型のMOSトランジスタの両方を用いてワード線選択部13を構成してもよい。
電圧レギュレータ20H(図1)は、電圧VHを生成するように構成される。電圧レギュレータ20Hには、制御信号SLCM、SSW1H,SSW2が供給されるようになっている。
図7は、電圧レギュレータ20Hの一構成例を表すものである。電圧レギュレータ20Hは、誤差アンプAMP1と、トランジスタMP11と、定電流源CS1と、キャパシタC1と、トランジスタMP12〜MP14とを有している。トランジスタMP11〜MP14は、P型のMOSトランジスタである。
誤差アンプAMP1は、電圧レギュレータ20Hの出力電圧と基準電圧VREFHとの差に応じた誤差電圧を生成するように構成される。誤差アンプAMP1の正入力端子は電圧レギュレータ20Hの出力端子OUTHに接続され、負入力端子には基準電圧VREFHが供給され、出力端子はトランジスタMP11のゲートおよびトランジスタMP13,MP14のドレインに接続される。誤差アンプAMP1は、制御信号SLCMに基づいて消費電力を低減することができるように構成される。具体的には、誤差アンプAMP1は、制御信号SLCMが高レベルである場合に、制御信号SLCMが低レベルである場合に比べて定電流源に流れる電流を絞ることにより消費電力を低減することができるようになっている。
トランジスタMP11のゲートは誤差アンプAMP1の出力端子およびトランジスタMP13,MP14のドレインに接続され、ソースは電源電圧VDDが供給された電源ノードNVDDに接続され、ドレインは電圧レギュレータ20Hの出力端子OUTHに接続される。
定電流源CS1は、所定の電流値の電流を流すように構成され、一端は電圧レギュレータ20Hの出力端子OUTHに接続され、他端は接地電圧VSSが供給された接地ノードNVSSに接続される。定電流源CS1は、制御信号SLCMが高レベルである場合に、制御信号SLCMが低レベルである場合に比べて流す電流を絞ることができるようになっている。
キャパシタC1の一端は電圧レギュレータ20Hの出力端子OUTHに接続され、他端は接地ノードNVSSに接続される。
トランジスタMP12のゲートはトランジスタMP12のドレインおよびトランジスタMP13のソースに接続され、ソースは電源ノードNVDDに接続され、ドレインはトランジスタMP12のゲートおよびトランジスタMP13のソースに接続される。このように、トランジスタMP12は、いわゆるダイオード接続により、ゲートおよびドレインが互いに接続される。トランジスタMP13のゲートには制御信号SSW1Hが供給され、ソースはトランジスタMP12のゲートおよびドレインに接続され、ドレインはトランジスタMP11のゲート、誤差アンプAMP1の出力端子、およびトランジスタMP14のドレインに接続される。この構成により、トランジスタMP13が制御信号SSW1Hに基づいてオン状態になることにより、電源ノードNVDDおよびトランジスタMP11のゲートが、ダイオード接続されたトランジスタMP12を介して互いに接続される。これにより、トランジスタMP13は、トランジスタMP11のゲートの電圧を、このトランジスタMP11をオフ状態に向かわせるように調節することができるようになっている。
トランジスタMP14のゲートには制御信号SSW2が供給され、ソースは電源ノードNVDDが接続され、ドレインはトランジスタMP11のゲート、誤差アンプAMP1の出力端子、およびトランジスタMP13のドレインに接続される。この構成により、トランジスタMP14が制御信号SSW2に基づいてオン状態になることにより、電源ノードNVDDおよびトランジスタMP11のゲートが互いに接続される。これにより、トランジスタMP14は、トランジスタMP11のゲートの電圧を、このトランジスタMP11をオフ状態に向かわせるように調節することができるようになっている。
この構成により、電圧レギュレータ20Hは、負帰還動作を行うことにより、基準電圧VREFHに応じた電圧VHを生成する。電圧レギュレータ20Hは、制御信号SLCMが高レベルである場合には、消費電力を低減しつつ、動作点を維持することができる。そして、電圧レギュレータ20Hは、制御信号SLCMが低レベルである場合には、生成した電圧VHに基づいてメモリアレイ11を駆動するようになっている。
電圧レギュレータ20L(図1)は、電圧VLを生成するように構成される。電圧レギュレータ20Lには、制御信号SLCM、SSW1L,SSW2が供給されるようになっている。
図8は、電圧レギュレータ20Lの一構成例を表すものである。電圧レギュレータ20Lは、誤差アンプAMP2と、トランジスタMN21と、定電流源CS2と、キャパシタC2と、インバータIV1,IV2と、トランジスタMN21〜MN24とを有している。トランジスタMN21〜MN24は、N型のMOSトランジスタである。
誤差アンプAMP2は、電圧レギュレータ20Lの出力電圧と基準電圧VREFLとの差に応じた誤差電圧を生成するように構成される。誤差アンプAMP2の正入力端子は電圧レギュレータ20Lの出力端子OUTLに接続され、負入力端子には基準電圧VREFLが供給され、出力端子はトランジスタMN21のゲートおよびトランジスタMN22,MN24のドレインに接続される。誤差アンプAMP2は、制御信号SLCMに基づいて消費電力を低減することができるように構成される。具体的には、誤差アンプAMP2は、制御信号SLCMが高レベルである場合に、制御信号SLCMが低レベルである場合に比べて定電流源に流れる電流を絞ることにより消費電力を低減することができるようになっている。
トランジスタMN21のゲートは誤差アンプAMP2の出力端子およびトランジスタMN22,MN24のドレインに接続され、ドレインは電圧レギュレータ20Lの出力端子OUTLに接続され、ソースは接地電圧VSSが供給された接地ノードNVSSに接続される。
定電流源CS2は、所定の電流値の電流を流すように構成され、一端は電源電圧VDDが供給された電源ノードNVDDに接続され、他端は電圧レギュレータ20Lの出力端子OUTLに接続される。定電流源CS2は、制御信号SLCMが高レベルである場合に、制御信号SLCMが低レベルである場合に比べて流す電流を絞ることができるようになっている。
キャパシタC2の一端は電圧レギュレータ20Lの出力端子OUTLに接続され、他端は接地ノードNVSSに接続される。
インバータIV1の入力端子には制御信号SSW1Lが供給され、出力端子はトランジスタMN22のゲートに接続される。インバータIV2の入力端子には制御信号SSW2が供給され、出力端子はトランジスタMN24のゲートに接続される。
トランジスタMN22のゲートはインバータIV1の出力端子に接続され、ドレインはトランジスタMN21のゲート、誤差アンプAMP2の出力端子、およびトランジスタMN24のドレインに接続され、ソースはトランジスタMN23のゲートおよびドレインに接続される。トランジスタMN23のゲートはトランジスタMN23のドレインおよびトランジスタMN22のソースに接続され、ドレインはトランジスタMN23のゲートおよびトランジスタMN22のソースに接続され、ソースは接地ノードNVSSに接続される。このように、トランジスタMN23は、いわゆるダイオード接続により、ゲートおよびドレインが互いに接続される。この構成により、トランジスタMN22が制御信号SSW1Lに基づいてオン状態になることにより、接地ノードNVSSおよびトランジスタMN21のゲートが、ダイオード接続されたトランジスタMN23を介して互いに接続される。これにより、トランジスタMN22は、トランジスタMN21のゲートの電圧を、このトランジスタMN21をオフ状態に向かわせるように調節することができるようになっている。
トランジスタMN24のゲートはインバータIV2の出力端子に接続され、ドレインはトランジスタMN21のゲート、誤差アンプAMP2の出力端子、およびトランジスタMN22のドレインに接続され、ソースは接地ノードNVSSに接続される。この構成により、トランジスタMN24が制御信号SSW2に基づいてオン状態になることにより、接地ノードNVSSおよびトランジスタMN21のゲートが接続される。これにより、トランジスタMN24は、トランジスタMN21のゲートの電圧を、このトランジスタMN21をオフ状態に向かわせるように調節することができるようになっている。
この構成により、電圧レギュレータ20Lは、負帰還動作を行うことにより、基準電圧VREFLに応じた電圧VLを生成する。電圧レギュレータ20Lは、制御信号SLCMが高レベルである場合には、消費電力を低減しつつ、動作点を維持することができる。そして、電圧レギュレータ20Lは、制御信号SLCMが低レベルである場合には、生成した電圧VLに基づいてメモリアレイ11を駆動するようになっている。
電圧選択部30(図1)は、制御信号SSET,SRSTに基づいて、電圧VH,VLのうち、ビット線BLを駆動する電圧を選択するとともに、ワード線WLを駆動する電圧を選択するように構成される。電圧選択部30は、スイッチ31〜34を有している。
スイッチ31は、制御信号SRSTが高レベルである場合に、電圧レギュレータ20Hから供給された電圧VHをワード線選択部13に供給するように構成される。スイッチ32は、制御信号SSETが高レベルである場合に、電圧レギュレータ20Lから供給された電圧VLをワード線選択部13に供給するように構成される。スイッチ33は、制御信号SRSTが高レベルである場合に、電圧レギュレータ20Lから供給された電圧VLを電流制限部14に供給するように構成される。スイッチ34は、制御信号SSETが高レベルである場合に、電圧レギュレータ20Hから供給された電圧VHを電流制限部14に供給するように構成される。
この構成により、電圧選択部30は、例えば、制御信号SSETが高レベルであり制御信号SRSTが低レベルである場合には、電圧レギュレータ20Hから供給された電圧VHを電流制限部14に供給するとともに、電圧レギュレータ20Lから供給された電圧VLをワード線選択部13に供給する。半導体装置1では、メモリセルMCをセットする書込動作を行う場合や、読出動作を行う場合において、制御信号SSETが高レベルに設定されるとともに制御信号SRSTが低レベルに設定される。
また、電圧選択部30は、例えば、制御信号SRSTが高レベルであり制御信号SSETが低レベルである場合には、電圧レギュレータ20Hから供給された電圧VHをワード線選択部13に供給するとともに、電圧レギュレータ20Lから供給された電圧VLを電流制限部14に供給する。半導体装置1では、メモリセルMCをリセットする書込動作を行う場合において、制御信号SRSTが高レベルに設定されるとともに制御信号SSETが低レベルに設定されるようになっている。
電流制限部14は、制御信号SCに基づいて電圧選択部30とビット線選択部12との間に流れる電流を制限するように構成される。具体的には、電流制限部14は、書込動作および読出動作を行う場合に、制御信号SCに基づいて、電圧選択部30とビット線選択部12との間に流れる電流の電流値が所定の値以下になるように、電流を制限するようになっている。
センスアンプ15は、入力された電圧を所定のしきい値電圧と比較するように構成される。これにより、センスアンプ15は、読出動作において、記憶素子VRの抵抗状態RSに応じた信号を出力するようになっている。
制御部16は、ホスト(図示せず)からのデータの書込要求および読出要求に応じて、半導体装置1の動作を制御するように構成される。具体的には、制御部16は、制御信号SLCM、SSW1H,SSW2を用いて電圧レギュレータ20Hの動作を制御し、制御信号SLCM,SSW1L,SSW2を用いて電圧レギュレータ20Lの動作を制御し、制御信号SSET,SRSTを用いて電圧選択部30の動作を制御し、制御信号SCを用いて電流制限部14の動作を制御し、選択制御信号CTLBを用いてビット線選択部12の動作を制御し、選択制御信号CTLWを用いてワード線選択部13の動作を制御するようになっている。制御部16は、基準電圧生成部17を有している。基準電圧生成部17は、基準電圧VrefH,VrefLを生成するように構成される。基準電圧VrefHは、書込動作および読出動作において、例えば互いに異なる電圧に設定され、基準電圧VrefLは、書込動作および読出動作において、例えば互いに異なる電圧に設定される。
ここで、誤差アンプAMP1は、本開示における「誤差アンプ」の一具体例に対応する。トランジスタMP11は、本開示における「駆動トランジスタ」の一具体例に対応する。トランジスタMP13は、本開示における「第1のスイッチ」の一具体例に対応する。トランジスタMP13は、本開示における「トランジスタ」の一具体例に対応する。トランジスタMP14は、本開示における「第2のスイッチ」の一具体例に対応する。電源ノードNVDDは、本開示における「電圧ノード」の一具体例に対応する。メモリアレイ11、ビット線選択部12、およびワード線選択部13は、本開示における「負荷回路」の一具体例に対応する。メモリセルMCは、本開示における「メモリセル」の一具体例に対応する。記憶素子VRは、本開示における「記憶素子」の一具体例に対応する。制御部16は、本開示における「制御部」の一具体例に対応する。複数のビット線BLおよび複数のワード線WLの一方は、本開示における「複数の第1の配線」の一具体例に対応し、他方は本開示における「複数の第2の配線」の一具体例に対応する。ビット線選択部12またはワード線選択部13は、本開示における「選択部」の一具体例に対応する。
[動作および作用]
続いて、本実施の形態の半導体装置1の動作および作用について説明する。
続いて、本実施の形態の半導体装置1の動作および作用について説明する。
(全体動作概要)
まず、図1を参照して、半導体装置1の全体動作概要を説明する。電圧レギュレータ20Hは電圧VHを生成し、電圧レギュレータ20Lは電圧VLを生成する。電圧選択部30は、制御信号SSET,SRSTに基づいて、電圧VH,VLのうち、ビット線BLを駆動する電圧を選択するとともに、ワード線WLを駆動する電圧を選択する。電流制限部14は、制御信号SCに基づいて電圧選択部30とビット線選択部12との間に流れる電流を制限する。ビット線選択部12は、選択制御信号CTLBに基づいて、メモリアレイ11における複数のビット線BLのうちの1つを選択する。ワード線選択部13は、選択制御信号CTLWに基づいて、メモリアレイ11における複数のワード線WLのうちの1つを選択する。センスアンプ15は、入力された電圧を所定のしきい値電圧と比較する。制御部16は、ホストからのデータの書込要求および読出要求に応じて、半導体装置1の動作を制御する。
まず、図1を参照して、半導体装置1の全体動作概要を説明する。電圧レギュレータ20Hは電圧VHを生成し、電圧レギュレータ20Lは電圧VLを生成する。電圧選択部30は、制御信号SSET,SRSTに基づいて、電圧VH,VLのうち、ビット線BLを駆動する電圧を選択するとともに、ワード線WLを駆動する電圧を選択する。電流制限部14は、制御信号SCに基づいて電圧選択部30とビット線選択部12との間に流れる電流を制限する。ビット線選択部12は、選択制御信号CTLBに基づいて、メモリアレイ11における複数のビット線BLのうちの1つを選択する。ワード線選択部13は、選択制御信号CTLWに基づいて、メモリアレイ11における複数のワード線WLのうちの1つを選択する。センスアンプ15は、入力された電圧を所定のしきい値電圧と比較する。制御部16は、ホストからのデータの書込要求および読出要求に応じて、半導体装置1の動作を制御する。
まず、半導体装置1における書込動作および読出動作について説明する。
(書込動作について)
半導体装置1は、ホストから、書込コマンド、書込アドレス、および書込データを受け取ると、書込動作を行う。
半導体装置1は、ホストから、書込コマンド、書込アドレス、および書込データを受け取ると、書込動作を行う。
書込動作では、まず、制御部16の基準電圧生成部17は、書込動作で用いる基準電圧VrefH,VrefLを生成する。そして、制御部16は、書込データに基づいて、制御信号SSET,SRSTを生成する。具体的には、書き込むべきビットデータが“1”である場合には、制御部16は、制御信号SSETを高レベルにするとともに制御信号SRSTを低レベルにする。これにより、電圧選択部30は、電圧レギュレータ20Hが生成した電圧VHを電流制限部14に供給するとともに、電圧レギュレータ20Lが生成した電圧VLをワード線選択部13に供給する。また、書き込むべきビットデータが“0”である場合には、制御部16は、制御信号SRSTを高レベルにするとともに制御信号SSETを低レベルにする。これにより、電圧選択部30は、電圧レギュレータ20Hが生成した電圧VHをワード線選択部13に供給するとともに、電圧レギュレータ20Lが生成した電圧VLを電流制限部14に供給する。
また、制御部16は、制御信号SCを生成する。これにより、電流制限部14は、この制御信号SCに基づいて、電圧選択部30とビット線選択部12との間に流れる電流の電流値が所定の値以下になるように、電流を制限する。
また、制御部16は、書込アドレスに基づいて、選択制御信号CTLB,CTLWを生成する。ビット線選択部12は、選択制御信号CTLBに基づいて、メモリアレイ11における複数のビット線BLのうちの1つを選択する。ワード線選択部13は、選択制御信号CTLWに基づいて、メモリアレイ11における複数のワード線WLのうちの1つを選択する。
これにより、メモリアレイ11では、書き込むべきビットデータが“1”である場合には、メモリアレイ11における複数のビット線BLのうちの、ビット線選択部12により選択されたビット線BLに、電圧レギュレータ20Hにより生成された電圧VHが印加される。また、メモリアレイ11における複数のワード線WLのうちの、ワード線選択部13により選択されたワード線WLに、電圧レギュレータ20Lにより生成された電圧VLが印加される。これにより、選択されたビット線BLおよび選択されたワード線WLに係るメモリセルMCでは、選択素子SEがオン状態になり、図3に示したように、端子TUから端子TLに向かってセット電流Isetが流れ、記憶素子VRの抵抗状態RSが低抵抗状態LRSになる。このようにして、メモリセルMCがセットされる。
また、書き込むべきビットデータが“0”である場合には、メモリアレイ11における複数のワード線WLのうちの、ワード線選択部13により選択されたワード線WLに、電圧レギュレータ20Hにより生成された電圧VHが印加される。また、メモリアレイ11における複数のビット線BLのうちの、ビット線選択部12により選択されたビット線BLに、電圧レギュレータ20Lにより生成された電圧VLが印加される。これにより、選択されたビット線BLおよび選択されたワード線WLに係るメモリセルMCでは、選択素子SEがオン状態になり、図3に示したように、端子TLから端子TUに向かってリセット電流Irstが流れ、記憶素子VRの抵抗状態RSが高抵抗状態HRSになる。このようにして、メモリセルMCがリセットされる。
(読出動作について)
半導体装置1は、ホストから、読出コマンドおよび読出アドレスを受け取ると、読出動作を行う。
半導体装置1は、ホストから、読出コマンドおよび読出アドレスを受け取ると、読出動作を行う。
読出動作では、まず、制御部16の基準電圧生成部17は、読出動作で用いる基準電圧VrefH,VrefLを生成する。そして、制御部16は、制御信号SSETを高レベルにするとともに制御信号SRSTを低レベルにする。これにより、電圧選択部30は、電圧レギュレータ20Hが生成した電圧VHを電流制限部14に供給するとともに、電圧レギュレータ20Lが生成した電圧VLをワード線選択部13に供給する。
また、制御部16は、制御信号SCを生成する。これにより、電流制限部14は、この制御信号SCに基づいて、電圧選択部30とビット線選択部12との間に流れる電流の電流値が所定の値以下になるように、電流を制限する。
また、制御部16は、読出アドレスに基づいて、選択制御信号CTLB,CTLWを生成する。ビット線選択部12は、選択制御信号CTLBに基づいて、メモリアレイ11における複数のビット線BLのうちの1つを選択する。ワード線選択部13は、選択制御信号CTLWに基づいて、メモリアレイ11における複数のワード線WLのうちの1つを選択する。
これにより、メモリアレイ11では、選択されたビット線BLおよび選択されたワード線WLに係るメモリセルMCにおいて、端子TUから端子TLに向かってセンス電流Isnsが流れる。これにより、選択されたビット線BLには、記憶素子VRの抵抗状態RSに応じた電圧が生じる。センスアンプ15は、このようにして生じた電圧に基づいて、記憶素子VRの抵抗状態RSを判別する。
(電圧レギュレータ20H,20Lの動作について)
電圧レギュレータ20Hでは、半導体装置1の動作シーケンスに基づいてトランジスタMP13,MP14の動作を制御し、電圧レギュレータ20Lでは、半導体装置1の動作シーケンスに基づいてトランジスタMN22,MN24の動作を制御する。以下に、この動作について詳細に説明する。
電圧レギュレータ20Hでは、半導体装置1の動作シーケンスに基づいてトランジスタMP13,MP14の動作を制御し、電圧レギュレータ20Lでは、半導体装置1の動作シーケンスに基づいてトランジスタMN22,MN24の動作を制御する。以下に、この動作について詳細に説明する。
図9は、選択されたメモリセルMCをセットする動作の一例を表すものであり、(A)は制御信号CB1〜CB3の波形を示し、(B)は制御信号CB4の波形を示し、(C)は制御信号CW1〜CW4の波形を示し、(D)は制御信号SLCMの波形を示し、(E)は制御信号SSW1Hの波形を示し、(F)は制御信号SSW1Lの波形を示し、(G)は制御信号SSW2の波形を示す。ここで、図9(A)の波形は、制御信号CB1〜CB3のそれぞれにおける複数ビットの信号のうちの、選択されたメモリセルMCに対応する1つの信号の波形を示し、図9(B)の波形は、制御信号CB4における複数ビットの信号のうちの、選択されたメモリセルMCに対応する1つの信号の波形を示し、図9(C)の波形は、制御信号CW1〜CW4のそれぞれにおける複数ビットの信号のうちの、選択されたメモリセルMCに対応する1つの信号の波形を示す。
まず、タイミングt11において、制御部16は、制御信号SSW1Hを高レベルから低レベルに変化させる(図9(E))。これにより、電圧レギュレータ20Hでは、トランジスタMP13がオン状態になり、電源電圧VDDが供給された電源ノードNVDDおよびトランジスタMP11のゲートが、ダイオード接続されたトランジスタMP12を介して互いに接続される。これにより、トランジスタMP11のゲートの電圧は、トランジスタMP11をオフ状態に向かわせるように上昇する。その結果、電圧レギュレータ20Hにおける負帰還のループがやや開ループ状態になる。同様に、このタイミングt11において、制御部16は、制御信号SSW1Lを高レベルから低レベルに変化させる(図9(F))。これにより、電圧レギュレータ20Lでは、トランジスタMN22がオン状態になり、接地電圧VSSが供給された接地ノードNVSSおよびトランジスタMN21のゲートが、ダイオード接続されたトランジスタMN23を介して互いに接続される。これにより、トランジスタMN21のゲートの電圧は、トランジスタMN21をオフ状態に向かわせるように低下する。その結果、電圧レギュレータ20Lにおける負帰還のループがやや開ループ状態になる。
次に、タイミングt12において、制御部16は、制御信号SLCMを高レベルから低レベルに変化させる(図9(D))。これにより、電圧レギュレータ20Hでは、誤差アンプAMP1の定電流源に流れる電流が増加するとともに、定電流源CS1に流れる電流が増加する。同様に、電圧レギュレータ20Lでは、誤差アンプAMP2の定電流源に流れる電流が増加するとともに定電流源CS2に流れる電流が増加する。これにより、タイミングt12において電圧VH,VLに揺れが生じる。電圧レギュレータ20Hでは、負帰還のループがやや開ループ状態になっており、電圧レギュレータ20Lでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧VH,VLの揺れを低減しつつ、電圧VH,VLの収束を早めることができる。
次に、タイミングt13において、制御部16は、制御信号SSW1Hを低レベルから高レベルに変化させる(図9(E))。これにより、電圧レギュレータ20Hでは、トランジスタMP13がオフ状態になり、誤差アンプAMP1の出力電圧がトランジスタMP11のゲートに供給される。これにより、電圧レギュレータ20Hにおける負帰還のループが閉ループ状態に戻る。同様に、このタイミングt13において、制御部16は、制御信号SSW1Lを低レベルから高レベルに変化させる(図9(F))。これにより、電圧レギュレータ20Lでは、トランジスタMN22がオフ状態になり、誤差アンプAMP2の出力電圧がトランジスタMN21のゲートに供給される。これにより、電圧レギュレータ20Lにおける負帰還のループが閉ループ状態に戻る。このようにして、電圧レギュレータ20H,20Lは、メモリアレイ11を駆動することが出来る状態になる。
次に、タイミングt14において、制御部16は、制御信号SSW1Hを高レベルから低レベルに変化させる(図9(E))。これにより、電圧レギュレータ20Hでは、トランジスタMP13がオン状態になり、電源ノードNVDDおよびトランジスタMP11のゲートが、ダイオード接続されたトランジスタMP12を介して互いに接続され、電圧レギュレータ20Hにおける負帰還のループがやや開ループ状態になる。同様に、このタイミングt14において、制御部16は、制御信号SSW1Lを高レベルから低レベルに変化させる(図9(F))。これにより、電圧レギュレータ20Lでは、トランジスタMN22がオン状態になり、接地ノードNVSSおよびトランジスタMN21のゲートが、ダイオード接続されたトランジスタMN23を介して互いに接続され、電圧レギュレータ20Lにおける負帰還のループがやや開ループ状態になる。
次に、タイミングt15において、制御部16は、制御信号CB1に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、制御信号CB2に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、および制御信号CB3に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号を、低レベルから高レベルに変化させる(図9(A))。これにより、ビット線選択部12では、選択回路101において、制御信号CB1に基づいて複数のトランジスタTR1のうちの1つがオン状態になり、複数の選択回路102のそれぞれにおいて、制御信号CB2に基づいて複数のトランジスタTR2のうちの1つがオン状態になり、複数の選択回路103のそれぞれにおいて、制御信号CB3に基づいて複数のトランジスタTR3のうちの1つがオン状態になる。これにより、電圧レギュレータ20Hは、電圧選択部30および電流制限部14を介して、ビット線選択部12における、選択回路101、選択されたメモリセルMCに対応する選択回路102,103,104を駆動するので、電圧レギュレータ20Hから見た負荷が変化する。よって、タイミングt15において電圧VHに揺れが生じる。電圧レギュレータ20Hでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧VHの揺れを低減しつつ、電圧VHの収束を早めることができる。
同様に、このタイミングt15において、制御部16は、制御信号CW1に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、制御信号CW2に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、制御信号CW3に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、および制御信号CW4に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号を、低レベルから高レベルに変化させる(図9(C))。これにより、ワード線選択部13では、選択回路201において、制御信号CW1に基づいて複数のトランジスタTR1のうちの1つがオン状態になり、複数の選択回路202のそれぞれにおいて、制御信号CW2に基づいて複数のトランジスタTR2のうちの1つがオン状態になり、複数の選択回路203のそれぞれにおいて、制御信号CW3に基づいて複数のトランジスタTR3のうちの1つがオン状態になり、複数の選択回路204のそれぞれにおいて、制御信号CW4に基づいて複数のトランジスタTR4のうちの1つがオン状態になる。これにより、電圧レギュレータ20Lは、電圧選択部30を介して、ワード線選択部13における、選択回路201、選択されたメモリセルMCに対応する選択回路202,203,204、および選択されたメモリセルMCに対応するワード線WLを駆動するので、電圧レギュレータ20Lから見た負荷が変化する。よって、タイミングt15において電圧VLに揺れが生じる。電圧レギュレータ20Lでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧VLの揺れを低減しつつ、電圧VLの収束を早めることができる。
次に、タイミングt16において、制御部16は、制御信号SSW1Hを低レベルから高レベルに変化させる(図9(E))。これにより、電圧レギュレータ20Hでは、トランジスタMP13がオフ状態になり、誤差アンプAMP1の出力電圧がトランジスタMP11のゲートに供給される。これにより、電圧レギュレータ20Hにおける負帰還のループが閉ループ状態に戻る。同様に、このタイミングt13において、制御部16は、制御信号SSW1Lを低レベルから高レベルに変化させる(図9(F))。これにより、電圧レギュレータ20Lでは、トランジスタMN22がオフ状態になり、誤差アンプAMP2の出力電圧がトランジスタMN21のゲートに供給される。これにより、電圧レギュレータ20Lにおける負帰還のループが閉ループ状態に戻る。
次に、タイミングt17において、制御部16は、制御信号SSW1Hを高レベルから低レベルに変化させる(図9(E))。これにより、電圧レギュレータ20Hでは、トランジスタMP13がオン状態になり、電源ノードNVDDおよびトランジスタMP11のゲートが、ダイオード接続されたトランジスタMP12を介して互いに接続され、電圧レギュレータ20Hにおける負帰還のループがやや開ループ状態になる。
次に、タイミングt18において、制御部16は、制御信号CB4に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号を、低レベルから高レベルに変化させる(図9(B))。これにより、ビット線選択部12では、複数の選択回路104のそれぞれにおいて、制御信号CB4に基づいて複数のトランジスタTR4のうちの1つがオン状態になる。これにより、電圧レギュレータ20Hは、電圧選択部30およびビット線選択部12を介して、選択されたメモリセルMCに対応するビット線BLを駆動するので、電圧レギュレータ20Hから見た負荷が変化する。よって、タイミングt18において電圧VHに揺れが生じる。電圧レギュレータ20Hでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧VHの揺れを低減しつつ、電圧VHの収束を早めることができる。
このようにして、電圧レギュレータ20Hは選択されたメモリセルMCに対応するビット線BLに接続され、電圧レギュレータ20Lは選択されたメモリセルMCに対応するワード線WLに接続される。その結果、このタイミングt18〜t21の期間(書込期間T)において、選択されたメモリセルMCにはセット電流Isetが流れ、このメモリセルMCはセットされる。
次に、タイミングt19において、制御部16は、制御信号SSW1Hを低レベルから高レベルに変化させる(図9(E))。これにより、電圧レギュレータ20Hでは、トランジスタMP13がオフ状態になり、誤差アンプAMP1の出力電圧がトランジスタMP11のゲートに供給される。これにより、電圧レギュレータ20Hにおける負帰還のループが閉ループ状態に戻る。
次に、タイミングt20において、制御部16は、制御信号SSW1Hを高レベルから低レベルに変化させる(図9(E))。これにより、電圧レギュレータ20Hでは、トランジスタMP13がオン状態になり、電源ノードNVDDおよびトランジスタMP11のゲートが、ダイオード接続されたトランジスタMP12を介して互いに接続され、電圧レギュレータ20Hにおける負帰還のループがやや開ループ状態になる。
次に、タイミングt21において、制御部16は、制御信号CB1に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、制御信号CB2に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、制御信号CB3に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、および制御信号CB4に含まれる複数のビットの信号のうちの選択されたメモリセルMCに対応する1つの信号を、高レベルから低レベルに変化させる(図9(A),(B))。これにより、ビット線選択部12では、選択回路101において、複数のトランジスタTR1がオフ状態になり、複数の選択回路102のそれぞれにおいて、複数のトランジスタTR2がオフ状態になり、複数の選択回路103のそれぞれにおいて、複数のトランジスタTR3がオフ状態になり、複数の選択回路104のそれぞれにおいて、複数のトランジスタTR4がオフ状態になる。これにより、電圧レギュレータ20Hは、選択されたメモリセルMCに対応するビット線BLと切断されるので、電圧レギュレータ20Hから見た負荷が変化し、タイミングt21において電圧VHに揺れが生じる。電圧レギュレータ20Hでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧VHの揺れを低減しつつ、電圧VHの収束を早めることができる。
このようにして、半導体装置1では、書込期間Tが終了する。
次に、タイミングt22において、制御部16は、制御信号SSW1Hを低レベルから高レベルに変化させる(図9(E))。これにより、電圧レギュレータ20Hでは、トランジスタMP13がオフ状態になり、誤差アンプAMP1の出力電圧がトランジスタMP11のゲートに供給される。これにより、電圧レギュレータ20Hにおける負帰還のループが閉ループ状態に戻る。
次に、タイミングt23において、制御部16は、制御信号SSW2を高レベルから低レベルに変化させる(図9(G))。これにより、電圧レギュレータ20Hでは、トランジスタMP14がオン状態になり、電源ノードNVDDおよびトランジスタMP11のゲートが互いに接続され、電圧レギュレータ20Hにおける負帰還のループがやや開ループ状態になる。同様に、電圧レギュレータ20Lでは、トランジスタMN24がオン状態になり、接地ノードNVSSおよびトランジスタMN21のゲートが互いに接続され、電圧レギュレータ20Lにおける負帰還のループがやや開ループ状態になる。
次に、タイミングt24において、制御部16は、制御信号CW1に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、制御信号CW2に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、制御信号CW3に含まれる複数ビットの信号のうちの選択されたメモリセルMCに対応する1つの信号、および制御信号CW4に含まれる複数のビットの信号のうちの選択されたメモリセルMCに対応する1つの信号を、高レベルから低レベルに変化させる(図9(C))。これにより、ワード線選択部13では、選択回路201において、複数のトランジスタTR1がオフ状態になり、複数の選択回路202のそれぞれにおいて、複数のトランジスタTR2がオフ状態になり、複数の選択回路203のそれぞれにおいて、複数のトランジスタTR3がオフ状態になり、複数の選択回路204のそれぞれにおいて、複数のトランジスタTR4がオフ状態になる。これにより、電圧レギュレータ20Lは、選択されたメモリセルMCに対応するワード線WLと切断されるので、電圧レギュレータ20Lから見た負荷が変化し、タイミングt24において電圧VLに揺れが生じる。電圧レギュレータ20Lでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧VLの揺れを低減しつつ、電圧VLの収束を早めることができる。
次に、タイミングt25において、制御部16は、制御信号SLCMを低レベルから高レベルに変化させる(図9(D))。これにより、電圧レギュレータ20Hでは、誤差アンプAMP1の定電流源に流れる電流が減少するとともに、定電流源CS1に流れる電流が減少する。また、電圧レギュレータ20Lでは、誤差アンプAMP2の定電流源に流れる電流が減少するとともに定電流源CS2に流れる電流が減少する。これにより、タイミングt25において電圧VH,VLに揺れが生じる。電圧レギュレータ20H,20Lでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧VH,VLの揺れを低減しつつ、電圧VH,VLの収束を早めることができる。
次に、タイミングt26において、制御部16は、制御信号SSW2を低レベルから高レベルに変化させる(図9(G))。これにより、電圧レギュレータ20Hでは、トランジスタMP14がオフ状態になり、誤差アンプAMP1の出力電圧がトランジスタMP11のゲートに供給される。これにより、電圧レギュレータ20Hにおける負帰還のループが閉ループ状態に戻る。同様に、電圧レギュレータ20Lでは、トランジスタMN24がオフ状態になり、誤差アンプAMP2の出力電圧がトランジスタMN21のゲートに供給される。これにより、電圧レギュレータ20Lにおける負帰還のループが閉ループ状態に戻る。
以上、選択されたメモリセルMCをセットする動作を例に挙げて説明したが、選択されたメモリセルMCをリセットする動作についても同様であり、読出動作についても同様である。
図10は、図9に示したタイミングt18付近における電圧レギュレータ20Hの一動作例を表すシミュレーション結果であり、(A)は制御信号CB4の波形を示し、(B)は制御信号SSW1Hの波形を示し、(C)は電圧レギュレータ20Hが出力する電圧VHの波形を示す。
半導体装置1では、制御信号CB4が低レベルから高レベルに変化するタイミングを含む期間において、制御信号SSW1Hを低レベルに設定することにより、トランジスタMP13をオン状態にする(図10(A),(B))。これにより、電圧レギュレータ20Hでは、電源電圧VDDが供給された電源ノードNVDDおよびトランジスタMP11のゲートが、ダイオード接続されたトランジスタMP12を介して互いに接続され、電圧レギュレータ20Hにおける負帰還のループがやや開ループ状態になる。この状態において、制御信号CB4が低レベルから高レベルに変化すると、電圧レギュレータ20Hの負荷が変化するので、電圧VHは、波形W1に示したように揺れる(図10(C))。この電圧VHは、オーバーシュートが生じておらず、また、比較的短い時間で、元の電圧に収束する。
仮に、電圧レギュレータ20HにトランジスタMP12〜MP14を設けない場合には、電圧レギュレータ20Hにおける負帰還のループは閉ループ状態を維持する。よって、制御信号CB4が低レベルから高レベルに変化し、電圧レギュレータ20Hの負荷が変化すると、電圧VHの過渡的な低下に基づいて電圧VHを上昇させるように負帰還がかかるので、電圧VHには、波形W2に示したように、大きなオーバーシュートが生じる。そして、電圧VHは、長い時間をかけて元の電圧に収束する。このように電圧VHに大きなオーバーシュートが生じた場合には、このような電圧VHが印加されたビット線BLに接続された、選択されたメモリセルMC以外のメモリセルMCがセットされてしまうおそれがある。また、メモリセルMCに印加される電圧が耐圧を超え、メモリセルMCが破壊されてしまうおそれがある。また、このように収束時間が長い場合には、メモリアクセスのスループットが低下するおそれがある。なお、この例では、書込動作を例に挙げて説明したが、読出動作においても同様であり、例えば、選択されたメモリセルMC以外のメモリセルMCの情報を読み出すおそれがある。
一方、半導体装置1では、波形W1に示したように、電圧VHにおけるオーバーシュートを抑えることができるので、選択されたメモリセルMC以外のメモリセルMCがセットされるおそれを低減することができ、また、メモリセルMCが破壊されるおそれを低減することができる。また、収束時間を短くすることができるので、メモリアクセスのスループットを向上することができる。また、読出動作においても同様であり、例えば、選択されたメモリセルMC以外のメモリセルMCの情報を読み出すおそれを低減することがある。
以上、電圧レギュレータ20HのトランジスタMP13の動作を例に挙げて説明したが、トランジスタMP14の動作についても同様である。トランジスタMP14がオン状態になると、電源電圧VDDが供給された電源ノードNVDDとトランジスタMP11のゲートとが互いに接続される。これにより、電圧レギュレータ20Hにおける負帰還のループが、トランジスタMP13をオン状態した場合に比べて、より開ループ状態に近づく。この場合でも、電圧VHにおけるオーバーシュートを抑えることができ、また収束時間を短くすることができる。
また、この例では電圧レギュレータ20Hを例に挙げて説明したが、電圧レギュレータ20Lについても同様である。例えば、トランジスタMN22がオン状態になると、接地電圧VSSが供給された接地ノードNVSSとトランジスタMN21のゲートとが互いに接続される。これにより、電圧レギュレータ20Lにおける負帰還のループがやや開ループ状態になる。これにより、電圧VLが大きく低下するアンダーシュートを抑えることができ、また収束時間を短くすることができる。また、例えば、トランジスタMN24がオン状態になると、接地電圧VSSが供給された接地ノードNVSSとトランジスタMN21のゲートとが互いに接続される。これにより、電圧レギュレータ20Lにおける負帰還のループが、トランジスタMN22をオン状態した場合に比べて、より開ループ状態に近づく。この場合でも、電圧VLにおけるアンダーシュートを抑えることができ、また収束時間を短くすることができる。
このように、半導体装置1では、電圧レギュレータ20HにトランジスタMP13を設け、このトランジスタMP13をオン状態にすることにより、トランジスタMP11のゲートの電圧を、トランジスタMP11の状態をオフ状態に向かわせるように調節するようにした。そして、制御部16が半導体装置1の動作シーケンスを制御し、例えば負荷が変化するタイミングt15を含むタイミングt14〜t16の期間、タイミングt18を含むタイミングt17〜t19の期間、およびタイミングt21を含むタイミングt20〜t21の期間において、トランジスタMP13をオン状態にした。これにより、半導体装置1では、負荷が変化するタイミングで、電圧VHにおけるオーバーシュートを抑えることができ、また収束時間を短くすることができるので、電圧VHを安定させることができる。
また、半導体装置1では、制御部16が、消費電力を低減する動作から通常動作に切り替わるタイミングt12を含むタイミングt11〜t13の期間において、トランジスタMP13をオン状態にした。これにより、半導体装置1では、動作が変化するタイミングで、電圧VHにおけるオーバーシュートを抑えることができ、また収束時間を短くすることができるので、電圧VHを安定させることができる。
また、半導体装置1では、トランジスタMP12,MP13を、電源ノードNVDDとトランジスタMP11のゲートとを結ぶ経路に設け、トランジスタMP12のゲートとドレインとを互いに接続するようにした。これにより、半導体装置1では、トランジスタMP13がオン状態になることにより、電圧レギュレータ20Hにおける負帰還のループをやや開ループ状態にすることができるので、トランジスタMP13のゲートの電圧を適切に調節することができる。その結果、半導体装置1では、効果的に、電圧VHにおけるオーバーシュートを抑えることができるとともに、収束時間を短くすることができるので、電圧VHを効果的に安定させることができる。
半導体装置1では、電圧レギュレータ20LにトランジスタMN22を設け、このトランジスタMN22をオン状態にすることにより、トランジスタMN21のゲートの電圧を、トランジスタMN21の状態をオフ状態に向かわせるように調節するようにした。そして、制御部16が半導体装置1の動作シーケンスを制御し、例えば負荷が変化するタイミングt15を含むタイミングt14〜t16の期間において、トランジスタMN22をオン状態にした。これにより、半導体装置1では、負荷が変化するタイミングで、電圧VLにおけるアンダーシュートを抑えることができ、また収束時間を短くすることができるので、電圧VLを安定させることができる。
[効果]
以上のように本実施の形態では、電圧レギュレータ20HにトランジスタMP13を設け、このトランジスタMP13をオン状態にすることにより、トランジスタMP11のゲートの電圧を、トランジスタMP11の状態をオフ状態に向かわせるように調節するようにした。そして、制御部が半導体装置の動作シーケンスを制御し、例えば負荷が変化するタイミングを含む期間において、トランジスタMP13をオン状態にした。これにより、電圧VHを安定させることができる。
以上のように本実施の形態では、電圧レギュレータ20HにトランジスタMP13を設け、このトランジスタMP13をオン状態にすることにより、トランジスタMP11のゲートの電圧を、トランジスタMP11の状態をオフ状態に向かわせるように調節するようにした。そして、制御部が半導体装置の動作シーケンスを制御し、例えば負荷が変化するタイミングを含む期間において、トランジスタMP13をオン状態にした。これにより、電圧VHを安定させることができる。
また、本実施の形態では、トランジスタMP12,MP13を、電源ノードNVDDとトランジスタMP11のゲートとを結ぶ経路に設け、トランジスタMP12のゲートとドレインとを互いに接続するようにしたので、効果的に、電圧VHを安定させることができる。
また、本実施の形態では、電圧レギュレータ20LにトランジスタMN22を設け、このトランジスタMN22をオン状態にすることにより、トランジスタMN21のゲートの電圧を、トランジスタMN21の状態をオフ状態に向かわせるように調節するようにした。そして、制御部が半導体装置の動作シーケンスを制御し、例えば負荷が変化するタイミングを含む期間において、トランジスタMN22をオン状態にした。これにより、電圧VLを安定させることができる。
[変形例1]
上記実施の形態では、電圧レギュレータ20Hにおいて、トランジスタMP12を、電源電圧VDDが供給された電源ノードNVDDとトランジスタMP13との間に設けたが、これに限定されるものではない。これに代えて、例えば、図11に示す電圧レギュレータ20HAのように、トランジスタMP12を、トランジスタMP13とトランジスタMP11のゲートとの間に設けてもよい。電圧レギュレータ20Lについても同様であり、例えば、トランジスタMN23を、トランジスタMN22とトランジスタMN21のゲートとの間に設けてもよい。
上記実施の形態では、電圧レギュレータ20Hにおいて、トランジスタMP12を、電源電圧VDDが供給された電源ノードNVDDとトランジスタMP13との間に設けたが、これに限定されるものではない。これに代えて、例えば、図11に示す電圧レギュレータ20HAのように、トランジスタMP12を、トランジスタMP13とトランジスタMP11のゲートとの間に設けてもよい。電圧レギュレータ20Lについても同様であり、例えば、トランジスタMN23を、トランジスタMN22とトランジスタMN21のゲートとの間に設けてもよい。
[変形例2]
上記実施の形態では、電圧レギュレータ20Hにおいて、ダイオード接続されたトランジスタMP12を設けたが、これに限定されるものではない。これに代えて、例えば、図12に示す電圧レギュレータ20HBのように、このトランジスタMP12に代えて、抵抗素子R1を設けてもよい。抵抗素子R1の一端は電源電圧VDDが供給された電源ノードNVDDに接続され、他端はトランジスタMP13のソースに接続される。電圧レギュレータ20Lについても同様であり、例えば、トランジスタMN23に代えて、抵抗素子を設けてもよい。
上記実施の形態では、電圧レギュレータ20Hにおいて、ダイオード接続されたトランジスタMP12を設けたが、これに限定されるものではない。これに代えて、例えば、図12に示す電圧レギュレータ20HBのように、このトランジスタMP12に代えて、抵抗素子R1を設けてもよい。抵抗素子R1の一端は電源電圧VDDが供給された電源ノードNVDDに接続され、他端はトランジスタMP13のソースに接続される。電圧レギュレータ20Lについても同様であり、例えば、トランジスタMN23に代えて、抵抗素子を設けてもよい。
[変形例3]
上記実施の形態では、電圧レギュレータ20Hにおいて、いわゆるソース接地アンプを用いて出力段を構成したが、これに限定されるものではない。これに代えて、図13に示す電圧レギュレータ20HCのように、ソースフォロワを用いて出力段を構成してもよい。この電圧レギュレータ20HCは、誤差アンプAMP1と、トランジスタMN31と、インバータIV3,IV4と、トランジスタMN32〜MN34とを有している。トランジスタMN31〜MN34は、N型のMOSトランジスタである。
上記実施の形態では、電圧レギュレータ20Hにおいて、いわゆるソース接地アンプを用いて出力段を構成したが、これに限定されるものではない。これに代えて、図13に示す電圧レギュレータ20HCのように、ソースフォロワを用いて出力段を構成してもよい。この電圧レギュレータ20HCは、誤差アンプAMP1と、トランジスタMN31と、インバータIV3,IV4と、トランジスタMN32〜MN34とを有している。トランジスタMN31〜MN34は、N型のMOSトランジスタである。
誤差アンプAMP1の正入力端子には基準電圧VREFHが供給され、負入力端子は電圧レギュレータ20HCの出力端子OUTHに接続され、出力端子はトランジスタMN31のゲートおよびトランジスタMN32,MN34のドレインに接続される。
トランジスタMN31のゲートは誤差アンプAMP1の出力端子およびトランジスタMN32,MN34のドレインに接続され、ドレインは電源電圧VDDが供給された電源ノードNVDDに接続され、ソースは電圧レギュレータ20HCの出力端子OUTHに接続される。
インバータIV3の入力端子には制御信号SSW1Lが供給され、出力端子はトランジスタMN32のゲートに接続される。インバータIV4の入力端子には制御信号SSW2が供給され、出力端子はトランジスタMN34のゲートに接続される。
トランジスタMN32のゲートはインバータIV3の出力端子に接続され、ドレインはトランジスタMN31のゲート、誤差アンプAMP1の出力端子、およびトランジスタMN34のドレインに接続され、ソースはトランジスタMN33のゲートおよびドレインに接続される。トランジスタMN33のゲートはトランジスタMN33のドレインおよびトランジスタMN32のソースに接続され、ドレインはトランジスタMN33のゲートおよびトランジスタMN32のソースに接続され、ソースは接地電圧VSSが供給された接地ノードNVSSに接続される。このように、トランジスタMN33は、いわゆるダイオード接続により、ゲートおよびドレインが互いに接続される。この構成により、トランジスタMN32が制御信号SSW1Lに基づいてオン状態になることにより、接地ノードNVSSおよびトランジスタMN31のゲートが、ダイオード接続されたトランジスタMN33を介して互いに接続される。これにより、トランジスタMN32は、トランジスタMN31のゲートの電圧を、このトランジスタMN31をオフ状態に向かわせるように調節することができるようになっている。
トランジスタMN34のゲートはインバータIV4の出力端子に接続され、ドレインはトランジスタMN31のゲート、誤差アンプAMP1の出力端子、およびトランジスタMN32のドレインに接続され、ソースは接地ノードNVSSに接続される。この構成により、トランジスタMN34が制御信号SSW2に基づいてオン状態になることにより、接地ノードNVSSおよびトランジスタMN31のゲートが接続される。これにより、トランジスタMN34は、トランジスタMN31のゲートの電圧を、このトランジスタMN31をオフ状態に向かわせるように調節することができるようになっている。
以上では、本変形例を電圧レギュレータ20Hに適用したが、これに限定されるものではなく、例えば、電圧レギュレータ20Lに適用してもよい。
[変形例4]
上記実施の形態では、電圧レギュレータ20Hが生成する電圧VHを誤差アンプAMP1の正入力端子に供給したが、これに限定されるものではない。これに代えて、例えば、図14に示す電圧レギュレータ20HDのように、電圧VHを分圧することにより生成された電圧を誤差アンプAMP1の正入力端子に供給してもよい。電圧レギュレータ20HDは、抵抗素子R2,R3を有している。抵抗素子R2の一端は電圧レギュレータ20Hの出力端子OUTHに接続され、他端は抵抗素子R3の一端および誤差アンプAMP1の正入力端子に接続される。抵抗素子R3の一端は抵抗素子R2の他端および誤差アンプAMP1の正入力端子に接続され、他端は接地電圧VSSが供給された接地ノードNVSSに接続される。誤差アンプAMP1の負入力端子には基準電圧VREFH1が供給される。誤差アンプAMP1は、抵抗素子R2,R3による分圧電圧および基準電圧VREFH1に基づいて、電圧レギュレータ20Hの出力電圧である電圧VHと基準電圧VREFH1との差に応じた誤差電圧を生成する。電圧レギュレータ20Hは、負帰還動作を行うことにより電圧VHを生成する。以上では、本変形例を電圧レギュレータ20Hに適用したが、これに限定されるものではなく、例えば、電圧レギュレータ20Lに適用してもよい。
上記実施の形態では、電圧レギュレータ20Hが生成する電圧VHを誤差アンプAMP1の正入力端子に供給したが、これに限定されるものではない。これに代えて、例えば、図14に示す電圧レギュレータ20HDのように、電圧VHを分圧することにより生成された電圧を誤差アンプAMP1の正入力端子に供給してもよい。電圧レギュレータ20HDは、抵抗素子R2,R3を有している。抵抗素子R2の一端は電圧レギュレータ20Hの出力端子OUTHに接続され、他端は抵抗素子R3の一端および誤差アンプAMP1の正入力端子に接続される。抵抗素子R3の一端は抵抗素子R2の他端および誤差アンプAMP1の正入力端子に接続され、他端は接地電圧VSSが供給された接地ノードNVSSに接続される。誤差アンプAMP1の負入力端子には基準電圧VREFH1が供給される。誤差アンプAMP1は、抵抗素子R2,R3による分圧電圧および基準電圧VREFH1に基づいて、電圧レギュレータ20Hの出力電圧である電圧VHと基準電圧VREFH1との差に応じた誤差電圧を生成する。電圧レギュレータ20Hは、負帰還動作を行うことにより電圧VHを生成する。以上では、本変形例を電圧レギュレータ20Hに適用したが、これに限定されるものではなく、例えば、電圧レギュレータ20Lに適用してもよい。
[その他の変形例]
また、これらの変形例のうちの2以上を組み合わせてもよい。
また、これらの変形例のうちの2以上を組み合わせてもよい。
以上、実施の形態およびいくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記実施の形態等では、負荷が変化するタイミングを含む期間において、トランジスタMP13をオン状態にしたが、これに限定されるものではない。これに代えて、例えば、負荷が変化するタイミングを含む期間において、トランジスタMP14をオン状態にしてもよい。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、生成された電圧を安定させることができる。
(1)出力電圧と基準電圧との差に応じた誤差電圧を生成する誤差アンプと、
前記誤差電圧が供給されたゲートと、前記出力電圧が出力されるドレインまたはソースとを有する駆動トランジスタと、
オン状態になることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節する第1のスイッチと、
前記出力電圧が供給される負荷回路と、
前記負荷回路の動作シーケンスを制御するとともに、前記負荷回路の負荷が変化するタイミングを含む第1の期間において前記第1のスイッチをオン状態にする制御部と
を備えた半導体装置。
(2)前記第1のスイッチは、所定の電圧が印加された電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第1の経路に設けられた
前記(1)に記載の半導体装置。
(3)前記第1の経路に設けられ、ゲートと、前記ゲートに接続されたドレインと、ソースとを有するトランジスタをさらに備えた
前記(2)に記載の半導体装置。
(4)前記第1のスイッチは、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する
前記(2)に記載の半導体装置。
(5)前記電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第2の経路に設けられ、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する第2のスイッチをさらに備えた
前記(3)または(4)に記載の半導体装置。
(6)前記第1の期間は、前記負荷回路の負荷が第1の負荷状態から前記第1の負荷状態よりも負荷が重い第2の負荷状態に変化するタイミングを含む
前記(1)から(5)のいずれかに記載の半導体装置。
(7)前記第1の期間は、前記負荷回路の負荷が第1の負荷状態よりも重い第2の負荷状態から、前記第1の負荷状態に変化するタイミングを含む
前記(1)から(5)のいずれかに記載の半導体装置。
(8)前記誤差アンプは、第1の動作モードと、前記第1の動作モードよりも消費電力が低い第2の動作モードとを有し、
前記制御部は、前記動作シーケンスに応じて前記誤差アンプの動作モードを前記第1の動作モードまたは前記第2の動作モードに設定するとともに、前記誤差アンプの前記動作モードが変化するタイミングを含む第2の期間において前記第1のスイッチをオン状態にする
前記(1)から(7)のいずれかに記載の半導体装置。
(9)前記負荷回路は、それぞれが、前記駆動トランジスタにより駆動されることが可能な記憶素子を有する複数の記憶セルを含む
前記(1)から(8)のいずれかに記載の半導体装置。
(10)前記負荷回路は、
第1の方向に延伸し、それぞれが、前記複数の記憶セルのうちの1以上の記憶セルに接続された複数の第1の配線と、
前記第1の方向と交差する第2の方向に延伸し、それぞれが、前記複数のメモリセルのうちの1以上の記憶セルに接続された複数の第2の配線と、
前記複数の第1の配線のうちの1つを選択することにより、選択された第1の配線に前記出力電圧を供給する選択部と
をさらに備え、
前記制御部は、前記選択部の動作を制御し、
前記第1の期間は、前記選択部が前記複数の第1の配線のうちの1つを選択するタイミングを含む
前記(9)に記載の半導体装置。
(11)出力電圧と基準電圧との差に応じた誤差電圧を生成することと、
前記誤差電圧が供給されたゲートを有する駆動トランジスタのドレインまたはソースから前記出力電圧を出力することと、
前記出力電圧が供給される負荷回路の動作シーケンスを制御することと、
前記負荷回路の負荷が変化するタイミングを含む第1の期間において第1のスイッチをオン状態にすることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節することと
を含む電圧制御方法。
前記誤差電圧が供給されたゲートと、前記出力電圧が出力されるドレインまたはソースとを有する駆動トランジスタと、
オン状態になることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節する第1のスイッチと、
前記出力電圧が供給される負荷回路と、
前記負荷回路の動作シーケンスを制御するとともに、前記負荷回路の負荷が変化するタイミングを含む第1の期間において前記第1のスイッチをオン状態にする制御部と
を備えた半導体装置。
(2)前記第1のスイッチは、所定の電圧が印加された電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第1の経路に設けられた
前記(1)に記載の半導体装置。
(3)前記第1の経路に設けられ、ゲートと、前記ゲートに接続されたドレインと、ソースとを有するトランジスタをさらに備えた
前記(2)に記載の半導体装置。
(4)前記第1のスイッチは、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する
前記(2)に記載の半導体装置。
(5)前記電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第2の経路に設けられ、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する第2のスイッチをさらに備えた
前記(3)または(4)に記載の半導体装置。
(6)前記第1の期間は、前記負荷回路の負荷が第1の負荷状態から前記第1の負荷状態よりも負荷が重い第2の負荷状態に変化するタイミングを含む
前記(1)から(5)のいずれかに記載の半導体装置。
(7)前記第1の期間は、前記負荷回路の負荷が第1の負荷状態よりも重い第2の負荷状態から、前記第1の負荷状態に変化するタイミングを含む
前記(1)から(5)のいずれかに記載の半導体装置。
(8)前記誤差アンプは、第1の動作モードと、前記第1の動作モードよりも消費電力が低い第2の動作モードとを有し、
前記制御部は、前記動作シーケンスに応じて前記誤差アンプの動作モードを前記第1の動作モードまたは前記第2の動作モードに設定するとともに、前記誤差アンプの前記動作モードが変化するタイミングを含む第2の期間において前記第1のスイッチをオン状態にする
前記(1)から(7)のいずれかに記載の半導体装置。
(9)前記負荷回路は、それぞれが、前記駆動トランジスタにより駆動されることが可能な記憶素子を有する複数の記憶セルを含む
前記(1)から(8)のいずれかに記載の半導体装置。
(10)前記負荷回路は、
第1の方向に延伸し、それぞれが、前記複数の記憶セルのうちの1以上の記憶セルに接続された複数の第1の配線と、
前記第1の方向と交差する第2の方向に延伸し、それぞれが、前記複数のメモリセルのうちの1以上の記憶セルに接続された複数の第2の配線と、
前記複数の第1の配線のうちの1つを選択することにより、選択された第1の配線に前記出力電圧を供給する選択部と
をさらに備え、
前記制御部は、前記選択部の動作を制御し、
前記第1の期間は、前記選択部が前記複数の第1の配線のうちの1つを選択するタイミングを含む
前記(9)に記載の半導体装置。
(11)出力電圧と基準電圧との差に応じた誤差電圧を生成することと、
前記誤差電圧が供給されたゲートを有する駆動トランジスタのドレインまたはソースから前記出力電圧を出力することと、
前記出力電圧が供給される負荷回路の動作シーケンスを制御することと、
前記負荷回路の負荷が変化するタイミングを含む第1の期間において第1のスイッチをオン状態にすることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節することと
を含む電圧制御方法。
1…半導体装置、11…メモリアレイ、12…ビット線選択部、13…ワード線選択部、14…電流制限部、15…センスアンプ、16…制御部、17…基準電圧生成部、20H,20HA,20HB,20HC,20HD,20L…電圧レギュレータ、30…電圧選択部、31〜34…スイッチ、101〜104…選択回路、201〜204…選択回路、AMP1,AMP2…誤差アンプ、BL…ビット線、CB1〜CB4,CW1〜CW4…制御信号、CS1,CS2…定電流源、C1,C2…キャパシタ、CTLB,CTLW…選択制御信号、LRS…低抵抗状態、HRS…高抵抗状態、IV1〜IV4…インバータ、MN21〜MN24,MN31〜MN34MP11〜MP14…トランジスタ、NVDD…電源ノード、NVSS…接地ノード、OUTH,OUTL…出力端子、RS…抵抗状態、R1〜R3…抵抗素子、SE…選択素子、SLCM,SRD,SRST,SSET,SSW1H,SSW1L,SSW2…制御信号、TR1〜TR4…トランジスタ、VDD…電源電圧、VH,VL…電圧、VR…記憶素子、VREFH,VREFH1,VREFL…基準電圧、VSS…接地電圧、WL…ワード線。
Claims (11)
- 出力電圧と基準電圧との差に応じた誤差電圧を生成する誤差アンプと、
前記誤差電圧が供給されたゲートと、前記出力電圧が出力されるドレインまたはソースとを有する駆動トランジスタと、
オン状態になることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節する第1のスイッチと、
前記出力電圧が供給される負荷回路と、
前記負荷回路の動作シーケンスを制御するとともに、前記負荷回路の負荷が変化するタイミングを含む第1の期間において前記第1のスイッチをオン状態にする制御部と
を備えた半導体装置。 - 前記第1のスイッチは、所定の電圧が印加された電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第1の経路に設けられた
請求項1に記載の半導体装置。 - 前記第1の経路に設けられ、ゲートと、前記ゲートに接続されたドレインと、ソースとを有するトランジスタをさらに備えた
請求項2に記載の半導体装置。 - 前記第1のスイッチは、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する
請求項2に記載の半導体装置。 - 前記電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第2の経路に設けられ、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する第2のスイッチをさらに備えた
請求項3に記載の半導体装置。 - 前記第1の期間は、前記負荷回路の負荷が第1の負荷状態から前記第1の負荷状態よりも負荷が重い第2の負荷状態に変化するタイミングを含む
請求項1に記載の半導体装置。 - 前記第1の期間は、前記負荷回路の負荷が第1の負荷状態よりも重い第2の負荷状態から、前記第1の負荷状態に変化するタイミングを含む
請求項1に記載の半導体装置。 - 前記誤差アンプは、第1の動作モードと、前記第1の動作モードよりも消費電力が低い第2の動作モードとを有し、
前記制御部は、前記動作シーケンスに応じて前記誤差アンプの動作モードを前記第1の動作モードまたは前記第2の動作モードに設定するとともに、前記誤差アンプの前記動作モードが変化するタイミングを含む第2の期間において前記第1のスイッチをオン状態にする
請求項1に記載の半導体装置。 - 前記負荷回路は、それぞれが、前記駆動トランジスタにより駆動されることが可能な記憶素子を有する複数のメモリセルを含む
請求項1に記載の半導体装置。 - 前記負荷回路は、
第1の方向に延伸し、それぞれが、前記複数の記憶セルのうちの1以上の記憶セルに接続された複数の第1の配線と、
前記第1の方向と交差する第2の方向に延伸し、それぞれが、前記複数の記憶セルのうちの1以上の記憶セルに接続された複数の第2の配線と、
前記複数の第1の配線のうちの1つを選択することにより、選択された第1の配線に前記出力電圧を供給する選択部と
をさらに備え、
前記制御部は、前記選択部の動作を制御し、
前記第1の期間は、前記選択部が前記複数の第1の配線のうちの1つを選択するタイミングを含む
請求項9に記載の半導体装置。 - 出力電圧と基準電圧との差に応じた誤差電圧を生成することと、
前記誤差電圧が供給されたゲートを有する駆動トランジスタのドレインまたはソースから前記出力電圧を出力することと、
前記出力電圧が供給される負荷回路の動作シーケンスを制御することと、
前記負荷回路の負荷が変化するタイミングを含む第1の期間において第1のスイッチをオン状態にすることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節することと
を含む電圧制御方法。
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