KR20240095397A - 리드 디스터번스를 완화시킬 수 있는 비휘발성 메모리 장치 및 이를 이용하는 시스템 - Google Patents

리드 디스터번스를 완화시킬 수 있는 비휘발성 메모리 장치 및 이를 이용하는 시스템 Download PDF

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Abstract

비휘발성 메모리 장치는 메모리 셀, 비트라인 제어 회로 및 워드라인 제어 회로를 포함할 수 있다. 상기 메모리 셀은 글로벌 비트라인 및 글로벌 워드라인 사이에 연결될 수 있다. 리드 동작 중에 상기 비트라인 제어 회로는 상기 글로벌 비트라인으로 제 1 고전압을 제공하고, 상기 메모리 셀의 스냅백이 발생하면 상기 글로벌 비트라인으로 제 2 고전압을 제공할 수 있다. 상기 리드 동작 중에 상기 워드라인 제어 회로는 상기 글로벌 워드라인으로 제 2 리드 전원전압을 제공하고, 상기 메모리 셀의 스냅백이 발생하면 상기 글로벌 워드라인으로 어닐 전원전압을 공급할 수 있다.

Description

리드 디스터번스를 완화시킬 수 있는 비휘발성 메모리 장치 및 이를 이용하는 시스템 {NONVOLATILE MEMORY APPARATUS WITH MITIGATING READ DISTURBANCE AND SYSTEM USING THE SAME}
본 발명은 메모리 장치에 관한 것으로, 더 상세하게는 비휘발성 메모리 장치 및 이를 이용하는 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠르고 일정한 속도로 데이터를 저장 및 출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 데이터의 저장 및 출력 속도가 느리고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase change RAM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PRAM은 칼코겐화물로 구성된 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
본 발명의 실시예는 메모리 셀의 스냅백이 발생했을 때, 메모리 셀을 통해 흐르는 스파이크 전류의 양을 감소시키고 스냅백이 발생된 후 상기 메모리 셀로 충분한 양의 어닐 전류를 공급할 수 있는 비휘발성 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은, 비트라인을 선택하여 메모리 셀과 글로벌 비트라인을 연결하고, 워드라인을 선택하여 상기 메모리 셀과 글로벌 워드라인을 연결하는 단계; 상기 글로벌 비트라인 및 상기 글로벌 워드라인을 통해 상기 메모리 셀로 리드 전압을 인가하여 상기 메모리 셀을 통해 제 1 전류가 흐르도록 하는 단계; 상기 메모리 셀의 스냅백이 발생되었는지 여부를 감지하는 단계; 및 상기 메모리 셀의 스냅백이 발생되었을 때, 상기 글로벌 비트라인 및 상기 글로벌 워드라인을 통해 상기 메모리 셀로 어닐 전압을 인가하여 상기 메모리 셀을 통해 제 2 전류가 흐르도록 하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은, 비트라인을 선택하여 메모리 셀과 글로벌 비트라인을 연결하고, 워드라인을 선택하여 상기 메모리 셀과 글로벌 워드라인을 연결하는 단계; 상기 글로벌 비트라인으로 제 1 고전압을 인가하고, 상기 글로벌 워드라인으로 제 1 저전압을 인가하여 상기 메모리 셀을 통해 제 1 전류가 흐르도록 하는 단계; 상기 글로벌 비트라인의 전압 레벨을 감지하여 상기 메모리 셀의 스냅백이 발생되었는지 여부를 감지하는 단계; 및 상기 메모리 셀의 스냅백이 발생되었을 때, 상기 글로벌 비트라인으로 제 2 고전압을 인가하고, 상기 글로벌 워드라인으로 제 2 저전압을 인가하여 상기 메모리 셀을 통해 제 2 전류가 흐르도록 하는 단계를 포함할 수 있다.
본 발명의 실시예는 비휘발성 메모리 장치의 리드 동작 시 메모리 셀에 발생될 수 있는 디스터번스를 완화시킬 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면이다.
도 2a는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면이다.
도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면이다.
도 3은 도 2a 및 도 2b에 도시된 워드라인 제어 회로의 구성을 보여주는 도면이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면이다.
도 6a는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면이다.
도 6b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면이다.
도 7은 도 6a 및 도 6b에 도시된 비트라인 제어 회로의 구성을 보여주는 도면이다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도이다.
도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 비휘발성 메모리 장치(100)는 메모리 어레이(110)를 포함할 수 있다. 컬럼 방향으로 복수의 비트라인(BL)이 상기 메모리 어레이(110)에 배치될 수 있고, 로우 방향으로 복수의 워드라인(WL)이 상기 메모리 어레이(110)에 배치될 수 있다. 상기 복수의 비트라인(BL)과 상기 복수의 워드라인(WL)이 교차하는 지점에는 복수의 메모리 셀(MC)이 연결될 수 있다. 복수의 메모리 셀(MC)은 각각 대응하는 비트라인(BL)과 워드라인(WL) 사이에 연결될 수 있다. 상기 메모리 셀(MC)은 저항 변화 소자로 구성될 수 있고, 예를 들어, 상변화 물질을 포함할 수 있다. 상기 비휘발성 메모리 장치(1)는 저항성 메모리 장치 또는 상변화 메모리 장치일 수 있다. 상기 메모리 어레이(110)는 크로스 포인트 어레이 (cross-point array)로 구성될 수 있다.
상기 비휘발성 메모리 장치(100)는 컬럼 선택 회로(120) 및 로우 선택 회로(130)를 포함할 수 있다. 상기 컬럼 선택 회로(120)는 글로벌 비트라인(GBL)과 상기 복수의 비트라인(BL) 사이에 연결될 수 있다. 상기 컬럼 선택 회로(120)는 상기 복수의 비트라인(BL) 중 선택된 비트라인을 글로벌 비트라인(GBL)과 연결할 수 있다. 상기 컬럼 선택 회로(120)는 컬럼 어드레스 신호(CADD)에 기초하여 생성될 수 있는 컬럼 선택 신호(YS)에 기초하여 상기 복수의 비트라인(BL) 중 특정 비트라인을 선택하고, 선택된 비트라인을 상기 글로벌 비트라인(GBL)과 연결할 수 있다. 상기 로우 선택 회로(130)는 글로벌 워드라인(GWL)과 상기 복수의 워드라인(WL) 사이에 연결될 수 있다. 상기 로우 선택 회로(130)는 상기 복수의 워드라인(WL) 중 선택된 워드라인을 글로벌 워드라인(GWL)과 연결할 수 있다. 상기 로우 선택 회로(130)는 로우 어드레스 신호(RADD)에 기초하여 생성될 수 있는 로우 선택 신호(XS)에 기초하여 상기 복수의 워드라인(WL) 중 특정 워드라인을 선택하고, 선택된 워드라인을 상기 글로벌 워드라인(GWL)과 연결할 수 있다. 상기 로우 선택 회로(130)는 상기 로우 선택 신호(XS)의 전압 레벨을 하강시키고, 하강된 전압 레벨을 갖는 로우 선택 신호에 기초하여 워드라인을 선택할 수 있다.
상기 비휘발성 메모리 장치(100)는 컬럼 디코더(121) 및 로우 디코더(131)를 더 포함할 수 있다. 상기 컬럼 디코더(121)는 상기 컬럼 어드레스 신호(CADD)에 기초하여 상기 컬럼 선택 신호(YS)를 생성할 수 있다. 상기 컬럼 디코더(121)는 상기 컬럼 어드레스 신호(CADD)를 디코딩하여 상기 컬럼 선택 회로(120)가 특정 비트라인을 선택할 수 있도록 상기 컬럼 선택 신호(YS)를 생성할 수 있다. 상기 로우 디코더(131)는 상기 로우 어드레스 신호(RADD)에 기초하여 상기 로우 선택 신호(XS)를 생성할 수 있다. 상기 로우 디코더(131)는 상기 로우 어드레스 신호(RADD)를 디코딩하여 상기 로우 선택 회로(130)가 특정 워드라인을 선택할 수 있도록 상기 로우 선택 신호(YS)를 생성할 수 있다.
상기 비휘발성 메모리 장치(100)는 비트라인 제어 회로(140), 워드라인 제어 회로(150) 및 센스 앰프(160)를 포함할 수 있다. 상기 비트라인 제어 회로(140)는 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 비트라인 제어 회로(140)는 상기 비휘발성 메모리 장치(100)의 리드 및 라이트 동작을 위해 상기 글로벌 비트라인(GBL)의 전압 레벨을 변화시킬 수 있다. 상기 비트라인 제어 회로(140)는 리드 신호(RD), 라이트 신호(WT) 및 제 1 제어 신호(BVC)를 수신하여 상기 글로벌 비트라인(GBL)을 적어도 하나 이상의 전압으로 구동할 수 있다.
상기 리드 신호(RD)는 상기 비휘발성 메모리 장치(100)가 리드 동작을 수행할 때 인에이블되는 신호일 수 있다. 상기 리드 동작은 상기 비휘발성 메모리 장치(100)가 상기 메모리 어레이(110)에 저장된 데이터를 리드하여 상기 비휘발성 메모리 장치(100)의 외부 장치로 상기 리드된 데이터를 출력하는 동작을 의미할 수 있다. 상기 라이트 신호(WT)는 상기 비휘발성 메모리 장치(100)가 라이트 동작을 수행할 때 인에이블되는 신호일 수 있다. 상기 라이트 동작은 상기 비휘발성 메모리 장치(100)가 외부 장치로부터 수신한 데이터를 상기 메모리 어레이(110)에 저장 또는 프로그램하기 위한 동작을 의미할 수 있다. 상기 라이트 동작은 리셋 라이트 동작 및 셋 라이트 동작을 포함할 수 있다. 상기 라이트 신호(WT)는 리셋 라이트 신호 및 셋 라이트 신호를 포함할 수 있다. 상기 메모리 셀(MC)은 저 저항 상태 및 고 저항 상태로 프로그래밍되어 데이터를 저장할 수 있다. 일 실시예에서, 상기 메모리 셀(MC)은 복수의 저 저항 상태 및 복수의 고 저항 상태를 가질 수 있고, 멀티 비트 데이터를 저장할 수도 있다. 상기 리셋 라이트 신호는 상기 메모리 셀(MC)을 고 저항 상태로 프로그래밍하기 위한 신호일 수 있고, 상기 셋 라이트 신호는 상기 메모리 셀(MC)을 저 저항 상태로 프로그래밍하기 위한 신호일 수 있다. 상기 제 1 제어 신호(BVC)는 후술되는 센스 앰프(160)로부터 생성될 수 있다.
상기 비트라인 제어 회로(140)는 상기 리드 신호(RD) 또는 상기 라이트 신호(WT)에 기초하여 상기 글로벌 비트라인(GBL)으로 적어도 하나 이상의 전압을 제공할 수 있다. 예를 들어, 상기 비트라인 제어 회로(140)는 제 1 리드 전원전압(VPPRD)을 수신하고, 상기 리드 동작 중에 상기 리드 신호(RD)에 기초하여 상기 글로벌 비트라인(GBL)으로 제 1 고전압을 제공할 수 있다. 상기 비트라인 제어 회로(140)는 상기 라이트 동작 중에 상기 라이트 신호(WT)에 기초하여 상기 글로벌 비트라인(GBL)으로 제 1 라이트 전원전압(VPPWT)을 인가할 수 있다. 상기 제 1 라이트 전원전압(VPPWT)은 상기 제 1 리드 전원전압(VPPRD)보다 높은 전압 레벨을 가질 수 있다. 상기 제 1 고전압은 상기 제 1 리드 전원전압(VPPRD)보다 낮은 전압 레벨을 가질 수 있다. 후술되겠지만, 상기 제 1 고전압의 전압 레벨은 상기 메모리 셀(MC) 양 단에 리드 전압에 대응하는 전압이 인가될 수 있도록 설정될 수 있고, 상기 제 1 라이트 전원전압(VPPWT)의 전압 레벨은 상기 메모리 셀 양 단에 라이트 전압에 대응하는 전압이 인가될 수 있도록 설정될 수 있다. 상기 리드 전압은 메모리 셀의 저항 상태를 판별할 수 있는 적절한 전압 레벨을 가질 수 있다. 예를 들어, 상기 리드 전압은 저 저항 상태의 메모리 셀 분포의 최대 문턱 전압보다 높고, 고 저항 상태의 메모리 셀 분포의 최소 문턱전압보다 낮은 전압 레벨을 가질 수 있다.
상기 비트라인 제어 회로(140)는 상기 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)의 전압 레벨을 증가시킬 수 있다. 예를 들어, 상기 비트라인 제어 회로(140)는 제 1 제어 신호(BVC)가 인에이블되었을 때, 상기 글로벌 비트라인(GBL)으로 상기 제 1 고전압보다 높은 전압 레벨을 갖는 제 2 고전압을 제공할 수 있다. 예를 들어, 상기 제 2 고전압은 상기 제 1 리드 전원전압(VPPRD)과 동일하거나 상기 제 1 리드 전원전압(VPPRD)보다 낮은 전압 레벨을 가질 수 있다.
상기 워드라인 제어 회로(150)는 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 워드라인 제어 회로(150)는 상기 비휘발성 메모리 장치(100)의 리드 및 라이트 동작을 위해 상기 글로벌 워드라인(GWL)의 전압 레벨을 변화시킬 수 있다. 상기 워드라인 제어 회로(150)는 상기 리드 신호(RD), 상기 라이트 신호(WT) 및 상기 제 2 제어 신호(WVC)를 수신하여 상기 글로벌 워드라인(GWL)으로 적어도 하나 이상의 전압을 제공할 수 있다. 상기 워드라인 제어 회로(150)는 상기 리드 신호(RD) 및 상기 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)을 통해 흐르는 전류를 변화시켜 상기 메모리 셀(MC)을 통해 흐르는 전류를 변화시킬 수 있다.
상기 워드라인 제어 회로(150)는 상기 리드 신호(RD) 및 상기 라이트 신호(WT)에 기초하여 상기 글로벌 워드라인(GWL)으로 적어도 하나 이상의 전압을 제공할 수 있다. 예를 들어, 상기 워드라인 제어 회로(150)는 리드 동작을 위한 전원전압인 제 2 리드 전원전압(VBBRD)을 수신하고, 상기 리드 동작 중에 상기 리드 신호(RD)에 기초하여 상기 글로벌 워드라인(GWL)으로 상기 제 2 리드 전원전압(VBBRD)을 인가할 수 있다. 상기 제 2 리드 전원전압(VBBRD)은 상기 제 1 고전압보다 낮은 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 2 리드 전원전압(VBBRD)은 접지전압 또는 접지전압 이하의 전압 레벨을 갖는 음 전압일 수 있다. 상기 워드라인 제어 회로(150)는 상기 제 2 라이트 전원전압(VBBWT)을 수신하고, 상기 라이트 신호(WT)에 기초하여 상기 글로벌 워드라인(GWL)으로 제 2 라이트 전원전압(VBBWT)을 인가할 수 있다. 상기 제 2 라이트 전원전압(VBBWT)은 상기 제 2 리드 전원전압(VBBRD)과 동일하거나 상기 제 2 리드 전원전압(VBBRD)보다 낮은 전압 레벨을 가질 수 있다. 상기 제 2 리드 전원전압(VBBRD)의 전압 레벨은 상기 제 1 고전압과 상기 제 2 리드 전원전압(VBBRD)의 전압 레벨 차이가 상기 리드 전압의 레벨에 대응할 수 있도록 설정될 수 있다. 상기 제 2 라이트 전원전압(VBBWT)의 레벨은 상기 제 1 라이트 전원전압(VPPWT)과 상기 제 2 라이트 전원전압(VBBWT)의 전압 레벨 차이가 상기 라이트 전압의 레벨에 대응할 수 있도록 설정될 수 있다. 상기 워드라인 제어 회로(150)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)으로 어닐 저전압(VBBAN)을 제공할 수 있다. 상기 어닐 저전압(VBBAN)은 상기 제 2 리드 전원전압(VBBRD)보다 낮은 전압 레벨을 가질 수 있다. 상기 어닐 저전압(VBBAN)은 상기 제 2 고전압과 상기 어닐 저전압(VBBAN)의 전압 레벨 차이가 메모리 셀(MC)을 어닐링(annealing) 및/또는 셋 백 (set-back)시킬 수 있는 전압의 레벨에 대응할 수 있도록 설정될 수 있다.
상기 워드라인 제어 회로(150)는 상기 리드 신호(RD)에 기초하여 상기 글로벌 워드라인(GWL)을 통해 제 1 전류가 흐르도록 할 수 있다. 상기 워드라인 제어 회로(150)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)을 통해 제 2 전류가 흐르도록 할 수 있다. 상기 제 2 전류의 크기는 상기 제 1 전류의 크기보다 클 수 있다. 상기 제 2 전류는 상기 메모리 셀(MC)의 저항 상태를 저 저항 상태로 유지 및/또는 형성시키기 위한 어닐 전류 (anneal current) 및/또는 셋 백 전류 (set-back current)일 수 있다.
상기 센스 앰프(160)는 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 센스 앰프(160)는 메모리 셀(MC)의 스냅백을 감지할 수 있다. 상기 센스 앰프(160)는 상기 메모리 셀(MC)의 스냅백을 감지하여 상기 제 1 제어 신호(BVC) 및 상기 제 2 제어 신호(WVC)를 생성할 수 있다. 상기 센스 앰프(160)는 상기 글로벌 워드라인(GWL)의 전압 레벨을 감지하여 상기 메모리 셀(MC)의 스냅백이 발생되었는지 여부를 감지할 수 있다. 상기 센스 앰프(160)는 상기 리드 동작 중에 상기 메모리 셀(MC)의 스냅백이 발생하는지 여부에 기초하여 상기 제 1 제어 신호(BVC) 및 상기 제 2 제어 신호(WVC)를 생성할 수 있다. 예를 들어, 상기 센스 앰프(160)는 상기 메모리 셀(MC)의 스냅백이 발생하지 않았을 때 상기 제 1 및 제 2 제어 신호(BVC, WVC)의 디스에이블 상태를 유지시킬 수 있다. 상기 센스 앰프(160)는 상기 메모리 셀(MC)의 스냅백이 발생했을 때 상기 제 1 및 제 2 제어 신호(BVC, WVC)를 인에이블시킬 수 있다.
도 2a는 본 발명의 실시예에 따른 비휘발성 메모리 장치(200A)의 구성을 보여주는 도면이다. 설명의 명확성을 위해, 도 2a에서 하나의 메모리 셀과 연결될 수 있는 비휘발성 메모리 장치의 구성 요소들이 도시되었다. 또한, 리드 동작을 위한 비휘발성 메모리 장치의 구성 요소들이 도시되었다. 상기 비휘발성 메모리 장치(200A)는 도 1에 도시된 비휘발성 메모리 장치(100)로 적용될 수 있다. 상기 비휘발성 메모리 장치(200A)는 메모리 셀(210)을 포함하고, 상기 메모리 셀(210)의 일 단은 비트라인(BL)과 연결되고, 상기 메모리 셀(210)의 타 단은 워드라인(WL)과 연결될 수 있다. 상기 비트라인(BL)은 글로벌 비트라인(GBL)과 연결될 수 있고, 상기 워드라인(WL)은 글로벌 워드라인(GWL)과 연결될 수 있다.
상기 비휘발성 메모리 장치(200A)는 비트라인 제어 회로(240A), 워드라인 제어 회로(250) 및 센스 앰프(260)를 포함할 수 있다. 상기 비트라인 제어 회로(240A)는 리드 신호(RD) 및 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)으로 제 1 고전압 및 제 2 고전압 중 하나를 제공할 수 있다. 상기 비트라인 제어 회로(240A)는 제 1 리드 전원전압(VPPRD)을 수신하고, 상기 제 1 리드 전원전압(VPPRD)으로부터 상기 제 1 및 제 2 고전압을 생성할 수 있다. 상기 비트라인 제어 회로(240A)는 상기 리드 신호(RD)에 기초하여 상기 제 1 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있고, 상기 제 1 제어 신호(BVC)에 기초하여 상기 제 2 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 상기 제 2 고전압은 상기 제 1 고전압보다 높은 전압 레벨을 가질 수 있다.
상기 비트라인 제어 회로(240A)는 리드 전압 공급 회로(241A) 및 바이패스 회로(242A)를 포함할 수 있다. 상기 리드 전압 공급 회로(241A)는 상기 제 1 리드 전원전압(VPPRD)을 수신하고, 상기 리드 신호(RD)에 기초하여 상기 제 1 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 상기 리드 전압 공급 회로(241A)는 리드 인에이블 신호(RDENB) 및 클램프 신호(CLP)에 기초하여 상기 제 1 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 상기 리드 인에이블 신호(RDENB)는 상기 비휘발성 메모리 장치(200A)의 리드 동작 중에 상기 리드 신호(RD)에 기초하여 생성될 수 있다. 상기 클램프 신호(CLP)는 바이어스 전압으로서 예를 들어, 로직 하이 레벨에 해당하는 전압 레벨을 갖는 바이어스 전압일 수 있다. 상기 리드 전압 공급 회로(241A)는 상기 리드 인에이블 신호(RDENB) 및 상기 클램프 신호(CLP)에 기초하여 상기 제 1 리드 전원전압(VPPRD)을 클램핑하여 상기 제 1 리드 전원전압(VPPRD)보다 낮은 전압 레벨을 갖는 상기 제 1 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다.
상기 바이패스 회로(242A)는 상기 제 1 리드 전원전압(VPPRD) 및 상기 제 1 제어 신호(BVC)를 수신할 수 있다. 상기 바이패스 회로(242A)는 상기 제 1 제어 신호(BVC)에 기초하여 상기 제 2 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 상기 제 2 고전압은 상기 제 1 리드 전원전압(VPPRD)과 동일하거나 상기 제 1 리드 전원전압(VPPRD)보다 낮은 전압 레벨을 가질 수 있고, 상기 제 1 고전압보다 높은 전압 레벨을 가질 수 있다. 상기 바이패스 회로(242A)는 상기 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)의 전압 레벨을 상승시킬 수 있다. 상기 바이패스 회로(242A)는 상기 제 1 제어 신호(BVC)가 인에이블되었을 때, 상기 글로벌 비트라인(GBL)의 전압을 상기 제 1 고전압에서 상기 제 2 고전압으로 상승시킬 수 있다.
상기 리드 전압 공급 회로(241A)는 제 1 트랜지스터(T1A) 및 제 2 트랜지스터(T2A)를 포함할 수 있다. 상기 제 1 트랜지스터(T1A)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 트랜지스터(T2A)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1A)의 게이트는 상기 리드 인에이블 신호(RDENB)를 수신하고, 소스가 상기 제 1 리드 전원전압(VPPRD)을 수신할 수 있다. 상기 제 2 트랜지스터(T2A)의 게이트는 상기 클램프 신호(CLP)를 수신하고, 드레인이 상기 제 1 트랜지스터(T1A)의 드레인과 연결되며, 소스가 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 제 1 트랜지스터(T1A)는 상기 리드 인에이블 신호(RDENB)가 로우 레벨로 인에이블되었을 때 상기 제 1 리드 전원전압(VPPRD)을 상기 제 2 트랜지스터(T2A)의 드레인으로 제공할 수 있다. 상기 제 2 트랜지스터(T2A)는 상기 클램프 신호(CLP)에 기초하여 상기 제 1 리드 전원전압(VPPRD)의 전압 레벨을 클램핑하고, 클램핑된 전압을 상기 제 1 고전압으로서 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 예를 들어, 상기 제 1 고전압은 상기 제 1 리드 전원전압(VPPRD)에서 상기 제 2 트랜지스터(T2A)의 문턱전압 (VthT2A)만큼 감소된 전압 레벨 (VPPRD-VthT2A)을 가질 수 있다.
상기 바이패스 회로(242A)는 제 3 트랜지스터(T3A)를 포함할 수 있다. 상기 제 3 트랜지스터(T3A)는 P 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 3 트랜지스터(T3A)는 게이트로 상기 제 1 제어 신호(BVC)를 수신하고, 소스로 상기 제 1 리드 전원전압(VPPRD)을 수신하며, 드레인이 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 제 3 트랜지스터(T3A)는 상기 제 1 제어 신호(BVC)가 인에이블되었을 때 상기 제 1 리드 전원전압(VPPRD)과 실질적으로 동일한 전압 레벨을 갖는 전압을 상기 제 2 고전압으로서 상기 글로벌 비트라인(GBL)으로 제공할 수 있다.
상기 워드라인 제어 회로(250)는 상기 리드 신호(RD) 및 상기 제 2 제어 신호(WVC)에 기초하여 제 1 저전압 및 제 2 저전압 중 하나를 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 제 2 저전압은 상기 제 1 저전압보다 낮은 전압 레벨을 가질 수 있다. 상기 제 1 저전압은 상기 제 2 리드 전원전압(VBBRD)에 대응할 수 있고, 상기 제 2 저전압은 상기 어닐 저전압(VBBAN)에 대응할 수 있다. 상기 어닐 저전압(VBBAN)은 상기 제 2 리드 전원전압(VBBRD)의 전압 레벨보다 낮을 수 있다. 상기 워드라인 제어 회로(250)는 리드 펄스 신호(RDP)가 인에이블되었을 때 상기 제 1 저전압으로서 상기 제 2 리드 전원전압(VBBRD)을 상기 글로벌 워드라인(GWL)을 제공할 수 있다. 상기 워드라인 제어 회로(250)는 상기 제 2 제어 신호(WVC)가 인에이블되었을 때 상기 제 2 저전압으로서 상기 어닐 저전압(VBBAN)을 상기 글로벌 워드라인(GWL)으로 제공하여 상기 글로벌 워드라인(GWL)의 전압 레벨을 하강시킬 수 있다. 상기 리드 펄스 신호(RDP)는 상기 리드 신호(RD)에 기초하여 생성되는 신호로서, 상기 리드 신호(RD)가 인에이블되었을 때 인에이블될 수 있다. 상기 리드 펄스 신호(RDP)의 인에이블 구간은 상기 리드 신호(RD)의 인에이블 구간보다 짧을 수 있다. 상기 리드 펄스 신호(RDP)는 상기 메모리 셀(210)의 양 단에 리드 전압이 인가된 후, 상기 메모리 셀(210)의 스냅백이 발생되어 상기 메모리 셀(210)의 저항 상태가 판별되는데 통상적으로 필요한 시간 동안 인에이블될 수 있다.
상기 워드라인 제어 회로(250)는 상기 리드 신호(RD) 및 상기 제 2 제어 신호(WVC)에 기초하여 제 1 전류(ICLP) 및 제 2 전류(IANN) 중 하나가 상기 글로벌 워드라인(GWL)을 통해 흐르게 할 수 있다. 상기 워드라인 제어 회로(250)는 상기 리드 펄스 신호(RDP)에 기초하여 상기 제 1 전류(ICLP)가 상기 글로벌 워드라인(GWL)을 통해 흐르게 하고, 상기 제 2 제어 신호(WVC)에 기초하여 상기 제 2 전류(IANN)가 상기 글로벌 워드라인(GWL)을 통해 흐르게 할 수 있다. 상기 제 1 전류(ICLP)는 상기 메모리 셀(210)에 대한 리드 동작을 위해 상기 메모리 셀(210)을 통해 흐르는 클램핑 전류에 대응할 수 있다. 상기 제 2 전류(IANN)는 상기 메모리 셀(210)을 저 저항 상태로 유지시킬 수 있도록 상기 메모리 셀(210)을 어닐링 및/또는 셋 백시키는 어닐 전류에 대응할 수 있다. 상기 제 2 전류(IANN)는 상기 제 1 전류(ICLP)보다 클 수 있다.
상기 워드라인 제어 회로(250)는 리드 전류 회로(251) 및 어닐 전류 회로(252)를 포함할 수 있다. 상기 리드 전류 회로(251)는 상기 제 2 리드 전원전압(VBBRD)을 수신하고, 상기 리드 펄스 신호(RDP)에 기초하여 상기 글로벌 워드라인(GWL)으로 상기 제 2 리드 전원전압(VBBRD)을 제공하고, 상기 글로벌 워드라인(GWL)을 통해 상기 제 1 전류(ICLP)가 흐르도록 할 수 있다. 상기 어닐 전류 회로(252)는 상기 어닐 저전압(VBBAN)을 수신하고, 상기 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)으로 상기 어닐 저전압(VBBAN)을 제공하고, 상기 글로벌 워드라인(GWL)을 통해 상기 제 2 전류(IANN)가 흐르도록 할 수 있다. 따라서, 상기 어닐 전류 회로(252)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)의 전압 레벨을 하강시키고, 상기 글로벌 워드라인(GWL)을 통해 흐르는 전류를 증가시킬 수 있다.
상기 센스 앰프(260)는 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 센스 앰프(260)는 기준 전압(VREF)을 수신할 수 있다. 상기 기준 전압(VREF)은 상기 메모리 셀의 스냅백이 발생되었을 때, 상기 글로벌 워드라인(GWL)의 전압 레벨 변화를 감지할 수 있는 적절한 전압 레벨을 가질 수 있다. 상기 센스 앰프(260)는 상기 글로벌 워드라인(GWL)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교하여 출력 신호(SAOUT)를 생성할 수 있다. 상기 센스 앰프(260)는 상기 글로벌 워드라인(GWL)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교 증폭하는 비교기(261)를 포함할 수 있다. 예를 들어, 상기 센스 앰프(260)는 상기 글로벌 워드라인(GWL)의 전압 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 높을 때 상기 출력 신호(SAOUT)를 로우 레벨에서 하이 레벨로 천이시킬 수 있다. 상기 센스 앰프(260)는 상기 출력 신호(SAOUT)가 하이 레벨로 천이했을 때 로우 레벨로 인에이블되는 상기 제 1 제어 신호(BVC)를 생성할 수 있다. 상기 센스 앰프(260)는 제어 신호 생성 회로(262)를 더 포함할 수 있다. 상기 제어 신호 생성 회로(262)는 상기 출력 신호(SAOUT) 및 상기 리드 신호(RD)에 기초하여 상기 제 1 제어 신호(BVC) 및 상기 제 2 제어 신호(WVC)를 생성할 수 있다. 상기 제어 신호 생성 회로(262)는 상기 출력 신호(SAOUT)가 하이 레벨로 천이했을 때 로우 레벨로 인에이블되는 상기 제 1 제어 신호(BVC)를 생성하고, 하이 레벨로 인에이블되는 상기 제 2 제어 신호(WVC)를 생성할 수 있다. 상기 제어 신호 생성 회로(262)는 상기 리드 신호(RD)가 디스에이블되었을 때 상기 제 1 및 제 2 제어 신호(BVC, WVC)를 디스에이블시킬 수 있다.
도 2a에서, 상기 비휘발성 메모리 장치(200A)는 컬럼 스위치(221), 레벨 쉬프터(231) 및 로우 스위치(232)를 더 포함할 수 있다. 상기 컬럼 스위치(221)는 도 1에 도시된 컬럼 선택 회로(120)의 일부 구성 요소일 수 있고, 상기 레벨 쉬프터(231) 및 상기 로우 스위치(232)는 도 1에 도시된 로우 선택 회로(130)의 일부 구성 요소일 수 있다. 상기 컬럼 스위치(221)는 컬럼 선택 신호(YS)에 기초하여 비트라인(BL)을 상기 글로벌 비트라인(GBL)과 연결함으로써 상기 메모리 셀(210)이 상기 글로벌 비트라인(GBL)과 연결될 수 있도록 한다. 상기 레벨 쉬프터(231)는 로우 선택 신호(XS)를 수신할 수 있다. 상기 레벨 쉬프터(231)는 상기 로우 선택 신호(XS)의 전압 레벨을 강하시킬 수 있다. 상기 로우 스위치(232)는 상기 레벨 쉬프터(231)의 출력을 수신하여 워드라인(WL)을 상기 글로벌 워드라인(GWL)과 연결함으로써 상기 메모리 셀(210)이 상기 글로벌 워드라인(GWL)과 연결될 수 있도록 한다.
도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면이다. 상기 비휘발성 메모리 장치(200B)는 도 1에 도시된 비휘발성 메모리 장치(100)로 적용될 수 있다. 상기 비휘발성 메모리 장치(200B)는 메모리 셀(210), 비트라인 제어 회로(240A), 워드라인 제어 회로(250) 및 센스 앰프(260)를 포함할 수 있다. 상기 비휘발성 메모리 장치(200B)는 비트라인 제어 회로(240B)를 제외하고 도 2a에 도시된 비휘발성 메모리 장치(200A)와 실질적으로 동일한 구성요소를 가질 수 있다. 동일한 구성요소에 대한 중복되는 설명은 하지 않기로 한다.
상기 비트라인 제어 회로(240B)는 리드 신호(RD) 및 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)으로 제 1 고전압 및 제 2 고전압 중 하나를 제공할 수 있다. 상기 비트라인 제어 회로(240B)는 상기 제 1 리드 전원전압(VPPRD)과 함께 어닐 고전압(VPPAN)을 수신할 수 있다. 상기 어닐 고전압(VPPAN)은 상기 제 1 리드 전원전압(VPPRD)보다 낮은 전압 레벨을 가질 수 있고, 상기 제 1 고전압보다 높은 전압 레벨을 가질 수 있다. 상기 비트라인 제어 회로(240B)는 상기 제 1 리드 전원전압(VPPRD)으로부터 상기 제 1 고전압을 생성하고, 상기 어닐 고전압(VPPAN)으로부터 제 2 고전압을 생성할 수 있다. 상기 비트라인 제어 회로(240B)는 상기 리드 신호(RD)에 기초하여 상기 제 1 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있고, 상기 제 1 제어 신호(BVC)에 기초하여 상기 제 2 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 상기 제 2 고전압은 상기 제 1 고전압보다 높은 전압 레벨을 가질 수 있다. 상기 비트라인 제어 회로(240B)는 상기 제 1 리드 전원전압(VPPRD)보다 낮은 전압 레벨을 갖는 상기 어닐 고전압(VPPAN)으로부터 상기 제 2 고전압을 제공하므로, 상기 메모리 셀(210)을 어닐링 및/또는 셋 백시킬 수 있는 충분한 전압을 공급하면서 상기 비휘발성 메모리 장치(200B)의 전력 소모를 감소시킬 수 있다.
상기 비트라인 제어 회로(240B)는 리드 전압 공급 회로(241B) 및 어닐 전압 공급 회로(242B)를 포함할 수 있다. 상기 리드 전압 공급 회로(241B)는 상기 제 1 리드 전원전압(VPPRD)을 수신하고, 상기 리드 신호(RD)에 기초하여 상기 제 1 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 상기 리드 전압 공급 회로(241B)는 리드 인에이블 신호(RDENB) 및 클램프 신호(CLP)에 기초하여 상기 제 1 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 상기 리드 전압 공급 회로(241B)는 상기 리드 인에이블 신호(RDENB) 및 상기 클램프 신호(CLP)에 기초하여 상기 제 1 리드 전원전압(VPPRD)을 클램핑하여 상기 제 1 리드 전원전압(VPPRD)보다 낮은 전압 레벨을 갖는 상기 제 1 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다.
상기 어닐 전압 공급 회로(242B)는 상기 어닐 고전압(VPPAN) 및 상기 제 1 제어 신호(BVC)를 수신할 수 있다. 상기 어닐 전압 공급 회로(242B)는 상기 제 1 제어 신호(BVC)에 기초하여 상기 제 2 고전압을 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 상기 제 2 고전압은 상기 어닐 고전압(VPPAN)과 동일하거나 상기 어닐 고전압(VPPAN)보다 낮은 전압 레벨을 가질 수 있고, 상기 제 1 고전압보다 높은 전압 레벨을 가질 수 있다. 상기 어닐 전압 공급 회로(242B)는 상기 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)의 전압 레벨을 상승시킬 수 있다. 상기 어닐 전압 공급 회로(242B)는 상기 제 1 제어 신호(BVC)가 인에이블되었을 때, 상기 글로벌 비트라인(GBL)의 전압을 상기 제 1 고전압에서 상기 제 2 고전압으로 상승시킬 수 있다.
상기 리드 전압 공급 회로(241B)는 제 1 트랜지스터(T1B) 및 제 2 트랜지스터(T2B)를 포함할 수 있다. 상기 제 1 트랜지스터(T1B)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 트랜지스터(T2B)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1B)의 게이트는 상기 리드 인에이블 신호(RDENB)를 수신하고, 소스가 상기 제 1 리드 전원전압(VPPRD)을 수신할 수 있다. 상기 제 2 트랜지스터(T2B)의 게이트는 상기 클램프 신호(CLP)를 수신하고, 드레인이 상기 제 1 트랜지스터(T1B)의 드레인과 연결되며, 소스가 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 제 1 트랜지스터(T1B)는 상기 리드 인에이블 신호(RDENB)가 로우 레벨로 인에이블되었을 때 상기 제 1 리드 전원전압(VPPRD)을 상기 제 2 트랜지스터(T2B)의 드레인으로 제공할 수 있다. 상기 제 2 트랜지스터(T2B)는 상기 클램프 신호(CLP)에 기초하여 상기 제 1 리드 전원전압(VPPRD)의 전압 레벨을 클램핑하고, 클램핑된 전압을 상기 제 1 고전압으로서 상기 글로벌 비트라인(GBL)으로 제공할 수 있다. 예를 들어, 상기 제 1 고전압은 상기 제 1 리드 전원전압(VPPRD)으로부터 상기 제 2 트랜지스터(T2B)의 문턱전압 (VthT2B)만큼 감소된 전압 레벨 (VPPRD-VthT2B)을 가질 수 있다.
상기 어닐 전압 공급 회로(242B)는 제 3 트랜지스터(T3B)를 포함할 수 있다. 상기 제 3 트랜지스터(T3B)는 P 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 3 트랜지스터(T3B)는 게이트로 상기 제 1 제어 신호(BVC)를 수신하고, 소스로 상기 어닐 고전압(VBBAN)을 수신하며, 드레인이 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 제 3 트랜지스터(T3B)는 상기 제 1 제어 신호(BVC)가 인에이블되었을 때 상기 어닐 고전압(VBBAN)과 실질적으로 동일한 전압 레벨을 갖는 전압을 상기 제 2 고전압으로서 상기 글로벌 비트라인(GBL)으로 제공할 수 있다.
도 3은 도 2a 및 도 2b에 도시된 워드라인 제어 회로(250)의 구성을 보여주는 도면이다. 도 3에서, 상기 워드라인 제어 회로(250)는 리드 전류 회로(251) 및 어닐 전류 회로(252)를 포함할 수 있다. 상기 리드 전류 회로(251)는 프리차지 회로(311) 및 제 1 전류 미러(312)를 포함할 수 있다. 상기 프리차지 회로(311)는 리드 동작이 수행되면 상기 글로벌 워드라인(GWL)의 전압 레벨을 상기 제 2 리드 전원전압(VBBRD)으로 프리차지시킬 수 있다. 상기 프리차지 회로(311)는 프리차지 신호(PCG)를 수신할 수 있다. 상기 프리차지 신호(PCG)는 상기 비휘발성 메모리 장치(200A, 200B)의 리드 동작 중에 상기 리드 신호(RD)에 기초하여 상기 리드 인에이블 신호(RDENB)가 인에이블되기 전에 인에이블될 수 있는 펄스 신호일 수 있다. 상기 프리차지 회로(311)는 상기 프리차지 신호(PCG)에 기초하여 상기 글로벌 워드라인(GWL)으로 상기 제 2 리드 전원전압(VBBRD)을 제공할 수 있다. 상기 프리차지 회로(311)는 제 1 트랜지스터(T11)를 포함할 수 있다. 상기 제 1 트랜지스터(T11)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)의 게이트는 상기 프리차지 신호(PCG)를 수신하고, 드레인이 상기 글로벌 워드라인(GWL)과 연결되며, 소스가 상기 제 2 리드 전원전압(VBBRD)을 수신할 수 있다.
상기 제 1 전류 미러(312)는 상기 제 1 전류(ICLP)를 제공하는 제 1 전류원(S1)을 포함할 수 있다. 상기 제 1 전류 미러(312)는 상기 리드 펄스 신호(RDP)를 수신하고, 상기 리드 펄스 신호(RDP)에 기초하여 상기 제 2 리드 전원전압(VBBRD)을 상기 글로벌 워드라인(GWL)으로 제공하고, 상기 제 1 전류원(S1)이 제공하는 제 1 전류(ICLP)를 미러링하여 상기 글로벌 워드라인(GWL)을 통해 상기 제 1 전류(ICLP)가 흐르도록 한다. 상기 제 1 전류 미러(312)는 상기 제 1 전류원(S1), 제 2 트랜지스터(T12), 제 3 트랜지스터(T13) 및 제 4 트랜지스터(T14)를 포함할 수 있다. 상기 제 1 전류원(S1)의 일 단은 임의의 전압 레벨을 갖는 전원전압 단자와 연결될 수 있다. 상기 제 2 내지 제 4 트랜지스터(T12, T13, T14)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T12)의 게이트는 상기 리드 펄스 신호(RDP)를 수신하고, 드레인이 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 제 3 트랜지스터(T13)의 게이트는 상기 제 1 전류원(S1)의 타 단과 연결되고, 드레인이 상기 제 2 트랜지스터(T12)의 소스와 연결되며, 소스가 상기 제 2 리드 전원전압(VBBRD)을 수신할 수 있다. 상기 제 4 트랜지스터(T14)의 게이트 및 드레인은 상기 제 3 트랜지스터(T13)의 게이트와 공통 연결되고, 소스가 상기 제 2 리드 전원전압(VBBRD)을 수신할 수 있다.
상기 어닐 전류 회로(252)는 제 2 전류 미러(321)를 포함할 수 있다. 상기 제 2 전류 미러(321)는 상기 제 2 전류(IANN)를 제공하는 제 2 전류원(S2)을 포함할 수 있다. 상기 제 2 전류 미러(321)는 상기 제 2 제어 신호(WVC)를 수신하고, 상기 제 2 제어 신호(WVC)에 기초하여 상기 어닐 저전압(VBBAN)을 상기 글로벌 워드라인(GWL)으로 제공하고, 상기 제 2 전류원(S2)이 제공하는 제 2 전류(IANN)를 미러링하여 상기 글로벌 워드라인(GWL)을 통해 상기 제 2 전류(IANN)가 흐르도록 한다. 상기 제 2 전류 미러(321)는 상기 제 2 전류원(S2), 제 5 트랜지스터(T15), 제 6 트랜지스터(T16) 및 제 7 트랜지스터(T17)를 포함할 수 있다. 상기 제 2 전류원(S2)의 일 단은 임의의 전압 레벨을 갖는 전원전압 단자와 연결될 수 있다. 상기 제 5 내지 제 7 트랜지스터(T15, T16, T17))는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T15)의 게이트는 상기 제 2 제어 신호(WVC)를 수신하고, 드레인이 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 제 6 트랜지스터(T16)의 게이트는 상기 제 2 전류원(S2)의 타 단과 연결되고, 드레인이 상기 제 5 트랜지스터(T15)의 소스와 연결되며, 소스가 상기 어닐 저전압(VBBAN)을 수신할 수 있다. 상기 제 7 트랜지스터(T17)의 게이트 및 드레인은 상기 제 6 트랜지스터(T16)의 게이트와 공통 연결되고, 소스가 상기 어닐 저전압(VBBAN)을 수신할 수 있다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 1, 도 2a, 도 3 및 도 4a를 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 장치(200A)의 동작을 설명하면 다음과 같다. 도 4a는 프리차지 신호(PCG), 상기 리드 인에이블 신호(RDENB), 상기 리드 펄스 신호(RDP), 제 1 제어 신호(BVC) 및 제 2 제어 신호(WVC)의 펄스를 도시하고, 글로벌 비트라인(GBL)의 전압 레벨(VGBL)과 글로벌 워드라인(GWL)의 전압 레벨 변화(VGWL)를 도시하며, 메모리 셀(210)을 통해 흐르는 메모리 셀 전류(Icell)를 도시할 수 있다. 상기 비휘발성 메모리 장치(200A)의 리드 동작이 수행되면, 상기 컬럼 선택 스위치(221)는 상기 컬럼 선택 신호(YS)에 기초하여 상기 비트라인(BL)과 상기 글로벌 비트라인(GBL)을 연결하고, 상기 로우 선택 스위치(232)는 상기 로우 선택 신호(XS)에 기초하여 상기 워드라인(WL)과 상기 글로벌 워드라인(GWL)을 연결할 수 있다. 이 때, 상기 레벨 쉬프터(231)는 상기 로우 선택 신호(XS)의 전압 레벨을 하강시켜 상기 로우 선택 스위치(232)로 제공할 수 있다. 상기 리드 동작이 수행되면, 상기 프리차지 신호(PCG)가 제일 먼저 인에이블될 수 있다. 상기 프리차지 신호(PCG)에 기초하여 상기 프리차지 회로(311)는 상기 글로벌 워드라인(GWL)을 상기 제 1 저전압에 대응하는 상기 제 2 리드 전원전압(VBBRD)의 전압 레벨로 프리차지시킬 수 있다. 따라서, 상기 글로벌 워드라인의 전압 레벨(VGWL)은 상기 제 2 리드 전원전압(VBBRD)의 레벨로 하강할 수 있다.
상기 프리차지 신호(PCG)가 디스에이블되고, 상기 리드 인에이블 신호(RDENB)가 로우 레벨로 인에이블되고, 상기 클램프 신호(CLP) 및 상기 리드 펄스 신호(RDP)가 하이 레벨로 인에이블될 수 있다. 상기 리드 전류 회로(251)는 상기 리드 펄스 신호(RDP)에 기초하여 상기 글로벌 워드라인(GWL)으로 계속해서 상기 제 2 리드 전원전압(VBBRD)을 제공하고, 상기 글로벌 워드라인(GWL)을 통해 제 1 전류(ICLP)가 흐르도록 한다. 상기 리드 전압 공급 회로(241A)는 상기 리드 펄스 신호(RDP)에 기초하여 상기 글로벌 비트라인(GBL)으로 상기 제 1 리드 전원전압(VPPRD)을 제공할 수 있다. 이 때, 상기 리드 전압 공급 회로(241A)는 상기 제 1 리드 전원전압(VPPRD)의 전압 레벨을 클램핑하여 상기 제 1 고전압(VPPRD-VthT2A(VthT2B))이 상기 글로벌 비트라인(GBL)으로 제공될 수 있도록 한다. 상기 글로벌 비트라인의 전압 레벨(VGBL)이 상기 제 1 고전압(VPPRD-VthT2A)의 전압 레벨로 충분히 상승되면, 상기 메모리 셀(210)의 양 단에 리드 전압(VREAD)에 대응하는 전압이 인가될 수 있고, 저 저항 상태의 메모리 셀의 스냅백이 발생될 수 있다. 상기 메모리 셀(210)의 스냅백이 발생되면, 상기 메모리 셀(210)의 저항 값이 급격히 감소하고, 상기 메모리 셀(210)을 통해 흐르는 전류인 상기 메모리 셀 전류(Icell)가 급격히 증가하여 스파이크 전류(Ispike)가 발생될 수 있다. 상기 메모리 셀(210)의 스냅백이 발생되면, 상기 메모리 셀 전류(Icell)가 증가되어 상기 글로벌 비트라인의 전압 레벨(VGBL)은 하강되고, 상기 글로벌 워드라인의 전압 레벨(VGWL)은 상승될 수 있다. 상기 센스 앰프(260)는 상기 글로벌 워드라인의 전압 레벨(VGWL) 변화를 감지하여 상기 제 1 및 제 2 제어 신호(BVC, WVC)를 인에이블시킬 수 있다.
상기 바이패스 회로(242A)는 상기 제 1 제어 신호(BVC)에 기초하여 상기 제 1 리드 전원전압(VPPRD)을 상기 글로벌 비트라인(GBL)으로 제공하고, 상기 글로벌 비트라인의 전압 레벨(VGBL)은 상기 제 1 리드 전원전압(VPPRD)의 전압 레벨에 가깝게 상승될 수 있다. 상기 어닐 전류 회로(252)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)으로 상기 어닐 저전압(VBBAN)을 제공하고, 상기 글로벌 워드라인(GWL)을 통해 상기 제 2 전류(IANN)가 흐르도록 한다. 상기 글로벌 비트라인의 전압 레벨(VGBL)과 상기 글로벌 워드라인의 전압 레벨(VGWL) 사이의 전압 레벨 차이는 상기 리드 전압(VREAD)보다 큰 어닐 전압(VANNEAL)이 될 수 있다. 또한, 상기 글로벌 워드라인(GWL)을 통해 제 2 전류(IANN)가 흐르게 함으로써, 상기 메모리 셀 전류(Icell)가 상기 제 2 전류(IANN)가 될 수 있도록 한다. 따라서, 상기 메모리 셀(210)의 결정화가 진행되고, 상기 메모리 셀(210)의 저항 상태를 저 저항 상태로 형성시킬 수 있다. 상기 메모리 셀(210)의 저항 상태가 저 저항 상태로 충분히 형성되면, 상기 리드 동작이 종료될 수 있다. 따라서, 상기 리드 인에이블 신호, 상기 리드 펄스 신호, 상기 제 1 제어 신호, 상기 제 2 제어 신호가 모두 디스에이블되고, 상기 글로벌 워드라인의 전압 레벨(VGWL)이 상승되고, 상기 글로벌 비트라인의 전압 레벨(VGBL)이 하강될 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치(200A)는 상기 레벨 쉬프터(231)를 구비하여 상기 로우 선택 신호(XS)의 전압 레벨을 하강시켜 상기 로우 선택 스위치(232)로 제공할 수 있다. 상기 로우 선택 신호(XS)의 전압 레벨이 하강되면, 상기 로우 선택 스위치(232)를 통해 흐르는 전류의 양이 감소될 수 있고, 상기 메모리 셀(210)이 스냅백 될 때 발생되는 스파이크 전류(Ispike)의 크기를 감소시킬 수 있다. 상기 스파이크 전류(Ispike)가 감소되면 저 저항 상태의 메모리 셀(210)이 고 저항 상태로 변화되는 디스터번스를 완화시킬 수 있다.
비휘발성 메모리 장치의 리드 동작 중에 메모리 셀의 스냅백이 발생되면, 저 저항 상태의 메모리 셀이 고 저항 상태로 변화되는 디스터번스가 발생될 수 있다. 상기 디스터번스를 완화시키기 위해서는, 메모리 셀의 스냅백이 발생할 때 상기 메모리 셀의 저항 상태를 저 저항 상태로 다시 형성하는 방법과 스파이크 전류의 크기를 감소시키는 방법이 있을 수 있다. B로 도시된 것과 같이, 스파이크 전류(Ispike)의 크기를 증가시키면, 메모리 셀(210)의 스냅백 발생 이후 메모리 셀(210)로 인가되는 전류의 크기가 증가하여 메모리 셀(210)로 어닐 전류를 제공할 수 있지만, 스파이크 전류(Ispike)로 인한 디스터번스가 쉽게 발생될 수 있다. 또한, 스파이크 전류(Ispike)를 증가시킴으로써 발생되는 어닐 전류는 메모리 셀을 저 저항 상태로 형성시키기에 불충분할 수 있다. 반대로, C로 도시된 것과 같이, 스파이크 전류(Ispike)의 크기를 감소시키면, 스파이크 전류(Ispike)로 인한 디스터번스는 완화시킬 수 있지만, 메모리 셀(210)의 스냅백 발생 이후 메모리 셀(210)로 충분한 어닐 전류를 공급하지 못하여 메모리 셀의 저항 상태를 저 저항 상태로 유지시키기 어렵다. A로 도시된 것과 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치(200A)는 스파이크 전류(Ispike)를 감소시키면서 충분한 어닐 전류를 공급할 수 있다. 본 발명의 실시예에 따른 비휘발성 메모리 장치(200A)는 상기 로우 선택 신호(XS)의 전압 레벨을 감소시켜 상기 메모리 셀(210)의 스냅백 시 발생되는 스파이크 전류(Ispike)를 감소시켜 스파이크 전류(Ispike)에 의한 디스터번스를 완화시킬 수 있다. 또한, 상기 비휘발성 메모리 장치(200A)는 메모리 셀(210)의 스냅백이 발생된 후, 상기 메모리 셀(210)로 충분한 어닐 전류를 공급함으로써, 상기 메모리 셀(210)의 저 저항 상태를 충분히 형성하여 상기 디스터번스를 완화시킬 수 있다.
도 4b는 상기 비휘발성 메모리 장치(200A)의 다른 동작을 보여주는 타이밍도이다. 도 2a 및 4b를 참조하면, 상기 리드 펄스 신호(RDP)는 상기 리드 인에이블 신호(RDENB)가 인에이블되는 구간동안 계속해서 인에이블될 수 있다. 상기 리드 펄스 신호(RDP)는 상기 리드 인에이블 신호(RDENB)와 실질적으로 동일한 시점에 인에이블될 수 있고, 상기 리드 인에이블 신호(RDENB)와 실질적으로 동일한 시점에 디스에이블될 수 있다. 상기 워드라인 제어 회로(250)는 상기 리드 펄스 신호(RDP)에 응답하여 상기 메모리 셀(210)로 상기 제 1 전류(ICLP)를 공급하고, 상기 제 2 제어 신호(WVC)가 인에이블되면 상기 메모리 셀(210)로 상기 제 2 전류(IANN)를 추가적으로 중첩되게 공급할 수 있다. 상기 제 2 제어 신호(WVC)가 인에이블되더라도 상기 리드 펄스 신호(RDP)가 인에이블 상태를 유지하는 경우, 메모리 셀(210)로 공급되는 전류가 제 1 전류(ICLP)에서 제 2 전류(IANN)로 변화되면서 발생하는 스위칭 노이즈 (switching noise)를 감소시킬 수 있다. 따라서, 메모리 셀로 인가되는 어닐 전류의 파형을 보다 향상시킬 수 있다.
도 4c는 상기 비휘발성 메모리 장치(200A)의 또 다른 동작을 보여주는 타이밍도이다. 도 2a 및 도 4c를 참조하면, 상기 리드 펄스 신호(RDP)는 도 4b와 같이 상기 리드 인에이블 신호(RDENB)가 인에이블되는 구간 동안 계속해서 인에이블될 수 있다. 일 실시예에서, 상기 리드 펄스 신호(RDP)는 도 4a와 같이 상기 리드 인에이블 신호(RDENB)보다 먼저 디스에이블될 수도 있다. 상기 센스 앰프(260)의 제어 신호 생성 회로(262)는 상기 제 2 제어 신호(WVC)를 상기 제 1 제어 신호(BVC)보다 먼저 디스에이블시킬 수 있다. 즉, 상기 제 2 제어 신호(WVC)는 상기 리드 신호(RD)가 디스에이블되는 시점보다 먼저 디스에이블될 수 있다. 상기 제 2 제어 신호(WVC)가 먼저 디스에이블되는 경우, 도 4c와 같이 상기 글로벌 비트라인의 전압 레벨(GBL)이 하강하는 것보다 먼저 상기 글로벌 워드라인의 전압 레벨(GBL)이 단계적으로 상승될 수 있다. 어닐 전류를 인가하여 상기 메모리 셀을 어닐링 및/또는 셋 백 시키는 단계는 결정화 핵을 생성하는 단계 (nucleation) 및 결정화 핵을 성장시키는 단계 (growth)를 포함하고, 추가적으로 결정화 핵이 충분히 성장되면 메모리 셀을 통해 흐르는 전류를 단계적으로 감소시키는 램핑 다운 (rampng down) 단계를 포함할 수 있다. 상기 제 2 제어 신호(WVC)가 상기 제 1 제어 신호(BVC)보다 먼저 디스에이블되는 경우, 상기 메모리 셀(210)로 공급되는 어닐 전류를 단계적으로 감소시켜 상기 램핑 단계를 용이하게 구현할 수 있다. 또한, 리드 동작 시간을 감소시켜 리드 레이턴시 (read latency)를 개선할 수 있고, 리드 디스터번스도 추가적으로 완화시킬 수 있다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 비휘발성 메모리 장치(500)는 메모리 어레이(510)를 포함할 수 있다. 컬럼 방향으로 복수의 비트라인(BL)이 상기 메모리 어레이(510)에 배치될 수 있고, 로우 방향으로 복수의 워드라인(WL)이 상기 메모리 어레이(510)에 배치될 수 있다. 상기 복수의 비트라인(BL)과 상기 복수의 워드라인(WL)이 교차하는 지점에는 복수의 메모리 셀(MC)이 연결될 수 있다. 복수의 메모리 셀(MC)은 각각 대응하는 비트라인(BL)과 워드라인(WL) 사이에 연결될 수 있다.
상기 비휘발성 메모리 장치(500)는 컬럼 선택 회로(520) 및 로우 선택 회로(530)를 포함할 수 있다. 상기 컬럼 선택 회로(520)는 글로벌 비트라인(GBL)과 상기 복수의 비트라인(BL) 사이에 연결될 수 있다. 상기 컬럼 선택 회로(520)는 상기 복수의 비트라인(BL) 중 선택된 비트라인을 글로벌 비트라인(GBL)과 연결할 수 있다. 상기 컬럼 선택 회로(520)는 컬럼 어드레스 신호(CADD)에 기초하여 생성될 수 있는 컬럼 선택 신호(YS)에 기초하여 상기 복수의 비트라인(BL) 중 특정 비트라인을 선택하고, 선택된 비트라인을 상기 글로벌 비트라인(GBL)과 연결할 수 있다. 상기 컬럼 선택 회로(520)는 상기 컬럼 선택 신호(YS)의 전압 레벨을 상승시키고, 상승된 전압 레벨을 갖는 컬럼 선택 신호에 기초하여 비트라인을 선택할 수 있다. 상기 로우 선택 회로(530)는 글로벌 워드라인(GWL)과 상기 복수의 워드라인(WL) 사이에 연결될 수 있다. 상기 로우 선택 회로(530)는 상기 복수의 워드라인(WL) 중 선택된 워드라인을 글로벌 워드라인(GWL)과 연결할 수 있다. 상기 로우 선택 회로(530)는 로우 어드레스 신호(RADD)에 기초하여 생성될 수 있는 로우 선택 신호(XS)에 기초하여 상기 복수의 워드라인(WL) 중 특정 워드라인을 선택하고, 선택된 워드라인을 상기 글로벌 워드라인(GWL)과 연결할 수 있다.
상기 비휘발성 메모리 장치(500)는 컬럼 디코더(521) 및 로우 디코더(531)를 더 포함할 수 있다. 상기 컬럼 디코더(521)는 상기 컬럼 어드레스 신호(CADD)에 기초하여 상기 컬럼 선택 신호(YS)를 생성할 수 있다. 상기 컬럼 디코더(521)는 상기 컬럼 어드레스 신호(CADD)를 디코딩하여 상기 컬럼 선택 회로(520)가 특정 비트라인을 선택할 수 있도록 상기 컬럼 선택 신호(YS)를 생성할 수 있다. 상기 로우 디코더(531)는 상기 로우 어드레스 신호(RADD)에 기초하여 상기 로우 선택 신호(XS)를 생성할 수 있다. 상기 로우 디코더(531)는 상기 로우 어드레스 신호(RADD)를 디코딩하여 상기 로우 선택 회로(530)가 특정 워드라인을 선택할 수 있도록 상기 로우 선택 신호(YS)를 생성할 수 있다.
상기 비휘발성 메모리 장치(100)는 비트라인 제어 회로(540), 워드라인 제어 회로(550) 및 센스 앰프(560)를 포함할 수 있다. 상기 비트라인 제어 회로(540)는 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 비트라인 제어 회로(540)는 상기 비휘발성 메모리 장치(500)의 리드 및 라이트 동작을 위해 상기 글로벌 비트라인(GBL)의 전압 레벨을 변화시킬 수 있다. 상기 비트라인 제어 회로(540)는 상기 리드 신호(RD), 상기 라이트 신호(WT) 및 상기 제 1 제어 신호(BVC)를 수신하여 상기 글로벌 비트라인(GBL)으로 적어도 하나 이상의 전압을 제공할 수 있다. 상기 비트라인 제어 회로(540)는 상기 리드 신호(RD) 및 상기 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 흐르는 전류를 변화시켜 상기 메모리 셀(MC)을 통해 흐르는 전류를 변화시킬 수 있다.
상기 비트라인 제어 회로(540)는 상기 리드 신호(RD) 및 상기 라이트 신호(WT)에 기초하여 상기 글로벌 비트라인(GBL)으로 적어도 하나 이상의 전압을 제공할 수 있다. 예를 들어, 상기 비트라인 제어 회로(540)는 제 1 리드 전원전압(VPPRD)을 수신하고, 상기 리드 동작 중에 상기 리드 신호(RD)에 기초하여 상기 글로벌 비트라인(GBL)으로 상기 제 1 리드 전원전압(VPPRD)을 인가할 수 있다. 상기 비트라인 제어 회로(540)는 상기 제 1 라이트 전원전압(VPPWT)을 수신하고, 상기 라이트 신호(WT)에 기초하여 상기 글로벌 비트라인(GBL)으로 제 1 라이트 전원전압(VPPWT)을 인가할 수 있다. 상기 비트라인 제어 회로(540)는 상기 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)으로 어닐 고전압(VPPAN)을 제공할 수 있다. 상기 어닐 고전압(VPPAN)은 상기 제 1 리드 전원전압(VPPRD)보다 높은 전압 레벨을 가질 수 있다. 상기 어닐 고전압(VPPAN)은 상기 제 1 라이트 전원전압(VPPWT)보다 낮은 전압 레벨을 가질 수 있다.
상기 비트라인 제어 회로(540)는 상기 리드 신호(RD)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 제 1 전류가 흐르도록 할 수 있다. 상기 비트라인 제어 회로(540)는 상기 제 2 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 제 2 전류가 흐르도록 할 수 있다. 상기 제 2 전류의 크기는 상기 제 1 전류의 크기보다 클 수 있다. 상기 제 2 전류는 상기 메모리 셀(MC)의 저항 상태를 저 저항 상태로 유지 및/또는 형성시키기 위한 어닐 전류 (anneal current) 및/또는 셋 백 전류 (set-back current)일 수 있다.
상기 워드라인 제어 회로(550)는 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 워드라인 제어 회로(550)는 상기 비휘발성 메모리 장치(500)의 리드 및 라이트 동작을 위해 상기 글로벌 워드라인(GWL)의 전압 레벨을 변화시킬 수 있다. 상기 워드라인 제어 회로(550)는 상기 리드 신호(RD), 상기 라이트 신호(WT) 및 제 2 제어 신호(WVC)를 수신하여 상기 글로벌 워드라인(GWL)을 적어도 하나 이상의 전압으로 구동할 수 있다.
상기 워드라인 제어 회로(550)는 상기 리드 신호(RD) 또는 상기 라이트 신호(WT)에 기초하여 상기 글로벌 워드라인(GWL)으로 적어도 하나 이상의 전압을 제공할 수 있다. 예를 들어, 상기 워드라인 제어 회로(550)는 제 2 리드 전원전압(VBBRD)을 수신하고, 상기 리드 동작 중에 상기 리드 신호(RD)에 기초하여 상기 글로벌 워드라인(GBL)으로 제 1 저전압을 제공할 수 있다. 상기 워드라인 제어 회로(550)는 상기 라이트 동작 중에 상기 라이트 신호(WT)에 기초하여 상기 글로벌 워드라인(GWL)으로 제 2 라이트 전원전압(VBBWT)을 인가할 수 있다. 상기 제 1 저전압은 상기 제 2 리드 전원전압(VBBRD)보다 높은 전압 레벨을 가질 수 있다. 후술되겠지만, 상기 제 1 저전압의 전압 레벨은 상기 메모리 셀(MC) 양 단에 리드 전압에 대응하는 전압이 인가될 수 있도록 설정될 수 있고, 상기 제 2 라이트 전원전압(VBBWT)의 전압 레벨은 상기 메모리 셀 양 단에 라이트 전압에 대응하는 전압이 인가될 수 있도록 설정될 수 있다.
상기 워드라인 제어 회로(550)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)의 전압 레벨을 감소시킬 수 있다. 예를 들어, 상기 워드라인 제어 회로(550)는 제 2 제어 신호(WVC)가 인에이블되었을 때, 상기 글로벌 워드라인(GWL)으로 상기 제 1 저전압보다 낮은 전압 레벨을 갖는 제 2 저전압을 제공할 수 있다. 예를 들어, 상기 제 2 저전압은 상기 제 2 리드 전원전압(VBBRD)과 동일하거나 상기 제 2 리드 전원전압(VBBRD)보다 높은 전압 레벨을 가질 수 있다. 상기 제 1 리드 전원전압(VPPRD)과 상기 제 1 저전압의 전압 레벨 차이는 상기 리드 전압의 레벨에 대응할 수 있도록 설정될 수 있다. 상기 제 1 라이트 전원전압(VPPWT)과 상기 제 2 라이트 전원전압(VBBWT)의 전압 레벨 차이는 상기 라이트 전압의 레벨에 대응할 수 있도록 설정될 수 있다. 상기 어닐 고전압(VPPAN)은 상기 어닐 고전압(VPPAN)과 상기 제 2 저전압의 전압 레벨 차이가 메모리 셀(MC)을 어닐링(annealing) 및/또는 셋 백 (set-back)시킬 수 있는 전압의 레벨에 대응할 수 있도록 설정될 수 있다.
상기 센스 앰프(560)는 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 센스 앰프(560)는 메모리 셀(MC)의 스냅백을 감지할 수 있다. 상기 센스 앰프(560)는 상기 메모리 셀(MC)의 스냅백을 감지하여 상기 제 1 제어 신호(BVC) 및 상기 제 2 제어 신호(WVC)를 생성할 수 있다. 상기 센스 앰프(560)는 상기 글로벌 비트라인(GBL)의 전압 레벨을 감지하여 상기 메모리 셀(MC)의 스냅백이 발생되었는지 여부를 감지할 수 있다. 상기 센스 앰프(560)는 상기 리드 동작 중에 상기 메모리 셀(MC)의 스냅백이 발생하는지 여부에 기초하여 상기 제 1 제어 신호(BVC) 및 상기 제 2 제어 신호(WVC)를 생성할 수 있다. 예를 들어, 상기 센스 앰프(560)는 상기 메모리 셀(MC)의 스냅백이 발생하지 않았을 때 상기 제 1 및 제 2 제어 신호(BVC, WVC)의 디스에이블 상태를 유지시킬 수 있다. 상기 센스 앰프(560)는 상기 메모리 셀(MC)의 스냅백이 발생했을 때 상기 제 1 및 제 2 제어 신호(BVC, WVC)를 인에이블시킬 수 있다.
도 6a은 본 발명의 실시예에 따른 비휘발성 메모리 장치(600A)의 구성을 보여주는 도면이다. 설명의 명확성을 위해, 도 6a에서 하나의 메모리 셀과 연결될 수 있는 비휘발성 메모리 장치의 구성 요소들이 도시되었다. 또한, 리드 동작을 위한 비휘발성 메모리 장치의 구성 요소들이 도시된 것일 수 있다. 상기 비휘발성 메모리 장치(600A)는 도 5에 도시된 비휘발성 메모리 장치(500)로 적용될 수 있다. 상기 비휘발성 메모리 장치(600A)는 메모리 셀(610)을 포함하고, 상기 메모리 셀(610)의 일 단은 비트라인(BL)과 연결되고, 상기 메모리 셀(610)의 타 단은 워드라인(WL)과 연결될 수 있다. 상기 비트라인(BL)은 글로벌 비트라인(GBL)과 연결될 수 있고, 상기 워드라인(WL)은 글로벌 워드라인(GWL)과 연결될 수 있다.
상기 비휘발성 메모리 장치(600A)는 비트라인 제어 회로(640), 워드라인 제어 회로(650A) 및 센스 앰프(660)를 포함할 수 있다. 상기 비트라인 제어 회로(640)는 상기 리드 신호(RD) 및 상기 제 1 제어 신호(BVC)에 기초하여 제 1 고전압 및 제 2 고전압 중 하나를 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 제 2 고전압은 상기 제 1 고전압보다 높은 전압 레벨을 가질 수 있다. 상기 제 1 고전압은 상기 제 1 리드 전원전압(VPPRD)에 대응할 수 있고, 상기 제 2 고전압은 상기 어닐 고전압(VPPAN)에 대응할 수 있다. 상기 비트라인 제어 회로(640)는 리드 펄스 신호(RDP)가 인에이블되었을 때 상기 제 1 고전압으로서 상기 제 1 리드 전원전압(VPPRD)을 상기 글로벌 비트라인(GBL)을 제공할 수 있다. 상기 비트라인 제어 회로(640)는 상기 제 1 제어 신호(BVC)가 인에이블되었을 때 상기 제 2 고전압으로서 상기 어닐 고전압(VPPAN)을 상기 글로벌 비트라인(GBL)으로 제공하여 상기 글로벌 비트라인(GBL)의 전압 레벨을 상승시킬 수 있다.
상기 비트라인 제어 회로(640)는 상기 리드 신호(RD) 및 상기 제 1 제어 신호(BVC)에 기초하여 제 1 전류(ICLP) 및 제 2 전류(IANN) 중 하나가 상기 글로벌 비트라인(GBL)을 통해 흐르게 할 수 있다. 상기 비트라인 제어 회로(640)는 상기 리드 펄스 신호(RDP)에 기초하여 상기 제 1 전류(ICLP)가 상기 글로벌 비트라인(GBL)을 통해 흐르게 하고, 상기 제 1 제어 신호(BVC)에 기초하여 상기 제 2 전류(IANN)가 상기 글로벌 비트라인(GBL)을 통해 흐르게 할 수 있다. 상기 제 1 전류(ICLP)는 상기 메모리 셀(610)에 대한 리드 동작을 위해 상기 메모리 셀(610)을 통해 흐르는 클램핑 전류에 대응할 수 있다. 상기 제 2 전류(IANN)는 상기 메모리 셀(610)을 저 저항 상태로 유지시킬 수 있도록 상기 메모리 셀(610)을 어닐링 및/또는 셋 백시키는 어닐 전류에 대응할 수 있다. 상기 제 2 전류(IANN)는 상기 제 1 전류(ICLP)보다 클 수 있다.
상기 비트라인 제어 회로(640)는 리드 전류 회로(641) 및 어닐 전류 회로(642)를 포함할 수 있다. 상기 리드 전류 회로(641)는 상기 제 1 리드 전원전압(VPPRD)을 수신하고, 상기 리드 펄스 신호(RDP)에 기초하여 상기 글로벌 비트라인(GBL)으로 상기 제 1 리드 전원전압(VPPRD)을 제공하고, 상기 글로벌 비트라인(GBL)을 통해 상기 제 1 전류(ICLP)가 흐르도록 할 수 있다. 상기 어닐 전류 회로(642)는 상기 어닐 고전압(VPPAN)을 수신하고, 상기 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)으로 상기 어닐 고전압(VPPAN)을 제공하고, 상기 글로벌 비트라인(GBL)을 통해 상기 제 2 전류(IANN)가 흐르도록 할 수 있다. 따라서, 상기 어닐 전류 회로(642)는 상기 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)의 전압 레벨을 상승시키고, 상기 글로벌 비트라인(GBL)을 통해 흐르는 전류를 증가시킬 수 있다.
상기 워드라인 제어 회로(650A)는 상기 리드 신호(RD) 및 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)으로 제 1 저전압 및 제 2 저전압 중 하나를 제공할 수 있다. 상기 워드라인 제어 회로(650A)는 제 2 리드 전원전압(VBBRD)을 수신하고, 상기 제 2 리드 전원전압(VBBRD)으로부터 상기 제 1 및 제 2 저전압을 생성할 수 있다. 상기 워드라인 제어 회로(650A)는 상기 리드 인에이블 신호(RDEN)에 기초하여 상기 제 1 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있고, 상기 제 2 제어 신호(WVC)에 기초하여 상기 제 2 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 제 2 저전압은 상기 제 1 저전압보다 낮은 전압 레벨을 가질 수 있다.
상기 워드라인 제어 회로(650A)는 리드 전압 공급 회로(651A) 및 바이패스 회로(652A)를 포함할 수 있다. 상기 리드 전압 공급 회로(651A)는 상기 제 2 리드 전원전압(VBBRD)을 수신하고, 상기 리드 신호(RD)에 기초하여 상기 제 1 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 리드 전압 공급 회로(651A)는 리드 인에이블 신호(RDEN) 및 클램프 신호(CLPB)에 기초하여 상기 제 1 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 리드 인에이블 신호(RDEN)는 상기 비휘발성 메모리 장치(600A)의 리드 동작 중에 상기 리드 신호(RD)에 기초하여 생성될 수 있다. 상기 클램프 신호(CLPB)는 바이어스 전압으로서 예를 들어, 로직 로우 레벨에 대응하는 전압 레벨을 갖는 바이어스 전압일 수 있다. 상기 리드 전압 공급 회로(651A)는 상기 리드 인에이블 신호(RDEN) 및 상기 클램프 신호(CLPB)에 기초하여 상기 제 2 리드 전원전압(VBBRD)을 클램핑하여 상기 제 2 리드 전원전압(VBBRD)보다 높은 전압 레벨을 갖는 상기 제 1 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다.
상기 바이패스 회로(652A)는 상기 제 2 리드 전원전압(VBBRD) 및 상기 제 2 제어 신호(WVC)를 수신할 수 있다. 상기 바이패스 회로(652A)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 제 2 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 제 2 저전압은 상기 제 2 리드 전원전압(VBBRD)과 동일하거나 상기 제 2 리드 전원전압(VBBRD)보다 높은 전압 레벨을 가질 수 있고, 상기 제 1 저전압보다 낮은 전압 레벨을 가질 수 있다. 상기 바이패스 회로(652A)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)의 전압 레벨을 하강시킬 수 있다. 상기 바이패스 회로(652A)는 상기 제 2 제어 신호(WVC)가 인에이블되었을 때, 상기 글로벌 워드라인(GWL)의 전압을 상기 제 1 저전압에서 상기 제 2 저전압으로 하강시킬 수 있다.
상기 리드 전압 공급 회로(651A)는 제 1 트랜지스터(T61A) 및 제 2 트랜지스터(T62A)를 포함할 수 있다. 상기 제 1 트랜지스터(T61A)는 N 채널 모스 트랜지스터일 수 있고, 상기 제 2 트랜지스터(T62A)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T61A)의 게이트는 상기 리드 인에이블 신호(RDEN)를 수신하고, 소스가 상기 제 2 리드 전원전압(VBBRD)을 수신할 수 있다. 상기 제 2 트랜지스터(T62A)의 게이트는 상기 클램프 신호(CLPB)를 수신하고, 드레인이 상기 제 1 트랜지스터(T61A)의 드레인과 연결되며, 소스가 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 제 1 트랜지스터(T61A)는 상기 리드 인에이블 신호(RDEN)가 하이 레벨로 인에이블되었을 때 상기 제 2 리드 전원전압(VBBRD)을 상기 제 2 트랜지스터(T62A)의 드레인으로 제공할 수 있다. 상기 제 2 트랜지스터(T62A)는 상기 클램프 신호(CLPB)가 로우 레벨로 인에이블되었을 때, 상기 제 2 리드 전원전압(VBBRD)의 전압 레벨을 클램핑하고, 클램핑된 전압을 상기 제 1 저전압으로서 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 예를 들어, 상기 제 1 저전압은 상기 제 2 리드 전원전압(VBBRD)에서 상기 제 2 트랜지스터(T62A)의 문턱전압 (VthT62A)만큼 상승된 전압 레벨을 가질 수 있다.
상기 바이패스 회로(652A)는 제 3 트랜지스터(T63A)를 포함할 수 있다. 상기 제 3 트랜지스터(T63A)는 N 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 3 트랜지스터(T63A)는 게이트로 상기 제 2 제어 신호(WVC)를 수신하고, 소스로 상기 제 2 리드 전원전압(VBBRD)을 수신하며, 드레인이 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 제 3 트랜지스터(T63A)는 상기 제 2 제어 신호(WVC)가 인에이블되었을 때 상기 제 2 리드 전원전압(VBBRD)과 실질적으로 동일한 전압 레벨을 갖는 전압을 상기 제 2 저전압으로서 상기 글로벌 워드라인(GWL)으로 제공할 수 있다.
상기 센스 앰프(660)는 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 센스 앰프(660)는 기준 전압(VREF)을 수신할 수 있다. 상기 기준 전압(VREF)은 상기 메모리 셀의 스냅백이 발생되었을 때, 상기 글로벌 비트라인(GBL)의 전압 레벨 변화를 감지할 수 있는 적절한 전압 레벨을 가질 수 있다. 상기 센스 앰프(660)는 상기 글로벌 비트라인(GBL)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교하여 출력 신호(SAOUT)를 생성할 수 있다. 상기 센스 앰프(660)는 상기 글로벌 비트라인(GBL)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨을 비교 증폭하는 비교기(661)를 포함할 수 있다. 예를 들어, 상기 센스 앰프(660)는 상기 글로벌 비트라인(GBL)의 전압 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 낮을 때 상기 출력 신호(SAOUT)를 로우 레벨에서 하이 레벨로 천이시킬 수 있다. 상기 센스 앰프(660)는 상기 출력 신호(SAOUT)가 하이 레벨로 천이했을 때 로우 레벨로 인에이블되는 상기 제 1 제어 신호(BVC)를 생성하고, 하이 레벨로 인에이블되는 제 2 제어 신호(WVC)를 생성할 수 있다. 상기 센스 앰프(660)는 제어 신호 생성 회로(662)를 더 포함할 수 있다. 상기 제어 신호 생성 회로(662)는 상기 출력 신호(SAOUT) 및 상기 리드 신호(RD)에 기초하여 상기 제 1 제어 신호(BVC) 및 상기 제 2 제어 신호(WVC)를 생성할 수 있다. 상기 제어 신호 생성 회로(662)는 상기 출력 신호(SAOUT)가 하이 레벨로 천이했을 때 로우 레벨로 인에이블되는 상기 제 1 제어 신호(BVC)를 생성하고, 하이 레벨로 인에이블되는 상기 제 2 제어 신호(WVC)를 생성할 수 있다. 상기 제어 신호 생성 회로(662)는 상기 리드 신호(RD)가 디스에이블되었을 때 상기 제 1 및 제 2 제어 신호(BVC, WVC)를 디스에이블시킬 수 있다.
도 6a에서, 상기 비휘발성 메모리 장치(600A)는 레벨 쉬프터(621), 컬럼 스위치(622) 및 로우 스위치(631)를 더 포함할 수 있다. 상기 레벨 쉬프터(621) 및 상기 컬럼 스위치(622)는 도 5에 도시된 컬럼 선택 회로(520)의 일부 구성 요소일 수 있고, 상기 로우 스위치(631)는 도 5에 도시된 로우 선택 회로(530)의 일부 구성 요소일 수 있다. 상기 레벨 쉬프터(621)는 컬럼 선택 신호(YS)를 수신할 수 있다. 상기 레벨 쉬프터(621)는 상기 컬럼 선택 신호(YS)의 전압 레벨을 상승시킬 수 있다. 상기 컬럼 스위치(622)는 상기 레벨 쉬프터(621)의 출력을 수신하여 비트라인(BL)을 상기 글로벌 비트라인(GBL)과 연결함으로써 상기 메모리 셀(610)이 상기 글로벌 비트라인(GBL)과 연결될 수 있도록 한다. 상기 로우 스위치(631)는 상기 로우 선택 신호(XS)를 수신하여 워드라인(WL)을 상기 글로벌 워드라인(GWL)과 연결함으로써 상기 메모리 셀(210)이 상기 글로벌 워드라인(GWL)과 연결될 수 있도록 한다.
도 6b는 본 발명의 실시예에 따른 비휘발성 메모리 장치(600B)의 구성을 보여주는 도면이다. 상기 비휘발성 메모리 장치(600B)는 도 5에 도시된 비휘발성 메모리 장치(500)로 적용될 수 있다. 상기 비휘발성 메모리 장치(600B)는 메모리 셀(610), 비트라인 제어 회로(640), 워드라인 제어 회로(650B) 및 센스 앰프(660)를 포함할 수 있다. 상기 비휘발성 메모리 장치(600B)는 워드라인 제어 회로(650B)를 제외하고 도 6a에 도시된 비휘발성 메모리 장치(600A)와 실질적으로 동일한 구성요소를 가질 수 있다. 동일한 구성요소에 대한 중복되는 설명은 하지 않기로 한다.
상기 워드라인 제어 회로(650B)는 상기 리드 신호(RD) 및 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)으로 제 1 저전압 및 제 2 저전압 중 하나를 제공할 수 있다. 상기 워드라인 제어 회로(650B)는 제 2 리드 전원전압(VBBRD)과 함께 어닐 저전압(VBBAN)을 수신할 수 있다. 상기 어닐 저전압(VBBAN)은 상기 제 2 리드 전원전압(VBBRD)보다 높은 전압 레벨을 가질 수 있다. 상기 어닐 저전압(VBBRD)은 상기 제 1 저전압보다 낮은 전압 레벨을 가질 수 있다. 상기 워드라인 제어 회로(650B)는 상기 제 2 리드 전원전압(VBBRD)으로부터 상기 제 1 저전압을 생성하고, 상기 어닐 저전압(VBBAN)으로부터 제 2 저전압을 생성할 수 있다. 상기 워드라인 제어 회로(650B)는 상기 리드 인에이블 신호(RDEN)에 기초하여 상기 제 1 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있고, 상기 제 2 제어 신호(WVC)에 기초하여 상기 제 2 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 제 2 저전압은 상기 제 1 저전압보다 낮은 전압 레벨을 가질 수 있다.
상기 워드라인 제어 회로(650B)는 리드 전압 공급 회로(651B) 및 어닐 전압 공급 회로(652B)를 포함할 수 있다. 상기 리드 전압 공급 회로(651B)는 상기 제 2 리드 전원전압(VBBRD)을 수신하고, 상기 리드 신호(RD)에 기초하여 상기 제 1 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 리드 전압 공급 회로(651B)는 리드 인에이블 신호(RDEN) 및 클램프 신호(CLPB)에 기초하여 상기 제 1 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 리드 전압 공급 회로(651B)는 상기 리드 인에이블 신호(RDEN) 및 상기 클램프 신호(CLPB)에 기초하여 상기 제 2 리드 전원전압(VBBRD)을 클램핑하여 상기 제 2 리드 전원전압(VBBRD)보다 높은 전압 레벨을 갖는 상기 제 1 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다.
상기 어닐 전압 공급 회로(652B)는 상기 어닐 저전압(VBBAN) 및 상기 제 2 제어 신호(WVC)를 수신할 수 있다. 상기 어닐 전압 공급 회로(652B)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 제 2 저전압을 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 상기 제 2 저전압은 상기 어닐 저전압(VBBAN)과 동일하거나 상기 어닐 저전압(VBBAN)보다 높은 전압 레벨을 가질 수 있고, 상기 제 1 저전압보다 낮은 전압 레벨을 가질 수 있다. 상기 어닐 전압 공급 회로(652B)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 글로벌 워드라인(GWL)의 전압 레벨을 하강시킬 수 있다. 상기 어닐 전압 공급 회로(652B)는 상기 제 2 제어 신호(WVC)가 인에이블되었을 때, 상기 글로벌 비트라인(GBL)의 전압을 상기 제 1 저전압에서 상기 제 2 저전압으로 하강시킬 수 있다.
상기 리드 전압 공급 회로(651B)는 제 1 트랜지스터(T61B) 및 제 2 트랜지스터(T62B)를 포함할 수 있다. 상기 제 1 트랜지스터(T61B)는 N 채널 모스 트랜지스터일 수 있고, 상기 제 2 트랜지스터(T62B)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T61B)의 게이트는 상기 리드 인에이블 신호(RDEN)를 수신하고, 소스가 상기 제 2 리드 전원전압(VBBRD)을 수신할 수 있다. 상기 제 2 트랜지스터(T62B)의 게이트는 상기 클램프 신호(CLPB)를 수신하고, 드레인이 상기 제 1 트랜지스터(T61B)의 드레인과 연결되며, 소스가 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 제 1 트랜지스터(T61B)는 상기 리드 인에이블 신호(RDEN)가 하이 레벨로 인에이블되었을 때 상기 제 2 리드 전원전압(VBBRD)을 상기 제 2 트랜지스터(T62B)의 드레인으로 제공할 수 있다. 상기 제 2 트랜지스터(T62B)는 상기 클램프 신호(CLPB)가 로우 레벨로 인에이블되었을 때, 상기 제 2 리드 전원전압(VBBRD)의 전압 레벨을 클램핑하고, 클램핑된 전압을 상기 제 1 저전압으로서 상기 글로벌 워드라인(GWL)으로 제공할 수 있다. 예를 들어, 상기 제 1 저전압은 상기 제 2 리드 전원전압(VBBRD)에서 상기 제 2 트랜지스터(T62B)의 문턱전압 (VthT62B)만큼 상승된 전압 레벨을 가질 수 있다.
상기 어닐 전압 공급 회로(652B)는 제 3 트랜지스터(T63B)를 포함할 수 있다. 상기 제 3 트랜지스터(T63B)는 N 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 3 트랜지스터(T63B)는 게이트로 상기 제 2 제어 신호(WVC)를 수신하고, 소스로 상기 어닐 저전압(VBBAN)을 수신하며, 드레인이 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 제 3 트랜지스터(T63B)는 상기 제 2 제어 신호(WVC)가 인에이블되었을 때 상기 어닐 저전압(VBBAN)과 실질적으로 동일한 전압 레벨을 갖는 전압을 상기 제 2 저전압으로서 상기 글로벌 워드라인(GWL)으로 제공할 수 있다.
도 7은 도 6a 및 도 6b에 도시된 비트라인 제어 회로(640)의 구성을 보여주는 도면이다. 도 7에서, 상기 비트라인 제어 회로(640)는 리드 전류 회로(641) 및 어닐 전류 회로(642)를 포함할 수 있다. 상기 리드 전류 회로(641)는 프리차지 회로(711) 및 제 1 전류 미러(712)를 포함할 수 있다. 상기 프리차지 회로(711)는 리드 동작이 수행되면 상기 글로벌 비트라인(GBL)의 전압 레벨을 상기 제 1 리드 전원전압(VPPRD)으로 프리차지시킬 수 있다. 상기 프리차지 회로(711)는 프리차지 신호(PCGB)를 수신할 수 있다. 상기 프리차지 신호(PCGB)는 상기 비휘발성 메모리 장치(600A, 600B)의 리드 동작 중에 상기 리드 신호(RD)에 기초하여 상기 리드 인에이블 신호(RDEN)가 인에이블되기 전에 인에이블될 수 있는 펄스 신호일 수 있다. 상기 프리차지 회로(711)는 상기 프리차지 신호(PCGB)에 기초하여 상기 글로벌 비트라인(GBL)으로 상기 제 1 리드 전원전압(VPPRD)을 제공할 수 있다. 상기 프리차지 회로(711)는 제 1 트랜지스터(T71)를 포함할 수 있다. 상기 제 1 트랜지스터(T71)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T71)의 게이트는 상기 프리차지 신호(PCGB)를 수신하고, 소스가 상기 제 1 리드 전원전압(VPPRD)을 수신하며, 드레인이 상기 글로벌 비트라인(GBL)과 연결될 수 있다.
상기 제 1 전류 미러(712)는 상기 제 1 전류(ICLP)를 제공하는 제 1 전류원(S71)을 포함할 수 있다. 상기 제 1 전류 미러(712)는 상기 리드 펄스 신호(RDP)를 수신하고, 상기 리드 펄스 신호(RDP)에 기초하여 상기 제 1 리드 전원전압(VPPRD)을 상기 글로벌 비트라인(GBL)으로 제공하고, 상기 제 1 전류원(S71)이 제공하는 제 1 전류(ICLP)를 미러링하여 상기 글로벌 비트라인(GBL)을 통해 상기 제 1 전류(ICLP)가 흐르도록 한다. 상기 제 1 전류 미러(712)는 상기 제 1 전류원(S71), 제 2 트랜지스터(T72), 제 3 트랜지스터(T73) 및 제 4 트랜지스터(T74)를 포함할 수 있다. 상기 제 1 전류원(S71)의 일 단은 임의의 전압 레벨을 갖는 전원전압 단자와 연결될 수 있다. 상기 제 2 내지 제 4 트랜지스터(T72, T73, T74)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T72)의 게이트는 상기 리드 펄스 신호(RDP)를 수신하고, 드레인이 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 제 3 트랜지스터(T73)의 게이트는 상기 제 1 전류원(S71)의 타 단과 연결되고, 드레인이 상기 제 2 트랜지스터(T72)의 소스와 연결되며, 소스가 상기 제 1 리드 전원전압(VPPRD)을 수신할 수 있다. 상기 제 4 트랜지스터(T74)의 게이트 및 드레인은 상기 제 3 트랜지스터(T73)의 게이트와 공통 연결되고, 소스가 상기 제 1 리드 전원전압(VPPRD)을 수신할 수 있다.
상기 어닐 전류 회로(642)는 제 2 전류 미러(721)를 포함할 수 있다. 상기 제 2 전류 미러(721)는 상기 제 2 전류(IANN)를 제공하는 제 2 전류원(S72)을 포함할 수 있다. 상기 제 2 전류 미러(721)는 상기 제 1 제어 신호(BVC)를 수신하고, 상기 제 1 제어 신호(BVC)에 기초하여 상기 어닐 고전압(VPPAN)을 상기 글로벌 비트라인(GBL)으로 제공하고, 상기 제 2 전류원(S72)이 제공하는 제 2 전류(IANN)를 미러링하여 상기 글로벌 비트라인(GBL)을 통해 상기 제 2 전류(IANN)가 흐르도록 한다. 상기 제 2 전류 미러(721)는 상기 제 2 전류원(S72), 제 5 트랜지스터(T75), 제 6 트랜지스터(T76) 및 제 7 트랜지스터(T77)를 포함할 수 있다. 상기 제 2 전류원(S72)의 일 단은 임의의 전압 레벨을 갖는 전원전압 단자와 연결될 수 있다. 상기 제 5 내지 제 7 트랜지스터(T75, T76, T77)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T75)의 게이트는 상기 제 1 제어 신호(BVC)를 수신하고, 드레인이 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 제 6 트랜지스터(T76)의 게이트는 상기 제 2 전류원(S72)의 타 단과 연결되고, 드레인이 상기 제 5 트랜지스터(T75)의 소스와 연결되며, 소스가 상기 어닐 고전압(VPPAN)을 수신할 수 있다. 상기 제 7 트랜지스터(T77)의 게이트 및 드레인은 상기 제 6 트랜지스터(T76)의 게이트와 공통 연결되고, 소스가 상기 어닐 고전압(VPPAN)을 수신할 수 있다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 5, 도 6a, 도 7 및 도 8a를 참조하여, 본 발명의 실시예에 따른 비휘발성 메모리 장치(600A)의 동작을 설명하면 다음과 같다. 도 8a는 상기 프리차지 신호(PCGB), 상기 리드 인에이블 신호(RDEN), 상기 리드 펄스 신호(RDP), 제 1 제어 신호(BVC) 및 제 2 제어 신호(WVC)의 펄스를 도시하고, 글로벌 비트라인(GBL)의 전압 레벨(GBL)과 글로벌 워드라인(GWL)의 전압 레벨(GWL)의 변화를 도시하며, 메모리 셀(210)을 통해 흐르는 메모리 셀 전류(Icell)를 도시할 수 있다. 상기 비휘발성 메모리 장치(600A)의 리드 동작이 수행되면, 상기 컬럼 선택 스위치(622)는 상기 컬럼 선택 신호(YS)에 기초하여 상기 비트라인(BL)과 상기 글로벌 비트라인(GBL)을 연결하고, 상기 로우 선택 스위치(632)는 상기 로우 선택 신호(XS)에 기초하여 상기 워드라인(WL)과 상기 글로벌 워드라인(GWL)을 연결할 수 있다. 이 때, 상기 레벨 쉬프터(621)는 상기 컬럼 선택 신호(YS)의 전압 레벨을 상승시켜 상기 컬럼 선택 스위치(622)로 제공할 수 있다. 상기 리드 동작이 수행되면, 상기 프리차지 신호(PCGB)가 제일 먼저 로우 레벨로 인에이블될 수 있다. 상기 프리차지 신호(PCGB)에 기초하여 상기 프리차지 회로(711)는 상기 글로벌 비트라인(GBL)을 상기 제 1 고전압에 대응하는 상기 제 1 리드 전원전압(VPPRD)의 전압 레벨로 프리차지시킬 수 있다. 따라서, 상기 글로벌 비트라인의 전압 레벨(VGBL)은 상기 제 1 리드 전원전압(VPPRD)의 레벨로 상승할 수 있다.
상기 프리차지 신호(PCGB)가 디스에이블되고, 상기 리드 인에이블 신호(RDEN)가 하이 레벨로 인에이블되고, 상기 리드 펄스 신호(RDP)가 로우 레벨로 인에이블될 수 있다. 상기 리드 전류 회로(641)는 상기 리드 펄스 신호(RDP)에 기초하여 상기 글로벌 비트라인(GBL)으로 계속해서 상기 제 1 리드 전원전압(VPPRD)을 제공하고, 상기 글로벌 비트라인(GBL)을 통해 제 1 전류(ICLP)가 흐르도록 한다. 상기 리드 전압 공급 회로(651A)는 상기 리드 인에이블 신호(RDEN)에 기초하여 상기 글로벌 워드라인(GWL)으로 상기 제 2 리드 전원전압(VBBRD)을 제공할 수 있다. 이 때, 상기 리드 전압 공급 회로(651)는 상기 제 2 리드 전원전압(VBBRD)의 전압 레벨을 클램핑하여 상기 제 1 저전압(VBBRD+VthT62A)이 상기 글로벌 워드라인(GWL)으로 제공될 수 있도록 한다. 상기 글로벌 워드라인의 전압 레벨(VGWL)이 상기 제 1 저전압(VBBRD+VthT62A)의 전압 레벨로 충분히 하강되면, 상기 메모리 셀(610)의 양 단에 리드 전압(VREAD)에 대응하는 전압이 인가될 수 있고, 저 저항 상태의 메모리 셀의 스냅백이 발생될 수 있다. 상기 메모리 셀(610)의 스냅백이 발생되면, 상기 메모리 셀(610)의 저항 값이 급격히 감소하고, 상기 메모리 셀(610)을 통해 흐르는 전류인 상기 메모리 셀 전류(Icell)가 급격히 증가하여 스파이크 전류(Ispike)가 발생될 수 있다. 상기 메모리 셀(610)의 스냅백이 발생되면, 상기 메모리 셀 전류(Icell)가 증가되어 상기 글로벌 비트라인의 전압 레벨(VGBL)은 하강되고, 상기 글로벌 워드라인의 전압 레벨(VGWL)은 상승될 수 있다. 상기 센스 앰프(660)는 상기 글로벌 워드라인(GWL)의 전압 레벨 변화를 감지하여 상기 제 1 및 제 2 제어 신호(BVC, WVC)를 인에이블시킬 수 있다.
상기 어닐 전류 회로(642)는 상기 제 1 제어 신호(BVC)에 기초하여 상기 글로벌 비트라인(GBL)으로 상기 어닐 고전압(VPPAN)을 제공하고, 상기 글로벌 비트라인(GBL)을 통해 상기 제 2 전류(IANN)가 흐르도록 한다. 상기 글로벌 비트라인의 전압 레벨(VGBL)과 상기 글로벌 워드라인의 전압 레벨(VGWL) 사이의 전압 레벨 차이는 상기 리드 전압(VREAD)보다 큰 어닐 전압(VANNEAL)이 될 수 있다. 또한, 상기 글로벌 비트라인(GBL)을 통해 제 2 전류(IANN)가 흐르게 함으로써, 상기 메모리 셀 전류(Icell)가 상기 제 2 전류(IANN)가 될 수 있도록 한다. 상기 바이패스 회로(652A)는 상기 제 2 제어 신호(WVC)에 기초하여 상기 제 2 리드 전원전압(VBBRD)을 상기 글로벌 워드라인(GWL)으로 제공하고, 상기 글로벌 워드라인의 전압 레벨(VGWL)은 상기 제 2 리드 전원전압(VBBRD)의 전압 레벨에 가깝게 하강될 수 있다. 따라서, 상기 메모리 셀(610)의 결정화가 진행되고, 상기 메모리 셀(210)의 저항 상태를 저 저항 상태로 형성시킬 수 있다. 상기 메모리 셀(210)의 저항 상태가 저 저항 상태로 충분히 형성되면, 상기 리드 동작이 종료될 수 있다. 따라서, 상기 리드 인에이블 신호(RDEN), 상기 제 1 제어 신호(BVC) 및 상기 제 2 제어 신호(WVC)가 디스에이블되고, 상기 글로벌 비트라인의 전압 레벨(VGBL)이 하강하고, 상기 글로벌 워드라인의 전압 레벨(VGWL)이 상승할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치(600A)는 상기 레벨 쉬프터(621)를 구비하여 상기 컬럼 선택 신호(YS)의 전압 레벨을 상승시켜 상기 컬럼 선택 스위치(622)로 제공할 수 있다. 상기 컬럼 선택 신호(YS)의 전압 레벨이 상승되면, 상기 컬럼 선택 스위치(622)를 통해 흐르는 전류의 양이 감소될 수 있고, 상기 메모리 셀(610)이 스냅백 될 때 발생되는 스파이크 전류(Ispike)의 크기를 감소시킬 수 있다. 상기 스파이크 전류(Ispike)가 감소되면 저 저항 상태의 메모리 셀(610)이 고 저항 상태로 변화되는 디스터번스를 완화시킬 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치(600A)는 상기 컬럼 선택 신호(YS)의 전압 레벨을 감소시켜 상기 메모리 셀(610)의 스냅백 시 발생되는 스파이크 전류(Ispike)를 감소시켜 스파이크 전류(Ispike)에 의한 디스터번스를 완화시킬 수 있다. 또한, 상기 비휘발성 메모리 장치(600A)는 메모리 셀(610)의 스냅백이 발생된 후, 상기 메모리 셀(610)로 충분한 어닐 전류를 공급함으로써, 상기 메모리 셀(610)의 저 저항 상태를 충분히 형성하여 상기 디스터번스를 완화시킬 수 있다.
도 8b는 상기 비휘발성 메모리 장치(600A)의 다른 동작을 보여주는 타이밍도이다. 도 6a 및 8b를 참조하면, 상기 리드 펄스 신호(RDP)는 상기 리드 인에이블 신호(RDEN)가 인에이블되는 구간 동안 계속해서 인에이블될 수 있다. 상기 리드 펄스 신호(RDP)는 상기 리드 인에이블 신호(RDEN)와 실질적으로 동일한 시점에 인에이블될 수 있고, 상기 리드 인에이블 신호(RDEN)와 실질적으로 동일한 시점에 디스에이블될 수 있다. 상기 워드라인 제어 회로(650)는 상기 리드 펄스 신호(RDP)에 응답하여 상기 메모리 셀(610)로 상기 제 1 전류(ICLP)를 공급하고, 상기 제 2 제어 신호(WVC)가 인에이블되면 상기 메모리 셀(610)로 상기 제 2 전류(IANN)를 추가적으로 중첩되게 공급할 수 있다. 상기 제 2 제어 신호(WVC)가 인에이블되더라도 상기 리드 펄스 신호(RDP)가 인에이블 상태를 유지하는 경우, 메모리 셀(610)로 공급되는 전류가 제 1 전류(ICLP)에서 제 2 전류(IANN)로 변화되면서 발생하는 스위칭 노이즈 (switching noise)를 감소시킬 수 있다. 따라서, 메모리 셀로 인가되는 어닐 전류의 파형을 보다 향상시킬 수 있다.
도 8c는 상기 비휘발성 메모리 장치(600A)의 또 다른 동작을 보여주는 타이밍도이다. 도 6a 및 도 8c를 참조하면, 상기 리드 펄스 신호(RDP)는 도 8b와 같이 상기 리드 인에이블 신호(RDEN)가 인에이블되는 구간 동안 계속해서 인에이블될 수 있다. 일 실시예에서, 상기 리드 펄스 신호(RDP)는 도 8a와 같이 상기 리드 인에이블 신호(RDENB)보다 먼저 디스에이블될 수도 있다. 상기 센스 앰프(660)의 제어 신호 생성 회로(662)는 상기 제 1 제어 신호(BVC)를 상기 제 2 제어 신호(WVC)보다 먼저 디스에이블시킬 수 있다. 즉, 상기 제 1 제어 신호(BVC)는 상기 리드 신호(RD)가 디스에이블되는 시점보다 먼저 디스에이블될 수 있다. 상기 제 1 제어 신호(BVC)가 먼저 디스에이블되는 경우, 도 8c와 같이 상기 글로벌 워드라인의 전압 레벨(VGWL)이 하강하는 것보다 먼저 상기 글로벌 비트라인의 전압 레벨(VGBL)이 단계적으로 상승될 수 있다. 어닐 전류를 인가하여 상기 메모리 셀을 어닐링 및/또는 셋 백 시키는 단계는 결정화 핵을 생성하는 단계 (nucleation) 및 결정화 핵을 성장시키는 단계 (growth)를 포함하고, 추가적으로 결정화 핵이 충분히 성장되면 메모리 셀을 통해 흐르는 전류를 단계적으로 감소시키는 램핑 다운 (rampng down) 단계를 포함할 수 있다. 상기 제 1 제어 신호(BVC)가 상기 제 2 제어 신호(WVC)보다 먼저 디스에이블되는 경우, 상기 메모리 셀(610)로 공급되는 어닐 전류를 단계적으로 감소시켜 상기 램핑 단계를 용이하게 구현할 수 있다. 또한, 리드 동작 시간을 감소시켜 리드 레이턴시 (read latency)를 개선할 수 있고, 리드 디스터번스도 추가적으로 완화시킬 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도이다. 도 9를 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(100, 200, 500, 600) 중 적어도 하나를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 10을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(100, 200, 500, 600) 중 적어도 하나를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 비휘발성 메모리는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(100, 200, 500, 600) 중 적어도 하나를 포함할 수 있다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (2)

  1. 비트라인을 선택하여 메모리 셀과 글로벌 비트라인을 연결하고, 워드라인을 선택하여 상기 메모리 셀과 글로벌 워드라인을 연결하는 단계;
    상기 글로벌 비트라인 및 상기 글로벌 워드라인을 통해 상기 메모리 셀로 리드 전압을 인가하여 상기 메모리 셀을 통해 제 1 전류가 흐르도록 하는 단계;
    상기 메모리 셀의 스냅백이 발생되었는지 여부를 감지하는 단계; 및
    상기 메모리 셀의 스냅백이 발생되었을 때, 상기 글로벌 비트라인 및 상기 글로벌 워드라인을 통해 상기 메모리 셀로 어닐 전압을 인가하여 상기 메모리 셀을 통해 제 2 전류가 흐르도록 하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 비트라인을 선택하여 메모리 셀과 글로벌 비트라인을 연결하고, 워드라인을 선택하여 상기 메모리 셀과 글로벌 워드라인을 연결하는 단계;
    상기 글로벌 비트라인으로 제 1 고전압을 인가하고, 상기 글로벌 워드라인으로 제 1 저전압을 인가하여 상기 메모리 셀을 통해 제 1 전류가 흐르도록 하는 단계;
    상기 글로벌 비트라인의 전압 레벨을 감지하여 상기 메모리 셀의 스냅백이 발생되었는지 여부를 감지하는 단계; 및
    상기 메모리 셀의 스냅백이 발생되었을 때, 상기 글로벌 비트라인으로 제 2 고전압을 인가하고, 상기 글로벌 워드라인으로 제 2 저전압을 인가하여 상기 메모리 셀을 통해 제 2 전류가 흐르도록 하는 단계를 비휘발성 메모리 장치의 동작 방법.
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