KR20230021573A - Sram 셀에서의 네거티브 비트 라인 생성을 위한 로버스트 회로 - Google Patents
Sram 셀에서의 네거티브 비트 라인 생성을 위한 로버스트 회로 Download PDFInfo
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Abstract
SRAM 셀에서의 네거티브 비트 라인 전압을 제한하기 위한 시스템 및 방법이 제공된다. 전압 리미터 회로는 비트 라인 상에 제공되는 네거티브 전압의 크기를 제어하기 위해 기록 드라이버 내에 구현될 수 있다. 전압 리미터 회로는 낮은 동작 전압 레벨에서 네거티브 비트 라인 전압의 요구되는 크기를 생성할 수 있다. 전압 리미터 회로는 또한, 미리 결정된 값을 초과하지 않도록 네거티브 비트 라인 전압의 크기를 제한할 수 있다. 네거티브 비트 라인 전압의 크기의 감소는 SRAM 셀의 액티브 전력을 감소시킬 수 있다.
Description
[관련 출원의 교차 참조]
본 출원은 2021년 8월 5일에 출원되고 발명의 명칭이 "Systems and Methods for Bitline Generation in SRAMs"인 미국 가출원 No. 63/229,609에 대한 우선권을 주장하고, 그 전체 내용은 여기에 포함되어 있다.
본 명세서에 설명된 기술은 일반적으로 SRAM 셀에 관한 것이고 특히 SRAM 셀에서의 특정 기록 드라이버 동작에 관한 것이다.
주어진 메모리 셀 공급 전압에서, 기록 동작을 수행하기 위해 비트 라인에 대한 최소 크기의 전압이 사용될 수 있다. 듀얼 포트 SRAM 셀 및 고밀도 단일 SRAM 셀을 포함하는 일부 SRAM 셀에 대하여 이 전압 요구사항은 네거티브이다.
도 1은 실시형태에 따른 SRAM 셀에서의 예시적 메모리 아키텍쳐의 다이어그램이다.
도 2는 실시형태에 따른 SRAM 셀에서의 제안된 메모리 아키텍쳐의 상세 다이어그램이다.
도 3은 실시형태에 따른 메모리 어레이 및 기록 드라이버 내에 구현된 전압 리미터 회로의 다이어그램이다.
도 4는 실시형태에 따른 기록 드라이버 내에 구현된 다이오드 전압 리미터 회로의 다이어그램이다.
도 5는 실시형태에 따른 다이오드 전압 리미터 회로 내의 다수의 신호의 파형의 타이밍 다이어그램이다.
도 6은 실시형태에 따른 다이오드 전압 리미터 회로 내의 콤포넌트를 결정하기 위한 플로우 차트의 다이어그램이다.
도 7은 실시형태에 따른 SRAM 셀에서의 제안된 메모리 아키텍쳐의 상세 다이어그램이다.
도 8은 실시형태에 따른 기록 드라이버 내에 구현된 PMOS 전압 리미터 회로의 다이어그램이다.
도 9는 실시형태에 따른 PMOS 전압 리미터 회로의 실시형태의 상세 다이어그램이다.
도 10은 실시형태에 따른 PMOS 전압 리미터 회로 내의 다수의 신호의 타이밍 다이어그램이다.
도 11은 실시형태에 따른 낮은 동작 전압 모드 동안 PMOS 전압 리미터 회로의 동작의 타이밍 다이어그램이다.
도 12는 실시형태에 따른 PMOS 전압 리미터 회로 내의 노드에서의 전압과 전압 임계값 선택 신호(voltage threshold selection signal) 사이의 관계를 나타내는 테이블이다.
도 13은 실시형태에 따른 전압 리미터 회로, NMOS 전압 리미터 회로의 일 실시형태의 다이어그램이다.
도 14는 실시형태에 따른 NMOS 전압 리미터 회로의 상세 다이어그램이다.
도 15는 실시형태에 따른 NMOS 전압 리미터 회로 내의 다수의 신호들 사이의 관계를 나타내는 타이밍 다이어그램이다.
도 16은 실시형태에 따른 NMOS 전압 리미터 회로 내의 다수의 신호들 사이의 관계를 나타내는 테이블이다.
도 17은 실시형태에 따른 기록 드라이버를 동작시키기 위한 방법의 플로우 차트이다.
반대로 나타내지 않으면, 상이한 도면에 있어서의 대응 숫자 및 심볼은 일반적으로 대응 부분을 나타낸다. 도면은 실시형태들의 적절한 양상을 명확하게 나타내기 위해 도시되고, 비례적으로 도시될 필요는 없다.
도 2는 실시형태에 따른 SRAM 셀에서의 제안된 메모리 아키텍쳐의 상세 다이어그램이다.
도 3은 실시형태에 따른 메모리 어레이 및 기록 드라이버 내에 구현된 전압 리미터 회로의 다이어그램이다.
도 4는 실시형태에 따른 기록 드라이버 내에 구현된 다이오드 전압 리미터 회로의 다이어그램이다.
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도 6은 실시형태에 따른 다이오드 전압 리미터 회로 내의 콤포넌트를 결정하기 위한 플로우 차트의 다이어그램이다.
도 7은 실시형태에 따른 SRAM 셀에서의 제안된 메모리 아키텍쳐의 상세 다이어그램이다.
도 8은 실시형태에 따른 기록 드라이버 내에 구현된 PMOS 전압 리미터 회로의 다이어그램이다.
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도 12는 실시형태에 따른 PMOS 전압 리미터 회로 내의 노드에서의 전압과 전압 임계값 선택 신호(voltage threshold selection signal) 사이의 관계를 나타내는 테이블이다.
도 13은 실시형태에 따른 전압 리미터 회로, NMOS 전압 리미터 회로의 일 실시형태의 다이어그램이다.
도 14는 실시형태에 따른 NMOS 전압 리미터 회로의 상세 다이어그램이다.
도 15는 실시형태에 따른 NMOS 전압 리미터 회로 내의 다수의 신호들 사이의 관계를 나타내는 타이밍 다이어그램이다.
도 16은 실시형태에 따른 NMOS 전압 리미터 회로 내의 다수의 신호들 사이의 관계를 나타내는 테이블이다.
도 17은 실시형태에 따른 기록 드라이버를 동작시키기 위한 방법의 플로우 차트이다.
반대로 나타내지 않으면, 상이한 도면에 있어서의 대응 숫자 및 심볼은 일반적으로 대응 부분을 나타낸다. 도면은 실시형태들의 적절한 양상을 명확하게 나타내기 위해 도시되고, 비례적으로 도시될 필요는 없다.
이하의 설명은 제공된 본 개시의 주제(subject matter)의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 일부의 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 일부의 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본 개시의 일부 실시형태가 설명된다. 본 실시형태에서 설명한 스테이지들 전에, 도중에, 및/또는 이후에 추가 동작들이 제공될 수 있다. 설명된 스테이지 중 일부는 상이한 실시형태에 대하여 교체되거나 제거될 수 있다. 추가 피쳐들이 회로에 추가될 수 있다. 후술하는 피쳐들 중 일부는 상이한 실시형태에 대하여 교체되거나 제거될 수 있다. 일부 실시형태는 특정 순서로 수행되는 동작으로 논의되지만, 이러한 동작은 다른 논리적 순서로 수행될 수 있다.
주어진 메모리 셀 공급 전압에서, 기록 동작을 수행하기 위해 비트 라인에 대한 최소 크기의 전압이 사용될 수 있다. 듀얼 포트 SRAM 셀 및 고밀도 단일 SRAM 셀을 포함하는 일부 SRAM 셀에 대하여 이 전압 요구사항은 네거티브이다. 네거티브 비트 라인 전압은 특정 동작 조건에서 네거티브 바이어스 온도 불안정성과 같은 디바이스의 신뢰성 문제를 초래할 수 있다. 예를 들어, 네거티브 비트 라인 전압의 크기가 크고 메모리 셀 공급 전압이 높을 때 네거티브 바이어스 온도 불안정성이 유도될 수 있다. 비트 라인의 높은 크기의 네거티브 전압과 같은 일부 경우에는, 소스와 게이트 사이의 열(column)에서 선택되지 않은 SRAM 셀에 대해 높은 전기장이 생성된다. 이것은 네거티브 바이어스 온도 불안정성과 같은 디바이스의 신뢰성 문제를 초래할 수 있다. 장기간의 네거티브 바이어스 온도 불안정성은 디바이스의 수명을 단축시킬 수 있다.
일부 회로는 낮은 전압에서 필요한 네거티브 비트 라인 전압을 생성하도록 잘 작동할 수 있다. 그러나, 특정 회로는 높은 전압에서 높은 크기의 네거티브 비트 라인 전압을 생성할 수도 있으며, 이러한 높은 크기는 성공적인 기록 동작을 수행하기 위해 불필요할 수 있다. 예컨대, 메모리가 0.6 V에서 동작하는 경우, 생성된 네거티브 비트 라인 전압은 메모리 회로의 동작을 위해 희망하는 - 150 mV가 될 수 있다. 그러나, 메모리 공급 전압이 1.3 V에서 동작하는 경우(예컨대, 높은 요구 기간 동안), 네거티브 비트 라인 전압은 디바이스 내의 신뢰성 이슈를 초래할 수 있는 -300 mV가 될 수 있다.
여기에 설명된 시스템 및 방법은 실시형태에서, 높은 메모리 셀 공급 전압이 존재하는 경우, 네거티브 비트 라인 전압의 크기를 감소시킬 수 있다. 여기에 설명된 시스템 및 방법은 또한 이 네거티브 전압으로 인해 SRAM 셀의 액티브 전력(active power)을 감소시킬 수 있다. 본 개시는 여기서, 높은 동작 전압에서 네거티브 비트 라인 전압의 크기를 감소시키기 위한 몇가지 실시형태를 제공한다.
도 1은 실시형태에 따른 SRAM 셀에서의 예시적 메모리 아키텍쳐의 다이어그램이다. 일 실시형태에서, 메모리 아키텍쳐는 기록 신호(write signal)(105) 및 네거티브 비트 라인 입력 신호(104)를 생성하는 제어 회로(106)를 포함한다. 메모리 회로는 또한, 기록 신호(105) 및 네거티브 비트 라인 입력 신호(104) 뿐만 아니라 데이터 래치(107)로부터의 데이터 신호(103)를 수신하도록 구성된 기록 드라이버(102)를 포함한다. 기록 동작 동안, 기록 드라이버(102)는, 메모리 셀에 ‘0’ 또는 ‘1’ 중 어느 것이 기록되는지에 따라, 2개의 비트 라인(108, 109) 중 하나에 높은 전압을 인가하고 다른 비트 라인에 낮은 전압을 인가하도록 구성된다. 기록 드라이버는 네거티브 비트 라인(도 3 참조)의 제1 노드에서 전압을 제어하도록 구성된 전압 리미터 회로(101)를 포함한다. 예컨대, 전압 리미터 회로(101)는, 메모리 어레이(110)의 2개의 비트 라인(108, 109) 중 하나에 인가되는 네거티브 비트 라인 전압의 크기를 제한하도록 구성될 수 있다. 도 1에 도시된 실시형태에서, 메모리 어레이(110)는 라인(108, 109) 중 하나에서의 네거티브 비트 라인 전압을 수신하도록 그리고 메모리 어레이(110)에서의 메모리 셀 중 하나 이상에 기록 동작을 수행하도록 구성된다.
도 2는 실시형태에 따른 SRAM 셀에서의 제안된 메모리 아키텍쳐의 상세 다이어그램이다. 메모리 아키텍쳐는 래치(204), 클럭(201), 데이터 래치(107), 제어 회로(106), 기록 드라이버(102), 및 메모리 어레이(110)를 포함할 수 있다. 일 실시형태에서, 제어 회로(106)는 클럭(201)으로부터 클럭 신호(202)를, 래치(204)로부터 어드레스 신호(203)를 수신하도록 그리고 네거티브 비트 라인 입력 신호(NBL)(104) 및 기록 신호(105, 106)를 생성하도록 구성된다. 클럭 신호(201)는 제어 회로(106) 내의 타이밍 조정을 위해 이용되고, 래치(204)로부터의 어드레스 신호(203)는 데이터가 기록될 메모리 셀 내의 위치를 결정하는데 사용된다. 제어 회로(106) 내의 기록 디코더는 어드레스 신호(203)를 디코딩하도록 그리고 하나 이상의 기록 신호(105)를 생성하도록 구성될 수 있다. 일 실시예에서, 하나의 기록 신호(WRITEB_T)(105)는 상부 메모리 어레이(110)에 액세스하기 위한 인에이블되고, 다른 기록 신호(WRITEB-B)(111)는 하부 메모리 어레이(113)에 액세스하기 위해 인에이블된다. 각각의 기록 드라이버(102)는 네거티브 비트 라인 입력 신호(NBL)(104), 기록 신호(105, 106), 및 데이터 래치(107)로부터의 데이터 신호(LDATA)(103)를 수신하도록 그리고 대응 메모리 어레이(110, 113)의 2개의 비트 라인(108, 109) 중 하나로의 네거티브 비트 라인 전압을 생성하도록 구성될 수 있다. 데이터 래치(107)로부터의 데이터 신호(LDATA)(103)는 메모리 셀에 기록될 데이터(즉, "0" 또는 "1")를 결정할 수 있다. 기록 드라이버(102)는 네거티브 비트 라인(108, 109)의 제1 노드에서 전압을 제어하도록 구성될 수 있는 전압 리미터 회로(101)를 포함한다. 예컨대, 전압 리미터 회로(101)는, 크기가 미리 규정된 임계값을 초과하지 않도록 메모리 셀의 2개의 비트 라인(108, 109) 중 하나의 비트 라인에서의 네거티브 비트 라인 전압의 크기를 제한하도록 구성될 수 있다.
도 3은 실시형태에 따른 전압 리미터 회로(101)의 구현을 포함하는 메모리 아키텍쳐의 다이어그램이다. 도 3에 도시된 실시예에서, 전압 리미터 회로(101)는 기록 드라이버(102) 내에 구현되고 액티브 로우 네거티브 비트 라인(active low negative bit line)(NBLB_C)(302)의 제1 노드에 커플링된다. 기록 드라이버(102)는 또한, 일정 기간(period of time)에 걸쳐 네거티브 비트 라인 전압의 트랜지션을 제공하도록 구성된 커패시터(301)를 포함한다. 전압 리미터 회로(101)는 크기가 미리 규정된 임계값을 초과하지 않도록 네거티브 비트 라인 전압의 크기를 제어할 수 있지만, 메모리 셀 예컨대 SRAM 셀에서 기록 동작을 수행하는 데 필요한 크기 미만으로 제한되지 않는다. 전압 리미터 회로(101)의 몇가지 상이한 실시형태들이 본 실시예에 개시되어 있고, 그 전부가 본 발명의 범위 내에 있다.
도 3은 기록 동작의 실시예에 대한 논의와 함께 더 이해될 수 있다. 클록 신호(202)가 상승(rise)한 후, WRITEB_T(105)는 로직 로우("0")로 갈 수 있다. 이 때, 기록될 데이터(LDATA)가 로직 하이("1")이면, A_LD(310)도 로직 하이("1")가 될 것이다. 반대로, A_LDB는 로직 로우("0")가 될 것이다. 따라서, 로직 (NOR) 게이트(312)의 출력은 로직 로우("0")가 될 것이고, 트랜지스터(MN1)(307)는 디스에이블될 것이다. 그러나, 로직 (NOR) 게이트(313)의 출력은 로직 하이("1")가 될 것이고, 트랜지스터(MN2)(308)는 인에이블될 것이다. 따라서, 제2 액티브 로우 네거티브 비트 라인(BLB)(109)은 접지 소스 노드(NVSS)(306)에 커플링될 것이므로, 제2 액티브 로우 네거티브 비트 라인(BLB)(109)은 로직 로우("0")가 될 것이다. 일부의 경우에, 기록 동작을 수행하기 위한 패스 게이트 트랜지스터(314, 315)의 게이트 대 소스 전압(gate to source voltage)를 증가시키도록, 이 노드(NVSS)(306)에 네거티브 전압이 공급된다(imposed). 이 네거티브 전압은 네거티브 비트 라인 입력 신호(NBL)(104)를 사용하여 생성될 수 있다. NBL(104)이 로직 하이("1")로 감에 따라, 액티브 로우 네거티브 비트 라인 상의 제1 노드(NBLB_C)(302)는 로직 로우("0")로 떨어질 것이다. 따라서, 네거티브 전압은 접지 소스 노드(NVSS)(306)에 커플링될 것이다. 접지 소스 노드(NVSS)(306)에 커플링된 네거티브 전압의 크기는 커패시터(301)의 값에 따를 것이다.
일부 동작 중에, 메모리는 높은 전압 레벨에서 동작될 수 있다. 메모리는 예컨대 마이크로프로세서에서 사용될 수 있다. 일부 동작 중에, 프로세서는 당업자에 의해 이해되는 바와 같이, 증가된 프로세싱 요구를 가질 수 있다. 이것은 프로세서가 비디오 게임의 동작과 같이 다수의 계산을 포함하는 애플리케이션 내에서 동작하는 경우일 수 있다. 이 증가된 요구 동안 프로세서는 높은 주파수에서 동작할 수 있다. 이는 당업자가 이해하는 바와 같이 메모리와 같은 프로세서의 개별 콤포넌트의 전압의 증가를 초래할 수 있다. 반대로, 프로세서는 낮은 프로세싱 요구를 가질 수 있다. 예컨대, 프로세서가 관리 작업이 수행되는 애플리케이션 내에서 동작할 때 낮은 프로세싱 요구가 존재할 수 있다. 이러한 낮은 프로세싱 요구는 메모리와 같은 프로세서의 콤포넌트의 전압의 감소를 초래할 수 있다. 예컨대, 높은 동작 전압은 0.9 V보다 높을 수 있다. 예컨대, 낮은 동작 전압은 0.9 V보다 낮을 수 있다. 낮은 동작 전압은 미리 결정된 값보다 낮은 메모리 동작 전압을 지칭하기 위해 본 개시물 전체에 걸쳐 언급되는 반면, 높은 동작 전압은 미리 정해진 값보다 높은 메모리 동작 전압을 지칭하기 위해 본 개시물 전체에서 언급된다. 특정 미리 결정된 값은 구현되는 본 발명의 실시형태에 따라 다를 수 있다.
높은 동작 전압에서, 패스 게이트 트랜지스터(314, 315)의 게이트 대 소스 전압은 기록 동작을 수행하기에 충분한 레벨일 수 있다. 그러나, 패스 게이트 트랜지스터(314, 315)의 게이트 대 소스 전압은 메모리 디바이스에서의 신뢰성을 약화시킬 수 있다. 예컨대, 장기간 높은 게이트 대 소스 전압은 위에서 논의한 바와 같이 네거티브 바이어스 온도 불안정성을 초래할 수 있다. 전압 리미터 회로(101)는 메모리의 높은 동작 전압에서 접지 소스 노드(NVSS)(306)에서 이러한 네거티브 전압의 크기를 감소시킬 수 있지만, 메모리의 낮은 동작 전압에서 접지 소스 노드(NVSS)(306)에서의 네거티브 전압에 크게 영향을 미치지 않을 수 있다. 메모리 디바이스의 신뢰성 문제를 완화하는 것 외에, 전압 리미터 회로(101)는 또한 더 높은 동작 전압 모드에서 더 낮은 전압으로 인해 SRAM 셀의 액티브 전력을 감소시킬 수 있다.
도 4는 실시형태에 따른 전압 리미터 회로(101)의 일 실시형태의 다이어그램이다. 본 실시형태에서, 전압 리미터 회로(101)는, 메모리의 높은 동작 전압 모드 동안 인에이블될 수 있고 메모리의 낮은 전압 모드 동안 디스에이블될 수 있는 다이오드 회로(401)를 포함한다. 일 실시예에서, 다이오드 회로는 액티브 로우 네거티브 비트 라인 상의 제1 노드(NBLB_C)(302)에 커플링된다. 이 노드(302)는 일정 기간에 걸쳐 네거티브 비트 라인 전압의 네거티브 비트 라인으로의 트랜지션을 제공하도록 구성될 수 있다. 일 실시형태에서, 다이오드 회로(401)는 트랜지스터(402)를 포함한다. 이 트랜지스터(402)의 소스 단자는 공급 전압 노드(VDD)(111)에 커플링될 수 있고, 트랜지스터(402)의 드레인 단자는 제1 액티브 로우 네거티브 비트 라인 노드(302)에 커플링된다. 다이오드 회로(401)는 미리 규정된 문턱 전압에서 제1 노드(NBLB_C)(302)를 클램핑(clamping)하도록 구성될 수 있다. 예컨대, 네거티브 비트 라인 입력 신호(NBL)(104)는 기록 동작의 시작(commencement) 동안 로직 하이("1")로 증가될 수 있다. 이 네거티브 비트 라인 입력 신호(NBL)(104)는 도 4에 도시된 바와 같이 반전된 게이트 단자를 갖는 트랜지스터를 통해 제1 노드(NBLB_C)(302)에 커플링되기 때문에, 이는 제1 노드(NBLB_C)(302)에서의 전압이 감소되게 할 것이다. 노드(NBLB_C)(302)에서의 전압이 트랜지스터(402)의 임계값을 충족하는 다이오드 회로(401)에서의 트랜지스터(402) 양단에 차동 전압을 생성하는 레벨로 감소할 때, 다이오드 회로(401)는 공급 전압(VDD)(111)을 제1 노드(NBLB_C)(302)에 커플링할 것이다. 이러한 방식으로, 제1 노드(NBLB_C)(302)에서의 전압이 특정 상수 값 아래로 감소하는 것이 방지될 것이다.
본 개시의 실시형태에서, 다이오드 회로(401)는, 높은 동작 전압 모드에서 미리 규정된 전압 레벨에서 액티브 로우 네거티브 비트 라인 상의 노드(NBLB_C)(302)를 클램핑하도록 구성된다. 이러한 방식으로, 더 낮은 크기의 네거티브 전압이 높은 동작 전압 모드에서 접지 소스 노드(NVSS)(306)에 커플링된다. 이 미리 규정된 전압 레벨의 값은 다이오드 회로(401) 내의 트랜지스터(402)의 사이즈 및 문턱 전압뿐만 아니라 액티브 로우 네거티브 비트 라인의 제1 노드(302)에도 커플링되는 별도의 제2 트랜지스터(403)에 의존할 수 있다. 제1 노드(NBLB_C)(302)에서의 전압이 클램핑되면, 접지 소스 노드(NVSS)(306)에서의 네거티브 전압의 크기가 감소될 것이다. 이것은 커패시터(301)의 애노드 전압이 더 높은 레벨에서 클램핑될 것이기 때문이며, 이에 따라 커패시터(301) 양단의 전압 강하는 커패시터(301)의 캐소드에서 전압이 다이오드 회로(401)가 없는 것보다 더 높은 레벨에 있게 될 것이다. 커패시터(301)의 캐소드가 접지 소스 노드(NVSS)(306)에 직접 커플링되기 때문에, 접지 소스 노드에서의 전압이 더 높은 레벨이 되거나, 다이오드 회로(401)의 존재로 인해, 접지 소스 노드(NVSS)(306)에서의 네거티브 전압의 크기가 더 낮게 될 것이다. 다이오드 회로(401)에 의해 접지 소스 노드(NVSS)(306)에서의 네거티브 전압의 크기가 감소될 수 있는 양은, 커패시터(301), 트랜지스터(402), 및 트랜지스터(403)의 특정과 같은 다수의 팩터(factor)에 의해 결정될 수 있다. 이들 콤포넌트의 적절한 특성은, 도 6의 논의에서 더 설명되는 바와 같은 시뮬레이션 및 계산의 사용을 통해 결정될 수 있다. 예컨대, 1.2 V의 높은 동작 전압에서, 접지 소스 노드(NVSS)(306)에서의 네거티브 전압의 크기는 약 -150mV까지 감소될 수 있다. 그러나, 예컨대 0.6V의 낮은 동작 전압에서, 다이오드 회로(401)는 디스에이블될 수 있고, 노드(NBLB_C)에서의 전압은 약 -100mV의 전압 레벨이 될 수 있다.
도 5는, 실시형태에 따른, 네거티브 비트 라인 입력 신호(NBL)(104)의 파형, 제1 네거티브 비트 라인 노드(NBLB_C)(302)의 전압, 제2 네거티브 비트 라인 노드(303)에서의 전압, 및 접지 소스 노드(NVSS)(306)에서의 전압의 타이밍 다이어그램이다. 도 5에 도시된 실시예에서, 네거티브 비트 라인 입력 신호(NBL)(104)가 상승하기 시작한다. 예컨대, 네거티브 비트 라인 입력 신호(NBL)(104)는 제어 회로(106)가 기록 동작의 개시를 나타낸 후에 상승하기 시작할 수 있다. 예컨대, 기록 동작은 구현된 메모리 회로를 가진 디바이스의 사용자로부터의 신호에 의해 개시될 수 있고, 또는 기록 동작은 애플리케이션에 따라 자동적으로 개시될 수 있다. 네거티브 비트 라인 입력 신호가 상승하기 시작한 후에, 제1 네거티브 비트 라인 노드(NBLB_C)(302)의 전압이 감소하기 시작한다. 이것은, 도 4에 도시된 바와 같이, 네거티브 비트 라인 신호(NBL)(104)가 제1 네거티브 비트 라인 노드(NBLB_C)(302)에도 커플링된 트랜지스터(404)의 반전된 게이트 단자에 커플링되기 때문이다. 따라서, 네거티브 비트 라인 입력 신호(NBL)(104)가 로직 하이("1")로 증가할 때, 트랜지스터(404)는 공급 전압(VDD)(111)으로부터의 전압을 제1 노드(NBLB_C)(302)에 커플링하는 것을 중단하여, 이 제1 노드(NBLB_C)(302)에서의 전압이 감소하게 한다. 제1 네거티브 비트 라인 노드(NBLB_C)(302)의 전압은 커패시터(301)의 영향으로 인해 네거티브 비트 라인 입력 신호가 상승하는 것보다 더 오랜 시간 동안 감소할 수 있다. 제2 네거티브 비트 라인 노드(NBLB_N)(303)에서의 전압은 또한 네거티브 비트 라인 입력 신호(NBL)(104)가 상승한 후에 감소할 수 있는데, 이는 이 제2 노드(303)가 트랜지스터에 커플링되고, 그 게이트 단자는 반전된 네거티브 비트 라인 입력 신호(NBL)(104)에 커플링되기 때문이다. 따라서, 네거티브 비트 라인 입력 신호(NBL)(104)가 로직 하이("1")로 증가할 때, 트랜지스터는 공급 전압(VDD)(111)으로부터의 전압을 제2 네거티브 비트 라인 노드(NBLB_N)(303)에 커플링하는 것을 중단하여, 이 제2 노드(NBLB_N)(303)에서의 전압이 감소하게 한다. 접지 소스 노드(NVSS)(306)도 도 5에 도시되어 있다. 다이오드 전압 리미터 회로(401)가 미리 규정된 전압 레벨에서 액티브 로우 네거티브 비트 라인(NBLB_C)(302)의 노드를 클램핑하기 때문에, 접지 소스 노드(NVSS)(306)에서의 전압의 크기가 제한된다. 일 실시예에서, 다이오드 회로(401)가 위에서 논의된 바와 같이 노드(NBLB_C)(302)에서의 크기를 클램핑하도록 구성되기 때문에, 접지 소스 노드(NVSS)(306)에서의 전압의 크기가 제한된다. 따라서, 커패시터(301)에 의해 야기된 이 노드(302)로부터의 전압 강하는 또한 접지 소스 노드(NVSS)(306)에서 전압이 제한되게 할 수 있다. 본 실시예에서, NVSS(306)에서의 전압은 1.2V의 메모리 동작 전압에서 -150mV 아래로 감소되지 않도록 제한된다.
도 6은, 실시형태에 따른 MPD 트랜지스터(402) 및 개별 트랜지스터(MN-a)(403)의 적절한 사이즈를 결정하기 위한 플로우 차트의 다이어그램이다. MN-a(403) 및 MPD(402) 트랜지스터의 적절한 사이즈를 결정하기 위한 제1 단계(601)는 성공적인 기록 동작을 위해 비트 라인에서 요구되는 네거티브 전압을 결정하기 위한 것이다. 이것은 당업자에 의해 이해되는 바와 같이, Monte Carlo 시뮬레이션에 의해 결정될 수 있다. MN-a(403) 및 MPD(402) 트랜지스터의 적절한 사이즈를 결정하는 제2 단계(602)는, 제1 비트 라인(108)의 저항기(304) 양단의 전압 강하 및 제2 액티브 로우 네거티브 비트 라인(109)의 저항기(305) 양단의 전압 강하를 결정하기 위한 것이다. 제2 단계(602)는 또한 MN1 트랜지스터(307) 양단의 전압 강하뿐만 아니라 MN2 트랜지스터(308) 양단의 전압 강하를 결정하는 것을 포함한다. 제3 단계(603)는, 접지 소스 전압 노드(NVSS)(306)에서의 요구되는 네거티브 전압에 기초하여 사용될 커패시터(301)의 값을 결정하기 위한 것이다. 이 결정은 VNVSS = Vneg + V1 + V2의 식을 포함하고, 여기서 V1 및 V2는 제2 단계에서 결정된다. 제4 단계(604)는 MPD(402) 및 MN-a(403) 트랜지스터의 사이즈 및 문턱 전압을 결정하는 것을 포함한다. 이것은 낮은 전압 및 높은 전압에 대해 NVSS(306)에서 원하는 전압을 달성하기 위한 시뮬레이션의 도움으로 달성될 수 있다.
도 7은 실시형태에 따른 SRAM 셀에서의 제안된 메모리 아키텍쳐 실시형태의 상세 다이어그램이다. 메모리 아키텍쳐는 래치(204), 클럭(201), 데이터 래치(107), 제어 회로(106), 기록 드라이버(102), 및 메모리 어레이(110)를 포함할 수 있다. 도 7에 도시된 실시예에서, 제어 회로(106)는 클럭(201)으로부터 클럭 신호(202)를, 래치(204)로부터 어드레스 신호(203)를 수신하도록 그리고 네거티브 비트 라인 입력 신호(NBL)(104) 및 하나 이상의 기록 신호(105, 111)를 생성하도록 구성된다. 각각의 기록 드라이버(102)는 네거티브 비트 라인 입력 신호(NBL)(104), 기록 신호(105, 111)를 수신하도록 그리고 대응 메모리 어레이(110)의 2개의 비트 라인(108, 109) 중 하나로의 네거티브 비트 라인 전압을 생성하도록 구성될 수 있다. 기록 드라이버(102)는 또한, 데이터 래치(107)로부터의 데이터 신호(105), 높은 전압 신호(HV)(705), 및 복수의 전압 임계값 선택 신호(voltage threshold selection signal)(702)를 수신하도록 구성될 수 있다. 도 7의 실시형태에서, SRAM 셀이 높은 동작 전압 모드에서 동작하는지 또는 낮은 동작 전압 모드에서 동작하는지를 나타내기 위해 높은 전압 신호(HV)(705)가 사용된다. 예컨대, 높은 전압 신호(HV)(705)는, SRAM 셀의 동작 전압이 상기 미리 결정된 값일 때 로직 하이("1")로 설정될 수 있고, SRAM 셀의 동작 전압이 상기 미리 결정된 값 미만일 때 로직 로우("0")으로 설정될 수 있다. 복수의 전압 임계값 선택 신호(702)는 도 9의 논의에서 설명된 바와 같이 네거티브 비트 라인 노드에서의 전압 레벨을 설정하는데 사용될 수 있다.
제어 회로(106) 내의 기록 디코더(205)는 어드레스 신호(203)를 디코딩하도록 그리고 하나 이상의 기록 신호(105)를 생성하도록 구성될 수 있다. 일 실시예에서, 하나의 기록 신호(WRITEB_T)(105)는 상부 메모리 어레이(110)에 액세스하기 위한 인에이블되고, 다른 기록 신호(WRITEB-B)(111)는 하부 메모리 어레이(113)에 액세스하기 위해 인에이블된다. 데이터 래치(107)로부터의 데이터 신호(LDATA)(103)는 메모리 셀에 기록될 데이터(즉, "0" 또는 "1")를 결정할 수 있다. 기록 드라이버(102)는 네거티브 비트 라인(108, 109)의 제1 노드에서 전압을 제어하도록 구성될 수 있는 전압 리미터 회로(701)를 포함한다. 예컨대, 도 8의 논의에서 도시된 바와 같이, 전압 리미터 회로(701)는, 크기가 미리 규정된 임계값을 초과하지 않도록 메모리 셀의 2개의 비트 라인(108, 109) 중 하나의 비트 라인에서의 네거티브 비트 라인 전압의 크기를 제한하도록 구성될 수 있다.
도 8은 실시형태에 따른 전압 리미터 회로가 PMOS 전압 리미터 회로(701)인 메모리 아키텍쳐의 실시형태의 다이어그램이다. PMOS 전압 리미터 회로(701)는, 제1 노드(NBLB_C)(302)에서의 전압의 크기를 우선 제한함으로써 2개의 비트 라인(108, 109) 중 하나의 비트 라인에서의 네거티브 비트 라인 전압의 크기를 제한할 수 있다. 제1 노드(NBLB_C)(302)에서의 전압이 제한될 때, 이것은 또한 커패시터(301) 양단의 전압 강하 이후에 접지 소스 노드(306)에서의 전압을 제한할 것이다. 도 8에 도시된 바와 같이 접지 소스 노드(NVSS)(306)가 2개의 비트 라인(108, 109) 중 하나에 커플링될 수 있고, 이에 따라 이 전압도 제한된다. PMOS 전압 리미터 회로(701)는, 공급 전압(VDD)(111)보다 낮은 전압에서 NBLB_C(302) 전압을 클램핑하도록 구성된 네거티브 비트 라인에 커플링될 수 있다. 전압 리미터 회로(701)는 또한 공급 전압 노드(VDD)(111)에 커플링될 수 있고, 높은 전압 신호(HV)(705) 및 복수의 전압 임계값 선택 신호(702)를 수신할 수 있다.
도 8은 기록 동작의 실시예에 대한 논의와 함께 더 이해될 수 있다. 클록 신호(202)가 상승(rise)한 후, WRITEB_T(105)는 로직 로우("0")로 갈 수 있다. 이 때, 기록될 데이터(LDATA)가 로직 하이("1")이면, A_LD(310)도 로직 하이("1")가 될 것이다. 반대로, A_LDB가 로직 로우("0")가 될 것이고, LDATA(103)가 버퍼에 커플링되기 때문에 A_LDB는 그 버퍼의 반전된 출력이다. 따라서, 로직 (NOR) 게이트(312)의 출력은 로직 로우("0")가 될 것이고, 트랜지스터(MN1)(307)는 디스에이블될 것이다. 그러나, 로직 (NOR) 게이트(313)의 출력은 로직 하이("1")가 될 것이고, 트랜지스터(MN2)(308)는 인에이블될 것이다. 따라서, 제2 액티브 로우 네거티브 비트 라인(BLB)(109)은 접지 소스 노드(NVSS)(306)에 커플링될 것이므로, 제2 액티브 로우 네거티브 비트 라인(BLB)(109)은 로직 로우("0")가 될 것이다. 일부의 경우에, 기록 동작을 수행하기 위한 패스 게이트 트랜지스터(314, 315)의 게이트 대 소스 전압을 증가시키도록, 이 노드(NVSS)(306)에 네거티브 전압이 공급된다(imposed). 이 네거티브 전압은 네거티브 비트 라인 입력 신호(NBL)(104)를 사용하여 생성될 수 있다. NBL(104)이 로직 하이("1")로 감에 따라, 액티브 로우 네거티브 비트 라인 상의 제1 노드(NBLB_C)(302)는 로직 로우("0")로 떨어질 것이다. 따라서, 네거티브 전압은 접지 소스 노드(NVSS)(306)에 커플링될 것이다. 접지 소스 노드(NVSS)(306)에 커플링된 네거티브 전압의 크기는 커패시터(301)의 값에 따를 것이다.
일부 동작 중에, 메모리는 높은 전압 레벨에서 동작될 수 있다. 예컨대, 메모리가 높은 주파수에서 많은 동작을 수행하는 경우 높은 동작 전압이 존재할 수 있다. 높은 동작 전압에서, 패스 게이트 트랜지스터(314, 315)의 게이트 대 소스 전압은 기록 동작을 수행하기에 충분한 레벨일 수 있다. 예를 들어 패스 게이트 트랜지스터(314)의 소스 단자가 네거티브 비트 라인(109)에 커플링되어 패스 게이트 트랜지스터(314)의 게이트 단자와 소스 단자 사이의 전압도 높은 레벨이 되게 하기 때문에, 패스 게이트 트랜지스터(314)의 게이트 대 소스 전압은 충분할 수 있다. 그러나, 패스 게이트 트랜지스터(314)의 높은 게이트 대 소스 전압은 도 3의 설명에서 더 논의된 바와 같이, 메모리 디바이스의 신뢰성을 약화시킬 수 있다. PMOS 전압 리미터 회로(701)는 메모리의 높은 동작 전압에서 접지 소스 노드(NVSS)(306)에서 이러한 네거티브 전압의 크기를 감소시킬 수 있지만, 메모리의 낮은 동작 전압에서 접지 소스 노드(NVSS)(306)에서의 네거티브 전압에 크게 영향을 미치지 않을 수 있다. 메모리 디바이스의 신뢰성 문제를 완화하는 것 외에, 전압 리미터 회로(101)는 또한 더 높은 동작 전압 모드에서 더 낮은 전압으로 인해 SRAM 셀의 액티브 전력을 감소시킬 수 있다. 예를 들어, 각각의 비트 라인(108, 109) 상의 전압을 감소시킨 결과, 비트 라인 저항RL(304, 305)에 의해 소비되는 전력을 감소시킴으로써, 액티브 전력이 감소될 수 있다.
도 9는 실시형태에 따른 PMOS 전압 리미터 회로(701)의 실시형태의 상세 다이어그램이다. 도 9의 실시형태에서, PMOS 전압 리미터 회로(701)는 트랜지스터의 어레이를 포함한다. 일 실시형태에서, 트랜지스터의 어레이는 제1 열의 트랜지스터(903), 제2 열의 트랜지스터(904), 및 제2 열의 트랜지스터(905)를 포함한다. PMOS 전압 리미터 회로는 복수의 전압 임계값 선택 신호(906, 907)를 수신할 수 있다. 예컨대, 전압 임계값 선택 신호(SEL[0](906) 및 SEL[1](907))는 로직 (AND) 게이트(907)에 입력으로서 기능할 수 있다. 이 로직 (AND) 게이트(907)의 출력은 반전되어서 제1 열의 트랜지스터(903)에서 트랜지스터(908)의 반전된 게이트 단자에 입력으로 기능할 수 있다. 본 개시의 실시형태에서, 제1 열의 트랜지스터(903)는 또한, 트랜지스터(908)와 직렬로 커플링된 금속 저항기(902)를 포함한다. 전압 임계값 선택 신호(SEL[0](703))는 또한, 제2 열의 트랜지스터(904) 내의 트랜지스터의 게이트 단자에 반전된 입력으로서 기능할 수 있다. SEL[0](703)가 수신되는 트랜지스터의 소스 단자는 제2 열의 트랜지스터(904) 내의 다른 트랜지스터의 드레인 단자에 커플링될 수 있다. 제3 열의 트랜지스터(905)에서, SEL[1](907)은 다른 트랜지스터의 게이트 단자에서 수신될 수 있다. SEL[1](704)가 수신되는 트랜지스터의 소스 단자는 제2 열의 트랜지스터(905) 내의 개별 트랜지스터의 드레인 단자에 커플링될 수 있다. 이 제2 트랜지스터의 소스 단자는 동일 트랜지스터의 게이트 단자에 대한 반전된 입력에 커플링될 수 있다. 이 트랜지스터의 소스 단자는 또한, 제3 열의 트랜지스터(905) 내의 제3 트랜지스터의 드레인 단자에 커플링될 수 있다. 이 제3 트랜지스터의 소스 단자는 동일 트랜지스터의 게이트 단자에 대한 반전된 입력에 커플링될 수 있다. 제3 트랜지스터 열(905) 내의 제3 트랜지스터의 소스 단자는 또한, VAST 전압 노드(909)에 커플링될 수 있다. 도 9에 도시된 실시예에서, VAST 전압 노드(909)는 또한, 제2 트랜지스터 열(904) 내의 제2 트랜지스터 및 제1 트랜지스터 열(903) 내의 금속 저항기(902)에 커플링된다.
본 개시의 실시예에서, PMOS 전압 리미터 회로(701)는 높은 전압 신호(HV)(705) 및 전압 임계값 선택 신호(906, 907)에 기초하여 상이하게 동작한다. 예컨대, 낮은 전압 메모리 동작 조건(예컨대, 0.9V 이하의 메모리 동작 전압) 동안, 높은 전압 신호(HV)(705)가 로우("0")로 설정되고, 회로는 전압 리미터 회로가 존재하지 않는 것처럼 동작한다. 이것은, 높은 전압 신호(HV)(705)가 VAST 노드(909)에 직접 커플링된 트랜지스터(910)에서의 반전된 게이트 입력에 커플링되기 때문이다. 그러나, 높은 전압 메모리 동작 조건(예컨대, 0.9V 초과의 메모리 동작 전압) 동안, 높은 전압 신호(HV)(705)는 하이("1")로 설정된다. 이 경우에, 버퍼를 통해 높은 전압 신호(HV)(705)에 커플링된 트랜지스터(911)는 인에이블될 것이고, VAST 노드(909)에서의 전압은, 도 12의 논의에서 설명된 바와 같이, 전압 임계값 선택 신호(SEL[1:0])의 설정에 기초하여 결정될 것이다.
도 10은, 실시형태에 따른, 네거티브 비트 라인 입력 신호(NBL)(104)의 파형, 제1 네거티브 비트 라인 노드(NBLB_C)(302)의 전압, 제2 네거티브 비트 라인 노드(NBLB_N)(303)에서의 전압, 및 접지 소스 노드(NVSS)(306)에서의 전압의 타이밍 다이어그램이다. 도 10에 도시된 실시예에서, 네거티브 비트 라인 입력 신호(NBL)(104)가 상승하기 시작한다. 예컨대, 네거티브 비트 라인 입력 신호(NBL)(104)는 제어 회로(106)가 기록 동작의 개시를 나타낸 후에 상승하기 시작할 수 있다. 네거티브 비트 라인 입력 신호(NBL)(104)가 상승하기 시작한 후에, 제1 네거티브 비트 라인 노드(NBLB_C)(302)의 전압이 감소하기 시작한다. 이것은, 도 4에 도시된 바와 같이, 네거티브 비트 라인 입력 신호(NBL)(104)가 제1 네거티브 비트 라인 노드(NBLB_C)(302)에도 커플링된 트랜지스터(404)의 반전된 게이트 단자에 커플링되기 때문이다. 따라서, 네거티브 비트 라인 입력 신호(NBL)(104)가 로직 하이("1")로 증가할 때, 트랜지스터(404)는 공급 전압(VDD)(111)으로부터의 전압을 제1 노드(NBLB_C)(302)에 커플링하는 것을 중단하여, 이 제1 노드(NBLB_C)(302)에서의 전압이 감소하게 한다. 제1 네거티브 비트 라인 노드(NBLB_C)(302)의 전압은 커패시터(301)의 영향으로 인해 네거티브 비트 라인 입력 신호(NBL)(104)가 상승하는 것보다 더 오랜 시간 동안 감소한다. 제2 네거티브 비트 라인 노드(NBLB_N)(303)에서의 전압은 또한 네거티브 비트 라인 입력 신호(NBL)(104)가 상승한 후에 감소할 수 있는데, 이는 이 제2 노드(NBLB_N)(303)가 트랜지스터에 커플링되고, 그 게이트 단자는 반전된 네거티브 비트 라인 입력 신호(NBL)(104)에 커플링되기 때문이다. 이것은, 네거티브 비트 라인 입력 신호(NBL)(104)가 로직 하이("1")로 증가할 때, 트랜지스터는 공급 전압(VDD)(111)으로부터의 전압을 제2 네거티브 비트 라인 노드(NBLB_N)(303)에 커플링하는 것을 중단하여, 이 제2 노드(NBLB_N)(303)에서의 전압이 감소하게 하기 때문이다. 접지 소스 노드(NVSS)(306)도 도 10에 도시되어 있다. PMOS 전압 리미터 회로(701)가 미리 규정된 전압 레벨에서 액티브 로우 네거티브 비트 라인의 제1 노드(NBLB_C)(302)노드를 클램핑하기 때문에, 접지 소스 노드 전압(NVSS)(306)의 크기가 제한된다. 이것은, 접지 소스 노드(NVSS)(306)가 커패시터(301)에 의해 제1 노드(NBLB_C)(302)에 커플링되고 커패시터(301) 양단에 일정한 전압 강하가 있을 수 있기 때문이다. 본 실시예에서, 접지 소스 노드(NVSS) 전압은 1.2V의 메모리 동작 전압에서 -200mV 미만으로 감소되지 않도록 제한된다. 본 실시예에서, 1.2V의 메모리 동작 전압은 높은 메모리 동작 전압을 나타낸다.
도 11은 실시형태에 따른 낮은 동작 전압 모드 동안 PMOS 전압 리미터 회로(701)의 동작의 타이밍 다이어그램이다. 낮은 동작 전압 모드 동안, 높은 전압 신호(HV)(705)는 "0"으로 설정되고, 접지 소스 노드(NVSS)에서의 전압은 전압 리미터 회로가 존재하지 않는 경우와 동일하다. 이것은, VAST 전압이 공급 전압 노드(VDD)(111)에서의 전압과 동일하기 때문이다. 네거티브 비트 라인 입력 신호(NBL)(104)가 상승할 때, VAST 전압 노드(902)는 로직 로우("0")로 감소될 것이다. 이것은 높은 전압 신호(HV)(705)가 트랜지스터(910)의 반전된 게이트 단자에 커플링되기 때문이다. 따라서, 높은 전압 신호(HV)(705)가 로직 로우("0")일 때, 트랜지스터(910)는 VAST 전압 노드(902)로 회로를 전도하고 효과적으로 단락시킬 것이다. VAST 전압 노드(902)는 커패시터(301)의 효과로 인해 제2 네거티브 비트 라인 노드(NBLB_N)보다 더 느리게 감소될 것이다. 높은 전압 신호(HV)(705)가 로직 로우("0")로 갈 때 커패시터(301)가 방전을 시작할 것이고, 이에 따라 커패시터(301)에 커플링된 VAST 전압 노드는 당업자에 의해 이해되는 바와 같이 커패시터(301)의 시간 상수에 의존하는 비율로 감소될 것이다. 이것은 도 8에 도시되어 있다.
도 12는 본 개시의 일 실시형태에 따른, HV(705)가 1의 값으로 설정될 때, PMOS 전압 리미터 회로(701)에 대한 전압 임계값 선택 신호(702)와 VAST 전압 사이의 관계를 나타내는 테이블(1200)이다. 일 실시예에서, SEL[0]이 0이고, SEL[1]도 0일 때, VAST 전압은 0.8V 내지 1V일 수 있다. 다른 실시예에서, SEL[0]이 0이고, SEL[1]이 1일 때, PMOS 전압 리미터 회로의 반전된 로직 (AND) 게이트의 출력은 인에이블되고, 이에 따라 금속 저항기(902)를 가진 제1 열의 트랜지스터(903)는 디스에이블된다. 제2 열의 트랜지스터(904) 내의 트랜지스터의 반전된 게이트 단자에서 수신되는 SEL[0]으로 인해, 제2 열의 트랜지스터(904)가 인에이블된다. 그러나, 트랜지스터의 반전된 게이트 단자에서 수신되는 높은 값에서의 SEL[1]로 인해 본 실시예에서 제3 열의 트랜지스터(905)는 디스에이블된다. 도 12에 도시된 실시예에서, VAST 전압은, SEL[0]이 0이고, SEL[1]이 1인 이 경우 동안에 1.0V일 수 있다. PMOS 전압 리미터 회로(701)의 동작의 다른 실시예에서, SEL[0]은 1로 설정될 수 있고, SEL[1]은 0으로 설정될 수 있다. 이 경우에, VAST 전압은 0.8V일 수 있다. 다른 실시예에서, SEL[0]이 1이고, SEL[1]도 1일 때, VAST 전압은 저항기의 값에 의해 결정될 수 있다. 이것은, 제2(904) 및 제3(905) 열의 트랜지스터가 각각의 열에서의 트랜지스터에서 게이트 단자에 반전된 입력으로서 각각 전압 임계값 선택 신호(702)를 수신하기 때문이다. 그러나, SEL[0]과 SEL[1]이 모두 1로 설정되면, 금속 저항기(902)와 직렬로 커플링된 제1 열(903) 내의 트랜지스터의 게이트 단자에서 반전된 입력으로서 수신되는 반전된 AND 게이트의 출력을 디스에이블한다. 일 실시예에서, 두 전압 임계값 선택 신호가 모두 1로 설정될 때 VAST 전압은 1.1V일 수 있다.
PMOS 전압 리미터 회로(701)에서의 각각의 PMOS의 사이즈 및 PMOS의 수는 선택된 디자인에 기초하여 수정될 수 있다. 예컨대, 각 PMOS의 사이즈는 일 실시형태에서 동일하고 다른 실시형태에서 상이할 수 있다. 다른 실시형태에서, PMOS 전압 리미터 회로(701)의 열은 모든 금속 저항기를 포함할 수 있다. 예컨대, SEL[0]이 0으로 설정될 때 인에이블될 수 있는 중간 열은 하나 이상의 PMOS를포함할 수 있다. SEL[1]이 0으로 설정될 때 인에이블될 수 있는 우측 열은 하나 이상의 PMOS를 포함할 수 있다.
도 13은 실시형태에 따른 전압 리미터 회로, NMOS 전압 리미터 회로(1301)의 일 실시형태의 다이어그램이다. 본 개시의 일 실시형태에서, NMOS 전압 리미터 회로(1301)는 제1 네거티브 비트 라인 입력 노드(NBLB_C)(302)에 커플링된다. NMOS 전압 리미터 회로(1301)는 높은 전압 동작 모드 동안 인에이블되는 높은 전압 신호(HV)(1302) 및 복수의 전압 임계값 선택 신호(1303)를 수신하도록 구성될 수 잇다. NMOS 전압 리미터 회로(1301)는 미리 규정된 전압 레벨에서 제1 노드(NBLB_C)(302)를 클램핑하기 위해 기록 드라이버(102) 내에 구현될 수 있다. 노드(302)는 일정 기간에 걸쳐 네거티브 비트 라인 전압의 트랜지션을 제공하도록 구성될 수 있다. 일 실시예에서, 이 규정된 전압 레벨은 공급 전압(VDD)(111)보다 작은 레벨이다. 예컨대, 높은 동작 전압 모드에서, 공급 전압(VDD)(111)은 1.2V일 수 있다. 그러나, NMOS 전압 리미터 회로(1301)는 공급 전압(VDD)(111)과 제1 노드(NBLB_C)(302) 사이에 전압 강하를 제공하도록 구성될 수 있다. 일 실시예에서, 이 전압 강하는 200mV일 수 있다. 따라서, 제1 노드(NBLB_C)(302)에서의 전압은 1.0V일 수 있다. 이 값은 1.2V의 공급 전압(VDD)(111)으로부터 200mV의 전압 강하를 빼는 것에 의해 얻어진다. 따라서, 상승하는 네거티브 비트 라인 입력 신호(NBL)(104)에 이어 제1 노드(302)에서의 전압이 감소할 때, 제1 노드(302)에서의 전압은 1.0V에서 0V로 1.0V만큼만 감소할 것이다. 제1 노드(302)에서의 전압 감소의 크기의 이러한 감소는 접지 소스 노드(306)에서의 작은 크기의 네거티브 전압을 유도할 수 있다. 예컨대, 공급 전압(VDD)(111)이 1.2V이고, NMOS 전압 리미터 회로(1301) 양단의 전압 강하가 200mV인 전술한 실시예에서, 접지 소스 노드(NVSS)(306)에서의 전압은 -100mV의 크기를 가질 수 있다. 반대로, 제1 노드(NBLB_C)(302)가 공급 전압(VDD)(111)보다 작은 전압에서 클램핑되지 않고, 제1 노드(NBLB_C)(302)가 1.2V에 있을 때, 접지 소스 노드(NVSS)(306)에서의 전압은 -200mV의 크기를 가질 수 있다. 접지 소스 노드(NVSS)(306)에서의 전압의 정확한 값은 또한, 당업자에 의해 이해되는 바와 같이 커패시터(301)의 커패시턴스의 함수일 수 있다.
도 14는 실시형태에 따른 도 13에 디스플레이된 NMOS 전압 리미터 회로(1301)의 상세 다이어그램이다. 본 개시의 실시형태에서, NMOS 전압 리미터 회로(1301)는 제1 열의 트랜지스터(1406) 및 제2 열의 트랜지스터(1407)를 포함한다. 일 실시예에서, 높은 전압 신호(HV)(1302)는 로직 (AND) 게이트(1401)에 입력으로서 기능할 수 있다. 네거티브 비트 라인 입력 신호(NBL)(104)는 버퍼(1409)에 커플링될 수 있고, 이 버퍼(1409)의 출력은 반전되어서 로직 (AND) 게이트(1401)에 다른 입력으로서 기능할 수 있다. 이 로직 (AND) 게이트(1401)의 출력은 제1 트랜지스터(MN1)(1408)의 게이트 단자에 커플링될 수 있다. 도 14에 도시된 실시예에서, 트랜지스터(MN1)(1408)는 제1(1406) 및 제2(1407) 열의 트랜지스터 모두에서의 트랜지스터의 드레인 단자에 커플링된다. 전압 임계값 선택 신호(SEL[0])(1404)는, 제1 열(1406)의 트랜지스터 내의 트랜지스터의 게이트 단자에서 수신될 수 있다. 마찬가지로, 전압 임계값 선택 신호(SEL[1])(1405)는, 제2 열(1407)의 트랜지스터 내의 트랜지스터의 게이트 단자에서 수신될 수 있다. 이들 트랜지스터 각각의 소스 단자는, 도 14에 도시된 실시예에서와 같이, VAST 전압 노드(1402)에 커플링될 수 있다. 이들 트랜지스터의 드레인 단자는 각각의 열(1406, 1407) 내의 추가 트랜지스터의 소스 단자에 커플링될 수 있다.
도 14에 도시된 전압 리미터 회로(1301)의 동작은 아래와 같을 수 있다. 낮은 전압 동작 모드 동안, 높은 전압 신호(HV)(1302)는 로우("0")으로 설정되고, MN1 트랜지스터(1408)은 디스에이블된다. 따라서 회로는 전압 리미터 회로가 없는 경우와 동일하게 동작한다. 높은 전압 동작 모드 동안, 높은 전압 신호(HV)(1302)는 하이("1")로 설정된다. 높은 전압 신호(HV)(1302)가 1로 설정되면, 네거티브 비트 라인 입력 신호(NBL)(104)가 로직 로우("0")으로 설정될 때 MN1 트랜지스터(1408)는 인에이블된다. 이 경우에, VAST 노드(1402)에서의 전압의 값은, 전압 임계값 선택 신호(SEL[0](1404) 및 SEL[1](1405))에 기초하여 다이오드 사이즈와 MP1(1403)의 사이즈의 비(ratio)에 의해 결정된다. 본 개시의 다른 실시형태에서, NMOS 트랜지스터의 사이즈 및 수는 디자인에 따라 변경될 수 있다. 회로의 특정 디자인 및 애플리케이션에 따라, 각각의 NMOS 트랜지스터의 사이즈는 상이하거나 동일할 수 있다. 또한, 각 경로에서의 NMOS 트랜지스터의 수는 상이하거나 동일할 수 있다. 예컨대, SEL[1]이 로직 로우("0")일 때 디자인이 VAST 노드(1402)에서 상대적으로 더 낮은 전압을 요구하는 경우에, 제3 열(905)에 더 많은 트랜지스터 또는 더 큰 트랜지스터가 있을 수 있다. 반대로, SEL[1]이 로직 로우("0")일 때 디자인이 VAST 노드(1402)에서 상대적으로 더 높은 전압을 요구하는 경우에, 제3 열(905)에 더 적은 트랜지스터 또는 더 작은 트랜지스터가 있을 수 있다.
도 15는, 실시형태에 따른, 네거티브 비트 라인 입력 신호(104), 일정 기간에 걸쳐 네거티브 비트 라인의 트랜지션을 제공하도록 구성된 노드(302)에서의 전압, 액티브 로우 네거티브 비트 라인의 제2 노드(NBLB_N(303)에서의 전압, 및 접지 소스 노드(306) 사이의 관계를 나타내는 타이밍 다이어그램이다. 도 15에 도시된 실시예에서, 네거티브 비트 라인 입력 신호가 상승한다. 예컨대, 네거티브 비트 라인 입력 신호(NBL)(104)는 제어 회로(106)가 기록 동작의 개시를 나타낸 후에 상승하기 시작할 수 있다. 네거티브 비트 라인 입력 신호가 상승하기 시작한 후에, 일정 기간에 걸쳐 네거티브 비트 라인의 트랜지션을 제공하도록 구성된 제1 노드(302)에서의 전압이 감소하기 시작한다. 이것은, 도 14에 도시된 바와 같이, 네거티브 비트 라인 입력 신호(NBL)(104)가 제1 네거티브 비트 라인 노드(NBLB_C)(302)에도 커플링된 트랜지스터(1403)의 반전된 게이트 단자에 커플링되기 때문이다. 따라서, 네거티브 비트 라인 입력 신호(NBL)(104)가 로직 하이("1")로 증가할 때, 트랜지스터(1403)는 공급 전압(VDD)(111)으로부터의 전압을 제1 노드(NBLB_C)(302)에 커플링하는 것을 중단하여, 이 제1 노드(NBLB_C)(302)에서의 전압이 감소하게 한다. 그 후에, 액티브 로우 네거티브 비트 라인의 제2 노드(NBLB_N)(303)에서의 전압이 감소하기 시작한다. 이어서, 접지 소스 노드(NVSS)가 감소하지만, 본 실시예에서, NMOS 전압 리미터 회로(1301)로 인해, -200mV에서 제한된다. 도 15에 도시된 동작은 1.2V의 동작 전압에서이며, 이는 본 개시에서 높은 동작 전압 모드로 간주된다.
도 16은 본 개시의 일 실시형태에 따른, HV(705)가 1의 값으로 설정될 때, NMOS 전압 리미터 회로(1301)에 대한 전압 임계값 선택(1303)과 VAST 전압 사이의 관계를 나타내는 테이블(1600)이다. 일 실시예에서, SEL[0]이 0이고, SEL[1]도 0일 때, NMOS 전압 리미터 회로 내의 제1 및 제2 열의 트랜지스터는 디스에이블된다. 따라서, VAST 전압은, 본 개시의 동작 전압과 동일한 1.2V이다. 다른 실시예에서, SEL [0]이 0이고, SEL [1]이 1일 때, 제2 열의 트랜지스터(1407)은 인에이블되고, VAST 전압은 1.0V의 전압에서 클램핑될 수 있다. 다른 실시예에서, SEL [0]이 1이고, SEL [1]이 0일 때, 제1 열의 트랜지스터(1406)은 인에이블되고, VAST 전압 노드(1402)는 0.8V일 수 있다. 다른 실시예에서, SEL[0]이 1이고, SEL[1]도 1일 때, VAST 전압은 0.8V 내지 1.0V일 수 있다.
도 17은, 본 개시의 일 실시형태에 따른, 기록 드라이버를 동작시키는 방법의 플로우 차트(17100)이다. 본 개시의 실시예에서, 기록 드라이버를 동작시키는 제1 단계(1701)는 데이터 신호를 수신하는 것이다. 예컨대, 데이터 신호는 LDATA(103)일 수 있다. 데이터 신호(LDATA)(103)는 기록 드라이버에 의해 수신될 수 있다. 제2 단계(1702)는 네거티브 비트 라인 전압을 생성하는 것이다. 네거티브 비트 라인 전압은 예컨대 네거티브 비트 라인 입력 신호(NBL)(104)에 의해 생성될 수 있다. 네거티브 비트 라인 전압의 크기는 기록 동작 임계 레벨에 도달하도록 허용하면서 미리 결정된 값을 초과하지 않도록 제한될 수 있다. 네거티브 비트 라인 전압의 크기의 제한은, 전압 리미터 회로 예컨대 본 개시의 전압 리미터 회로(101)에 의해 달성될 수 있다. 네거티브 비트 라인 전압의 생성에 이어, 제3 단계(1703)에 도시된 바와 같이 네거티브 비트 라인 전압이 2개의 비트 라인 중 하나에 인가될 수 있다.
전술한 상세한 설명은 실시형태에서 데이터 신호, 기록 신호, 및 네거티브 비트 라인 입력 신호를 수신하고 메모리 셀의 2개의 비트 라인 중 하나에 네거티브 비트 라인 전압을 생성하도록 구성된 기록 드라이버를 개시한다. 기록 드라이버는 일정 기간에 걸쳐 네거티브 비트 라인 전압의 트랜지션을 제공하도록 구성된 제1 노드에 응답하는 커패시터를 포함할 수 있다. 기록 드라이버는 또한, 제1 노드에서의 전압을 제어하도록 구성된 전압 리미터 회로를 포함할 수 있다. 이 전압 리미터 회로는 크기가 미리 규정된 임계값을 초과하지 않도록 메모리 셀의 2개의 비트 라인 중 하나의 비트 라인에서의 네거티브 비트 라인 전압의 크기를 제한하도록 구성될 수 있다.
전압 리미터 회로는 또한, 네거티브 비트 라인 전압이 기록 동작 임계 레벨에 도달하도록 허용하면서 네거티브 비트 라인 전압의 크기를 제한하도록 구성될 수 있다. 전압 리미터 회로는 또한, 높은 동작 전압 모드에서 SRAM 셀의 액티브 전력을 감소시키도록 구성될 수도 있다. 일 실시예에서, 기록 드라이버는 네거티브 비트 라인 전압을 수신하고 메모리 셀에 대한 기록 동작을 수행하도록 구성된 메모리 어레이에 커플링될 수 있다. 메모리 어레이는 하나 이상의 트랜지스터 및 2개의 비트 라인을 포함할 수 있다. 기록 드라이버는 또한 네거티브 비트 라인 입력 신호와 기록 신호를 생성하도록 구성된 제어 회로 및 데이터 신호를 생성하도록 구성된 데이터 래치에 커플링될 수 있다. 기록 드라이버의 2개의 비트 라인 각각은 또한, 기록 드라이버로부터의 하나 이상의 기록 동작 데이터 신호를 메모리 어레이로 송신하도록 구성된 패스 게이트 MOSFET을 포함할 수 있다. 기록 드라이버는 패스 게이트 MOSFET의 게이트 대 소스 전압을 증가시키도록 구성될 수 있다.
본 개시의 일 실시예에서, 기록 드라이버의 전압 리미터 회로는, 미리 규정된 전압 레벨에서 전술한 제1 노드를 클램핑하도록 구성된 다이오드 회로를 포함한다. 다이오드 회로는 트랜지스터를 포함할 수 있다. 이 트랜지스터의 소스 단자는 공급 전압 노드에 커플링될 수 있다. 이 트랜지스터의 드레인 단자는 액티브 로우 네거티브 비트 라인에 커플링될 수 있고, 액티브 로우 네거티브 비트 라인은 제1 노드에 커플링될 수 있다.
본 개시의 다른 실시예에서, 기록 드라이버의 전압 리미터 회로는, 복수의 전압 임계값 선택 신호를 수신하고 복수의 전압 임계값 선택 신호에 기초하여 SRAM 셀의 동작 전압보다 각각 더 낮은 복수의 미리 규정된 전압 레벨 중 하나에서 액티브 로우 네거티브 비트 라인의 노드를 클램핑하도록 구성되는 트랜지스터의 어레이를 포함할 수 있다. 일 실시예에서, 복수의 전압 임계값 선택 신호는 트랜지스터의 어레이 내의 하나 이상의 트랜지스터의 게이트 단자에서 수신될 수 있다. 이 트랜지스터의 어레이는 액티브 로우 네거티브 비트 라인에 커플링될 수 있고, 액티브 로우 네거티브 비트 라인은 제1 노드에 커플링될 수 있다.
전술한 상세한 설명은 또한 실시형태에서 기록 드라이버를 동작시키는 방법을 개시한다. 일 실시예에서, 기록 드라이버를 동작시키는 제1 단계는 데이터 신호를 수신하는 것이다. 다음 단계는 네거티브 비트 라인 전압을 생성하는 것이다. 네거티브 비트 라인 전압의 크기는 미리 결정된 값을 초과하지 않도록 제한될 수 있고 기록 동작 임계 레벨에 도달하도록 허용될 수 있다. 본 실시예에서의 다음 단계는 데이터 신호에 기초하여 2개의 비트 라인 중 하나에 네거티브 비트 라인 전압을 인가하는 것이다. 네거티브 비트 라인 전압의 크기를 제한하는 것은 SRAM 셀의 높은 동작 전압 모드 동안 달성될 수 있다. 이 방법의 추가 단계는 성공적인 기록 동작을 수행하기 위해 필요한 네거티브 비트 라인 전압의 크기를 결정하는 단계를 포함할 수 있다. 이 방법에 의해 SRAM 셀의 액티브 전력의 감소를 얻을 수 있다.
전술한 상세한 설명은 또한 메모리 회로를 개시한다. 예시적 실시형태에서, 메모리 회로는 복수의 메모리 셀을 형성하는 복수의 비트 라인 및 복수의 트랜지스터를 포함하는 메모리 어레이를 포함한다. 메모리 어레이는 하나 이상의 기록 동작 데이터 신호를 수신하고 메모리 위치에 기록 동작을 수행하도록 구성될 수 있다. 메모리 회로는 또한, 데이터 신호, 기록 신호, 및 네거티브 비트 라인 입력 신호를 수신하도록 그리고 특정 메모리 셀의 2개의 비트 라인 중 하나의 비트 라인에 대한 네거티브 비트 라인 전압을 포함하는 하나 이상의 기록 동작 데이터 신호를 생성하도록 구성된 기록 드라이버를 포함할 수 있고, 기록 드라이버는, 일정 기간에 걸쳐 네거티브 비트 라인 전압의 트랜지션을 제공하도록 구성된 커패시터, 및 메모리 셀의 2개의 비트 라인 중 상기 하나의 비트 라인 상의 네거티브 비트 라인 전압의 크기를 제한하도록 구성된 전압 리미터 회로를 포함한다.
일 실시예에서, 상기 비트 라인들 각각은, 기록 드라이버로부터의 하나 이상의 기록 동작 데이터 신호를 메모리 어레이로 전송하도록 구성된 패스 게이트 MOSFET을 더 포함할 수 있다. 메모리 회로는 또한, 클럭 신호 및 어드레스 신호를 수신하도록 그리고 네거티브 비트 라인 입력 신호 및 기록 신호를 생성하도록 구성된 제어 회로뿐만 아니라, 데이터 신호를 생성하도록 구성된 데이터 래치를 포함할 수 있다.
본 개시의 일 실시형태에서, 전압 리미터 회로는, 미리 규정된 임계값을 초과하지 않도록 2개의 비트 라인 중 하나의 비트 라인에 커플링된 네거티브 전압의 크기를 제한하기 위해, 미리 규정된 전압 레벨에서 액티브 로우 네거티브 비트 라인의 노드를 클램핑하도록 구성된 다이오드 회로를 포함할 수 있다.
본 개시의 다른 실시형태에서, 전압 리미터 회로는 각각 SRAM 셀의 동작 전압보다 낮은 복수의 미리 규정된 전압 레벨 중 하나에서 액티브 로우 네거티브 비트 라인의 노드를 클램핑하도록 구성된 트랜지스터의 어레이를 포함할 수 있다. 일 실시예에서, 트랜지스터의 어레이는, 복수의 전압 임계값 선택 신호를 수신하도록 그리고 복수의 전압 임계값 선택 신호에 기초하여 복수의 미리 규정된 전압 레벨 중 하나에서 액티브 로우 네거티브 비트 라인의 노드를 클램핑하도록 구성될 수 있다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
[실시예 1]
기록 드라이버(write driver)로서,
상기 기록 드라이버는, 데이터 신호, 기록 신호, 및 네거티브 비트 라인 입력 신호를 수신하도록 그리고 메모리 셀의 2개의 비트 라인 중 하나의 비트 라인에 대한 네거티브 비트 라인 전압을 생성하도록 구성되고,
상기 기록 드라이버는,
일정 기간(period of time)에 걸쳐 상기 네거티브 비트 라인 전압의 트랜지션(transition)을 제공하도록 구성된 제1 노드에 응답하는 커패시터; 및
상기 제1 노드에서의 전압을 제어하도록 구성된 전압 리미터 회로(voltage limiter circuit)
를 포함하고,
상기 전압 리미터 회로는, 상기 네거티브 비트 라인 전압의 크기가 미리 규정된 임계값을 초과하지 않게 하기 위해, 상기 메모리 셀의 2개의 비트 라인 중 상기 하나의 비트 라인 상의 상기 네거티브 비트 라인 전압의 크기를 제한하도록 구성되는 것인, 기록 드라이버.
[실시예 2]
실시예 1에 있어서,
상기 전압 리미터 회로는 또한, 상기 네거티브 비트 라인 전압이 기록 동작 임계 레벨에 도달하는 것을 허용하면서, 상기 네거티브 비트 라인 전압의 크기를 제한하도록 구성되는 것인, 기록 드라이버.
[실시예 3]
실시예 1에 있어서,
상기 전압 리미터 회로는 또한, 높은 동작 전압 모드에서 SRAM 셀의 액티브 전력을 감소시키도록 구성되는 것인, 기록 드라이버.
[실시예 4]
실시예 1에 있어서,
상기 기록 드라이버는,
상기 네거티브 비트 라인 전압을 수신하도록 그리고 상기 메모리 셀에 대한 기록 동작을 수행하도록 구성되고, 상기 2개의 비트 라인 및 하나 이상의 트랜지스터를 포함하는, 메모리 어레이;
상기 네거티브 비트 라인 입력 신호 및 상기 기록 신호를 생성하도록 구성된 제어 회로; 및
상기 데이터 신호를 생성하도록 구성된 데이터 래치(data latch)
에 커플링된 것인, 기록 드라이버.
[실시예 5]
실시예 3에 있어서,
상기 2개의 비트 라인 각각은, 상기 기록 드라이버로부터의 하나 이상의 기록 동작 데이터 신호를 상기 메모리 어레이로 전송하도록 구성된 패스 게이트 MOSFET을 더 포함하는 것인, 기록 드라이버.
[실시예 6]
실시예 5에 있어서,
상기 네거티브 비트 라인 전압은 상기 패스 게이트 MOSFET의 게이트 대 소스 전압(gate to source voltage)을 증가시키는 것인, 기록 드라이버.
[실시예 7]
실시예 4에 있어서,
상기 전압 리미터 회로는, 미리 규정된 전압 레벨에서 상기 제1 노드를 클램핑하도록 구성된 다이오드 회로를 포함하는 것인, 기록 드라이버.
[실시예 8]
실시예 7에 있어서,
상기 다이오드 회로는 트랜지스터를 포함하고,
상기 트랜지스터의 소스 단자는 공급 전압 노드에 커플링되고;
상기 트랜지스터의 드레인 단자는 액티브 로우 네거티브 비트 라인(active low negative bit line)에 커플링되고;
상기 액티브 로우 네거티브 비트 라인은 상기 제1 노드에 커플링되는 것인, 기록 드라이버.
[실시예 9]
실시예 4에 있어서,
상기 전압 리미터 회로는 트랜지스터의 어레이를 포함하고, 상기 트랜지스터의 어레이는, 복수의 전압 임계값 선택 신호를 수신하도록 그리고 상기 복수의 전압 임계값 선택 신호에 기초하여 각각 SRAM 셀의 동작 전압보다 낮은 복수의 미리 규정된 전압 레벨 중 하나의 레벨에서 액티브 로우 네거티브 비트 라인의 노드를 클램핑하도록 구성되는 것인, 기록 드라이버.
[실시예 10]
실시예 9에 있어서,
상기 복수의 전압 임계값 선택 신호는 상기 트랜지스터의 어레이 내의 하나 이상의 트랜지스터의 상기 게이트 단자에서 수신되고;
상기 트랜지스터의 어레이는 상기 액티브 로우 네거티브 비트 라인에 커플링되고;
상기 액티브 로우 네거티브 비트 라인은 상기 제1 노드에 커플링되는 것인, 기록 드라이버.
[실시예 11]
기록 드라이버를 동작시키는 방법으로서,
데이터 신호를 수신하는 단계;
네거티브 비트 라인 전압을 생성하는 단계 - 상기 네거티브 비트 라인 전압의 크기는 미리 결정된 값을 초과하지 않도록 제한되고, 기록 동작 임계 레벨에 도달하도록 허용됨 - ; 및
상기 데이터 신호에 기초하여 2개의 비트 라인 중 하나의 비트 라인에 상기 네거티브 비트 라인 전압을 인가하는 단계
를 포함하는, 방법.
[실시예 12]
실시예 11에 있어서,
상기 네거티브 비트 라인 전압의 크기를 제한하는 단계는, SRAM 셀의 높은 동작 전압 모드 동안 달성되는 것인, 방법.
[실시예 13]
실시예 11에 있어서,
성공적인 기록 동작을 수행하기 위해 필요한 상기 네거티브 비트 라인 전압의 크기를 결정하는 단계를 더 포함하는, 방법.
[실시예 14]
실시예 12에 있어서,
상기 방법은 상기 SRAM 셀의 액티브 전력을 감소시키는 것인, 방법.
[실시예 15]
메모리 회로로서,
메모리 어레이; 및
기록 드라이버
를 포함하고,
상기 메모리 어레이는 복수의 메모리 셀을 형성하는 복수의 비트 라인 및 복수의 트랜지스터를 포함하고,
상기 메모리 어레이는,
하나 이상의 기록 동작 데이터 신호를 수신하도록 그리고
메모리 위치에 기록 동작을 수행하도록
구성되고,
상기 기록 드라이버는,
데이터 신호, 기록 신호, 및 네거티브 비트 라인 입력 신호를 수신하도록, 그리고
특정 메모리 셀의 2개의 비트 라인 중 하나의 비트 라인에 대한 네거티브 비트 라인 전압을 포함하는 상기 하나 이상의 기록 동작 데이터 신호를 생성하도록
구성되고,
상기 기록 드라이버는,
일정 기간에 걸쳐 상기 네거티브 비트 라인 전압의 트랜지션을 제공하도록 구성된 커패시터, 및
상기 메모리 셀의 2개의 비트 라인 중 상기 하나의 비트 라인 상의 상기 네거티브 비트 라인 전압의 크기를 제한하도록 구성된 전압 리미터 회로
를 포함하는 것인, 메모리 회로.
[실시예 16]
실시예 15에 있어서,
상기 하나 이상의 비트 라인 각각은, 상기 기록 드라이버로부터의 상기 하나 이상의 기록 동작 데이터 신호를 상기 메모리 어레이로 전송하도록 구성된 패스 게이트 MOSFET을 더 포함하는 것인, 메모리 회로.
[실시예 17]
실시예 15에 있어서,
상기 메모리 회로는,
클럭 신호 및 어드레스 신호를 수신하도록 그리고 상기 네거티브 비트 라인 입력 신호 및 상기 기록 신호를 생성하도록 구성된 제어 회로; 및
상기 데이터 신호를 생성하도록 구성된 데이터 래치
를 더 포함하는 것인, 메모리 회로.
[실시예 18]
실시예 15에 있어서,
상기 전압 리미터 회로는, 미리 규정된 임계값을 초과하지 않도록 상기 2개의 비트 라인 중 하나의 비트 라인에 커플링된 네거티브 전압의 크기를 제한하기 위해, 미리 규정된 전압 레벨에서 액티브 로우 네거티브 비트 라인의 노드를 클램핑하도록 구성된 다이오드 회로를 포함하는 것인, 메모리 회로.
[실시예 19]
실시예 15에 있어서,
상기 전압 리미터 회로는, 각각 상기 SRAM 셀의 동작 전압보다 낮은 복수의 미리 규정된 전압 레벨 중 하나에서 액티브 로우 네거티브 비트 라인의 노드를 클램핑하도록 구성된 트랜지스터의 어레이를 포함하는 것인, 메모리 회로.
[실시예 20]
실시예 19에 있어서,
상기 트랜지스터의 어레이는,
복수의 전압 임계값 선택 신호를 수신하도록, 그리고
상기 복수의 전압 임계값 선택 신호에 기초하여 상기 복수의 미리 규정된 전압 레벨 중 하나에서 상기 액티브 로우 네거티브 비트 라인의 노드를 클램핑하도록
구성되는 것인, 메모리 회로.
Claims (10)
- 기록 드라이버(write driver)로서,
상기 기록 드라이버는, 데이터 신호, 기록 신호, 및 네거티브 비트 라인 입력 신호를 수신하도록 그리고 메모리 셀의 2개의 비트 라인 중 하나의 비트 라인에 대한 네거티브 비트 라인 전압을 생성하도록 구성되고,
상기 기록 드라이버는,
일정 기간(period of time)에 걸쳐 상기 네거티브 비트 라인 전압의 트랜지션(transition)을 제공하도록 구성된 제1 노드에 응답하는 커패시터; 및
상기 제1 노드에서의 전압을 제어하도록 구성된 전압 리미터 회로(voltage limiter circuit)
를 포함하고,
상기 전압 리미터 회로는, 상기 네거티브 비트 라인 전압의 크기가 미리 규정된 임계값을 초과하지 않게 하기 위해, 상기 메모리 셀의 2개의 비트 라인 중 상기 하나의 비트 라인 상의 상기 네거티브 비트 라인 전압의 크기를 제한하도록 구성되는 것인, 기록 드라이버. - 제1항에 있어서,
상기 전압 리미터 회로는 또한, 상기 네거티브 비트 라인 전압이 기록 동작 임계 레벨에 도달하는 것을 허용하면서, 상기 네거티브 비트 라인 전압의 크기를 제한하도록 구성되는 것인, 기록 드라이버. - 제1항에 있어서,
상기 전압 리미터 회로는 또한, 높은 동작 전압 모드에서 SRAM 셀의 액티브 전력을 감소시키도록 구성되는 것인, 기록 드라이버. - 제1항에 있어서,
상기 기록 드라이버는,
상기 네거티브 비트 라인 전압을 수신하도록 그리고 상기 메모리 셀에 대한 기록 동작을 수행하도록 구성되고, 상기 2개의 비트 라인 및 하나 이상의 트랜지스터를 포함하는, 메모리 어레이;
상기 네거티브 비트 라인 입력 신호 및 상기 기록 신호를 생성하도록 구성된 제어 회로; 및
상기 데이터 신호를 생성하도록 구성된 데이터 래치(data latch)
에 커플링된 것인, 기록 드라이버. - 제3항에 있어서,
상기 2개의 비트 라인 각각은, 상기 기록 드라이버로부터의 하나 이상의 기록 동작 데이터 신호를 상기 메모리 어레이로 전송하도록 구성된 패스 게이트 MOSFET을 더 포함하는 것인, 기록 드라이버. - 제5항에 있어서,
상기 네거티브 비트 라인 전압은 상기 패스 게이트 MOSFET의 게이트 대 소스 전압(gate to source voltage)을 증가시키는 것인, 기록 드라이버. - 제4항에 있어서,
상기 전압 리미터 회로는, 미리 규정된 전압 레벨에서 상기 제1 노드를 클램핑하도록 구성된 다이오드 회로를 포함하는 것인, 기록 드라이버. - 제4항에 있어서,
상기 전압 리미터 회로는 트랜지스터의 어레이를 포함하고, 상기 트랜지스터의 어레이는, 복수의 전압 임계값 선택 신호를 수신하도록 그리고 상기 복수의 전압 임계값 선택 신호에 기초하여 각각 SRAM 셀의 동작 전압보다 낮은 복수의 미리 규정된 전압 레벨 중 하나의 레벨에서 액티브 로우 네거티브 비트 라인의 노드를 클램핑하도록 구성되는 것인, 기록 드라이버. - 기록 드라이버를 동작시키는 방법으로서,
데이터 신호를 수신하는 단계;
네거티브 비트 라인 전압을 생성하는 단계 - 상기 네거티브 비트 라인 전압의 크기는 미리 결정된 값을 초과하지 않도록 제한되고, 기록 동작 임계 레벨에 도달하도록 허용됨 - ; 및
상기 데이터 신호에 기초하여 2개의 비트 라인 중 하나의 비트 라인에 상기 네거티브 비트 라인 전압을 인가하는 단계
를 포함하는, 방법. - 메모리 회로로서,
메모리 어레이; 및
기록 드라이버
를 포함하고,
상기 메모리 어레이는 복수의 메모리 셀을 형성하는 복수의 비트 라인 및 복수의 트랜지스터를 포함하고,
상기 메모리 어레이는,
하나 이상의 기록 동작 데이터 신호를 수신하도록 그리고
메모리 위치에 기록 동작을 수행하도록
구성되고,
상기 기록 드라이버는,
데이터 신호, 기록 신호, 및 네거티브 비트 라인 입력 신호를 수신하도록, 그리고
특정 메모리 셀의 2개의 비트 라인 중 하나의 비트 라인에 대한 네거티브 비트 라인 전압을 포함하는 상기 하나 이상의 기록 동작 데이터 신호를 생성하도록
구성되고,
상기 기록 드라이버는,
일정 기간에 걸쳐 상기 네거티브 비트 라인 전압의 트랜지션을 제공하도록 구성된 커패시터, 및
상기 메모리 셀의 2개의 비트 라인 중 상기 하나의 비트 라인 상의 상기 네거티브 비트 라인 전압의 크기를 제한하도록 구성된 전압 리미터 회로
를 포함하는 것인, 메모리 회로.
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| US8174867B2 (en) * | 2009-01-22 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Negative-voltage generator with power tracking for improved SRAM write ability |
| US8120975B2 (en) * | 2009-01-29 | 2012-02-21 | Freescale Semiconductor, Inc. | Memory having negative voltage write assist circuit and method therefor |
| US8837229B1 (en) * | 2013-03-15 | 2014-09-16 | Synopsys, Inc. | Circuit for generating negative bitline voltage |
| US9281030B2 (en) * | 2013-12-16 | 2016-03-08 | Synopsys, Inc. | Controlling timing of negative charge injection to generate reliable negative bitline voltage |
| US10672461B2 (en) * | 2014-01-22 | 2020-06-02 | Nvidia Corporation | Write assist negative bit line voltage generator for SRAM array |
| US9355710B2 (en) * | 2014-01-23 | 2016-05-31 | Nvidia Corporation | Hybrid approach to write assist for memory array |
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