TW202307841A - 記憶體電路、驅動器及其操作方法 - Google Patents

記憶體電路、驅動器及其操作方法 Download PDF

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Abstract

提供用於限制靜態隨機存取記憶體（SRAM）胞元中的負位元線電壓的系統及方法。可在寫入驅動器中實施電壓限制電路，以控制強加於位元線上的負電壓的量值。電壓限制電路可在較低的操作電壓位準下產生所需的負位元線電壓量值。電壓限制電路亦可限制負位元線電壓的量值不超過預先決定的值。負位元線電壓的量值的減小可減小SRAM胞元的主動功率。

Description

記憶體電路、驅動器及其操作方法
本揭露中所闡述的技術是有關於記憶體電路、驅動器及其操作方法，且具體而言是有關於記憶體胞元中的驅動器操作。
在給定的記憶胞供應電壓（memory cell supply voltage）下，可使用位元線上的最小電壓量值來實行寫入操作。對於包括雙埠SRAM胞元（dual port SRAM cell）及高密度單一SRAM胞元（high density single SRAM cell）在內的一些SRAM胞元，此種電壓要求為負數（negative）（即，負值電壓）。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在一些不同的實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的一些不同實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。 闡述了本揭露的一些實施例。在該些實施例中闡述的階段之前、期間及/或之後，可提供附加的操作。對於不同的實施例，可替換或消除所闡述的階段中的一些階段。可向電路添加附加的特徵。對於不同的實施例，可替換或消除以下闡述的特徵中的一些特徵。儘管一些實施例論述了以特定次序實行的操作，然而可以另一邏輯次序實行該些操作。
在給定的記憶胞供應電壓下，可使用位元線上的最小電壓量值來實行寫入操作。對於包括雙埠SRAM胞元(單元)及高密度單一SRAM胞元在內的一些SRAM胞元，此種電壓要求為負數（即，負值電壓）。在特定操作條件下，負位元線電壓（negative bit line voltage）可能導致裝置中的可靠性問題，例如負偏壓溫度不穩定性（negative bias temperature instability）。舉例而言，當存在高的負位元線電壓量值及高的記憶胞供應電壓時，可能引發負偏壓溫度不穩定性。在一些情形（例如位元線上的高負電壓量值）中，會使源極與閘極之間的行中未被選擇的SRAM胞元產生高電場。此可能導致裝置的可靠性問題，例如負偏壓溫度不穩定性。延續的負偏壓溫度不穩定性可能會縮短裝置的壽命。
一些電路可很好地工作以在低電壓下產生所需的負位元線電壓。然而，特定電路亦可能在高電壓下產生高的負位元線電壓量值，其中為了實行成功的寫入操作，此高電壓量值可能是不必要的。舉例而言，當記憶體在0.6伏下進行操作時，所產生的負位元線電壓可為-150毫伏，此對於記憶體電路的操作而言可為所期望的值。然而，當記憶體供應電壓在1.3伏下進行操作時（例如，在高需求週期期間），負位元線電壓可能為-300毫伏，此可能導致裝置內的可靠性問題。
在實施例中，當存在高記憶胞供應電壓時，本文中所闡述的系統及方法可減小負位元線電壓的量值。由於此種負電壓，本文中所闡述的系統及方法亦可降低SRAM胞元的主動功率（active power）。本文中的本揭露提供用於在高操作電壓下減小負位元線電壓的量值的若干個實施例。
圖1是根據實施例的SRAM胞元中的實例性記憶體架構的圖。在一個實施例中，記憶體架構包括控制電路106，控制電路106產生寫入訊號105及負位元線輸入訊號104。記憶體電路亦包括寫入驅動器102，寫入驅動器102被配置成接收寫入訊號105及負位元線輸入訊號104以及來自資料閂鎖器107的資料訊號103。在寫入操作期間，寫入驅動器102被配置成端視是‘0’還是‘1’正被寫入至記憶胞而向兩個位元線108、109中的一者施加高電壓且向另一位元線施加低電壓。寫入驅動器包括電壓限制電路（voltage limiter circuit）101，電壓限制電路101被配置成控制負位元線（參見圖3）的第一節點處的電壓。舉例而言，電壓限制電路可被配置成限制施加至記憶陣列110的兩個位元線（108、109）中的一者的負位元線（或反相位元線）電壓的量值。在圖1中所示實施例中，記憶陣列110被配置成接收位元線108、位元線109中的一者上的負位元線電壓以及對記憶陣列110中的記憶胞中的一或多者實行寫入操作。
圖2是根據實施例的SRAM胞元中的所提議記憶體架構的詳細圖。所述記憶體架構可包括閂鎖器204、時脈201、資料閂鎖器107、控制電路106、寫入驅動器102及記憶陣列110。在一個實施例中，控制電路106被配置成接收來自時脈201的時脈訊號202、來自閂鎖器204的位址訊號203，並產生負位元線輸入訊號NBL 104及寫入訊號（105、111）。時脈訊號202用於控制電路106內的時序協調（timing coordination），而來自閂鎖器204的位址訊號203用於決定記憶胞中資料將被寫入的位置。控制電路106內的寫入解碼器可被配置成對位址訊號203進行解碼並產生產生一或多個寫入訊號105。在一個實例中，一個寫入訊號WRITEB_T 105被致能以用於存取頂部記憶陣列110，且另一寫入訊號WRITEB_B 111被致能以用於存取底部記憶陣列113。每一寫入驅動器102可被配置成自資料閂鎖器107接收負位元線輸入訊號NBL 104、寫入訊號（105、111）及資料訊號LDATA 103，並向對應的記憶陣列（110、113）的兩個位元線（108、109）中的一者產生負位元線電壓。來自資料閂鎖器107的資料訊號LDATA 103可決定將被寫入至記憶胞的資料（即，「0」或「1」）。寫入驅動器102包括電壓限制電路101，電壓限制電路101可被配置成控制負位元線（108、109）的第一節點處的電壓。舉例而言，電壓限制電路101可被配置成限制記憶胞的所述兩個位元線（108、109）中的一者上的負位元線電壓的量值（大小），進而使得所述量值不超過預定義閾值。
圖3是根據實施例的記憶體架構的圖，所述記憶體架構包括電壓限制電路101的實施。在圖3中所繪示實例中，電壓限制電路101實施於寫入驅動器102內，且耦合至有效低負位元線NBLB_C 302的第一節點。寫入驅動器102亦包括電容器301，電容器301被配置成在一段時間內提供負位元線電壓的轉換。電壓限制電路101可控制負位元線電壓的量值，進而使得所述量值不超過預定義閾值，但不限於低於在記憶胞（例如SRAM胞元）中實行寫入操作所必需的量值的量值。在本實例中揭露電壓限制電路101的若干個不同實施例，所述若干個不同實施例皆在本發明的範圍內。
可結合對寫入操作的實例的論述來進一步理解圖3。在時脈訊號202上升之後，WRITEB_T 105可變為邏輯低（「0」）。若此時欲寫入的資料訊號LDATA處於邏輯高（「1」），則A_LD 310亦將處於邏輯高（「1」）。相比之下，A_LDB將處於邏輯低（「0」）。因此，邏輯（反或（NOR））閘312的輸出將處於邏輯低（「0」），且電晶體MN1 307將被禁能。然而，邏輯（反或）閘313的輸出將處於邏輯高（「1」），且電晶體MN2 308將被致能。因此，第二有效低負位元線BLB 109將處於邏輯低（「0」），此乃因此第二有效低負位元線BLB 109將耦合至接地源節點（ground source node）NVSS 306。在一些情形中，負電壓被強加於此節點NVSS 306上，以提高傳輸閘電晶體（pass gate transistor）（314、315）的閘極至源極電壓來實行寫入操作。此種負電壓可使用負位元線輸入訊號NBL 104來產生。隨著NBL 104變為邏輯高（「1」），有效低負位元線上的第一節點NBLB_C 302將降至邏輯低（「0」）。因此，負電壓將耦合至接地源節點NVSS 306。耦合至接地源節點NVSS 306的負電壓的量值可相依於電容器301的值。
在一些操作期間，記憶體可能在高電壓位準下進行操作。舉例而言，記憶體可用於微處理器中。如熟習此項技術者所理解，在一些操作期間，處理器可能具有增加的處理需求。當處理器在涉及諸多計算的應用內進行操作（例如視訊遊戲的操作）時，可能是此種情形。在此種增加的需求期間，處理器可能會以高頻率進行操作。如熟習此項技術者所理解，此可能導致處理器的各別組件（例如記憶體）的電壓增大。相比之下，處理器可能具有低的處理需求。舉例而言，當處理器在其中正實行管理任務的應用內進行操作時，可能存在低處理需求。此種低處理需求可能導致處理器的組件（例如記憶體）的電壓降低。高操作電壓可例如高於0.9伏。低操作電壓可例如低於0.9伏。在本揭露中，低操作電壓是指低於預先決定的值的記憶體操作電壓，而在本揭露通篇中，高操作電壓是指高於預先決定的值的記憶體操作電壓。端視所實施的本發明的實施例而定，具體的預先決定的值可不同。
在高操作電壓下，傳輸閘電晶體（314、315）的閘極至源極電壓可處於足以實行寫入操作的位準。然而，傳輸閘電晶體（314、315）的高閘極至源極電壓可能降低記憶體裝置的可靠性。舉例而言，如以上所論述，延續的高閘極至源極電壓可能導致負偏壓溫度不穩定性。電壓限制電路101可在記憶體的高操作電壓下減小接地源節點NVSS 306處的此種負電壓的量值，而在記憶體的低操作電壓下不顯著地影響接地源節點NVSS 306處的負電壓。除了減輕記憶體裝置中的可靠性問題，由於在較高操作電壓模式下的此種較低電壓，電壓限制電路101亦可降低SRAM胞元的主動功率。
圖4是根據實施例的電壓限制電路101的一個實施例的圖。在此實施例中，電壓限制電路101包括二極體電路401，二極體電路401可在記憶體的高操作電壓模式期間被致能，且在記憶體的低電壓模式期間被禁能。在一個實例中，二極體電路耦合至有效低負位元線上的第一節點NBLB_C 302。此節點302可被配置成在一段時間內向負位元線提供負位元線電壓的轉換。在一個實施例中，二極體電路401包括電晶體402。此電晶體402的源極端子可耦合至供應電壓節點VDD，電晶體402的汲極端子耦合至第一低負位元線節點302。二極體電路401可被配置成將第一節點NBLB_C 302箝位於預定義閾值電壓（或臨限電壓）。舉例而言，在寫入操作的開始期間，負位元線輸入訊號NBL 104可提高至邏輯高（「1」）。由於此負位元線輸入訊號NBL 104如圖4中所示藉由具有反相閘極端子的電晶體耦合至第一節點NBLB_C 302，因而此將導致第一節點NBLB_C 302處的電壓降低。當節點NBLB_C 302處的電壓降低至在二極體電路401中的電晶體402兩端產生滿足電晶體402的閾值的差分電壓的位準時，二極體電路401將供應電壓節點VDD耦合至第一節點NBLB_C 302。藉由此種方式，將防止第一節點NBLB_C 302處的電壓降低成低於特定恆定值。
在本揭露的實施例中，二極體電路401被配置成在高操作電壓模式下將有效低負位元線上的節點NBLB_C 302箝位於預定義電壓位準處。藉由此種方式，在高操作電壓模式下，較低的負電壓量值被耦合於接地源節點NVSS 306處。此種預定義電壓位準的值可相依於二極體電路401內的電晶體402的大小及閾值電壓以及亦耦合至有效低負位元線上的第一節點302的第二個單獨的電晶體403。隨著第一節點NBLB_C 302處的電壓被箝位，接地源節點NVSS 306處的負電壓的量值將減小。此乃因電容器301的陽極處的電壓將被箝位於較高的位準處，且因此電容器301兩端的電壓降（voltage drop）將在電容器301的陰極處導致處於較其在不存在二極體電路401的情況下的位準高的位準的電壓。由於電容器301的陰極直接耦合至接地源節點NVSS 306，因此在存在二極體電路401的情況下，接地源節點處的電壓將處於較高位準，或者接地源節點NVSS 306處的負電壓的量值將較低。在具有二極體電路401的情況下，接地源節點NVSS 306處的負電壓的量值所可減少的量可由諸多因素（例如電容器301的特性、電晶體402的特性及電晶體403的特性）決定。如在對圖6的論述中所進一步闡述，該些組件的適當特性可藉由使用模擬及計算來決定。舉例而言，在1.2伏的高操作電壓下，接地源節點NVSS 306處的負電壓的量值可減小至約-150毫伏。然而，在例如0.6伏的低操作電壓下，二極體電路401可被禁能，且節點NBLB_C處的電壓可處於約-100毫伏的電壓位準。
圖5是根據實施例的負位元線輸入訊號NBL 104、第一負位元線節點NBLB_C 302的電壓、第二負位元線節點303處的電壓及接地源節點NVSS 306處的電壓的波形的時序圖。在圖5中所示實例中，負位元線輸入訊號NBL 104開始上升。舉例而言，負位元線輸入訊號NBL 104可在控制電路106指示寫入操作的啟動啟動（initiation）之後開始上升。端視應用而定，寫入操作可例如由來自具有所實施記憶體電路的裝置的使用者的訊號來啟動，或者寫入操作可自動啟動。在負位元線輸入訊號開始上升之後，第一負位元線節點NBLB_C 302的電壓開始下降。此乃因負位元線輸入訊號NBL 104如圖4中所示耦合至電晶體404的反相閘極端子，電晶體404亦耦合至第一負位元線節點NBLB_C 302。因此，當負位元線輸入訊號NBL 104提高至邏輯高（「1」）時，電晶體404停止將來自供應電壓節點VDD的電壓耦合至第一節點NBLB_C 302，從而導致此第一節點NBLB_C 302處的電壓降低。由於電容器301的影響，第一負位元線節點NBLB_C 302的電壓可在較負位元線輸入訊號上升的時間長的一段時間內下降。在負位元線輸入訊號NBL 104上升之後，第二負位元線節點NBLB_N 303處的電壓亦可能下降，此乃因此第二節點303耦合至一電晶體，所述電晶體的閘極端子耦合至反相的負位元線輸入訊號NBL 104。因此，當負位元線輸入訊號NBL 104提高至邏輯高（「1」）時，電晶體停止將來自供應電壓節點VDD的電壓耦合至第二負位元線節點NBLB_N 303，從而導致此第二節點NBLB_N 303處的電壓降低。圖5中亦示出接地源節點NVSS 306。由於二極體電壓限制電路401將有效低負位元線的節點NBLB_C 302箝位於預定義電壓位準處，因此接地源節點NVSS 306處的電壓的量值受到限制。在一個實例中，如以上所論述，由於二極體電路401被配置成對節點NBLB_C 302處的電壓的量值進行箝位，因此接地源節點NVSS 306處的電壓的量值受到限制。因此，由電容器301引起的來自此節點302的電壓降亦可能導致接地源節點NVSS 306處的受限電壓。在此實例中，在1.2伏的記憶體操作電壓下，NVSS 306處的電壓被限制為不會降至低於-150毫伏。
圖6是根據實施例的決定單獨的電晶體MN-a 403及監控用光二極體（Monitor Photo Diode，MPD）電晶體402的適當大小的流程圖。決定電晶體MN-a 403及MPD電晶體402的適當大小的第一步驟601是決定在一位元線處進行成功的寫入操作所需的負電壓。如熟習此項技術者所理解，該些可藉由蒙地卡羅模擬（Monte Carlo simulation）來決定。決定電晶體MN-a 403及MPD電晶體402的適當大小的第二步驟602是確定第一位元線108的阻抗（或電阻）304兩端的電壓降及第二有效低負位元線109的阻抗305兩端的電壓降。第二步驟602亦包括決定電晶體MN1307兩端的電壓降以及電晶體MN2308兩端的電壓降。第三步驟603是基於接地源節點NVSS 306處所需的負電壓來決定欲使用的電容器301的值。此種決定涉及方程式V NVSS= V neg+ V1 + V2，其中V1及V2是自第二步驟所決定。第四步驟604涉及決定MPD電晶體402及電晶體MN-a 403的大小及閾值電壓。此可在模擬的幫助下達成，以針對低電壓及高電壓而在NVSS 306處達成所期望的電壓。
圖7是根據實施例的SRAM胞元中的所提議記憶體架構實施例的詳細圖。記憶體架構可包括閂鎖器204、時脈201、資料閂鎖器107、控制電路106、寫入驅動器102及記憶陣列110。在圖7中所示實例中，控制電路106被配置成接收來自時脈201的時脈訊號202、來自閂鎖器204的位址訊號203，並產生負位元線輸入訊號NBL 104以及一或多個寫入訊號（105、111）。每一寫入驅動器（102、112）可被配置成接收負位元線輸入訊號NBL 104及寫入訊號（105、111），並向對應的記憶陣列110的兩個位元線（108、109）中的一者產生負位元線電壓。寫入驅動器102亦可被配置成自資料閂鎖器107接收資料訊號103、高電壓訊號HV 705及多個電壓閾值選擇訊號702。在圖7所示實施例中，高電壓訊號HV 705用於指示SRAM胞元正在高操作電壓模式下還是在低操作電壓模式下進行操作。舉例而言，當SRAM胞元的操作電壓高於預先決定的值時，高電壓訊號HV 705可被設定為邏輯高（「1」），而當SRAM胞元的操作電壓低於預先決定的值時，高電壓訊號HV 705可被設定為邏輯低（「0」）。如在對圖9的論述中所闡述，所述多個電壓閾值選擇訊號702可用於設定負位元線節點處的電壓位準。
控制電路106內的寫入解碼器205可被配置成對位址訊號203進行解碼並產生一或多個寫入訊號105。在一個實例中，一個寫入訊號WRITEB_T 105被致能以用於存取頂部記憶陣列110，而另一寫入訊號WRITEB_B 111被致能以用於存取底部記憶陣列113。來自資料閂鎖器107的資料訊號LDATA 103可決定將被寫入至記憶胞的資料（即，「0」或「1」）。寫入驅動器102包括電壓限制電路701，電壓限制電路701可被配置成控制負位元線（108、109）的第一節點處的電壓。舉例而言，如在對圖8的論述中所示，電壓限制電路701可被配置成限制所述記憶胞的所述兩個位元線（108、109）中的一者上的負位元線電壓的量值，進而使得所述量值不超過預定義閾值。
圖8是根據實施例的記憶體架構的實施例的圖，在所述記憶體架構中，電壓限制電路是P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）電壓限制電路701。PMOS電壓限制電路701可藉由首先限制第一節點NBLB_C 302處的電壓的量值來限制兩個位元線（108、109）中的一者上的負位元線電壓的量值。當第一節點NBLB_C 302處的電壓受到限制時，在電容器301兩端的電壓降之後，此亦將限制接地源節點306處的電壓。接地源節點NVSS 306可如圖8中所示耦合至兩個位元線（108、109）中的一者，因此亦會限制此電壓。PMOS電壓限制電路701可耦合至負位元線，所述負位元線被配置成將NBLB_C 302電壓箝位於小於供應電壓節點VDD的電壓處。電壓限制電路701亦可耦合至供應電壓節點VDD，且接收高電壓訊號HV 705及所述多個電壓閾值選擇訊號702。
可結合對寫入操作的實例的論述來進一步理解圖8。在時脈訊號202上升之後，WRITEB_T 105可變為邏輯低（「0」）。若此時欲寫入的資料訊號LDATA處於邏輯高（「1」），則A_LD 310亦將處於邏輯高（「1」）。相比之下，A_LDB將處於邏輯低（「0」），此乃因LDATA 103耦合至緩衝器，且A_LDB是所述緩衝器的反相輸出。因此，邏輯（反或）閘312的輸出將處於邏輯低（「0」），且電晶體MN1 307將被禁能。然而，邏輯（反或）閘313的輸出將處於邏輯高（「1」），且電晶體MN2 308將被禁能。因此，第二有效低負位元線BLB 109將處於邏輯低（「0」），此乃因此第二有效低負位元線BLB 109將耦合至接地源節點NVSS 306。在一些情形中，負電壓被施加於此節點NVSS 306上，以提高傳輸閘電晶體（314、315）的閘極至源極電壓來實行寫入操作。此種負電壓可使用負位元線輸入訊號NBL 104來產生。隨著NBL 104變為邏輯高（「1」），有效低負位元線上的第一節點NBLB_C 302將降至邏輯低（「0」）。因此，負電壓將耦合至接地源節點NVSS 306。耦合至接地源節點NVSS 306的負電壓的量值可相依於電容器301的值。
在一些操作期間，記憶體可能在高電壓位準下進行操作。舉例而言，當記憶體以高頻率實行諸多操作時，可能存在高操作電壓。在高操作電壓下，傳輸閘電晶體（314、315）的閘極至源極電壓可處於足以實行寫入操作的位準。舉例而言，傳輸閘電晶體314的閘極至源極電壓可能是足夠的，此乃因傳輸閘電晶體314的源極端子耦合至可能處於高的負電壓量值的負位元線109，從而導致傳輸閘電晶體314的閘極端子與源極端子之間的電壓亦處於高位準。然而，如在對圖3的說明中所進一步論述，傳輸閘電晶體314的高閘極至源極電壓可能降低記憶體裝置的可靠性。PMOS電壓限制電路701可在記憶體的高操作電壓下減小接地源節點NVSS 306處的此種負電壓的量值，而在記憶體的低操作電壓下不顯著地影響接地源節點NVSS 306處的負電壓。除了減輕記憶體裝置中的可靠性問題，由於在較高操作電壓模式下的此種較低電壓，電壓限制電路101亦可降低SRAM胞元的主動功率。舉例而言，作為降低相應位元線（108、109）上的電壓的結果，可藉由降低由位元線阻抗（304、305）所消耗的功率來降低主動功率。
圖9是根據實施例的PMOS電壓限制電路701的實施例的詳細圖。在圖9所示實施例中，PMOS電壓限制電路701包括電晶體陣列。在一個實施例中，電晶體陣列包括第一行電晶體903、第二行電晶體904及第三行電晶體905。PMOS電壓限制電路可接收多個電壓閾值選擇訊號（906、907）。舉例而言，電壓閾值選擇訊號SEL[0] 906及SEL[1] 907可用作邏輯閘（及閘）907的輸入。此邏輯閘（及閘）907的輸出可被反相，並用作第一行電晶體903中的電晶體908的反相閘極端子的輸入。在本揭露的實施例中，第一行電晶體903亦包括與電晶體908串聯耦合的金屬阻抗器902。電壓閾值選擇訊號SEL[0] 703亦可用作第二行電晶體904內的電晶體的閘極端子的反相輸入。接收SEL[0] 703的電晶體的源極端子可耦合至第二行電晶體904內的另一電晶體的汲極端子。在第三行電晶體905中，可在另一電晶體的閘極端子處接收SEL[1] 907。接收SEL[1] 704的電晶體的源極端子可耦合至第三行電晶體905內的單獨的電晶體的汲極端子。此第二電晶體的源極端子可耦合至同一電晶體的閘極端子的反相輸入。此電晶體的源極端子亦可耦合至第三行電晶體905內的第三電晶體的汲極端子。此第三電晶體的源極端子可耦合至同一電晶體的閘極端子的反相輸入。第三行電晶體905內的此第三電晶體的源極端子亦可耦合至VAST電壓節點909。在圖9中所示實例中，VAST電壓節點909亦耦合至第二行電晶體904內的第二電晶體及第一行電晶體903內的金屬阻抗器902。
在本揭露的實例中，PMOS電壓限制電路701基於高電壓訊號HV 705及電壓閾值選擇訊號（906、907）而表現不同。舉例而言，在低電壓記憶體操作條件（例如，記憶體操作電壓小於或等於0.9伏）期間，高電壓訊號HV 705被設定為低（「0」），且所述電路行為表現得如同不存在電壓限制電路。此乃因高電壓訊號HV 705耦合至電晶體910處的反相閘極輸入，電晶體910直接耦合至VAST電壓節點909。然而，在高電壓記憶體操作條件（例如，記憶體操作電壓大於0.9伏）期間，高電壓訊號HV 705被設定為高（「1」）。在此種情形中，如在對圖12的論述中所進一步闡述，藉由緩衝器耦合至高電壓訊號HV 705的電晶體911將被致能，且VAST電壓節點909處的電壓將基於電壓閾值選擇訊號SEL[1:0]的設定來決定。
圖10是根據實施例的負位元線輸入訊號NBL 104、第一負位元線節點NBLB_C 302的電壓、第二負位元線節點NBLB_N 303的電壓及接地源節點NVSS 306的電壓的波形的時序圖。在圖10中所示實例中，負位元線輸入訊號NBL 104開始上升。舉例而言，負位元線輸入訊號NBL 104可在控制電路106指示寫入操作的啟動之後開始上升。在負位元線輸入訊號NBL 104開始上升之後，第一負位元線節點NBLB_C 302的電壓開始下降。此乃因負位元線輸入訊號NBL 104如圖4中所示耦合至電晶體404的反相閘極端子，電晶體404亦耦合至第一負位元線節點NBLB_C 302。因此，當負位元線輸入訊號NBL 104提高至邏輯高（「1」）時，電晶體404停止將來自供應電壓節點VDD的電壓耦合至第一節點NBLB_C 302，從而導致此第一節點NBLB_C 302處的電壓降低。由於電容器301的影響，第一負位元線節點NBLB_C 302的電壓在較負位元線輸入訊號NBL 104上升的時間長的一段時間內下降。在負位元線輸入訊號NBL 104上升之後，第二負位元線節點NBLB_N 303處的電壓亦下降，此乃因此第二節點NBLB_N 303耦合至一電晶體，所述電晶體的閘極端子耦合至反相的負位元線輸入訊號NBL 104。此乃因當負位元線輸入訊號NBL 104提高至邏輯高（「1」）時，電晶體停止將來自供應電壓節點VDD的電壓耦合至第二負位元線節點NBLB_N 303，從而導致此第二節點NBLB_N 303處的電壓降低。圖10中亦示出接地源節點NVSS 306。由於PMOS電壓限制電路701將有效低負位元線的第一節點NBLB_C 302箝位於預定義電壓位準處，因此接地源節點NVSS的量值受到限制。此乃因接地源節點NVSS 306借助於電容器301耦合至第一節點NBLB_C 302，且電容器301兩端可能存在恆定的電壓降。在此實例中，在1.2伏的記憶體操作電壓下，接地源節點NVSS電壓被限制為不會降至低於-200毫伏。在此實例中，1.2伏的記憶體操作電壓代表高記憶體操作電壓。
圖11是根據實施例的低操作電壓模式期間PMOS電壓限制電路701的操作的時序圖。在低操作電壓模式期間，將高電壓訊號HV 705設定為「0」，且接地源節點NVSS處的電壓與不存在電壓限制電路的情況一樣。此乃因VAST電壓等於供應電壓節點VDD處的電壓。當負位元線輸入訊號NBL 104上升時，VAST電壓節點909將降低至邏輯低（「0」）。此乃因高電壓訊號HV 705耦合至電晶體910的反相閘極端子。因此，當高電壓訊號HV 705處於邏輯低（「0」）時，電晶體910將導通電路並有效地將所述電路短接至VAST電壓節點909。由於電容器301的影響，VAST電壓節點909將較第二負位元線節點NBLB_N慢地降低。如熟習此項技術者所理解，電容器301將當高電壓訊號HV 705變為邏輯低（「0」）時開始放電，且因此耦合至電容器301的VAST電壓節點將以相依於電容器301的時間常數（time constant）的速率降低。此展示於圖8中。
圖12是根據本揭露的一個實施例的展示電壓閾值選擇訊號702與當HV 705被設定為值1時PMOS電壓限制電路701的VAST電壓之間的關係的表1200。在一個實例中，當SEL [0]為0且SEL[1]亦為0時，VAST電壓可處於0.8伏與1伏之間。在另一實例中，當SEL[0]為0且SEL[1]為1時，PMOS電壓限制電路的反相邏輯閘（及閘）的輸出被致能，且因此具有金屬阻抗器902的第一行電晶體903被禁能。由於在第二行電晶體904中的電晶體的反相閘極端子處接收到SEL[0]，因此第二行電晶體904被致能。然而，在此實例中，由於在電晶體的反相閘極端子處接收到處於高值的SEL[1]，因此第三行電晶體905被禁能。在圖12中所示實例中，當SEL[0]為0且SEL[1]為1時，在此種情形期間，VAST電壓可為1.0伏。在PMOS電壓限制電路701的操作的另一實例中， SEL[0]可被設定為1且SEL[1]可被設定為0。在此種情形中，VAST電壓可為0.8伏。在另一實例中，當SEL[0]為1且SEL[1]亦為1時，VAST電壓可藉由阻抗的值來決定。此乃因第二行電晶體904及第三行電晶體905接收相應的電壓閾值選擇訊號702作為每一行中的電晶體處的閘極端子的反相輸入。然而，被設定為1的SEL[0]與SEL[1]二者對反相及閘的輸出進行禁能，所述輸出被作為反相輸入而在第一行電晶體903內與金屬阻抗器902串聯耦合的電晶體的閘極端子處接收。在一個實例中，當兩個電壓閾值選擇訊號均被設定為1時，VAST電壓可為1.1伏。
PMOS電壓限制電路701中的每一PMOS的大小及PMOS的數目可基於所選定的設計來修改。舉例而言，在一個實施例中，每一PMOS的大小可相同，而在另一實施例中可不同。在另一實施例中，PMOS電壓限制電路701的行可包括所有金屬阻抗器。舉例而言，當SEL[0]被設定為0時可被致能的中間行可包括一或多個PMOS。當SEL[1]被設定為0時可被致能的右行可包括一或多個PMOS。
圖13是根據實施例的電壓限制電路（N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）電壓限制電路1301）的一個實施例的圖。在本揭露的一個實施例中，NMOS電壓限制電路1301耦合至第一負位元線節點NBLB_C 302。NMOS電壓限制電路1301可被配置成接收多個電壓閾值選擇訊號1303及在高電壓操作模式期間被致能的高電壓訊號HV 1302。NMOS電壓限制電路1301可在寫入驅動器102中實施，以將第一節點NBLB_C 302箝位於預定義電壓位準。節點302可被配置成在一段時間內提供負位元線電壓的轉換。在一個實例中，此預定義電壓位準是小於供應電壓節點VDD的位準。舉例而言，在高操作電壓模式下，供應電壓節點VDD可為1.2伏。然而，NMOS電壓限制電路1301可被配置成在供應電壓節點VDD與第一節點NBLB_C 302之間提供電壓降。在一個實例中，此電壓降可為200毫伏。因此，第一節點NBLB_C 302處的電壓可為1.0伏。此值是藉由自1.2伏的供應電壓節點VDD減去200毫伏的電壓降而獲得。因此，當第一節點302處的電壓隨著負位元線輸入訊號NBL 104的上升而降低時，第一節點302處的電壓將僅降低1.0伏，自1.0伏降低至0伏。第一節點302處的電壓的量值的此種降低可能在接地源節點306處引發較低的負電壓量值。舉例而言，在其中供應電壓節點VDD為1.2伏且NMOS電壓限制電路1301兩端的電壓降為200毫伏的以上實例中，接地源節點NVSS 306處的電壓可具有-100毫伏的量值。相比之下，當第一節點NBLB_C 302未被箝位於小於供應電壓節點VDD的電壓處且第一節點NBLB_C 302處於1.2伏時，接地源節點NVSS 306處的電壓可具有-200毫伏的量值。如熟習此項技術者所理解，接地源節點NVSS 306處的電壓的精確值亦可為電容器301的電容的函數。
圖14是根據實施例的圖13中所顯示的NMOS電壓限制電路1301的詳細圖。在本揭露的實施例中，NMOS電壓限制電路1301包括第一行電晶體1406及第二行電晶體1407。在一個實例中，高電壓訊號HV 1302可用作邏輯閘（及閘）1401的輸入。負位元線輸入訊號NBL 104可耦合至緩衝器1409，且此緩衝器1409的輸出可被反相並用作邏輯閘（及閘）1401的另一輸入。此邏輯閘（及閘）1401的輸出可耦合至第一電晶體MN1 1408的閘極端子。在圖14中所示實例中，電晶體MN1 1408耦合至第一行電晶體1406與第二行電晶體1407二者中的電晶體的汲極端子。電壓閾值選擇訊號SEL[0] 1404可在第一行電晶體1406內的電晶體的閘極端子處被接收。相似地，電壓閾值選擇訊號SEL[1] 1405可在第二行電晶體1407內的電晶體的閘極端子處被接收。如在圖14中所示實例中，該些電晶體中的每一者的源極端子可耦合至VAST電壓節點1402。該些電晶體的汲極端子可耦合至相應行（1406、1407）內的附加電晶體的源極端子。
圖14中所示電壓限制電路1301的操作可如下。在低電壓操作模式期間，將高電壓訊號HV 1302設定為低（「0」），且MN1電晶體1408被禁能。因此，所述電路表現得與在不存在電壓限制電路的情況下一樣。在高電壓操作模式期間，將高電壓訊號HV 1302設定為高（「1」）。隨著高電壓訊號HV 1302被設定為1，當將負位元線輸入訊號NBL 104設定為邏輯低（「0」）時，MN1電晶體1408被致能。在此種情形中，基於電壓閾值選擇訊號SEL[0] 1404及SEL[1] 1405，藉由MP1 1403的大小與二極體大小的比率來決定VAST電壓節點1402處的電壓的值。在本揭露的其他實施例中，NMOS電晶體的大小及數目可根據設計而變化。端視電路的特定設計及應用，每一NMOS電晶體的大小可不同或相同。另外，每一路徑中的NMOS電晶體的數目可不同或相同。舉例而言，當SEL[1]處於邏輯低（「0」）時，當所述設計要求VAST電壓節點1402處的電壓相對較低時，第三行電晶體905中可能存在更多的電晶體或更大的電晶體。相比之下，當SEL[1]處於邏輯低（「0」）時，當所述設計要求VAST電壓節點1402處的電壓相對較高時，第三行電晶體905中可能存在更少的電晶體或更小的電晶體。
圖15示出根據實施例的負位元線輸入訊號104、被配置成在一段時間內提供負位元線的轉換的節點302處的電壓、有效低負位元線的第二節點NBLB_N 303處的電壓及接地源節點306之間的關係的時序圖。在圖15中所示實例中，負位元線輸入訊號上升。舉例而言，負位元線輸入訊號NBL 104可在控制電路106指示寫入操作的啟動之後開始上升。在負位元線輸入訊號開始上升之後，被配置成在一段時間內提供負位元線的轉換的第一節點302處的電壓開始降低。此乃因負位元線輸入訊號NBL 104如圖14中所示耦合至電晶體1403的反相閘極端子，電晶體1403亦耦合至第一負位元線節點NBLB_C 302。因此，當負位元線輸入訊號NBL 104提高至邏輯高（「1」）時，電晶體1403停止將來自供應電壓節點VDD的電壓耦合至第一節點NBLB_C 302，從而導致此第一節點NBLB_C 302處的電壓降低。有效低負位元線的第二節點NBLB_N 303處的電壓此後開始降低。接地源節點NVSS隨後降低，但在本實例中，由於NMOS電壓限制電路1301，接地源節點NVSS被限制為-200毫伏。圖15中所展示的操作是在1.2伏的操作電壓下進行，此在本揭露中被視為高操作電壓模式。
圖16是根據本揭露一個實施例的展示當HV被設定為值1時電壓閾值選擇訊號1303與NMOS電壓限制電路1301的VAST電壓之間的關係表1600。在一個實例中，當SEL[0]為0且SEL[1]亦為0時，NMOS電壓限制電路中的第一行電晶體及第二行電晶體被禁能。因此，VAST電壓為1.2伏，即與本揭露的操作電壓相同。在另一實例中，當SEL [0]為0且SEL[1]為1時，第二行電晶體1407被致能，且VAST電壓可被箝位於1.0伏的電壓處。在另一實例中，當SEL[0]為1且SEL[1]為0時，第一行電晶體1406被致能，且VAST電壓節點1402可為0.8伏。在另一實例中，當SEL[0]為1且SEL[1]亦為1時，VAST電壓可處於0.8伏與1.0伏之間。
圖17是根據本揭露一個實施例的操作寫入驅動器的方法的流程圖1700。在本揭露的實例中，操作寫入驅動器的第一步驟1701是接收資料訊號。資料訊號可為例如LDATA 103。此資料訊號LDATA 103可由寫入驅動器接收。第二步驟1702是產生負位元線電壓。負位元線電壓可例如由負位元線輸入訊號NBL 104產生。可將負位元線電壓的量值限制為不超過預先決定的值，同時允許所述量值達到寫入操作閾值（臨限）位準。可藉由電壓限制電路（例如本揭露的電壓限制電路101）來達成對負位元線電壓的量值的限制。如第三步驟1703中所示，在產生負位元線電壓之後，可向兩個位元線中的一者施加負位元線電壓。
前述詳細說明在實施例中揭露一種寫入驅動器，所述寫入驅動器被配置成接收資料訊號、寫入訊號及負位元線輸入訊號，並向記憶胞的兩個位元線中的一者產生負位元線電壓。所述寫入驅動器可包括電容器，所述電容器對第一節點作出響應，所述第一節點被配置成在一段時間內提供負位元線電壓的轉換。所述寫入驅動器亦可包括電壓限制電路，所述電壓限制電路被配置成控制第一節點處的電壓。此電壓限制電路可被配置成限制記憶胞的所述兩個位元線中的一者上的負位元線電壓的量值，進而使得所述量值不超過預定義閾值。
電壓限制電路可被進一步配置成限制負位元線電壓的量值，同時允許負位元線電壓達到寫入操作閾值位準。電壓限制電路亦可被進一步配置成在高操作電壓模式下降低SRAM胞元的主動功率。在一個實例中，寫入驅動器可耦合至記憶陣列，所述記憶陣列被配置成接收負位元線電壓並對記憶胞實行寫入操作。記憶陣列可包括一或多個電晶體以及所述兩個位元線。寫入驅動器亦可耦合至控制電路及資料閂鎖器，所述控制電路被配置成產生負位元線輸入訊號及寫入訊號，所述資料閂鎖器被配置成產生資料訊號。寫入驅動器的所述兩個位元線中的每一者可更包括傳輸閘MOSFET，所述傳輸閘MOSFET被配置成將一或多個寫入操作資料訊號自寫入驅動器傳送至記憶陣列。寫入驅動器可被配置成提高傳輸閘MOSFET的閘極至源極電壓。
在本揭露的一個實例中，寫入驅動器的電壓限制電路包括二極體電路，所述二極體電路被配置成將前述第一節點箝位於預定義電壓位準處。二極體電路可包括電晶體。此電晶體的源極端子可耦合至供應電壓節點。此電晶體的汲極端子可耦合至有效低負位元線，並且有效低負位元線可耦合至第一節點。
在本揭露的另一實例中，所述寫入驅動器的電壓限制電路可包括電晶體陣列，所述電晶體陣列被配置成接收多個電壓閾值選擇訊號以及基於所述多個電壓閾值選擇訊號而將有效低負位元線的節點箝位於多個預定義電壓位準中的一者處，所述多個預定義電壓位準各自低於SRAM胞元的操作電壓。在一個實例中，可在電晶體陣列內的一或多個電晶體的閘極端子處接收所述多個電壓閾值選擇訊號。此電晶體陣列可耦合至有效低負位元線，且有效低負位元線可耦合至第一節點。
前述詳細說明亦在實施例中揭露一種操作寫入驅動器的方法。在一個實例中，操作寫入驅動器的第一步驟是接收資料訊號。下一步驟是產生負位元線電壓。可將此負位元線電壓的量值限制為不超過預先決定的值，且允許所述量值達到寫入操作閾值位準。此實例中的下一步驟是基於資料訊號而向兩個位元線中的一者施加負位元線電壓。限制負位元線電壓的量值的步驟可在SRAM胞元的高操作電壓模式期間完成。此方法的附加步驟可包括決定實行成功的寫入操作所必需的負位元線電壓的量值。所述方法可導致降低SRAM胞元的主動功率。
前述詳細闡述亦揭露一種記憶體電路。在實例性實施例中，所述記憶體電路包括記憶陣列，所述記憶陣列包括形成多個記憶胞的多個電晶體及多個位元線。所述記憶陣列可被配置成接收一或多個寫入操作資料訊號並對記憶體位置實行寫入操作。所述記憶體電路亦可包括寫入驅動器，所述寫入驅動器被配置成接收資料訊號、寫入訊號及負位元線輸入訊號，並向特定記憶胞的兩個位元線中的一者產生包括負位元線電壓的所述一或多個寫入操作資料訊號，所述寫入驅動器包括電容器及電壓限制電路，所述電容器被配置成在一段時間內提供負位元線電壓的轉換，所述電壓限制電路被配置成限制記憶胞的所述兩個位元線中的所述一者上的負位元線電壓的量值。
在一個實例中，前述位元線中的每一者可更包括傳輸閘MOSFET，所述傳輸閘MOSFET被配置成將所述一或多個寫入操作資料訊號自寫入驅動器傳送至記憶陣列。所述記憶體電路亦可包括控制電路以及資料閂鎖器，所述控制電路被配置成接收時脈訊號及位址訊號，並產生負位元線輸入訊號及寫入訊號，所述資料閂鎖器被配置成產生資料訊號。
在本揭露的一個實施例中，電壓限制電路可包括二極體電路，所述二極體電路被配置成將有效低負位元線的節點箝位於預定義電壓位準處，以便將耦合至所述兩個位元線中的所述一者的負電壓的量值限制為不超過預定義閾值。
在本揭露的另一實施例中，電壓限制電路可包括電晶體陣列，所述電晶體陣列被配置成將有效低負位元線的節點箝位於多個預定義電壓位準中的其中一者處，所述多個預定義電壓位準各自低於SRAM胞元的操作電壓。在一個實例中，電晶體陣列可被配置成接收多個電壓閾值選擇訊號以及基於所述多個電壓閾值選擇訊號而將有效低負位元線的節點箝位於所述多個預定義電壓位準中的其中一者處。
前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
101:電壓限制電路 102、112:寫入驅動器 103、LDATA:資料訊號 104、NBL:負位元線輸入訊號 105、111、WRITEB_B、WRITEB_T:寫入訊號 106:控制電路 107:資料閂鎖器 108、109:線/位元線 110、113:記憶陣列 201:時脈 202:時脈訊號 203:位址訊號 204:閂鎖器 205:寫入解碼器 301:電容器 302:節點/負位元線 303、NBLB_N、NBLB_C:節點/負位元線節點 304、305:阻抗 306、NVSS:節點/接地源節點 307、308、403、908、910、911、MN2、MN-a:電晶體 310:A_LD 312、313:邏輯（反或）閘 314、315:傳輸閘電晶體 401:二極體電路/電壓限制電路 402:電晶體/監控用光二極體（MPD）電晶體 601、602、603、604、1701、1702、1703:步驟 701:電壓限制電路 702、906、1303、1404、1405、SEL[0]、SEL[1]、SEL[1:0]:電壓閾值選擇訊號 705、1302、HV:高電壓訊號 902:金屬阻抗器 903、904、905、1406、1407、1408、MN1:電晶體 907:電壓閾值選擇訊號/邏輯閘（及閘） 909、1402:VAST電壓節點 1200、1600:表 1301:電壓限制電路 1401:邏輯閘（及閘） 1403:電晶體/MP1 1409:緩衝器 1700:流程圖 A_LDB:反相輸出 BLB:第二有效低負位元線 VDD:供應電壓節點
圖1是根據實施例的SRAM胞元中的實例性記憶體架構的圖。 圖2是根據實施例的SRAM胞元中的所示出的記憶體架構的詳細圖。 圖3是根據實施例的在寫入驅動器及記憶陣列內實施的電壓限制電路的圖示。 圖4是根據實施例的在寫入驅動器內實施的二極體電壓限制電路的圖示。 圖5是根據實施例的二極體電壓限制電路內的各種訊號的波形的時序圖。 圖6是根據實施例的用於決定二極體電壓限制電路內的組件的流程圖。 圖7是根據實施例的SRAM胞元中的所示出的記憶體架構的詳細圖。 圖8是根據實施例的在寫入驅動器內實施的P型金屬氧化物半導體（PMOS）電壓限制電路的圖示。 圖9是根據實施例的PMOS電壓限制電路的實施例的詳細圖。 圖10是根據實施例的PMOS電壓限制電路內的各種訊號的時序圖。 圖11是根據實施例的PMOS電壓限制電路在低操作電壓模式期間的操作的時序圖。 圖12是展示根據實施例的電壓閾值選擇訊號與PMOS電壓限制電路內的節點處的電壓之間的關係的圖表。 圖13是根據實施例的電壓限制電路（NMOS電壓限制電路）的一個實施例的圖示。 圖14是根據實施例的NMOS電壓限制電路的詳細圖。 圖15是展示根據實施例的NMOS電壓限制電路內的各種訊號之間的關係的時序圖。 圖16是展示根據實施例的NMOS電壓限制電路內的各種訊號之間的關係的圖表。 圖17是根據實施例的操作寫入驅動器的方法的流程圖。 除非另外表明，否則不同圖中對應的編號及符號一般是指對應的部件。繪製各圖是為了清楚地示出實施例的相關態樣，且各圖未必是按比例繪製。
101:電壓限制電路
102:寫入驅動器
103:資料訊號
104:負位元線輸入訊號
105、111:寫入訊號
106:控制電路
107:資料閂鎖器
108、109:線/位元線/
110:記憶陣列
VDD:供應電壓節點

Claims (20)

  1. 一種驅動器，被配置成接收資料訊號、寫入訊號及負位元線輸入訊號，並向記憶胞的兩個位元線中的一者產生負位元線電壓，所述寫入驅動器包括： 電容器，對第一節點作出響應，所述第一節點被配置成在一段時間內提供所述負位元線電壓的轉換；以及 電壓限制電路，被配置成控制所述第一節點處的電壓，所述電壓限制電路被配置成限制所述記憶胞的所述兩個位元線中的所述一者上的所述負位元線電壓的量值，進而使得所述量值不超過預定義閾值。
  2. 如請求項1所述的驅動器，其中所述電壓限制電路被進一步配置成限制所述負位元線電壓的所述量值，同時允許所述負位元線電壓達到寫入操作閾值位準。
  3. 如請求項1所述的驅動器，其中所述電壓限制電路被進一步配置成在高操作電壓模式下降低靜態隨機存取記憶體胞元的主動功率。
  4. 如請求項1所述的驅動器，所述寫入驅動器耦合至： 記憶陣列，被配置成接收所述負位元線電壓並對所述記憶胞實行寫入操作，所述記憶陣列包括一或多個電晶體以及所述兩個位元線； 控制電路，被配置成產生所述負位元線輸入訊號及所述寫入訊號；以及 資料閂鎖器，被配置成產生所述資料訊號。
  5. 如請求項3所述的驅動器，其中所述兩個位元線中的每一者更包括傳輸閘金屬氧化物半導體場效電晶體，所述傳輸閘金屬氧化物半導體場效電晶體被配置成將一或多個寫入操作資料訊號自所述寫入驅動器傳送至所述記憶陣列。
  6. 如請求項5所述的驅動器，其中所述負位元線電壓會提高所述傳輸閘金屬氧化物半導體場效電晶體的閘極至源極電壓。
  7. 如請求項4所述的驅動器，其中所述電壓限制電路包括二極體電路，所述二極體電路被配置成將所述第一節點箝位於預定義電壓位準處。
  8. 如請求項7所述的驅動器，其中所述二極體電路包括電晶體，且其中： 所述電晶體的源極端子耦合至供應電壓節點； 所述電晶體的汲極端子耦合至有效低負位元線；並且 所述有效低負位元線耦合至所述第一節點。
  9. 如請求項4所述的驅動器，其中所述電壓限制電路包括電晶體陣列，所述電晶體陣列被配置成接收多個電壓閾值選擇訊號以及基於所述多個電壓閾值選擇訊號而將有效低負位元線的節點箝位於多個預定義電壓位準中的一者處，所述多個預定義電壓位準各自低於靜態隨機存取記憶體胞元的操作電壓。
  10. 如請求項9所述的驅動器，其中： 在所述電晶體陣列內的一或多個電晶體的閘極端子處接收所述多個電壓閾值選擇訊號； 所述電晶體陣列耦合至所述有效低負位元線；並且 所述有效低負位元線耦合至所述第一節點。
  11. 一種操作驅動器的方法，包括： 接收資料訊號； 產生負位元線電壓，其中將所述負位元線電壓的量值限制為不超過預先決定的值，且允許所述量值達到寫入操作閾值位準；以及 基於所述資料訊號而向兩個位元線中的一者施加所述負位元線電壓。
  12. 如請求項11所述的方法，其中所述限制所述負位元線電壓的所述量值的步驟是在靜態隨機存取記憶體胞元的高操作電壓模式期間完成。
  13. 如請求項11所述的方法，更包括決定實行成功的寫入操作所必需的所述負位元線電壓的所述量值。
  14. 如請求項12所述的方法，所述方法會降低所述靜態隨機存取記憶體胞元的主動功率。
  15. 一種記憶體電路，包括： 記憶陣列，包括形成多個記憶胞的多個電晶體及多個位元線，所述記憶陣列被配置成接收一或多個寫入操作資料訊號並對記憶體位置實行寫入操作；以及 寫入驅動器，被配置成接收資料訊號、寫入訊號及負位元線輸入訊號，並向所述多個記憶胞中的特定記憶胞的兩個位元線中的一者產生包括負位元線電壓的所述一或多個寫入操作資料訊號，所述寫入驅動器包括電容器及電壓限制電路，所述電容器被配置成在一段時間內提供所述負位元線電壓的轉換，所述電壓限制電路被配置成限制所述特定記憶胞的所述兩個位元線中的所述一者上的所述負位元線電壓的量值。
  16. 如請求項15所述的記憶體電路，其中所述一或多個多個位元線中的每一者更包括傳輸閘金屬氧化物半導體場效電晶體，所述傳輸閘金屬氧化物半導體場效電晶體被配置成將所述一或多個寫入操作資料訊號自寫入驅動器傳送至所述記憶陣列。
  17. 如請求項15所述的記憶體電路，所述記憶體電路更包括： 控制電路，被配置成接收時脈訊號及位址訊號，並產生所述負位元線輸入訊號及所述寫入訊號；以及 資料閂鎖器，被配置成產生所述資料訊號。
  18. 如請求項15所述的記憶體電路，所述電壓限制電路包括二極體電路，所述二極體電路被配置成將有效低負位元線的節點箝位於預定義電壓位準處，以便將耦合至所述兩個位元線中的所述一者的負電壓的量值限制為不超過預定義閾值。
  19. 如請求項15所述的記憶體電路，其中所述電壓限制電路包括電晶體陣列，所述電晶體陣列被配置成將有效低負位元線的節點箝位於多個預定義電壓位準中的一者處，所述多個預定義電壓位準各自低於所述靜態隨機存取記憶體胞元的操作電壓。
  20. 如請求項19所述的記憶體電路，其中所述電晶體陣列被配置成接收多個電壓閾值選擇訊號以及基於所述多個電壓閾值選擇訊號而將所述有效低負位元線的所述節點箝位於所述多個預定義電壓位準中的一者處。
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