JP2019053728A - レギュレータ回路 - Google Patents
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Abstract
Description
VOUT(REF)=VREF×(R11+R12)/R12
(i)出力電圧VOUTのオーバーシュート
(ii)出力電圧を低下させるために重負荷対応エラーアンプが重負荷側のトランジスタをオフ
(iii)軽負荷と誤判定され、重負荷対応エラーアンプがオフ
(iv) 出力電圧VOUTが低下
(v) 出力電流が増大し、重負荷判定され、重負荷対応エラーアンプがオン
これにより、軽負荷状態と重負荷状態の動作を自動的かつシームレスに切りかえることができる。
第1エラーアンプと第2エラーアンプに共通の基準電圧を供給した場合に、第1目標値と第2目標値を実質的にシフトさせることができる。
図3は、第1の実施の形態に係るレギュレータ回路100の回路図である。レギュレータ回路100は、入力端子102に入力電圧VINを受け、出力端子104に接続される負荷(不図示)に、ある目標電圧VOUT(REF)に安定化された出力電圧VOUTを供給する。レギュレータ回路100は、LDO(Low Drop Output)回路とも称される。出力端子104には、出力電圧VOUTの平滑化用の出力キャパシタCOUTが接続される。レギュレータ回路100のうち、出力キャパシタCOUTを除く部分は、ひとつの半導体基板に一体集積化されてもよい。
VOUT(REF2)>VOUT(REF1)
図4は、図3のレギュレータ回路100の動作状態を示す図である。横軸は負荷電流IOUTを、縦軸は出力電圧VOUTを示す。重負荷状態と軽負荷状態の境界は、破線で示される。
このレギュレータ回路100では、軽負荷用のレギュレータと重負荷用のレギュレータの併用により、幅広い負荷範囲において、位相余裕、ゲイン余裕を最適化することができる。
図5は、一実施例に係るレギュレータ回路100Aの回路図である。この実施例において、VFB1=VFB2、VREF1>VREF2が成り立つ。フィードバック回路110Aは、抵抗R1,R2を含む。第1フィードバック信号VFB1の帰還率α1と、第2フィードバック信号VFB2の帰還率α2は等しく、α=R2/(R1+R2)である。
VFB1=VFB2=VOUT×α
図7は、一実施例に係るレギュレータ回路100Bの回路図である。レギュレータ回路100Bにおいて、第2エラーアンプEA2に、意図的な入力オフセット電圧VOFSが導入され、この入力オフセット電圧VOFS2によって、実効的な基準値VREF2がシフトする。別の観点から見ると、この入力オフセット電圧VOFS2によって、実効的な第2フィードバック信号VFB2がシフトしているものと把握することもできる。
したがって、
VOUT(REF1)=VREF×(R1+R2)/R2
VOUT(REF2)=(VREF+VOFS2)×(R1+R2)/R2
となり、VOUT(REF2)>VOUT(REF1)が成り立つ。
図9は、一実施例に係るレギュレータ回路100Cの回路図である。この実施例では、VFB1<VFB2、VREF1=VREF2が成り立つ。すなわちVFB1<VFB2の関係は、フィードバック回路110Cにおいて、オフセット電圧ΔVを導入することで実現できる。
α1=(R8+R9)/(R7+R8+R9)
α2=R9/(R7+R8+R9)
つまりα2<α1が成り立つ。
図11は、第2の実施の形態に係るレギュレータ回路200の回路図である。レギュレータ回路200は、入力端子202に入力電圧VINを受け、出力端子204に接続される負荷(不図示)に、ある目標電圧VOUT(REF)に安定化された出力電圧VOUTを供給する。
図12は、図11のレギュレータ回路200の実施例2.1の回路図である。強制オフ回路220は、第1トランジスタM1の制御端子(ゲート)とレギュレータ回路200の入力端子202の間に設けられたスイッチSW1を含む。判定回路210は、軽負荷状態と判定すると、スイッチSW1をターンオンし、第1トランジスタM1をオフさせる。
図14は、第3の実施の形態に係るレギュレータ回路100の回路図である。レギュレータ回路100は、入力端子102に入力電圧VINを受け、出力端子104に接続される負荷(不図示)に、ある目標電圧VOUT(REF)に安定化された出力電圧VOUTを供給する。レギュレータ回路100は、LDO(Low Drop Output)回路とも称される。出力端子104には、出力電圧VOUTの平滑化用の出力キャパシタCOUTが接続される。レギュレータ回路100のうち、出力キャパシタCOUTを除く部分は、ひとつの半導体基板に一体集積化されてもよい。
VOUT(REF2)>VOUT(REF1)
ΔV=f(IOUT)
はじめに理解の容易化のために、VOUT(REF1),VOUT(REF2)の差分(電位差ΔV)を固定したときの動作を説明する。
図16は、図14のレギュレータ回路100において、電位差ΔVを第1の態様で変化させたときの動作を示す図である。軽負荷状態では、第1トランジスタM1のゲート電圧VG1は、実質的に入力電圧VINと等しくなっており、第1トランジスタM1に流れる電流IOUT1は実質的にゼロである。第2トランジスタM2のゲート電圧VG2がエラーアンプEA2によって調節され、出力電圧VOUTが目標電圧VOUT(REF2)に安定化される。
図18は、実施例3.1に係るレギュレータ回路100Dの回路図である。この実施例において、VFB1=VFB2、VREF1≧VREF2が成り立つ。第1フィードバック信号VFB1の帰還率α1と、第2フィードバック信号VFB2の帰還率α2は等しく、α=R2/(R1+R2)である。
VFB1=VFB2=VOUT×α
VREF1=VREF
VREF2=VREF+ΔV
図20は、実施例3.2に係るレギュレータ回路100B’の回路図である。レギュレータ回路100B’において、第2エラーアンプEA2に、負荷電流IOUTに依存する意図的な入力オフセット電圧VOFSが導入され、この入力オフセット電圧VOFS2によって、実効的な基準値VREF2がシフトする。別の観点から見ると、この入力オフセット電圧VOFS2によって、実効的な第2フィードバック信号VFB2がシフトしているものと把握することもできる。なお、以降の実施例において監視回路150は省略する。
したがって、
VOUT(REF1)=VREF×(R1+R2)/R2
VOUT(REF2)=(VREF+VOFS2)×(R1+R2)/R2
となり、オフセット電圧VOFS2に応じて、VOUT(REF2)とVOUT(REF1)の関係が変化する。
図21は、実施例3.3に係るレギュレータ回路100Eの回路図である。この実施例において、第1エラーアンプEA1と第2エラーアンプEA2には、等しい基準値VREF1=VREF2=VREFが与えられる。
VFB2=VFB−ΔV
このとき、第2目標電圧VOUT(REF2)は、以下の式で与えられる。
VOUT(REF2)=(VREF+ΔV)×(R1+R2)/R2
α1=(R8+R9)/(R7+R8+R9)
α2=R9/(R7+R8+R9)
図23は、実施例3.4に係るレギュレータ回路100Fの回路図である。この実施例において、VREF2=VREF1+ΔV1が成り立っている。オフセット制御部140は、第2フィードバック信号VFB2に、負荷電流IOUT2に応じたオフセット電圧ΔV2を重畳する。オフセット電圧ΔV1とΔV2は同極性である。
VREF2=VREF+ΔV1
VFB2=VFB+ΔV2
このとき、第2目標電圧VOUT(REF2)は、以下の式で与えられる。
VOUT(REF2)=(VREF+ΔV1−ΔV2)×(R1+R2)/R2
軽負荷状態においては、ΔV2=0とする。このときVOUT(REF2)は、VOUT(REF1)より大きくなる。重負荷状態ではΔV2=ΔV1とする。このときVOUT(REF2)=VOUT(REF1)となる。
図25は、実施例3.5に係るレギュレータ回路100Gの回路図である。この実施例では、図22とオフセットの極性が逆であり、ΔV1が可変である。
VREF2=VREF−ΔV1
VFB2=VFB−ΔV2
このとき、第2目標電圧VOUT(REF2)は、以下の式で与えられる。
VOUT(REF2)=(VREF−ΔV1+ΔV2)×(R1+R2)/R2
軽負荷状態においては、ΔV1=0とする。このときVOUT(REF2)は、VOUT(REF1)より大きくなる。重負荷状態ではΔV1=ΔV2とする。このときVOUT(REF2)=VOUT(REF1)となる。
第3の実施の形態において、重負荷用の第1エラーアンプEA1は、軽負荷状態の全電流範囲において動作を維持するように構成されていた。したがって軽負荷状態において、第1エラーアンプEA1の消費電流を低減できないという問題がある。第4の実施の形態では、この問題を解決するための構成を説明する。
VOUT(REF2)>VOUT(REF1)
この関係を満たすためのレギュレータ回路100Hの基本構成は、第3の実施の形態で説明した実施例のいずれかを採用することができる。
図28は、実施例4.1に係るレギュレータ回路100Iの回路図である。レギュレータ回路の基本構成は、図16のレギュレータ回路100Aと同様である。
図30は、第5の実施の形態に係るレギュレータ回路100Jの回路図である。レギュレータ回路100Jは、第3の実施の形態と第4の実施の形態の組み合わせである。
具体的には、負荷電流IOUTにもとづいて、第1目標電圧VOUT(REF1)と第2目標電圧VOUT(REF2)の差分ΔVを変化させ、さらに最軽負荷状態において第1エラーアンプEA1を実質的にオフする。
第1トランジスタM1、第2トランジスタM2の少なくとも一方を、NチャンネルMOSFETあるいはNPN型バイポーラトランジスタで構成してもよい。この場合、エラーアンプの非反転入力端子と反転入力端子を入れ替えればよい。
いくつかの実施例では、レギュレータ回路100に監視回路150を設けたがその限りでない。たとえば外部のマイコンなどから、負荷電流IOUTに関する情報を取得できる場合、その情報にもとづいて目標電圧の差分ΔVを制御してもよい。
いくつかの実施例では、軽負荷状態を監視するために、軽負荷用レギュレータREG2の電流を検出したがその限りでなく、重負荷用レギュレータREG1と軽負荷用レギュレータREG2それぞれに流れる電流の両方を監視してもよい。あるいは、第1トランジスタM1と第2トランジスタM2の共通のドレインと、出力端子104を結ぶラインに流れる電流を監視してもよい。あるいはレギュレータ回路100の出力電流と入力電流は相関を有するから、レギュレータ回路100の入力電流にもとづいて負荷状態を監視してもよい。
Claims (32)
- 負荷に出力電圧を供給するレギュレータ回路であって、
第1トランジスタと、
前記第1トランジスタと並列であり、相対的にサイズが小さい第2トランジスタと、
前記出力電圧に応じた第1フィードバック信号および第2フィードバック信号を生成するフィードバック回路と、
前記第1フィードバック信号が第1基準値VREF1に近づくように前記第1トランジスタを制御する第1エラーアンプと、
前記第2フィードバック信号が第2基準値VREF2に近づくように前記第2トランジスタを制御する第2エラーアンプと、
を備え、軽負荷状態において、前記第1エラーアンプの動作が維持されることを特徴とするレギュレータ回路。 - 前記第2トランジスタおよび前記第2エラーアンプの組み合わせによる前記出力電圧の目標電圧は、前記第1トランジスタおよび前記第1エラーアンプの組み合わせによる前記出力電圧の目標電圧より高いことを特徴とする請求項1に記載のレギュレータ回路。
- 前記第1フィードバック信号の帰還率をα1、前記第2フィードバック信号の帰還率をα2とするとき、
VREF1/α1<VREF2/α2
が成り立つことを特徴とする請求項2に記載のレギュレータ回路。 - 前記第2基準値VREF2は前記第1基準値VREF1より高いことを特徴とする請求項2または3に記載のレギュレータ回路。
- 前記第1エラーアンプと前記第2エラーアンプの少なくとも一方は、入力オフセット電圧を有するように構成されていることを特徴とする請求項1から4のいずれかに記載のレギュレータ回路。
- 前記入力オフセット電圧は、前記第1エラーアンプと前記第2エラーアンプの少なくとも一方の差動入力対のサイズのミスマッチにより導入されることを特徴とする請求項5に記載のレギュレータ回路。
- 基準電圧を生成する基準電圧源と、
前記基準電圧源をシフトするレベルシフト回路と、
をさらに備え、
前記第1基準値VREF1と前記第2基準値VREF2の一方はレベルシフト前の前記基準電圧であり、それらの他方は、レベルシフト後の前記基準電圧であることを特徴とする請求項2から4のいずれかに記載のレギュレータ回路。 - 前記第2フィードバック信号は、前記第1フィードバック信号より小さいことを特徴とする請求項2または3に記載のレギュレータ回路。
- 前記第1フィードバック信号と前記第2フィードバック信号の一方は、それらの他方をレベルシフトして得られることを特徴とする請求項8に記載のレギュレータ回路。
- 前記第2フィードバック信号の帰還率α2は、前記第1フィードバック信号の帰還率α1より低いことを特徴とする請求項8に記載のレギュレータ回路。
- 前記軽負荷状態を検出する判定回路と、
前記軽負荷状態において、前記第1トランジスタの制御端子の電圧を、前記第1トランジスタが実質的にオフとなる電圧レベルに変化させる強制オフ回路と、
をさらに備えることを特徴とする請求項1に記載のレギュレータ回路。 - 前記強制オフ回路は、前記第1トランジスタの制御端子と前記レギュレータ回路の入力端子の間の電圧を、所定電圧より小さくならないようにクランプすることを特徴とする請求項11に記載のレギュレータ回路。
- ひとつの半導体基板に一体集積化されることを特徴とする請求項1から12のいずれかに記載のレギュレータ回路。
- 負荷に出力電圧を供給するレギュレータ回路であって、
第1トランジスタと、
前記第1トランジスタと並列であり、相対的にサイズが小さい第2トランジスタと、
前記出力電圧に応じた第1フィードバック信号および第2フィードバック信号を生成するフィードバック回路と、
前記第1フィードバック信号が第1基準値VREF1に近づくように前記第1トランジスタを制御する第1エラーアンプと、
前記第2フィードバック信号が第2基準値VREF2に近づくように前記第2トランジスタを制御する第2エラーアンプと、
を備え、
前記第2トランジスタおよび前記第2エラーアンプの組み合わせによる前記出力電圧の目標電圧は、前記第1トランジスタおよび前記第1エラーアンプの組み合わせによる前記出力電圧の目標電圧より高く規定され、
負荷電流が所定のしきい値電流より小さいときに、前記第1エラーアンプをオフすることを特徴とするレギュレータ回路。 - 前記負荷電流を前記しきい値電流と比較する監視回路をさらに備えることを特徴とする請求項14に記載のレギュレータ回路。
- 前記監視回路は、前記第2トランジスタに流れる電流を検出電圧に変換し、前記検出電圧を、前記しきい値電流に対応するしきい値電圧と比較することを特徴とする請求項15に記載のレギュレータ回路。
- 前記監視回路は、
前記第2トランジスタと制御端子が共通に接続された第3トランジスタと、
前記第3トランジスタと直列に設けられたセンス抵抗と、
を含み、前記センス抵抗の電圧降下が、前記検出電圧であることを特徴とする請求項16に記載のレギュレータ回路。 - 前記検出電圧がゲートソース間に印加された第4トランジスタをさらに備え、
前記第4トランジスタのオン、オフに応じて、前記第1エラーアンプが制御されることを特徴とする請求項17に記載のレギュレータ回路。 - 前記第1エラーアンプのオン、オフは、前記第1エラーアンプに供給されるバイアス電流によって制御されることを特徴とする請求項14から18のいずれかに記載のレギュレータ回路。
- 最軽負荷状態において、前記第1エラーアンプに、非ゼロの微小のバイアス電流を供給するサブ電流源をさらに備えることを特徴とする請求項14から19のいずれかに記載のレギュレータ回路。
- 前記第1トランジスタおよび前記第1エラーアンプの組み合わせである第1レギュレータの前記出力電圧の目標電圧と、前記第2トランジスタおよび前記第2エラーアンプの組み合わせである第2レギュレータの前記出力電圧の目標電圧の差分は、前記負荷電流に応じて可変であることを特徴とする請求項14から20のいずれかに記載のレギュレータ回路。
- ひとつの半導体基板に一体集積化されることを特徴とする請求項14から21のいずれかに記載のレギュレータ回路。
- 負荷に出力電圧を供給するレギュレータ回路であって、
第1リニアレギュレータと、
前記第1リニアレギュレータと入力、出力がそれぞれ共通に接続され、電流能力が相対的に小さい第2リニアレギュレータと、
を備え、
前記第1リニアレギュレータの目標電圧と前記第2リニアレギュレータの目標電圧の差分が、負荷の状態に応じて変化することを特徴とするレギュレータ回路。 - 前記第2リニアレギュレータの目標電圧は、軽負荷状態において前記第1リニアレギュレータの目標電圧より高く、重負荷状態において、前記第1リニアレギュレータの目標電圧に近づくことを特徴とする請求項23に記載のレギュレータ回路。
- 前記第2リニアレギュレータの目標電圧は、負荷電流に応じて連続的に変化することを特徴とする請求項24に記載のレギュレータ回路。
- 前記第2リニアレギュレータの目標電圧は、負荷電流に応じて離散的に変化することを特徴とする請求項24に記載のレギュレータ回路。
- 前記第1リニアレギュレータは、
第1トランジスタと、
前記出力電圧に応じた第1フィードバック信号VFB1が第1基準値VREF1に近づくように前記第1トランジスタを制御する第1エラーアンプと、
を含み、
前記第2リニアレギュレータは、
前記第1トランジスタと並列であり、相対的にサイズが小さい第2トランジスタと、
前記出力電圧に応じた第2フィードバック信号VFB2が第2基準値VREF2に近づくように前記第2トランジスタを制御する第2エラーアンプと、
を含むことを特徴とする請求項23から26のいずれかに記載のレギュレータ回路。 - VFB1=VFB2であり、
負荷電流にもとづいて、前記第1基準値VREF1と前記第2基準値VREF2の差を変化させるオフセット制御部をさらに備えることを特徴とする請求項27に記載のレギュレータ回路。 - VREF1=VREF2であり、
負荷電流にもとづいて、前記第1フィードバック信号VFB1と前記第2フィードバック信号VFB2の差を変化させるオフセット制御部をさらに備えることを特徴とする請求項27に記載のレギュレータ回路。 - VREF1<VREF2であり、
負荷電流にもとづいて、前記第1フィードバック信号VFB1と前記第2フィードバック信号VFB2の差を変化させるオフセット制御部をさらに備えることを特徴とする請求項27に記載のレギュレータ回路。 - VFB1>VFB2であり、
負荷電流にもとづいて、前記第1基準値VREF1と前記第2基準値VREF2の差を変化させるオフセット制御部をさらに備えることを特徴とする請求項27に記載のレギュレータ回路。 - ひとつの半導体基板に一体集積化されることを特徴とする請求項23から31のいずれかに記載のレギュレータ回路。
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