JP7420738B2 - リニア電源 - Google Patents

Description

本明細書中に開示されている発明は、リニア電源に関する。

従来より、様々なデバイスの電源手段として、リニア電源（＝ＬＤＯ［low drop out］レギュレータなどのシリーズレギュレータ）が用いられている。

特開２０１８－１１２９６３号公報 特開２０１６－２００９８９号公報

ところで、安定度の低い入力電圧（例えばバッテリ電圧）の供給を受けるリニア電源では、入力電圧の過渡的な変動に対する応答特性（＝入力過渡応答特性）を高めておく必要がある。なぜなら、入力過渡応答特性が低いと、入力電圧の変動時に出力電圧まで変動してしまい、負荷の特性悪化や破壊などの原因となり得るからである。特に、近年では、リニア電源に供給される入力電圧の低電圧化が進んでおり、入力過渡応答特性に対する要求も厳しくなっている。

なお、本願出願人は、これまでにも入力過渡応答特性の高いリニア電源（特許文献１ないしは特許文献２）を提案しているが、幅広い負荷領域での使用を鑑みると、更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、幅広い負荷領域で入力過渡応答特性の高いリニア電源を提供することを目的とする。

本明細書中に開示されているリニア電源は、入力電圧の入力端と出力電圧の出力端との間に接続された出力トランジスタと、前記出力電圧に応じた帰還電圧が基準電圧と一致するように前記出力トランジスタを駆動するドライバと、前記出力トランジスタに流れる出力電流を検出する電流検出部と、前記入力電圧に応じた第１電圧と前記出力電圧または前記基準電圧に応じた第２電圧との差分電圧が前記出力電流に応じたオフセット電圧を下回らないように前記基準電圧または前記帰還電圧を調整する電圧調整部とを有する。

また、本明細書中に開示されているリニア電源は、入力電圧の入力端と出力電圧の出力端との間に接続された出力トランジスタと、前記出力電圧またはこれに応じた電圧と所定の基準電圧との差分を増幅して第１駆動信号を生成する第１アンプと、前記入力電圧またはこれに応じた電圧と前記出力電圧またはこれに応じた電圧との差分を増幅して第２駆動信号を生成する第２アンプと、前記第１及び第２駆動信号に応じて前記出力トランジスタを駆動する駆動部と、前記出力トランジスタに流れる出力電流を検出して制御信号を生成する電流検出部と、前記制御信号に応じたオフセット電圧を前記第２アンプに与えるオフセット付与部と、を有する。

なお、本発明のその他の特徴、要素、ステップ、利点、及び、特性については、以下に続く実施形態の詳細な説明やこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、幅広い負荷領域で入力過渡応答特性の高いリニア電源を提供することが可能となる。

リニア電源の比較例を示す図 基準電圧固定時の入力過渡応答特性を示す図 基準電圧調整時（軽負荷領域）の入力過渡応答特性を示す図 重負荷領域での入力過渡応答特性を示す図 リニア電源の第１実施形態を示す図 出力電流と出力電圧との相関図（基準電圧固定） 出力電流と出力電圧との相関図（基準電圧調整、オフセット電圧固定） 出力電流と出力電圧との相関図（基準電圧調整、オフセット電圧可変） 第１実施形態（または第９実施形態）の入力過渡応答特性を示す図 リニア電源の第２実施形態を示す図 リニア電源の第３実施形態を示す図 リニア電源の第４実施形態を示す図 リニア電源の第５実施形態を示す図 リニア電源の第６実施形態を示す図 リニア電源の第７実施形態を示す図 リニア電源の第８実施形態を示す図 リニア電源の第１比較例を示す図 第１比較例の入力過渡応答特性を示す図 リニア電源の第２比較例を示す図 第２比較例（軽負荷領域）の入力過渡応答特性を示す図 第２比較例（重負荷領域）の入力過渡応答特性を示す図 リニア電源の第９実施形態を示す図 リニア電源の第１０実施形態を示す図 リニア電源の第１１実施形態を示す図 リニア電源の第１２実施形態を示す図 リニア電源の第１３実施形態を示す図 リニア電源の第１４実施形態を示す図 リニア電源の第１５実施形態を示す図 車両の外観図

＜比較例＞
まず、リニア電源に関する新規な実施形態（第１～第８実施形態）の説明に先立ち、それらと対比される比較例について簡単に説明しておく。図１は、リニア電源の比較例を示す図である。本比較例のリニア電源１は、出力トランジスタ１０と、分圧部２０と、ドライバ３０と、基準電圧調整部４０と、を有し、入力電圧ＶＩＮを降圧して所望の出力電圧ＶＯＵＴを生成する。入力電圧ＶＩＮは、不図示のバッテリなどから供給されており、その安定度は必ずしも高くない。出力電圧ＶＯＵＴは、後段の負荷２（＝二次電源やマイコンなど）に供給されている。リニア電源１は、例えば、ＩＣ内蔵の基準電圧源として用いることができる。

出力トランジスタ１０は、入力電圧ＶＩＮの入力端と出力電圧ＶＯＵＴの出力端との間に接続されており、ドライバ３０からのゲート信号Ｇ１０に応じて導通度（裏を返せばオン抵抗値）が制御される。なお、本図の例では、出力トランジスタ１０として、ＰＭＯＳＦＥＴ［P-channel type MOSFET］が用いられている。従って、ゲート信号Ｇ１０が低いほど、出力トランジスタ１０の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、ゲート信号Ｇ１０が高いほど、出力トランジスタ１０の導通度が低くなり、出力電圧ＶＯＵＴが低下する。ただし、出力トランジスタ１０としては、ＰＭＯＳＦＥＴに代えて、ＮＭＯＳＦＥＴを用いてもよいし、バイポーラトランジスタを用いてもよい。

分圧部２０は、出力電圧ＶＯＵＴの出力端と接地端との間に直列接続された抵抗２１及び２２（抵抗値：Ｒ１及びＲ２）を含み、両抵抗相互間の接続ノードから出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢ（＝ＶＯＵＴ×｛Ｒ２／（Ｒ１＋Ｒ２）｝）を出力する。ただし、出力電圧ＶＯＵＴがドライバ３０の入力ダイナミックレンジに収まっていれば、分圧部２０を割愛し、帰還電圧ＶＦＢとして出力電圧ＶＯＵＴそのものをドライバ３０に直接入力しても構わない。

ドライバ３０は、非反転入力端（＋）に入力される帰還電圧ＶＦＢが反転入力端（－）に入力される所定の基準電圧ＶＲＥＦと一致するようにゲート信号Ｇ１０を生成して出力トランジスタ１０を駆動する。より具体的に述べると、ドライバ３０は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分値ΔＶ（＝ＶＦＢ－ＶＲＥＦ）が高いほどゲート信号Ｇ１０を引き上げ、逆に、差分値ΔＶが低いほどゲート信号Ｇ１０を引き下げる。

基準電圧調整部４０は、オフセット付与部４１と、差動アンプ４２と、可変電圧源４３と、を含み、出力トランジスタ１０がフルオン状態とならないように、言い換えれば、ドライバ３０がその能力の限界までゲート信号Ｇ１０をローレベルに引き下げた状態とならないように、基準電圧ＶＲＥＦを調整する機能を備えている。

オフセット付与部４１は、出力電圧ＶＯＵＴを所定のオフセット電圧Ｖｏｆｆｓｅｔ分だけ高電位側にオフセットさせる。なお、オフセット電圧Ｖｏｆｆｓｅｔは、リニア電源１で規定されている最低入出力間電圧差ＶＳＡＴよりも低い電圧値に設定することが望ましい（詳細は後述）。

差動アンプ４２では、反転入力端（－）に入力される入力電圧ＶＩＮと、非反転入力端（＋）に入力されるオフセット済みの出力電圧（＝ＶＯＵＴ＋Ｖｏｆｆｓｅｔ）に応じて可変電圧源４３の制御信号Ｓ４３が生成される。

可変電圧源４３は、ＮＭＯＳＦＥＴ［N-channel type MOSFET］４３ａと抵抗４３ｂを含み、差動アンプ４２から出力される制御信号Ｓ４３に基づいて基準電圧ＶＲＥＦの電圧値を調整する。

ＮＭＯＳＦＥＴ４３ａは、ドライバ３０の反転入力端（－）（＝基準電圧ＶＲＥＦの出力端）と接地端との間に接続されており、差動アンプ４２から出力される制御信号Ｓ４３（＝ゲート信号）に基づいて導通度が制御される。従って、ＮＭＯＳＦＥＴ４３ａに流れるドレイン電流Ｉ４３ａは、制御信号Ｓ４３が高いほど大きくなり、制御信号Ｓ４３が低いほど小さくなる。

抵抗４３ｂ（抵抗値：Ｒ４３ｂ）は、基準電圧ＶＲＥＦ０（＝基準電圧ＶＲＥＦの定常値に相当）の印加端とドライバ３０の反転入力端（－）との間に接続されており、ＮＭＯＳＦＥＴ４３ａに流れるドレイン電流Ｉ４３ａを受けて自身の両端間に生じる電圧降下分（＝Ｉ４３ａ×Ｒ４３ｂ）だけ基準電圧ＶＲＥＦ０を引き下げることにより、基準電圧ＶＲＥＦ（＝ＶＲＥＦ０－Ｉ４３ａ×Ｒ４３ｂ）を生成する。すなわち、基準電圧ＶＲＥＦは、Ｉ４３ａ＝０Ａであるときに定常値（＝ＶＲＥＦ０）となり、ドレイン電流Ｉ４３ａが大きくなるほど定常値から低下していく。

本実施形態のリニア電源１において、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔよりも高いときには、ＮＭＯＳＦＥＴ４３ａをオフして基準電圧ＶＲＥＦを定常値に保持するように、制御信号Ｓ４３がローレベルに保持される。

一方、差分電圧（ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔまで低下したときには、そのさらなる低下を防止すべく、ＮＭＯＳＦＥＴ４３ａにドレイン電流Ｉ４３ａを流して基準電圧ＶＲＥＦを定常値から引き下げるように制御信号Ｓ４３が高められる。

なお、上記では、出力電圧ＶＯＵＴにオフセットを与える構成を例に挙げたが、逆に、入力電圧ＶＩＮにオフセットを与える構成としても構わない。具体的には、本図中の括弧内で示したように、入力電圧ＶＩＮをオフセット電圧Ｖｏｆｆｓｅｔ分だけ低電位側にオフセットさせるオフセット付与部を設け、出力電圧ＶＯＵＴとオフセット済みの入力電圧（＝ＶＩＮ－Ｖｏｆｆｓｅｔ）を差動アンプ４２に差動入力してもよい。

＜入力過渡応答特性（基準電圧固定時）＞
上記した基準電圧調整機能の導入意義を説明するに先立ち、基準電圧ＶＲＥＦが固定値である場合の入力過渡応答特性について簡単に説明する。

図２は、基準電圧固定時の入力過渡応答特性を示す図である。なお、本図上段には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係が示されており、本図中段には、基準電圧ＶＲＥＦ（一点鎖線）と帰還電圧ＶＦＢ（実線）との関係が示されている。また、本図下段には、入力電圧ＶＩＮとゲート信号Ｇ１０との関係が示されている。

仮に、基準電圧ＶＲＥＦが固定値である場合、入力電圧ＶＩＮの低下に伴い、入力電圧ＶＩＮが出力目標値Ｖｔａｒｇｅｔ（＝出力電圧ＶＯＵＴの目標値）よりも低くなると、帰還電圧ＶＦＢが常に基準電圧ＶＲＥＦを下回った状態となる。その結果、ドライバ３０は、その能力の限界までゲート信号Ｇ１０をローレベルに引き下げた状態となるので、出力トランジスタ１０がフルオン状態に陥る（時刻ｔ１２～ｔ１５を参照）。すなわち、ドライバ３０がコンパレータに近い動作状態となる。

このような状態から入力電圧ＶＩＮが出力目標値Ｖｔａｒｇｅｔよりも高い電圧まで急上昇した場合、ドライバ３０は、ゲート信号Ｇ１０を引き上げて出力トランジスタ１０をオフしようとする。しかしながら、ローレベルに振り切れた状態のゲート信号Ｇ１０を、入力電圧ＶＩＮの急変に即時追従させて引き上げることは難しい。その結果、出力トランジスタ１０がフルオン状態とされたまま、入力電圧ＶＩＮをそのまま出力してしまい、出力電圧ＶＯＵＴのオーバーシュートを生じる（時刻ｔ１５～ｔ１７を参照）。このようなオーバーシュートが生じると、負荷２が誤動作したり破壊に至るおそれがある。

なお、出力トランジスタ１０をオフさせるスピードは、ドライバ３０の応答速度、ドライバ３０の出力段における電流能力、ドライバ３０の内部端子が持つインピーダンス、ないしは、出力トランジスタ１０のゲート容量などによって決まる。また、オーバーシュートの収束時間は、ドライバ３０の特性（位相余裕度、応答速度）などによって決まる。

＜入力過渡応答特性（基準電圧調整時）＞
次に、基準電圧ＶＲＥＦが可変値である場合の入力過渡応答特性について説明する。

図３は、基準電圧調整時の入力過渡応答特性を示す図である。なお、先出の図２と同じく、本図上段には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係が示されており、本図中段には、基準電圧ＶＲＥＦ（一点鎖線）と帰還電圧ＶＦＢ（実線）との関係が示されている。また、本図下段には、入力電圧ＶＩＮとゲート信号Ｇ１０との関係が示されている。

本比較例のリニア電源１において、基準電圧調整部４０は、入力電圧ＶＩＮと出力電圧ＶＯＵＴの双方を監視し、両者の差分電圧（ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔよりも高いときには、基準電圧ＶＲＥＦを定常値に保持する一方（時刻ｔ２２以前、若しくは、時刻ｔ２５以降を参照）、上記の差分電圧（ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔまで低下したときには、これが更に低下してしまわないように、基準電圧ＶＲＥＦを定常値から引き下げる（時刻ｔ２２～ｔ２５を参照）。

上記の基準電圧調整動作により、入力電圧ＶＩＮが低下した場合でも、出力電圧ＶＯＵＴの目標値を入力電圧ＶＩＮよりも常に低い状態に維持することができる。従って、出力トランジスタ１０がフルオン状態に陥ることはなく、ドライバ３０は、ゲート信号Ｇ１０を適切な電圧値（例えばＶＩＮ－Ｖｔｈ、ただしＶｔｈは出力トランジスタ１０のオンスレッショルド電圧）に維持した状態となる。

このように、入力電圧ＶＩＮの低下に伴う出力トランジスタ１０のフルオン状態を回避しておけば、その後、入力電圧ＶＩＮが急上昇したとしても、その急変にゲート信号Ｇ１０を即時追従させて引き上げることができるので、出力電圧ＶＯＵＴのオーバーシュートを最小限に抑制することが可能となる。

なお、基準電圧ＶＲＥＦを引き下げるということは、出力電圧ＶＯＵＴが本来の目標値よりも低下することを意味する。出力電圧ＶＯＵＴの低下は、後段に接続される負荷２の特性悪化に繋がるおそれがあるので、そのような影響を及ぼさない範囲で基準電圧ＶＲＥＦを調整する必要がある。

一つの目安として、リニア電源１で規定されている最低入出力間電圧差ＶＳＡＴに着目する。最低入出力間電圧差ＶＳＡＴとは、リニア電源１から負荷２に所定の出力電流ＩＯＵＴを安定供給するために最低限必要な入出力間電圧差（＝入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（ＶＩＮ－ＶＯＵＴ））に相当し、一般には、出力トランジスタ１０のフルオン状態におけるオン抵抗値ＲＯＮと、そのときに流れる出力電流ＩＯＵＴの電流値に応じて決まる。

これを鑑みると、オフセット電圧Ｖｏｆｆｓｅｔ（＝入力電圧ＶＩＮの低下時における出力電圧ＶＯＵＴの引き下げ幅に相当）は、上記の最低入出力間電圧差ＶＳＡＴよりも低い電圧値に設定しておくことが望ましいと言える。このような電圧値に設定しておけば、上記の基準電圧調整動作により出力電圧ＶＯＵＴが低下しても、リニア電源１の安定動作に支障を来たさずに済む。

＜入力過渡応答特性（重負荷領域）＞
ところで、図２及び図３では言及しなかったが、出力トランジスタ１０は、そのフルオン時でもオン抵抗値ＲＯＮを持つので、そのドレイン・ソース間には、出力電流ＩＯＵＴに応じたドレイン・ソース間電圧Ｖｄｓ（＝ＩＯＵＴ×ＲＯＮ）が不可避的に生じる。

ここで、出力トランジスタ１０に流れる出力電流ＩＯＵＴが小さく、ＩＯＵＴ×ＲＯＮ＜Ｖｏｆｆｓｅｔとなる負荷領域（以下では、軽負荷領域と呼ぶ）であれば、先述の基準電圧調整機能が働くので、入力電圧ＶＩＮの急変に伴う出力電圧ＶＯＵＴのオーバーシュートを抑制することができる。

一方、出力トランジスタ１０に流れる出力電流ＩＯＵＴが大きく、ＩＯＵＴ×ＲＯＮ＞Ｖｏｆｆｓｅｔとなる負荷領域（以下では、重負荷領域と呼ぶ）では、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔを下回らなくなる。その結果、制御信号Ｓ４３が常にローレベルとなるので、ＮＭＯＳＦＥＴ４３ａがオフされたままとなり、基準電圧ＶＲＥＦが定常値に保持された状態（＝先述の基準電圧調整機能が働かない状態）に陥る。

図４は、重負荷領域での入力過渡応答特性を示す図である。なお、先の図２、図３と同様、本図上段には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係が示されており、本図中段には、基準電圧ＶＲＥＦ（一点鎖線）と帰還電圧ＶＦＢ（実線）との関係が示されている。また、本図下段には、入力電圧ＶＩＮとゲート信号Ｇ１０との関係が示されている。

先に述べたように、重負荷領域では、基準電圧調整機能が働かず、基準電圧ＶＲＥＦが定常値に保持されたままとなる。そのため、入力電圧ＶＩＮの低下に伴い、ＶＩＮ＜Ｖｔａｒｇｅｔ＋ＩＯＮ×ＲＯＮになると、出力電圧ＶＯＵＴを出力目標値Ｖｔａｒｇｅｔに維持することができなくなり、帰還電圧ＶＦＢが常に基準電圧ＶＲＥＦを下回った状態となる。その結果、ドライバ３０は、その能力の限界までゲート信号Ｇ１０をローレベルに引き下げた状態となるので、出力トランジスタ１０がフルオン状態に陥る（時刻ｔ３２～ｔ３５を参照）。

このような状態から入力電圧ＶＩＮが急上昇してＶＩＮ＞Ｖｔａｒｇｅｔ＋ＩＯＮ×ＲＯＮになると、ドライバ３０は、ゲート信号Ｇ１０を引き上げて出力トランジスタ１０をオフしようとする。しかしながら、ローレベルに振り切れた状態のゲート信号Ｇ１０を、入力電圧ＶＩＮの急変に即時追従させて引き上げることは難しい。その結果、出力トランジスタ１０がフルオン状態とされたまま、入力電圧ＶＩＮをそのまま出力してしまい、出力電圧ＶＯＵＴのオーバーシュートを生じる（時刻ｔ３５～ｔ３７を参照）。

以上のように、重負荷領域での入力過渡応答特性（図４）は、基準電圧固定時の入力過渡応答特性（図２）と何ら変わりがなく、基準電圧調整機能を導入した意味がなくなる。

なお、上記不具合を解消するための最も単純な解決策は、オフセット電圧Ｖｏｆｆｓｅｔを高めることである。しかしながら、オフセット電圧Ｖｏｆｆｓｅｔを固定的に高めると、入力電圧ＶＩＮの低下時には、負荷の軽重に関係なく出力電圧ＶＯＵＴが大きく低下してしまうので、特性悪化の原因となり得る。

以下では、このような不具合を解消することのできる種々の実施形態を提案する。

＜第１実施形態＞
図５は、リニア電源の第１実施形態を示す図である。本実施形態のリニア電源１は、先出の比較例（図１）をベースとしつつ、電流検出部５０をさらに有する。なお、本図では可変電圧源４３を単一の回路記号で略記しているが、その内部構成は図１の通りである。

基準電圧調整部４０は、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔを下回らないように基準電圧ＶＲＥＦを調整する。より具体的に述べると、基準電圧調整部４０は、差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔよりも高いときには、基準電圧ＶＲＥＦを定常値に保持する一方、上記の差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔまで低下したときには、差分電圧（＝ＶＩＮ－ＶＯＵＴ）が更に低下しないように基準電圧ＶＲＥＦを定常値から引き下げる。この基本動作については、先の比較例（図１）と何ら変わるところはない。

電流検出部５０は、出力トランジスタ１０に流れる出力電流ＩＯＵＴを検出し、その電流値に応じた制御信号（例えば、出力電流ＩＯＵＴの１／ｍに相当するセンス電流またはそのミラー電流、詳細については後述）をオフセット付与部４１に出力する。

オフセット付与部４１は、出力電圧ＶＯＵＴをオフセット電圧Ｖｏｆｆｓｅｔ分だけ高電位側にシフトする回路ブロックであり、新たに、電流検出部５０からの制御信号に応じてオフセット電圧Ｖｏｆｆｓｅｔを可変制御する機能を備えている。なお、オフセット電圧Ｖｏｆｆｓｅｔは、出力電流ＩＯＵＴが大きいほど高くなり、出力電流ＩＯＵＴが小さいほど低くなる。

図６～図８は、それぞれ、出力電流ＩＯＵＴ（横軸）と出力電圧ＶＯＵＴ（縦軸）との相関図である。なお、図６はＶＲＥＦ固定時の出力挙動を示しており、図７はＶＲＥＦ調整時（Ｖｏｆｆｓｅｔ固定）の出力挙動（＝比較例の出力挙動）を示している。一方、図８はＶＲＥＦ調整時（Ｖｏｆｆｓｅｔ可変）の出力挙動（＝第１実施形態の出力挙動）を示している。また、図７及び図８には、比較参照用にＶＲＥＦ固定時の出力挙動（図６）が破線で描写されている。以下では、各図を対比しながら、第１実施形態（図５）の優位性について述べる。

まず、図６（ＶＲＥＦ固定時）の出力挙動について説明する。この場合、出力トランジスタ１０は、入力電圧ＶＩＮの低下に伴い、何ら制限なくフルオン状態となり得るので、単純に、出力電流ＩＯＵＴと出力トランジスタ１０のオン抵抗値ＲＯＮに応じた電圧降下（＝ＩＯＵＴ×ＲＯＮ）が発生する。従って、ドライバ３０の特性次第では、どの負荷条件でも、出力電圧ＶＯＵＴのオーバーシュートを生じるおそれがある。

次に、図７（ＶＲＥＦ調整時（Ｖｏｆｆｓｅｔ固定））の出力挙動について説明する。この場合、軽負荷領域（ＩＯＵＴ＜Ｖｏｆｆｓｅｔ／ＲＯＮ）であれば、入力電圧ＶＩＮが低下しても、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔを下回らないように、先述の基準電圧調整機能が働く。従って、出力トランジスタ１０がフルオン状態に至ることはなく、出力電圧ＶＯＵＴのオーバーシュートが抑制される。

ただし、重負荷領域（ＩＯＵＴ＞Ｖｏｆｆｓｅｔ／ＲＯＮ）では、もはや基準電圧調整機能が働かなくなる。従って、入力電圧ＶＩＮの低下に伴い、出力トランジスタ１０がフルオン状態となり得るので、出力電圧ＶＯＵＴのオーバーシュートを生じるおそれが出てくる。オフセット電圧Ｖｏｆｆｓｅｔを高めれば、基準電圧調整機能の働く負荷領域を拡げられるが、背反として軽負荷時の出力低下が大きくなることは、先述の通りである。

次に、図８（ＶＲＥＦ調整時（Ｖｏｆｆｓｅｔ可変））の出力挙動について説明する。この場合、オフセット電圧Ｖｏｆｆｓｅｔは、全ての負荷領域でＩＯＵＴ×ＲＯＮ＜Ｖｏｆｆｓｅｔを満たしつつ、出力電流ＩＯＵＴが大きいほど高くなり、出力電流ＩＯＵＴが小さいほど低くなるように可変制御される。

従って、入力電圧ＶＩＮの低下時には、負荷条件に依ることなく、先述の基準電圧調整機能が働く。その結果、幅広い負荷領域で出力トランジスタ１０のフルオン状態を未然に回避することが可能となり、延いては、幅広い負荷領域で出力電圧ＶＯＵＴのオーバーシュートを抑制し、リニア電源１の入力過渡応答特性を高めることが可能となる。

また、オフセット電圧Ｖｏｆｆｓｅｔは、出力電流ＩＯＵＴに応じて必要最小限に設定されるので、特に、無負荷時（ＩＯＵＴ＝０Ａ）や軽負荷領域（ＩＯＵＴ＜Ｖｏｆｆｓｅｔ／ＲＯＮ）において、出力電圧ＶＯＵＴの不必要な低下を防止することが可能となる。

図９は、第１実施形態（ＶＲＥＦ調整時（Ｖｏｆｆｓｅｔ可変））の入力過渡応答特性を示す図である。本図上段には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係が示されており、本図下段には、入力電圧ＶＩＮとゲート信号Ｇ１０との関係が示されている。

本実施形態のリニア電源１によれば、先述の基準電圧調整動作により、入力電圧ＶＩＮが低下した場合であっても、出力電圧ＶＯＵＴの目標値を入力電圧ＶＩＮよりも常に低い状態に維持することができる。従って、出力トランジスタ１０がフルオン状態に陥ることはなく、ゲート信号Ｇ１０が適切な電圧値に維持される。もちろん、負荷が重くなるほどより多くの出力電流ＩＯＵＴを流すためにゲート信号Ｇ１０は低下していくが、ドライバ３０の能力限界までゲート信号Ｇ１０がローレベルに引き下げられた状態とはならない。

このように、入力電圧ＶＩＮの低下に伴う出力トランジスタ１０のフルオン状態を回避しておけば、その後、入力電圧ＶＩＮが急上昇したとしても、その急変にゲート信号Ｇ１０を即時追従させて引き上げることができるので、出力電圧ＶＯＵＴのオーバーシュートを最小限に抑制することが可能となる。

また、本実施形態のリニア電源１では、出力電流ＩＯＵＴに応じてオフセット電圧Ｖｏｆｆｓｅｔが可変制御される。従って、負荷が軽い（＝出力電流ＩＯＵＴが小さい）ほど出力電圧ＶＯＵＴの低下量（＝オフセット電圧Ｖｏｆｆｓｅｔ）を小さく抑えることができるので、適正な出力電圧ＶＯＵＴを維持することが可能となる。

＜第２実施形態＞
図１０は、リニア電源の第２実施形態を示す図である。本実施形態のリニア電源１は、先出の第１実施形態（図５）をベースとしつつ、基準電圧調整部４０に代えて、定電圧源６０と帰還電圧調整部７０が設けられている。

定電圧源６０は、所定の基準電圧ＶＲＥＦを生成してドライバ３０の反転入力端（－）に出力する。

帰還電圧調整部７０は、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔを下回らないように帰還電圧ＶＦＢを調整する回路部であり、オフセット付与部７１と、差動アンプ７２と、可変電圧源７３とを含む。

オフセット付与部７１は、出力電圧ＶＯＵＴをオフセット電圧Ｖｏｆｆｓｅｔ分だけ高電位側にシフトする回路ブロックであり、先の第１実施形態（図５）と同じく、電流検出部５０からの制御信号に応じてオフセット電圧Ｖｏｆｆｓｅｔを可変制御する機能を備えている。すなわち、オフセット電圧Ｖｏｆｆｓｅｔは、出力電流ＩＯＵＴが大きいほど高くなり、出力電流ＩＯＵＴが小さいほど低くなる。

差動アンプ７２では、反転入力端（－）に入力される入力電圧ＶＩＮと、非反転入力端（＋）に入力されるオフセット済みの出力電圧（＝ＶＯＵＴ＋Ｖｏｆｆｓｅｔ）に応じて可変電圧源７３の制御信号Ｓ７３が生成される。

可変電圧源７３は、差動アンプ７２から出力される制御信号Ｓ７３に基づいて帰還電圧ＶＦＢの電圧値を調整する。より具体的に述べると、可変電圧源７３は、制御信号Ｓ７３がローレベルに維持されている間、帰還電圧ＶＦＢをシフトせずにそのままドライバ３０の非反転入力端（＋）に出力し、制御信号Ｓ７３がローレベルから立ち上がると、その電圧値が高いほど帰還電圧ＶＦＢを高電位側にシフトする。

つまり、帰還電圧調整部７０は、差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔよりも高いときには、帰還電圧ＶＦＢをそのままドライバ３０に伝える一方、上記の差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔまで低下したときには、差分電圧（＝ＶＩＮ－ＶＯＵＴ）がさらに低下しないように、帰還電圧ＶＦＢを引き上げてドライバ３０に伝える。

このように、出力トランジスタ１０のフルオン状態を防止するために、基準電圧ＶＲＥＦを調整するのではなく、帰還電圧ＶＦＢを調整しても構わない。

＜第３実施形態＞
図１１は、リニア電源の第３実施形態を示す図である。本実施形態のリニア電源１は、先出の第１実施形態（図５）をベースとしつつ、入力電圧ＶＩＮから分圧入力電圧ＶＩＮ２を生成する分圧部２０ａをさらに有する。そして、基準電圧調整部４０への差動入力信号としては、入力電圧ＶＩＮに代えて分圧入力電圧ＶＩＮ２が入力されており、出力電圧ＶＯＵＴに代えて基準電圧ＶＲＥＦが入力されている。また、本図では、可変電圧源４３として、比較例（図１）と同様の回路要素（ＮＭＯＳＦＥＴ４３ａ及び抵抗４３ｂ）が描写されている。

分圧部２０ａは、入力電圧ＶＩＮの印加端と接地端との間に直列接続された抵抗２３及び２４（抵抗値：Ｒ３及びＲ４）を含み、両抵抗相互間の接続ノードから入力電圧ＶＩＮに応じた分圧入力電圧ＶＩＮ２（＝ＶＩＮ×｛Ｒ４／（Ｒ３＋Ｒ４）｝）を出力する。

このとき、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たすように、抵抗２１～２４を適宜選択しておけば、基準電圧調整部４０に入力電圧ＶＩＮと出力電圧ＶＯＵＴが差動入力される構成と等価になるので、先の第１実施形態（図５）と同様の効果を享受することが可能となる。

また、本図では、電流検出部５０の具体的な構成要素として、ＰＭＯＳＦＥＴ５１が描写されている。ＰＭＯＳＦＥＴ５１のソース及びゲートは、それぞれ、出力トランジスタ１０のソース及びゲートに共通接続されている。従って、ＰＭＯＳＦＥＴ５１のドレインには、出力電流ＩＯＵＴの１／ｍに相当するセンス電流Ｉ５１が流れ、これが先述の制御信号として、オフセット付与部４１に出力される。なお、出力トランジスタ１０とＰＭＯＳＦＥＴ５１のサイズ比がｍ：１（ただしｍ＞１）である場合、上記のセンス電流Ｉ５１は、出力電流ＩＯＵＴの１／ｍとなる。

なお、電流検出部５０には、本図の吹き出し枠内で示したように、ＰＭＯＳＦＥＴ５１のドレイン電圧を出力トランジスタ１０のドレイン電圧（＝出力電圧ＶＯＵＴ）と一致させるバイアス手段として、ＰＭＯＳＦＥＴ５２及び５３と電流源５４を追加してもよい。

ＰＭＯＳＦＥＴ５２のソースは、ＰＭＯＳＦＥＴ５１のドレインに接続されている。ＰＭＯＳＦＥＴ５３のソースは、出力トランジスタ１０のドレイン（＝出力電圧ＶＯＵＴの印加端）に接続されている。ＰＭＯＳＦＥＴ５２及び５３それぞれのゲートは、いずれもＰＭＯＳＦＥＴ５３のドレインに接続されている。ＰＭＯＳＦＥＴ５３のドレインは、電流源５４の第１端に接続されている。電流源５４の第２端は、接地端に接続されている。

このようなバイアス手段を設けることにより、ＰＭＯＳＦＥＴ５１のドレイン・ソース間電圧を、出力トランジスタ１０のドレイン・ソース間電圧と一致させることができる。従って、出力電流ＩＯＵＴに応じたセンス電流Ｉ５１（延いては、オフセット付与部４１への制御信号）をより精度良く生成することが可能となる。

＜第４実施形態＞
図１２は、リニア電源の第４実施形態を示す図である。本実施形態のリニア電源１は、先出の第３実施形態（図１１）をベースとしつつ、幾つかの変更が加えられている。

まず、基準電圧調整部４０は、基準電圧ＶＲＥＦをオフセット電圧Ｖｏｆｆｓｅｔ分だけ高電位側にシフトするオフセット付与部４１に代えて、分圧入力電圧ＶＩＮ２をオフセット電圧Ｖｏｆｆｓｅｔ分だけ低電位側にシフトするオフセット付与部４１ａを含む。すなわち、差動アンプ４２には、基準電圧ＶＲＥＦとオフセット済みの分圧入力電圧（＝ＶＩＮ２－Ｖｏｆｆｓｅｔ）が差動入力されている。このように、オフセット電圧Ｖｏｆｆｓｅｔは、基準電圧ＶＲＥＦに足し合わせるのではなく、分圧入力電圧ＶＩＮ２から差し引いても構わない。

また、電流検出部５０には、センス電流Ｉ５１に応じたミラー電流Ｉ５５を生成するカレントミラーとして、ＮＭＯＳＦＥＴ５５及び５６が追加されている。ＮＭＯＳＦＥＴ５６のドレインは、ＰＭＯＳＦＥＴ５１のドレイン（＝センス電流Ｉ５１の出力端）に接続されている。ＮＭＯＳＦＥＴ５５及び５６それぞれのゲートは、ＮＭＯＳＦＥＴ５６のドレインに接続されている。ＮＭＯＳＦＥＴ５５及び５６それぞれのソースは、接地端に接続されている。ＮＭＯＳＦＥＴ５５のドレインは、ミラー電流Ｉ５５の出力端として、オフセット付与部４１ａに接続されている。このように、オフセット付与部４１ａの制御信号としては、センス電流Ｉ５１に応じたミラー電流Ｉ５５を用いても構わない。

＜第５実施形態＞
図１３は、リニア電源の第５実施形態を示す図である。本実施形態のリニア電源１は、先出の第２実施形態（図１０）をベースとしつつ、幾つかの変更が加えられている。

まず、リニア電源１は、先の第３実施形態（図１１）や第４実施形態（図１２）と同じく、入力電圧ＶＩＮから分圧入力電圧ＶＩＮ２を生成する分圧部２０ａをさらに有する。そして、帰還電圧調整部７０への差動入力信号としては、入力電圧ＶＩＮに代えて分圧入力電圧ＶＩＮ２が入力されており、出力電圧ＶＯＵＴに代えて基準電圧ＶＲＥＦが入力されている。なお、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たす点については、先と同様である。

次に、帰還電圧調整部７０は、出力電圧ＶＯＵＴをオフセット電圧Ｖｏｆｆｓｅｔ分だけ高電位側にシフトするオフセット付与部７１に代えて、分圧入力電圧ＶＩＮ２をオフセット電圧Ｖｏｆｆｓｅｔ分だけ低電位側にシフトするオフセット付与部７１ａを含む。すなわち、差動アンプ７２には、基準電圧ＶＲＥＦとオフセット済みの分圧入力電圧（＝ＶＩＮ２－Ｖｏｆｆｓｅｔ）が差動入力されている。このように、オフセット電圧Ｖｏｆｆｓｅｔは、基準電圧ＶＲＥＦに足し合わせるのではなく、分圧入力電圧ＶＩＮ２から差し引いても構わない。

また、可変電圧源７３は、差動アンプ７２から出力される制御信号Ｓ７３に基づいて導通度が制御されるＰＭＯＳＦＥＴ７３ａを含む。ＰＭＯＳＦＥＴ７３ａのゲートは、差動アンプ７２の出力端（＝制御信号Ｓ７３の印加端）に接続されている。ＰＭＯＳＦＥＴ７３ａのドレイン（＝ドレイン電流Ｉ７３ａの出力端）は、帰還電圧ＶＦＢの印加端（＝抵抗２１及び２２相互間の接続ノード）に接続されている。ＰＭＯＳＦＥＴ７３ａのソースは、ドレイン電流Ｉ７３ａの供給に必要な電流能力を持つ内部電源に接続されている。

なお、可変電圧源７３としてＰＭＯＳＦＥＴ７３ａを用いたことに伴い、差動アンプ７２の入力極性が変更されている。より具体的には、差動アンプ７２の反転入力端（－）に基準電圧ＶＲＥＦが入力されており、差動アンプ７２の非反転入力端（＋）にオフセット済みの分圧入力電圧（＝ＶＩＮ２－Ｖｏｆｆｓｅｔ）が入力されている。

このような構成とすることにより、ＰＭＯＳＦＥＴ７３ａに流れるドレイン電流Ｉ７３ａに応じて、帰還電圧ＶＦＢを調整することができる。具体的には、制御信号Ｓ７３がハイレベルに維持されている間、ＰＭＯＳＦＥＴ７３ａがオフするので、ドレイン電流Ｉ７３ａが流れなくなる。従って、帰還電圧ＶＦＢがシフトされずにそのままドライバ３０の非反転入力端（＋）に出力される。一方、制御信号Ｓ７３がハイレベルから立ち下がると、その電圧値が低いほどＰＭＯＳＦＥＴ７３ａの導通度が高くなり、抵抗２２に流れるドレイン電流Ｉ７３ａが大きくなるので、その分だけ帰還電圧ＶＦＢが高電位側にシフトされる。

また、電流検出部５０は、先の第４実施形態（図１２）と同様、ＰＭＯＳＦＥＴ５１とＮＭＯＳＦＥＴ５５及び５６を含み、先述のミラー電流Ｉ５５をオフセット付与部７１ａに出力する。このように、オフセット付与部７１ａの制御信号としては、例えば、センス電流Ｉ５１に応じたミラー電流Ｉ５５を用いることができる。

＜第６実施形態＞
図１４は、リニア電源の第６実施形態を示す図である。本実施形態のリニア電源１は、先出の第４実施形態（図１２）をベースとしつつ、オフセット付与部４１ａに代えて抵抗２５（抵抗値：Ｒ５）を有する。なお、抵抗２５は、分圧部２０ａの構成要素として、入力電圧ＶＩＮの印加端と抵抗２３との間に接続されている。また、電流検出部５０では、分圧入力電圧ＶＩＮの出力端（＝抵抗２３及び２４相互間の接続ノード）から接地端に向けてミラー電流Ｉ５５が引き込まれている。

このとき、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たすように、抵抗２１～２４を適宜選択しておけば、抵抗２５の挿入に伴う抵抗比のずれにより、オフセット電圧Ｖｏｆｆｓｅｔを生成することが可能となる。

＜第７実施形態＞
図１５は、リニア電源の第７実施形態を示す図である。本実施形態のリニア電源１は、先出の第４実施形態（図１２）をベースとしつつ、幾つかの変更が加えられている。

まず、差動アンプ４２の非反転入力端（＋）には、基準電圧ＶＲＥＦに代えて、帰還電圧ＶＦＢ（＝出力電圧ＶＯＵＴの分圧電圧）が入力されている。このように、基準電圧調整部４０では、分圧入力電圧ＶＩＮ２と帰還電圧ＶＦＢとの差分電圧（＝ＶＩＮ２－ＶＦＢ）がオフセット電圧Ｖｏｆｆｓｅｔを下回らないように、基準電圧ＶＲＥＦを調整しても構わない。

また、基準電圧調整部４０は、基準電圧ＶＲＥＦの出力端と接地端との間に接続された抵抗４３ｃ（抵抗値：Ｒ４３ｃ）をさらに含んでいる。この場合、基準電圧ＶＲＥＦの定常値（＝ドレイン電流Ｉ４３ａが０Ａであるときの基準電圧ＶＲＥＦ）は、ＶＲＥＦ０×｛Ｒ４３ｃ／（Ｒ４３ｂ＋Ｒ４３ｃ）｝となる。このように、基準電圧ＶＲＥＦの定常値は、任意の定電圧（ＶＲＥＦ０）を分圧することで設定してもよい。

＜第８実施形態＞
図１６はリニア電源の第８実施形態を示す図である。本実施形態のリニア電源１では、先出の第３実施形態（図１１）をベースとしつつ、基準電圧調整部４０のＮＭＯＳＦＥＴ４３ａがＰＭＯＳＦＥＴ４３ｄに置換されている。なお、ＰＭＯＳＦＥＴ４３ｄに流れるソース電流Ｉ４３ｄは、制御信号Ｓ４３が高いほど小さくなり、制御信号Ｓ４３が低いほど大きくなる。

また、上記の変更に伴い、差動アンプ４２の入力極性が反転されている。より具体的に述べると、差動アンプ４２では、非反転入力端（＋）に入力される入力電圧ＶＩＮと、反転入力端（－）に入力されるオフセット済みの出力電圧（＝ＶＯＵＴ＋Ｖｏｆｆｓｅｔ）に応じて可変電圧源４３の制御信号Ｓ４３（＝ＰＭＯＳＦＥＴ４３ｄのゲート信号）が生成される。

本実施形態のリニア電源１では、先出の第３実施形態（図１１）と同様の作用効果が享受される。

＜第１～第８実施形態の組み合わせ＞
なお、これまでに説明してきた第１～第８実施形態は、矛盾のない限り、適宜組み合わせて実施しても構わない。例えば、第４実施形態（図１２）、第６実施形態（図１４）、若しくは、第７実施形態（図１５）において、ＮＭＯＳＦＥＴ４３ａをＰＭＯＳＦＥＴ４３ｄに置換すると共に、差動アンプ４２の入力極性を反転させても構わない。

次に、リニア電源に関する別の新規な実施形態（第９～第１５実施形態）の説明に先立ち、それらと対比される比較例について簡単に説明しておく。

＜第１比較例＞
図１７は、リニア電源の第１比較例を示す図である。第１比較例のリニア電源１０１は、出力トランジスタ１１０と、分圧部１２０と、アンプ１３０と、基準電圧生成部１４０と、を有し、入力電圧ＶＩＮを降圧して所望の出力電圧ＶＯＵＴを生成する。入力電圧ＶＩＮは、不図示のバッテリなどから供給されており、その安定度は必ずしも高くない。出力電圧ＶＯＵＴは、後段の負荷１０２（＝二次電源やマイコンなど）に供給されている。リニア電源１０１は、例えば、ＩＣ内蔵の基準電圧源として用いることができる。

出力トランジスタ１１０は、入力電圧ＶＩＮの入力端と出力電圧ＶＯＵＴの出力端との間に接続されており、アンプ１３０からのゲート信号Ｇ１０に応じて導通度（裏を返せばオン抵抗値）が制御される。なお、本図の例では、出力トランジスタ１１０として、ＰＭＯＳＦＥＴ［P-channel type MOSFET］が用いられている。従って、ゲート信号Ｇ１０が低いほど、出力トランジスタ１１０の導通度が高くなり、出力電圧ＶＯＵＴが上昇する。逆に、ゲート信号Ｇ１０が高いほど、出力トランジスタ１１０の導通度が低くなり、出力電圧ＶＯＵＴが低下する。ただし、出力トランジスタ１１０としては、ＰＭＯＳＦＥＴに代えて、ＮＭＯＳＦＥＴを用いてもよいし、バイポーラトランジスタを用いてもよい。

分圧部１２０は、出力電圧ＶＯＵＴの出力端と接地端との間に直列接続された抵抗１２１及び１２２（抵抗値：Ｒ１及びＲ２）を含み、両抵抗相互間の接続ノードから出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢ（＝ＶＯＵＴ×｛Ｒ２／（Ｒ１＋Ｒ２）｝）を出力する。ただし、出力電圧ＶＯＵＴがアンプ１３０の入力ダイナミックレンジに収まっていれば、分圧部１２０を割愛し、帰還電圧ＶＦＢとして出力電圧ＶＯＵＴそのものをアンプ１３０に直接入力しても構わない。

アンプ１３０は、非反転入力端（＋）に入力される帰還電圧ＶＦＢが反転入力端（－）に入力される所定の基準電圧ＶＲＥＦと一致するようにゲート信号Ｇ１０を生成して出力トランジスタ１１０を駆動する。より具体的に述べると、アンプ１３０は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとの差分値ΔＶ（＝ＶＦＢ－ＶＲＥＦ）が高いほどゲート信号Ｇ１０を引き上げ、逆に、差分値ΔＶが低いほどゲート信号Ｇ１０を引き下げる。

基準電圧生成部１４０は、入力電圧ＶＩＮから基準電圧ＶＲＥＦ（固定値）を生成する。なお、基準電圧生成部１４０としては、例えば、電源依存性や温度依存性の低いバンドギャップ電圧源を好適に用いることができる。

＜入力過渡応答特性（第１比較例）＞
図１８は、第１比較例の入力過渡応答特性を示す図である。なお、本図上段には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係が示されており、本図下段には、入力電圧ＶＩＮとゲート信号Ｇ１０との関係が示されている。

基準電圧ＶＲＥＦが固定値である場合、入力電圧ＶＩＮの低下に伴い、入力電圧ＶＩＮが出力目標値Ｖｔａｒｇｅｔ（＝出力電圧ＶＯＵＴの目標値）よりも低くなると、帰還電圧ＶＦＢが常に基準電圧ＶＲＥＦを下回った状態となる。その結果、アンプ１３０は、その能力の限界までゲート信号Ｇ１０をローレベルに引き下げた状態となるので、出力トランジスタ１１０がフルオン状態に陥る（時刻ｔ１１２～ｔ１１５を参照）。すなわち、アンプ１３０がコンパレータに近い動作状態となる。

このような状態から入力電圧ＶＩＮが出力目標値Ｖｔａｒｇｅｔよりも高い電圧まで急上昇した場合、アンプ１３０は、ゲート信号Ｇ１０を引き上げて出力トランジスタ１１０をオフしようとする。しかしながら、ローレベルに振り切れた状態のゲート信号Ｇ１０を、入力電圧ＶＩＮの急変に即時追従させて引き上げることは難しい。その結果、出力トランジスタ１１０がフルオン状態とされたまま、入力電圧ＶＩＮをそのまま出力してしまい、出力電圧ＶＯＵＴのオーバーシュートを生じる（時刻ｔ１１５～ｔ１１７を参照）。このようなオーバーシュートが生じると、負荷１０２が誤動作したり破壊に至るおそれがある。

なお、出力トランジスタ１１０をオフさせるスピードは、アンプ１３０の応答速度、アンプ１３０の出力段における電流能力、アンプ１３０の内部端子が持つインピーダンス、或いは、出力トランジスタ１１０のゲート容量などによって決まる。また、オーバーシュートの収束時間は、アンプ１３０の特性（位相余裕度、応答速度）などによって決まる。

＜第２比較例＞
図１９は、リニア電源の第２比較例を示す図である。第２比較例のリニア電源１０１は、出力トランジスタ１１０と、分圧部１２０と、アンプ１３１及び１３２と、基準電圧生成部１４０と、オフセット付与部１５０と、ゲート駆動部１６０と、を有し、入力電圧ＶＩＮを降圧して所望の出力電圧ＶＯＵＴを生成する。なお、既出の構成要素については、図１７と同一の符号を付すことにより重複した説明を割愛する。

アンプ１３１は、反転入力端（－）に入力される帰還電圧ＶＦＢと非反転入力端（＋）に入力される基準電圧ＶＲＥＦとの差分（＝ＶＲＥＦ－ＶＦＢ）を増幅して、ゲート信号Ｇ１（＝第１駆動信号に相当）を出力する。なお、アンプ１３１は、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとを一致させるための第１出力帰還ループを形成する。

アンプ１３２は、非反転入力端（＋）に入力される入力電圧ＶＩＮと反転入力端（－）に入力されるオフセット済みの出力電圧（＝ＶＯＵＴ＋Ｖｏｆｆｓｅｔ）との差分（＝ＶＩＮ－（ＶＯＵＴ＋Ｖｏｆｆｓｅｔ））を増幅して、ゲート信号Ｇ２（＝第２駆動信号に相当）を出力する。なお、アンプ１３２は、入力電圧ＶＩＮとオフセット済みの出力電圧（＝ＶＯＵＴ＋Ｖｏｆｆｓｅｔ）とを一致させるための第２出力帰還ループを形成する。

オフセット付与部１５０は、アンプ１３２に所定のオフセット電圧Ｖｏｆｆｓｅｔを与える回路ブロックである。より具体的に述べると、オフセット付与部１５０は、例えば、出力電圧ＶＯＵＴを所定のオフセット電圧Ｖｏｆｆｓｅｔ分だけ高電位側にシフトさせてからアンプ１３２の反転入力端（－）に出力する。なお、オフセット電圧Ｖｏｆｆｓｅｔは、リニア電源１０１で規定されている最低入出力間電圧差ＶＳＡＴよりも低い電圧値に設定することが望ましい（詳細は後述）。

ゲート駆動部１６０は、アンプ１３１の出力端を出力トランジスタ１１０のゲートに直接接続せずに、ゲート信号Ｇ１及びＧ２を２系統の出力帰還信号として同列に受け付け、ゲート信号Ｇ１及びＧ２に応じて、出力トランジスタ１１０のゲート信号Ｇ１０を生成する回路ブロックであり、ＰＭＯＳＦＥＴ１６１及び１６２と、電流源１６３と、抵抗１６４と、を含む。

ＰＭＯＳＦＥＴ１６１のソースは、入力電圧ＶＩＮの入力端に接続されている。ＰＭＯＳＦＥＴ１６１のドレインは、出力トランジスタ１１０のゲートに接続されている。ＰＭＯＳＦＥＴ１６１のゲートは、ゲート信号Ｇ１の印加端（＝アンプ１３１の出力端）に接続されている。従って、ＰＭＯＳＦＥＴ１６１の導通度は、ゲート信号Ｇ１に応じて変化する。

ＰＭＯＳＦＥＴ１６２のソースは、入力電圧ＶＩＮの入力端に接続されている。ＰＭＯＳＦＥＴ１６２のドレインは、出力トランジスタ１１０のゲートに接続されている。ＰＭＯＳＦＥＴ１６２のゲートは、ゲート信号Ｇ２の印加端（＝アンプ１３２の出力端）に接続されている。従って、ＰＭＯＳＦＥＴ１６２の導通度は、ゲート信号Ｇ２に応じて変化する。

電流源１６３は、出力トランジスタ１１０のゲートと接地端との間に接続されており、所定の定電流を生成する。

抵抗１６４は、入力電圧ＶＩＮの入力端と出力トランジスタ１１０のゲートとの間に接続された高抵抗（例えば数ＭΩ）である。

＜入力過渡応答特性（軽負荷領域）＞
図２０は、第２比較例（軽負荷領域）の入力過渡応答特性を示す図である。なお、先出の図１８と同じく、本図上段には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係が示されており、本図下段には、入力電圧ＶＩＮとゲート信号Ｇ１０との関係が示されている。

入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔよりも高いときには、アンプ１３２がゲート信号Ｇ２をハイレベルに引き上げた状態となるので、ＰＭＯＳＦＥＴ１６２がオフする。従って、アンプ１３１による通常の出力帰還制御が行われる（時刻ｔ１２２以前、或いは、時刻ｔ１２５以降を参照）。

一方、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔまで低下したときには、アンプ１３２の働きにより、入力電圧ＶＩＮとオフセット済みの出力電圧（＝ＶＯＵＴ＋Ｖｏｆｆｓｅｔ）とがイマジナリショートするように出力帰還制御が掛かる。具体的には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔよりも高くならないように、ＰＭＯＳＦＥＴ１６２の導通度が変化される（時刻ｔ１２２～ｔ１２５を参照）。

その結果、出力トランジスタ１１０のゲート信号Ｇ１０は、入力電圧ＶＩＮに対して一定の電位差を維持したまま、入力電圧ＶＩＮに追従して変化するようになる。すなわち、ゲート信号Ｇ１０がローレベルに張り付かなくなるので、出力トランジスタ１１０がフルオン状態に陥らない。

このように、入力電圧ＶＩＮの低下に伴う出力トランジスタ１１０のフルオン状態を回避しておけば、その後、入力電圧ＶＩＮが急上昇したとしても、その急変にゲート信号Ｇ１０を即時追従させて引き上げることができるので、出力電圧ＶＯＵＴのオーバーシュートを最小限に抑制することが可能となる。

なお、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）をオフセット電圧Ｖｏｆｆｓｅｔに維持するということは、入力電圧ＶＩＮの低下に伴い、出力電圧ＶＯＵＴが本来の出力目標値Ｖｔａｒｇｅｔよりも低下することを意味する。出力電圧ＶＯＵＴの低下は、後段に接続される負荷１０２の特性悪化に繋がるおそれがあるので、そのような影響を及ぼさない範囲でオフセット電圧Ｖｏｆｆｓｅｔを調整する必要がある。

一つの目安として、リニア電源１０１で規定されている最低入出力間電圧差ＶＳＡＴに着目する。最低入出力間電圧差ＶＳＡＴとは、リニア電源１０１から負荷１０２に所定の出力電流ＩＯＵＴを安定供給するために最低限必要な入出力間電圧差（＝入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ））に相当し、一般には、出力トランジスタ１１０のフルオン状態におけるオン抵抗値ＲＯＮと、そのときに流れる出力電流ＩＯＵＴの電流値に応じて決まる。

これを鑑みると、オフセット電圧Ｖｏｆｆｓｅｔ（＝入力電圧ＶＩＮの低下時における出力電圧ＶＯＵＴの引き下げ幅に相当）は、上記の最低入出力間電圧差ＶＳＡＴよりも低い電圧値に設定しておくことが望ましいと言える。このような電圧値に設定しておけば、上記の基準電圧調整動作により出力電圧ＶＯＵＴが低下しても、リニア電源１０１の安定動作に支障を来たさずに済む。

＜入力過渡応答特性（重負荷領域）＞
ところで、図１８及び図２０では言及しなかったが、出力トランジスタ１１０は、そのフルオン時でもオン抵抗値ＲＯＮを持つので、そのドレイン・ソース間には、出力電流ＩＯＵＴに応じたドレイン・ソース間電圧Ｖｄｓ（＝ＩＯＵＴ×ＲＯＮ）が不可避的に生じる。

ここで、出力トランジスタ１１０に流れる出力電流ＩＯＵＴが小さく、ＩＯＵＴ×ＲＯＮ＜Ｖｏｆｆｓｅｔとなる負荷領域（以下では、軽負荷領域と呼ぶ）であれば、アンプ１３２による出力帰還制御が有効に働くので、入力電圧ＶＩＮの急変に伴う出力電圧ＶＯＵＴのオーバーシュートを抑制することができる。

一方、出力トランジスタ１１０に流れる出力電流ＩＯＵＴが大きく、ＩＯＵＴ×ＲＯＮ＞Ｖｏｆｆｓｅｔとなる負荷領域（以下では、重負荷領域と呼ぶ）では、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔを下回らなくなる。その結果、ゲート信号Ｇ２が常にハイレベルとなるので、ＰＭＯＳＦＥＴ１６２がオフされたままとなり、アンプ１３２による出力帰還制御が働かない状態に陥る。

図２１は、第２比較例（重負荷領域）の入力過渡応答特性を示す図である。なお、先出の図１８及び図２０と同様、本図上段には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係が示されており、本図下段には、入力電圧ＶＩＮとゲート信号Ｇ１０との関係が示されている。

先に述べた通り、重負荷領域では、アンプ１３２による出力帰還制御が働かなくなる。そのため、入力電圧ＶＩＮの低下に伴い、ＶＩＮ＜Ｖｔａｒｇｅｔ＋ＩＯＮ×ＲＯＮになると、出力電圧ＶＯＵＴを出力目標値Ｖｔａｒｇｅｔに維持することができなくなり、帰還電圧ＶＦＢが常に基準電圧ＶＲＥＦを下回った状態となる。その結果、アンプ１３１がゲート信号Ｇ１をハイレベルに引き上げた状態となるので、ＰＭＯＳＦＥＴ１６１もオフする。その結果、ゲート信号Ｇ１０は、電流源１６３によりローレベルに引き下げられた状態となるので、出力トランジスタ１１０がフルオン状態に陥る（時刻ｔ１３２～ｔ１３５を参照）。

このような状態から入力電圧ＶＩＮが急上昇してＶＩＮ＞Ｖｔａｒｇｅｔ＋ＩＯＮ×ＲＯＮになると、アンプ１３１は、ゲート信号Ｇ１を引き下げてＰＭＯＳＦＥＴ１６１の導通度を高めることにより、ゲート信号Ｇ１０を引き上げて出力トランジスタ１１０をオフしようとする。しかしながら、ローレベルに振り切れた状態のゲート信号Ｇ１０を、入力電圧ＶＩＮの急変に即時追従させて引き上げることは難しい。その結果、出力トランジスタ１１０がフルオン状態とされたまま、入力電圧ＶＩＮをそのまま出力してしまい、出力電圧ＶＯＵＴのオーバーシュートを生じる（時刻ｔ１３５～ｔ１３７を参照）。

以上のように、重負荷領域での入力過渡応答特性（図２１）は、第１比較例の入力過渡応答特性（図１８）と何ら変わりがなくなってしまう。

なお、上記不具合を解消するための最も単純な解決策は、オフセット電圧Ｖｏｆｆｓｅｔを高めることである。しかしながら、オフセット電圧Ｖｏｆｆｓｅｔを固定的に高めると、入力電圧ＶＩＮの低下時には、負荷の軽重に関係なく出力電圧ＶＯＵＴが大きく低下してしまうので、特性悪化の原因となり得る。

以下では、このような不具合を解消することのできる種々の実施形態を提案する。

＜第９実施形態＞
図２２は、リニア電源の第９実施形態を示す図である。本実施形態のリニア電源１０１は、先出の第２比較例（図１９）を基本としつつ、電流検出部１７０をさらに有する。

電流検出部１７０は、出力トランジスタ１１０に流れる出力電流ＩＯＵＴを検出し、その電流値に応じた制御信号（例えば、出力電流ＩＯＵＴの１／ｍに相当するセンス電流またはそのミラー電流、詳細については後述）をオフセット付与部１５０に出力する。

オフセット付与部１５０は、出力電圧ＶＯＵＴをオフセット電圧Ｖｏｆｆｓｅｔ分だけ高電位側にシフトする回路ブロックであり、新たに、電流検出部１７０からの制御信号に応じてオフセット電圧Ｖｏｆｆｓｅｔを可変制御する機能を備えている。なお、オフセット電圧Ｖｏｆｆｓｅｔは、出力電流ＩＯＵＴが大きいほど高くなり、出力電流ＩＯＵＴが小さいほど低くなる。

先出の図６～図８は、それぞれ、出力電流ＩＯＵＴ（横軸）と出力電圧ＶＯＵＴ（縦軸）との相関図である。なお、図６は第１比較例の出力挙動を示しているものとして理解することができ、図７は第２比較例（Ｖｏｆｆｓｅｔ固定）の出力挙動を示しているものとして理解することができる。一方、図８は第９実施形態（Ｖｏｆｆｓｅｔ可変）の出力挙動を示しているものとして理解することができる。また、図７及び図８には、比較参照用に第１比較例の出力挙動（図６）が破線で描写されている。以下では、各図を対比しながら、第９実施形態の優位性について述べる。

まず、図６（第１比較例）の出力挙動について説明する。この場合、出力トランジスタ１１０は、入力電圧ＶＩＮの低下に伴い、何ら制限なくフルオン状態となり得るので、単純に出力電流ＩＯＵＴと出力トランジスタ１１０のオン抵抗値ＲＯＮに応じた電圧降下（＝ＩＯＵＴ×ＲＯＮ）が発生する。従って、アンプ１３０の特性次第では、どの負荷条件でも、出力電圧ＶＯＵＴのオーバーシュートを生じるおそれがある。

次に、図７（第２比較例：Ｖｏｆｆｓｅｔ固定）の出力挙動について説明する。この場合、軽負荷領域（ＩＯＵＴ＜Ｖｏｆｆｓｅｔ／ＲＯＮ）であれば、入力電圧ＶＩＮが低下しても、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔを下回らないように、アンプ１３２の帰還制御が働く。従って、出力トランジスタ１１０がフルオン状態に至ることはなく、出力電圧ＶＯＵＴのオーバーシュートが抑制される。

ただし、重負荷領域（ＩＯＵＴ＞Ｖｏｆｆｓｅｔ／ＲＯＮ）では、もはやアンプ１３２が有効に働かなくなる。従って、入力電圧ＶＩＮの低下に伴い、出力トランジスタ１１０がフルオン状態となり得るので、出力電圧ＶＯＵＴのオーバーシュートを生じるおそれが出てくる。オフセット電圧Ｖｏｆｆｓｅｔを高めれば、アンプ１３２が有効に働く負荷領域を拡げられるが、背反として軽負荷時の出力低下が大きくなることは、先述の通りである。

次に、図８（第９実施形態：Ｖｏｆｆｓｅｔ可変）の出力挙動について説明する。この場合、オフセット電圧Ｖｏｆｆｓｅｔは、全ての負荷領域でＩＯＵＴ×ＲＯＮ＜Ｖｏｆｆｓｅｔを満たしつつ、出力電流ＩＯＵＴが大きいほど高くなり、出力電流ＩＯＵＴが小さいほど低くなるように可変制御される。

従って、入力電圧ＶＩＮの低下時には、負荷条件に依ることなく、アンプ１３２の出力帰還制御が有効に働く。その結果、幅広い負荷領域で出力トランジスタ１１０のフルオン状態を未然に回避することが可能となり、延いては、幅広い負荷領域で出力電圧ＶＯＵＴのオーバーシュートを抑制し、リニア電源１の入力過渡応答特性を高めることが可能となる。

また、オフセット電圧Ｖｏｆｆｓｅｔは、出力電流ＩＯＵＴに応じて必要最小限に設定されるので、特に、無負荷時（ＩＯＵＴ＝０Ａ）や軽負荷領域（ＩＯＵＴ＜Ｖｏｆｆｓｅｔ／ＲＯＮ）において、出力電圧ＶＯＵＴの不必要な低下を防止することが可能となる。

また、先出の図９は、第９実施形態（Ｖｏｆｆｓｅｔ可変）の入力過渡応答特性を示す図として理解することができる。本図上段には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの関係が示されており、本図下段には、入力電圧ＶＩＮとゲート信号Ｇ１０との関係が示されている。

本実施形態のリニア電源１０１によれば、先述したアンプ１３２の働きにより、入力電圧ＶＩＮが低下した場合であっても、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）をオフセット電圧Ｖｏｆｆｓｅｔに維持することができる。従って、出力トランジスタ１１０がフルオン状態に陥ることはなく、ゲート信号Ｇ１０が適切な電圧値に維持される。もちろん、負荷が重くなるほどより多くの出力電流ＩＯＵＴを流すためにゲート信号Ｇ１０は低下していくが、接地レベルまで引き下げられた状態とはならない。

一方、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔまで低下したときには、アンプ１３２の働きにより、入力電圧ＶＩＮとオフセット済みの出力電圧（＝ＶＯＵＴ＋Ｖｏｆｆｓｅｔ）とがイマジナリショートするように出力帰還制御が掛かる。具体的には、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔよりも高くならないように、ＰＭＯＳＦＥＴ１６２の導通度が変化される（先出の図２０における時刻ｔ１２２～ｔ１２５を参照）。

その結果、出力トランジスタ１１０のゲート信号Ｇ１０は、入力電圧ＶＩＮに対して一定の電位差を維持したまま、入力電圧ＶＩＮに追従して変化するようになる。すなわち、ゲート信号Ｇ１０がローレベルに張り付かなくなるので、出力トランジスタ１１０がフルオン状態に陥らない。

このように、入力電圧ＶＩＮの低下に伴う出力トランジスタ１１０のフルオン状態を回避しておけば、その後、入力電圧ＶＩＮが急上昇したとしても、その急変にゲート信号Ｇ１０を即時追従させて引き上げることができるので、出力電圧ＶＯＵＴのオーバーシュートを最小限に抑制することが可能となる。

また、本実施形態のリニア電源１０１では、出力電流ＩＯＵＴに応じてオフセット電圧Ｖｏｆｆｓｅｔが可変制御される。従って、負荷が軽い（＝出力電流ＩＯＵＴが小さい）ほど出力電圧ＶＯＵＴの低下量（＝オフセット電圧Ｖｏｆｆｓｅｔ）を小さく抑えることができるので、適正な出力電圧ＶＯＵＴを維持することが可能となる。

＜第１０実施形態＞
図２３は、リニア電源の第１０実施形態を示す図である。本実施形態のリニア電源１０１は、先出の第９実施形態（図２２）を基本としつつ、出力電圧ＶＯＵＴにオフセットを与えるオフセット付与部１５０に代えて、入力電圧ＶＩＮにオフセットを与えるオフセット付与部１５０ａが設けられている。

より具体的に述べると、オフセット付与部１５０ａは、入力電圧ＶＩＮをオフセット電圧Ｖｏｆｆｓｅｔ分だけ低電位側にシフトさせてからアンプ１３２の非反転入力端（＋）に出力する。また、オフセット付与部１５０ａは、先の第９実施形態（図２２）と同じく、電流検出部１７０からの制御信号に応じてオフセット電圧Ｖｏｆｆｓｅｔを可変制御する機能を備えている。すなわち、オフセット電圧Ｖｏｆｆｓｅｔは、出力電流ＩＯＵＴが大きいほど高くなり、出力電流ＩＯＵＴが小さいほど低くなる。

アンプ１３２は、非反転入力端（＋）に入力されるオフセット済みの入力電圧（＝ＶＩＮ－Ｖｏｆｆｓｅｔ）と、反転入力端（－）に入力される出力電圧ＶＯＵＴとの差分を増幅してゲート信号Ｇ２を出力する。

従って、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔまで低下したときには、アンプ１３２の働きにより、オフセット済みの入力電圧（＝ＶＩＮ－Ｖｏｆｆｓｅｔ）と出力電圧ＶＯＵＴとがイマジナリショートするように出力帰還制御が掛かる。その結果、出力トランジスタ１１０のゲート信号Ｇ１０は、入力電圧ＶＩＮに対して一定の電位差を維持したまま、入力電圧ＶＩＮに追従して変化するようになる。すなわち、ゲート信号Ｇ１０がローレベルに張り付かなくなるので、出力トランジスタ１１０がフルオン状態に陥らない。

このように、オフセット電圧Ｖｏｆｆｓｅｔは、出力電圧ＶＯＵＴに足し合わせるのではなく、入力電圧ＶＩＮから差し引いても構わない。

＜第１１実施形態＞
図２４は、リニア電源の第１１実施形態を示す図である。本実施形態のリニア電源１０１は、先出の第９実施形態（図２２）を基本としつつ、入力電圧ＶＩＮから分圧入力電圧ＶＩＮ２を生成する分圧部１２０ａをさらに有する。そして、アンプ１３２には、入力電圧ＶＩＮに代えて分圧入力電圧ＶＩＮ２が入力されており、出力電圧ＶＯＵＴに代えて帰還電圧ＶＦＢが入力されている。従って、オフセット付与部１５０では、出力電圧ＶＯＵＴではなく、帰還電圧ＶＦＢがオフセット電圧Ｖｏｆｆｓｅｔだけ高電位側にシフトされている。すなわち、アンプ１３２の反転入力端（－）には、オフセット済みの帰還電圧（＝ＶＦＢ＋Ｖｏｆｆｓｅｔ）が入力されている。

分圧部１２０ａは、入力電圧ＶＩＮの印加端と接地端との間に直列接続された抵抗１２３及び１２４（抵抗値：Ｒ３及びＲ４）を含み、両抵抗相互間の接続ノードから入力電圧ＶＩＮに応じた分圧入力電圧ＶＩＮ２（＝ＶＩＮ×｛Ｒ４／（Ｒ３＋Ｒ４）｝）を出力する。

このとき、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たすように、抵抗１２１～１２４を適宜選択しておけば、アンプ１３２に入力電圧ＶＩＮと出力電圧ＶＯＵＴが差動入力される構成と等価になるので、先の第９実施形態（図２２）と同様の効果を享受することが可能となる。

なお、アンプ１３２の反転入力端（－）に入力される電圧は、帰還電圧ＶＦＢに限らず、出力電圧ＶＯＵＴと同様の挙動で変動する電圧でありさえすればよい。例えば、分圧部１２０とは異なる分圧比で出力電圧ＶＯＵＴを分圧し、その分圧出力電圧をアンプ１３２の反転入力端（－）に入力してもよい。

＜第１２実施形態＞
図２５は、リニア電源の第１２実施形態を示す図である。本実施形態のリニア電源１０１は、先出の第９実施形態（図２２）を基本としつつ、ゲート駆動部１６０の構成に変更が加えられている。より具体的に述べると、ゲート駆動部１６０は、ＰＭＯＳＦＥＴ１６１及び１６２に代えて、ｐｎｐ型バイポーラトランジスタ１６５及び１６６を含む。

接続関係について述べると、トランジスタ１６５及び１６６それぞれのエミッタは、入力電圧ＶＩＮの入力端に接続されている。トランジスタ１６５及び１６６それぞれのコレクタは、出力トランジスタ１１０のゲートに接続されている。トランジスタ１６５及び１６６それぞれのベースは、アンプ１３１及び１３２それぞれの出力端に接続されている。

このように、ＰＭＯＳＦＥＴ１６１及び１６２は、ｐｎｐ型バイポーラトランジスタ１６５及び１６６に置換することが可能である。本構成を採用する場合には、ゲート信号Ｇ１及びＧ２をベース信号として理解すればよい。

また、ゲート駆動部１６０の駆動電流を生成する電流源１６３は、本図の括弧内で示したように、抵抗などで代用してもよい。

＜第１３実施形態＞
図２６は、リニア電源の第１３実施形態を示す図である。本実施形態のリニア電源１０１は、先出の第９実施形態（図２２）を基本としつつ、ゲート駆動部１６０の構成に変更が加えられている。より具体的に述べると、ゲート駆動部１６０は、ＰＭＯＳＦＥＴ１６１及び１６２と電流源１６３に代えて、ＮＭＯＳＦＥＴ１６７及び１６８と電流源１６９を含む。

接続関係について述べると、電流源１６９の第１端は、入力電圧ＶＩＮの入力端に接続されている。電流源１６９の第２端とＮＭＯＳＦＥＴ１６８のドレインは、出力トランジスタ１１０のゲートに接続されている。ＮＭＯＳＦＥＴ１６８のソースは、ＮＭＯＳＦＥＴ１６７のドレインに接続されている。ＮＭＯＳＦＥＴ１６７のソースは、接地端に接続されている。ＮＭＯＳＦＥＴ１６７及び１６８それぞれのゲートは、アンプ１３１及び１３２それぞれの出力端に接続されている。

入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔよりも高いときには、ＮＭＯＳＦＥＴ１６８がフルオン状態となり、アンプ１３１による通常の出力帰還制御が行われる。一方、入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差分電圧（＝ＶＩＮ－ＶＯＵＴ）がオフセット電圧Ｖｏｆｆｓｅｔまで低下したときには、アンプ１３１がフルオン状態となるので、アンプ１３２による出力帰還制御が行われる。すなわち、入力電圧ＶＩＮとオフセット済みの出力電圧（＝ＶＯＵＴ＋Ｖｏｆｆｓｅｔ）とがイマジナリショートするように出力帰還制御が掛かる。

このように、ゲート駆動部１６０では、出力トランジスタ１１０のゲートに流し込まれるソース電流（＝出力トランジスタ１１０をオフするための電流）を制御するのではなく、出力トランジスタ１１０のゲートから引き抜かれるシンク電流（＝出力トランジスタ１１０をオンするための電流）を制御してもよい。

この場合、アンプ１３１及び１３２それぞれの出力端は、本図で示したように、論理的に直列接続されることになる。このように、出力トランジスタ１１０の極性（Ｐチャネル型／Ｎチャネル型）やゲート駆動部１６０内部の制御対象（ソース電流／シンク電流）に応じて、アンプ１３１及び１３２それぞれの出力形態（それぞれの出力端を論理的に並列接続とするのか、それとも直列接続とするのか）を使い分ける必要がある。

＜第１４実施形態＞
図２７は、リニア電源の第１４実施形態を示す図である。本実施形態のリニア電源１０１は、先出の第９実施形態（図２２）を基本としつつ、電流検出部１７０の具体的な構成要素の一つとして、ＰＭＯＳＦＥＴ１７１（＝センストランジスタ）が描写されている。ＰＭＯＳＦＥＴ１７１のソース及びゲートは、それぞれ、出力トランジスタ１１０のソース及びゲートに接続されている。そのため、ＰＭＯＳＦＥＴ１７１のドレインには、出力電流ＩＯＵＴに応じたセンス電流Ｉ７１が流れる。なお、出力トランジスタ１１０とＰＭＯＳＦＥＴ１７１のサイズ比がｍ：１（ただしｍ＞１）である場合、上記のセンス電流Ｉ７１は、出力電流ＩＯＵＴの１／ｍとなる。

なお、電流検出部１７０には、本図の吹き出し枠内で示したように、ＰＭＯＳＦＥＴ１７１のドレイン電圧を出力トランジスタ１１０のドレイン電圧（＝出力電圧ＶＯＵＴ）と一致させるバイアス手段として、ＰＭＯＳＦＥＴ１７２及び１７３と電流源１７４を追加してもよい。

ＰＭＯＳＦＥＴ１７２のソースは、ＰＭＯＳＦＥＴ１７１のドレインに接続されている。ＰＭＯＳＦＥＴ１７３のソースは、出力トランジスタ１１０のドレイン（＝出力電圧ＶＯＵＴの印加端）に接続されている。ＰＭＯＳＦＥＴ１７２及び１７３それぞれのゲートは、いずれもＰＭＯＳＦＥＴ１７３のドレインに接続されている。ＰＭＯＳＦＥＴ１７３のドレインは、電流源１７４の第１端に接続されている。電流源１７４の第２端は、接地端に接続されている。

このように、ＰＭＯＳＦＥＴ１７１及び出力トランジスタ１１０それぞれの出力ノード電圧（＝ドレイン電圧）を一致させることにより、ＰＭＯＳＦＥＴ１７１のドレイン・ソース間電圧を、出力トランジスタ１１０のドレイン・ソース間電圧と一致させることができる。従って、出力電流ＩＯＵＴに応じたセンス電流Ｉ７１（延いては、オフセット付与部１５０への制御信号）をより精度良く生成することが可能となる。

なお、センス電流Ｉ７１をオフセット付与部１５０の制御信号として出力してもよいが、本図では、センス電流Ｉ７１に応じた制御電流Ｉ７５（＝α×Ｉ７１、ただしαはミラー比）を生成するカレントミラーとして、ＮＭＯＳＦＥＴ１７５及び１７６が設けられている。

接続関係について述べると、ＮＭＯＳＦＥＴ１７６のドレインは、ＰＭＯＳＦＥＴ１７１のドレイン（＝センス電流Ｉ７１の出力端）に接続されている。ＮＭＯＳＦＥＴ１７５及び１７６それぞれのゲートは、ＮＭＯＳＦＥＴ１７６のドレインに接続されている。ＮＭＯＳＦＥＴ１７５及び１７６それぞれのソースは接地端に接続されている。ＮＭＯＳＦＥＴ１７５のドレインは、制御電流Ｉ７５の出力端として、オフセット付与部１５０に接続されている。

このように、オフセット付与部１５０の制御信号としては、センス電流Ｉ７１に応じた制御電流Ｉ７５（＝ミラー電流）を用いても構わない。

＜第１５実施形態＞
図２８は、リニア電源の第１５実施形態を示す図である。本実施形態のリニア電源１０１は、先の第１４実施形態（図２７）を基本としつつ、電流検出部１７０の構成に変更が加えられている。具体的に述べると、電流検出部１７０は、ＮＭＯＳＦＥＴ１７５及び１７６に代えて、ＮＭＯＳＦＥＴ１７７と、アンプ１７８と、抵抗１７９及び１７Ａ（抵抗値Ｒｘ及びＲｙ）を含む。

接続関係について述べると、アンプ１７８の非反転入力端（＋）と抵抗１７９の第１端は、ＰＭＯＳＦＥＴ１７１のドレインに接続されている。アンプ１７８の反転入力端（－）と抵抗１７Ａの第１端は、ＮＭＯＳＦＥＴ１７７のソースに接続されている。抵抗１７９及び１７Ａそれぞれの第２端は、接地端に接続されている。アンプ１７８の出力端は、ＮＭＯＳＦＥＴ１７７のゲートに接続されている。ＮＭＯＳＦＥＴ１７７のドレインは、制御電流Ｉ７７の出力端として、オフセット付与部１５０に接続されている。

アンプ１７８は、非反転入力端（＋）及び反転入力端（－）それぞれがイマジナリショートするように、ＮＭＯＳＦＥＴ１７７のゲート制御を行う。従って、制御電流Ｉ７７は、センス電流Ｉ７１の電流値と、抵抗１７９及び１７Ａそれぞれの抵抗値Ｒｘ及びＲｙに応じた値（＝（Ｒｘ／Ｒｙ）×Ｉ７１）となる。

このように、センス電流Ｉ７１に応じた制御信号（制御電流）を生成する手段は、カレントミラーに限定されるものではない。

また、本実施形態のリニア電源１０１であれば、例えば、抵抗１７９及び１７Ａの少なくとも一方の抵抗値を変えることにより、オフセット電圧Ｖｏｆｆｓｅｔの可変ゲインを任意に調整することが可能となる。

＜第９～第１５実施形態の組み合わせ＞
なお、これまでに説明してきた９１～第１５実施形態は、矛盾のない限り、適宜組み合わせて実施しても構わない。例えば、第１２実施形態（図２５）、第１３実施形態（図２６）、第１４実施形態（図２７）、若しくは、第１５実施形態（図２８）において、オフセット付与部１５０ではなくオフセット付与部１５０ａ（第１０実施形態）を設けてもよいし、或いは、分圧部１２０ａ（第１１実施形態）を追加してもよい。

＜総括＞
以下では、本明細書中に開示されている種々の実施形態について、総括的に述べる。

本明細書中に開示されているリニア電源は、入力電圧の入力端と出力電圧の出力端との間に接続された出力トランジスタと、前記出力電圧に応じた帰還電圧が基準電圧と一致するように前記出力トランジスタを駆動するドライバと、前記出力トランジスタに流れる出力電流を検出する電流検出部と、前記入力電圧に応じた第１電圧と前記出力電圧または前記基準電圧に応じた第２電圧との差分電圧が前記出力電流に応じたオフセット電圧を下回らないように前記基準電圧または前記帰還電圧を調整する電圧調整部とを有する構成（第１の構成）とされている。なお、前記第１電圧は、前記入力電圧そのものであってもよいし、前記入力電圧の分圧電圧であってもよい。また、前記第２電圧は、前記出力電圧そのものであってもよいし、前記出力電圧の分圧電圧（＝前記帰還電圧）であってもよいし、前記基準電圧そのものであってもよいし、前記基準電圧の分圧電圧であってもよい。

なお、第１の構成から成るリニア電源において、前記出力電流をＩＯＵＴとし、前記出力トランジスタのフルオン状態におけるオン抵抗値をＲＯＮとし、前記オフセット電圧をＶｏｆｆｓｅｔとして、前記オフセット電圧は、全ての負荷領域でＩＯＵＴ×ＲＯＮ＜Ｖｏｆｆｓｅｔを満たすように可変制御される構成（第２の構成）にするとよい。

また、第１または第２の構成から成るリニア電源において、前記オフセット電圧は、前記リニア電源で規定されている最低入出力間電圧差よりも低い電圧値に設定されている構成（第３の構成）にするとよい。

また、第１～第３いずれかの構成から成るリニア電源において、前記電圧調整部は、前記差分電圧が前記オフセット電圧よりも高いときには前記基準電圧を定常値に保持する一方、前記差分電圧が前記オフセット電圧まで低下したときには前記差分電圧が更に低下しないように前記基準電圧を前記定常値から引き下げる構成（第４の構成）にするとよい。

また、第１～第３いずれかの構成から成るリニア電源において、前記電圧調整部は、前記差分電圧が前記オフセット電圧よりも高いときには前記帰還電圧をそのまま前記ドライバに伝える一方、前記差分電圧が前記オフセット電圧まで低下したときには前記差分電圧がさらに低下しないように前記帰還電圧を引き上げて前記ドライバに伝える構成（第５の構成）にしてもよい。

また、第１～第５いずれかの構成から成るリニア電源において、前記電圧調整部は、前記第２電圧を前記オフセット電圧分だけ高電位側にシフトするオフセット付与部と、前記第１電圧とオフセット済みの前記第２電圧が差動入力される差動アンプと、前記差動アンプの出力信号に基づいて前記基準電圧または前記帰還電圧を調整する可変電圧源と、を含む構成（第６の構成）にするとよい。

また、第１～第５いずれかの構成から成るリニア電源において、前記電圧調整部は、前記第１電圧を前記オフセット電圧分だけ低電位側にシフトするオフセット付与部と、前記第２電圧とオフセット済みの前記第１電圧が差動入力される差動アンプと、前記差動アンプの出力信号に基づいて前記基準電圧または前記帰還電圧を調整する可変電圧源と、を含む構成（第７の構成）にしてもよい。

また、第６または第７の構成から成るリニア電源において、前記可変電圧源は、前記差動アンプの出力信号に基づいて導通度が制御されるトランジスタを含み、前記トランジスタに流れる電流に応じて前記基準電圧または前記帰還電圧を調整する構成（第８の構成）にするとよい。

また、第１～第８いずれかの構成から成るリニア電源は、前記出力電圧の印加端と接地端との間に直列接続されて相互間の接続ノードから前記帰還電圧を出力する第１抵抗及び第２抵抗と、前記入力電圧の印加端と接地端との間に直列接続されて相互間の接続ノードから前記第１電圧を出力する第３抵抗及び第４抵抗とをさらに有し、前記第１抵抗の抵抗値をＲ１とし、前記第２抵抗の抵抗値をＲ２とし、前記第３抵抗の抵抗値をＲ３とし、前記第４抵抗の抵抗値をＲ４として、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たす構成（第９の構成）にするとよい。

また、第７の構成から成るリニア電源は、前記出力電圧の印加端と接地端との間に直列接続されて相互間の接続ノードから前記帰還電圧を出力する第１抵抗及び第２抵抗と、前記入力電圧の印加端と接地端との間に直列接続されて相互間の接続ノードから前記第１電圧を出力する第３抵抗及び第４抵抗と、前記入力電圧の印加端と前記第１抵抗との間に接続された第５抵抗を更に有し、前記第１抵抗の抵抗値をＲ１とし、前記第２抵抗の抵抗値をＲ２とし、前記第３抵抗の抵抗値をＲ３とし、前記第４抵抗の抵抗値をＲ４として、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たしており、前記電流検出部は、前記出力電流に応じた電流を前記第１電圧の出力端から接地端に向けて引き込む構成（第１０の構成）にするとよい。

また、本明細書中に開示されているリニア電源は、入力電圧の入力端と出力電圧の出力端との間に接続された出力トランジスタと、前記出力電圧またはこれに応じた電圧と所定の基準電圧との差分を増幅して第１駆動信号を生成する第１アンプと、前記入力電圧またはこれに応じた電圧と前記出力電圧またはこれに応じた電圧との差分を増幅して第２駆動信号を生成する第２アンプと、前記第１及び第２駆動信号に応じて前記出力トランジスタを駆動する駆動部と、前記出力トランジスタに流れる出力電流を検出して制御信号を生成する電流検出部と、前記制御信号に応じたオフセット電圧を前記第２アンプに与えるオフセット付与部と、を有する構成（第１１の構成）とされている。

なお、上記第１１の構成から成るリニア電源において、前記出力電流をＩＯＵＴとし、前記出力トランジスタのフルオン状態におけるオン抵抗値をＲＯＮとし、前記オフセット電圧をＶｏｆｆｓｅｔとして、前記オフセット電圧は、全ての負荷領域でＩＯＵＴ×ＲＯＮ＜Ｖｏｆｆｓｅｔを満たすように可変制御される構成（第１２の構成）にするとよい。

また、上記第１１又は第１２の構成から成るリニア電源において、前記オフセット電圧は、前記リニア電源で規定されている最低入出力間電圧差よりも低い電圧値に設定されている構成（第１３の構成）にするとよい。

また、上記第１１～第１３いずれかの構成から成るリニア電源において、前記オフセット付与部は、前記出力電圧またはこれに応じた電圧を前記オフセット電圧分だけ高電位側にシフトしてから前記第２アンプに出力する構成（第１４の構成）にするとよい。

また、上記第１１～第１３いずれかの構成から成るリニア電源において、前記オフセット付与部は、前記入力電圧またはこれに応じた電圧を前記オフセット電圧分だけ低電位側にシフトしてから前記第２アンプに出力する構成（第１５の構成）にしてもよい。

また、上記第１１～第１５いずれかの構成から成るリニア電源は、前記出力電圧の出力端と接地端との間に直列接続されて相互間の接続ノードから前記第２アンプに向けて分圧出力電圧を出力する第１及び第２抵抗と、前記入力電圧の入力端と接地端との間に直列接続されて相互間の接続ノードから前記第２アンプに向けて分圧入力電圧を出力する第３及び第４抵抗とをさらに有し、前記第１～第４抵抗の各抵抗値をＲ１、Ｒ２、Ｒ３、及び、Ｒ４として、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たす構成（第１６の構成）にするとよい。

また、上記した第１１～第１６いずれかの構成から成るリニア電源において、前記駆動部は、前記入力電圧の入力端と前記出力トランジスタの制御端との間に並列接続されてそれぞれ前記第１及び第２駆動信号により駆動される第１及び第２トランジスタを含む構成（第１７の構成）にするとよい。

また、上記した第１１～第１６いずれかの構成から成るリニア電源において、前記駆動部は、前記出力トランジスタの制御端と接地端との間に直列接続されてそれぞれ前記第１及び第２駆動信号により駆動される第１及び第２トランジスタを含む構成（第１８の構成）もよい。

また、上記した第１１～第１８いずれかの構成から成るリニア電源において、前記電流検出部は、前記出力電流に応じたセンス電流を生成するセンストランジスタを含み、前記センス電流またはこれに応じた電流信号を前記制御信号として前記オフセット付与部に出力する構成（第１９の構成）にするとよい。

また、上記第１９の構成から成るリニア電源において、前記電流検出部は、前記センストランジスタ及び前記出力トランジスタの出力ノード電圧を一致させるバイアス手段を更に含む構成（第２０の構成）にするとよい。

＜車両への適用＞
図２９は、車両Ｘの外観図である。本構成例の車両Ｘは、不図示のバッテリから電源電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。本図における電子機器Ｘ１１～Ｘ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明したリニア電源１及び１０１は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、車両関連機器、船舶関連機器、事務機器、ポータブル機器、ないしは、スマートフォンなどに利用することが可能である。

１ リニア電源
２ 負荷
１０ 出力トランジスタ（ＰＭＯＳＦＥＴ）
２０、２０ａ 分圧部
２１、２２、２３、２４、２５ 抵抗
３０ ドライバ
４０ 基準電圧調整部
４１、４１ａ オフセット付与部
４２ 差動アンプ
４３ 可変電圧源
４３ａ ＮＭＯＳＦＥＴ
４３ｂ、４３ｃ 抵抗
４３ｄ ＰＭＯＳＦＥＴ
５０ 電流検出部
５１ ＰＭＯＳＦＥＴ
５２、５３ ＰＭＯＳＦＥＴ
５４ 電流源
５５、５６ ＮＭＯＳＦＥＴ
６０ 定電圧源
７０ 帰還電圧調整部
７１、７１ａ オフセット付与部
７２ 差動アンプ
７３ 可変電圧源
７３ａ ＰＭＯＳＦＥＴ
１０１ リニア電源
１０２ 負荷
１１０ 出力トランジスタ（ＰＭＯＳＦＥＴ）
１２０、１２０ａ 分圧部
１２１、１２２、１２３、１２４ 抵抗
１３０、１３１、１３２ アンプ
１４０ 基準電圧生成部
１５０、１５０ａ オフセット付与部
１６０ ゲート駆動部
１６１、１６２ ＰＭＯＳＦＥＴ
１６３ 電流源
１６４ 抵抗
１６５、１６６ ｐｎｐ型バイポーラトランジスタ
１６７、１６８ ＮＭＯＳＦＥＴ
１６９ 電流源
１７０ 電流検出部
１７１、１７２、１７３ ＰＭＯＳＦＥＴ
１７４ 電流源
１７５、１７６、１７７ ＮＭＯＳＦＥＴ
１７８ アンプ
１７９、１７Ａ 抵抗
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (20)

1. 入力電圧の入力端と出力電圧の出力端との間に接続された出力トランジスタと、
   前記出力電圧に応じた帰還電圧が基準電圧と一致するように前記出力トランジスタを駆動するドライバと、
   前記出力トランジスタに流れる出力電流を検出する電流検出部と、
   前記入力電圧に応じた第１電圧と前記出力電圧または前記基準電圧に応じた第２電圧との差分電圧が前記出力電流に応じたオフセット電圧を下回らないように前記基準電圧または前記帰還電圧を調整する電圧調整部と、
   を有する、リニア電源。
2. 前記出力電流をＩＯＵＴとし、前記出力トランジスタのフルオン状態におけるオン抵抗値をＲＯＮとし、前記オフセット電圧をＶｏｆｆｓｅｔとして、前記オフセット電圧は、全ての負荷領域でＩＯＵＴ×ＲＯＮ＜Ｖｏｆｆｓｅｔを満たすように可変制御される、請求項１に記載のリニア電源。
3. 前記オフセット電圧は、前記リニア電源で規定されている最低入出力間電圧差よりも低い電圧値に設定されている、請求項１または２に記載のリニア電源。
4. 前記電圧調整部は、前記差分電圧が前記オフセット電圧よりも高いときには前記基準電圧を定常値に保持する一方、前記差分電圧が前記オフセット電圧まで低下したときには前記差分電圧がさらに低下しないように前記基準電圧を前記定常値から引き下げる、請求項１～３のいずれか一項に記載のリニア電源。
5. 前記電圧調整部は、前記差分電圧が前記オフセット電圧よりも高いときには前記帰還電圧をそのまま前記ドライバに伝える一方、前記差分電圧が前記オフセット電圧まで低下したときには前記差分電圧がさらに低下しないように前記帰還電圧を引き上げて前記ドライバに伝える、請求項１～３のいずれか一項に記載のリニア電源。
6. 前記電圧調整部は、
   前記第２電圧を前記オフセット電圧分だけ高電位側にシフトするオフセット付与部と、
   前記第１電圧とオフセット済みの前記第２電圧が差動入力される差動アンプと、
   前記差動アンプの出力信号に基づいて前記基準電圧または前記帰還電圧を調整する可変電圧源と、
   を含む、請求項１～５のいずれか一項に記載のリニア電源。
7. 前記電圧調整部は、
   前記第１電圧を前記オフセット電圧分だけ低電位側にシフトするオフセット付与部と、
   前記第２電圧とオフセット済みの前記第１電圧が差動入力される差動アンプと、
   前記差動アンプの出力信号に基づいて前記基準電圧または前記帰還電圧を調整する可変電圧源と、
   を含む、請求項１～５のいずれか一項に記載のリニア電源。
8. 前記可変電圧源は、前記差動アンプの出力信号に基づいて導通度が制御されるトランジスタを含み、前記トランジスタに流れる電流に応じて前記基準電圧または前記帰還電圧を調整する、請求項６または７に記載のリニア電源。
9. 前記出力電圧の印加端と接地端との間に直列接続されて相互間の接続ノードから前記帰還電圧を出力する第１抵抗及び第２抵抗と、
   前記入力電圧の印加端と接地端との間に直列接続されて相互間の接続ノードから前記第１電圧を出力する第３抵抗及び第４抵抗と、
   をさらに有し、
   前記第１抵抗の抵抗値をＲ１とし、前記第２抵抗の抵抗値をＲ２とし、前記第３抵抗の抵抗値をＲ３とし、前記第４抵抗の抵抗値をＲ４として、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たす、請求項１～８のいずれか一項に記載のリニア電源。
10. 前記出力電圧の印加端と接地端との間に直列接続されて相互間の接続ノードから前記帰還電圧を出力する第１抵抗及び第２抵抗と、
    前記入力電圧の印加端と接地端との間に直列接続されて相互間の接続ノードから前記第１電圧を出力する第３抵抗及び第４抵抗と、
    前記入力電圧の印加端と前記第１抵抗との間に接続された第５抵抗と、
    をさらに有し、
    前記第１抵抗の抵抗値をＲ１とし、前記第２抵抗の抵抗値をＲ２とし、前記第３抵抗の抵抗値をＲ３とし、前記第４抵抗の抵抗値をＲ４として、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たしており、
    前記電流検出部は、前記出力電流に応じた電流を前記第１電圧の出力端から接地端に向けて引き込む、請求項７に記載のリニア電源。
11. 入力電圧の入力端と出力電圧の出力端との間に接続された出力トランジスタと、
    前記出力電圧またはこれに応じた電圧と所定の基準電圧との差分を増幅して第１駆動信号を生成する第１アンプと、
    前記入力電圧またはこれに応じた電圧と前記出力電圧またはこれに応じた電圧との差分を増幅して第２駆動信号を生成する第２アンプと、
    前記第１及び第２駆動信号に応じて前記出力トランジスタを駆動する駆動部と、
    前記出力トランジスタに流れる出力電流を検出して制御信号を生成する電流検出部と、
    前記制御信号に応じたオフセット電圧を前記第２アンプに与えるオフセット付与部と、
    を有することを特徴とするリニア電源。
12. 前記出力電流をＩＯＵＴとし、前記出力トランジスタのフルオン状態におけるオン抵抗値をＲＯＮとし、前記オフセット電圧をＶｏｆｆｓｅｔとして、前記オフセット電圧は、全ての負荷領域でＩＯＵＴ×ＲＯＮ＜Ｖｏｆｆｓｅｔを満たすように可変制御される、請求項１１に記載のリニア電源。
13. 前記オフセット電圧は、前記リニア電源で規定されている最低入出力間電圧差よりも低い電圧値に設定されている、請求項１１または１２に記載のリニア電源。
14. 前記オフセット付与部は、前記出力電圧またはこれに応じた電圧を前記オフセット電圧分だけ高電位側にシフトしてから前記第２アンプに出力する、請求項１１～１３のいずれか一項に記載のリニア電源。
15. 前記オフセット付与部は、前記入力電圧またはこれに応じた電圧を前記オフセット電圧分だけ低電位側にシフトしてから前記第２アンプに出力する、請求項１１～１３のいずれか一項に記載のリニア電源。
16. 前記出力電圧の出力端と接地端との間に直列接続されて相互間の接続ノードから前記第２アンプに向けて分圧出力電圧を出力する第１及び第２抵抗と、
    前記入力電圧の入力端と接地端との間に直列接続されて相互間の接続ノードから前記第２アンプに向けて分圧入力電圧を出力する第３及び第４抵抗と、
    をさらに有し、
    前記第１～第４抵抗の各抵抗値をＲ１、Ｒ２、Ｒ３、及び、Ｒ４として、Ｒ１：Ｒ２＝Ｒ３：Ｒ４を満たす、請求項１１～１５のいずれか一項に記載のリニア電源。
17. 前記駆動部は、前記入力電圧の入力端と前記出力トランジスタの制御端との間に並列接続されてそれぞれ前記第１及び第２駆動信号により駆動される第１及び第２トランジスタを含む、請求項１１～１６のいずれか一項に記載のリニア電源。
18. 前記駆動部は、前記出力トランジスタの制御端と接地端との間に直列接続されてそれぞれ前記第１及び第２駆動信号により駆動される第１及び第２トランジスタを含む、請求項１１～１６のいずれか一項に記載のリニア電源。
19. 前記電流検出部は、前記出力電流に応じたセンス電流を生成するセンストランジスタを含み、前記センス電流またはこれに応じた電流信号を前記制御信号として前記オフセット付与部に出力する、請求項１１～１８のいずれか一項に記載のリニア電源。
20. 前記電流検出部は、前記センストランジスタ及び前記出力トランジスタの出力ノード電圧を一致させるバイアス手段をさらに含む、請求項１９に記載のリニア電源。

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