JP2012022450A

JP2012022450A - 定電圧回路およびそれを用いた電子機器

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Publication number: JP2012022450A
Application number: JP2010158883A
Authority: JP
Inventors: Koichi Morino; 航一森野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2010-07-13
Filing date: 2010-07-13
Publication date: 2012-02-02
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Abstract

【課題】電子機器の低消費電流化に伴う、比較的ゆっくりした電源電圧の立ち上がりにおいて発生するオーバーシュートを効率的に抑制することができない。
【解決手段】入力された電源電圧を安定した出力電圧に変換する定電圧回路であって、出力電圧Ｖｏに比例した帰還電圧Ｖｆと基準電圧Ｖｒｅｆとを比較する差動増幅回路ＥＡ１１と、差動増幅回路ＥＡ１１の比較結果である出力信号により出力制御されるドライバトランジスタＭ１１と、電源電圧Ｖｉと出力電圧Ｖｏとの差に応じて、差動増幅回路ＥＡ１１のゲインを段階的に変化させるゲイン制御回路（スイッチ回路ＳＷ１，トランジスタＭ２１）とを有し、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて要求されるゲインで差動増幅回路ＥＡ１１を動作させることにより、オーバーシュートを小さくする。
【選択図】図１

Description

本発明は、コンピュータ装置や携帯電話等の電子機器に用いられ、電源電圧を安定した出力電圧に変換する定電圧回路に係り、特に、電子機器の低消費電流化に伴い、ゆっくりとした電源電圧の立ち上がりでも発生してしまう出力電圧のオーバーシュートを効率的に抑制し、低消費電流ＩＣに適用するのに好適な定電圧回路に関するものである。

コンピュータ装置や携帯電話等の電子機器には定電圧回路が設けられ、電源電圧を安定化させている。

図１２において、従来の定電圧回路の構成を示す。この定電圧回路においては、基準電圧Ｖｒｅｆと、出力電圧Ｖｏを抵抗Ｒ１１，Ｒ１２で分割した電圧（帰還電圧）Ｖｆが、差動増幅回路ＥＡ１１に入力され、差動増幅回路ＥＡ１１の出力信号により、出力電圧Ｖｏと分割電圧Ｖｆが等しくなるようにドライバトランジスタＭ１１が制御され、出力電圧Ｖｏが定電圧化される。

差動増幅回路ＥＡ１１は、図１３に示すように、複数のトランジスタＭ１２〜Ｍ１６から構成され、低消費電流であることが求められるため、差動増幅回路ＥＡ１１の制御電流Ｉ１１は、５００ｎＡ〜５ｕＡと、小さな値とする必要がある。

このため、出力電圧立ち上がり時に、出力電圧Ｖｏを抵抗Ｒ１１，Ｒ１２で分割した電圧Ｖｆが基準電圧Ｖｒｅｆと一致してから、ドライバトランジスタＭ１１のゲート・ソース間電圧Ｖｇｓをそのしきい値程度に制御するまでの時間が長くなる。その結果、図１４に示すように、その制御の間に、出力電圧Ｖｏがオーバーシュートしてしまう。

定電圧回路は、その出力を、コンピュータ装置や携帯電話等の電子機器に設けられたマイコンなどに供給している。マイコンの動作電源電圧は、一般的に３．３Ｖ±１０％程度である。この場合、定電圧回路の出力電圧は、基準電圧と抵抗Ｒ１１，Ｒ１２によって、３．３Ｖに設定されている。

しかし、前述したように、電源立ち上がり時に定電圧回路の出力電圧が、オーバーシュートをして、３．３Ｖ＋１０％を超えると、マイコンが暴走したり、破壊したりする恐れがある。

近年の電子機器における低消費電流化に伴って、ドライバトランジスタのオン抵抗と負荷電流、および出力端子に接続されたコンデンサで決まる時定数よりも大きいという比較的ゆっくりとした電源電圧立ち上がりでも、出力電圧のオーバーシュートが生じるようになってきている。

従来、このような問題に対処するために、電源電圧の立ち上がりが数ｕｓｅｃ／Ｖ以下である場合に、下に挙げるような、特許文献１〜６に記載の技術が提案されている。

特許文献１においては、図１５に示す構成のレギュレータ回路に関しての技術が記載されており、この技術では、基準電圧とフィードバック電圧を比較する差動増幅回路を設け、出力電圧がオーバーシュートした場合に、出力端子とグラウンド間のスイッチをオンするようにしている。

しかし、この技術においては、基準電圧とフィードバック電圧を比較するコンパレータ（４０）には、オフセットが必要であると記載されており、それでは、一定量のオーバーシュートした後に働くこととなり、効果が小さい。

また、この技術では、コンパレータ（４０）の消費電流が大きく応答性がよいほど効果が大きく、消費電流が小さく応答性が悪い場合には、オーバーシュート防止には効果が小さい。このため、低消費電流ＩＣには適用することが困難である。

特許文献２に記載の技術（オーバーシュート回復回路及び電圧レギュレータ）では、過渡的な出力電圧変動を捉えている。しかし、電源電圧が、ドライバトランジスタのオン抵抗と負荷電流および出力端子に接続されたコンデンサで決まる時定数よりも大きな値で立ち上がる場合には、出力電圧も電源電圧とほぼ同じ時定数で立ち上がるため、ＩＣに内蔵することが困難な大きさの抵抗値、コンデンサ容量が必要なため、実現が困難であり、また、実現できたとしてもコストが大幅に上昇する。

特許文献３においては、図１６に示す構成のオーバーシュート回復回路及び電圧レギュレータに関しての技術が記載されており、この技術では、電源投入時の基準電圧立ち上がりの時定数を、抵抗とコンデンサで決めるソフトスタート回路を内蔵した定電圧回路が記載されている。しかし、この技術でも、電源電圧が、ドライバトランジスタのオン抵抗と負荷電流、および出力端子に接続されたコンデンサで決まる時定数よりも大きな値で立ち上がる場合には、ＩＣに内蔵することが困難な大きさの抵抗値、コンデンサ容量が必要なため、実現が困難であり、また、実現できたとしてもコストが大幅に上昇する。

特許文献４においては、図１７に示す構成の電源回路に関しての技術が記載されており、この技術では、出力電圧が立ち上がる際にドライバのドレイン電流を制限することでオーバーシュートを抑制している。しかし、この技術でも、電源電圧が、ドライバトランジスタのオン抵抗と負荷電流、および出力端子に接続されたコンデンサ（特許文献４の図２におけるＣ１２に相当する）で決まる時定数よりも大きな値で立ち上がる場合には、ドライバトランジスタのドレイン電流は小さいので有効には働かない。

特許文献５に記載の技術（レギュレータ回路）では、ローパスフィルタまたはハイパスフィルタで電源電圧の変動を捉え、電源電圧変動があった場合に、差動増幅回路の消費電流を一時的に大きくすることで、オーバーシュートを抑制している。

また、特許文献６においては、図１８に示す構成のレギュレータ回路に関しての技術が記載されており、この技術では、ローパスフィルタまたはハイパスフィルタで電源電圧の変動を捉え、電源電圧変動があった場合に、電源投入時にドライバトランジスタの立ち上がりを遅くすることで、オーバーシュートを抑制している。

しかし、特許文献５および特許文献６のいずれに記載の技術においても、電源電圧が、ドライバトランジスタのオン抵抗と負荷電流、および出力端子に接続されたコンデンサで決まる時定数よりも大きな値で立ち上がる場合には、ＩＣに内蔵することが困難な大きさの抵抗値、コンデンサ容量が必要なため、実現が困難であり、また、実現できたとしてもコストが大幅に上昇する。

解決しようとする問題点は、従来の技術では、電子機器の低消費電流化に伴う、比較的ゆっくりした電源電圧の立ち上がりにおいても発生するオーバーシュートを効率的に抑制することができない点である。

本発明の目的は、これら従来技術の課題を解決し、電子機器の低消費電流化に好適な定電圧回路を提供することである。

上記目的を達成するため、本発明の定電圧回路は、（１）入力された電源電圧を安定した出力電圧に変換する定電圧回路であって、出力電圧に比例した帰還電圧と基準電圧とを比較する差動増幅回路と、この差動増幅回路の比較結果である出力信号により出力制御されるドライバトランジスタと、電源電圧と出力電圧との差に応じて、差動増幅回路のゲインを段階的に変化させるゲイン制御回路とを有し、電源電圧と出力電圧の差に応じて要求されるゲインで差動増幅回路を動作させることにより、オーバーシュートを小さくすることを特徴とする。（２）例えば、ゲイン制御回路は、電源電圧と出力電圧との差が予め定められた第１の値よりも小さい場合の差動増幅回路のゲインを、第１の値よりも大きい場合の差動増幅回路のゲインよりも小さくし、電源電圧と出力電圧の差に応じて２値のゲインを切り替えることでオーバーシュートを小さくする。（３）また、ゲイン制御回路は、電源電圧と出力電圧の差が第１の値よりも小さい場合のドライバドランジスタのゲート・ソース間電圧の最大値を、第１の値よりも大きい場合のドライバドランジスタのゲート・ソース間電圧の最大値よりも小さく制限し、このように、２値のゲインを得る制御を行うことで、容易に２値のゲインを得ることを特徴とする。（４）また、ゲイン制御回路は、電源電圧と出力電圧の差に応じて、ダイオード接続したトランジスタを、差動増幅回路の出力端に付加する構成することにより、消費電流を増加させること無く、２値のゲインを容易に実現することを特徴とする。（５）また、ドライバドランジスタとダイオード接続したトランジスタはＰチャネル型のＭＯＳからなり、ゲイン制御回路は、電源電圧と出力電圧の差に応じて、ダイオード接続したトランジスタを差動増幅回路の出力に接続する場合、当該トランジスタのソースを、電源電圧に接続する構成として、２値のゲインを得ることを特徴とする。（６）また、ドライバドランジスタとダイオード接続したトランジスタはＰチャネル型のＭＯＳからなり、ゲイン制御回路は、電源電圧と出力電圧の差に応じて、ダイオード接続したトランジスタを差動増幅回路の出力に接続する場合、当該トランジスタのソースを、出力電圧に接続する構成として、２値のゲインを得ることを特徴とする。（７）また、ドライバドランジスタとダイオード接続したトランジスタはＮチャネル型のＭＯＳからなり、ゲイン制御回路は、電源電圧と出力電圧の差に応じて、ダイオード接続したトランジスタを差動増幅回路の出力に接続する場合、当該トランジスタのソースをグラウンド電位に接続する構成として、２値のゲインを得ることを特徴とする。

本発明によれば、電子機器の低消費電流化に伴い、電源電圧が、ドライバトランジスタのオン抵抗と負荷電流および出力端子に接続されたコンデンサで決まる時定数よりも大きな値でゆっくり立ち上がる場合においても発生するオーバーシュートを効率的に抑制することができ、電子機器の低消費電流化を図ることが可能である。

本発明に係る定電圧回路の第１の構成例を示すブロック図である。本発明に係る定電圧回路の第２の構成例を示すブロック図である。本発明に係る定電圧回路の出力特性例を示す説明図である。本発明に係る定電圧回路の第３の構成例を示すブロック図である。本発明に係る定電圧回路の第４の構成例を示すブロック図である。本発明に係る定電圧回路の第５の構成例を示すブロック図である。本発明に係る定電圧回路の第６の構成例を示すブロック図である。本発明に係る定電圧回路の第７の構成例を示すブロック図である。本発明に係る定電圧回路の第８の構成例を示すブロック図である。本発明に係る定電圧回路の第９の構成例を示すブロック図である。本発明に係る定電圧回路の第１０の構成例を示すブロック図である。従来の定電圧回路の第１の構成例を示すブロック図である。従来の定電圧回路の第２の構成例を示すブロック図である。従来の定電圧回路の出力電圧特性例を示す説明図である。従来のレギュレータ回路の第１の構成例を示すブロック図である。従来のボルテージレギュレータ回路の構成例を示すブロック図である。従来の電源回路の構成例を示すブロック図である。従来のレギュレータ回路の第２の構成例を示すブロック図である。

以下、図を用いて本発明を実施するための形態例を説明する。図１に示す本発明に係る定電圧回路はコンピュータ装置や携帯電話等の電子機器に用いられ、電源電圧端子１１とグラウンド電位端子１２間に入力された電源電圧Ｖｉを安定した出力電圧Ｖｏに変換する定電圧回路であって、抵抗Ｒ１１とＲ１２により生成される出力電圧Ｖｏに比例した帰還電圧Ｖｆと基準電圧Ｖｒｅｆとを比較する差動増幅回路ＥＡ１１と、この差動増幅回路ＥＡ１１からゲートに入力される比較結果信号により出力制御されるドライバトランジスタＭ１１とを有すると共に、さらに、電源電圧Ｖｉと出力電圧Ｖｏとの差に応じて、差動増幅回路ＥＡ１１のゲインを段階的に変化させるゲイン制御回路を構成するダイオード接続されたＰチャネルＭＯＳからなるトランジスタＭ２１とスイッチ回路ＳＷ１を有する。

このように、ダイオード接続したＰｃｈトランジスタＭ２１を、差動増幅回路ＥＡ１１の出力ノードに接続することで、差動増幅回路ＥＡ１１のゲインを変化させる構成としている。

スイッチ回路ＳＷ１は、図２に示すＰｃｈトランジスタＭ２２と差動増幅回路ＥＡ２１からなり、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて制御される。図２において、ＥＡ２１は差動増幅回路であり、差動増幅回路ＥＡ２１は、電源電圧Ｖｉと出力電圧Ｖｏを比較し、その結果に応じた信号を、ＰｃｈトランジスタＭ２２のゲートに出力する。

差動増幅回路ＥＡ２１はオフセットをもつ差動増幅回路であり、オフセットは、「Ｖｉ＝Ｖｏ＋ａ」で出力が反転するように設定されている。「ａ」の目安は「−１〜＋２Ｖ」であり、「ａ＝０Ｖ」でオフセットがなく、それ以外ではオフセットがあるということである。

電源電圧Ｖｉと出力電圧Ｖｏとの差「Ｖｄ（＝Ｖｉ−Ｖｏ）」が「Ｖｄ＞ａ」であれば、差動増幅回路ＥＡ２１はＨＩ（ハイ）信号を出力し、「Ｖｄ」が「Ｖｄ＜ａ」であれば、差動増幅回路ＥＡ２１はＬＯ（ロー）信号を出力する。

電源電圧Ｖｉと出力電圧Ｖｏとの差が「ａ」より大であり、差動増幅回路ＥＡ２１がＨＩ（ハイ）信号を出力している状態では、ＰｃｈトランジスタＭ２２はオフしているので、ＰｃｈトランジスタＭ２１が差動増幅回路ＥＡ１１の出力に電気的に作用しない状態となっており、ドライバトランジスタＭ１１は差動増幅回路ＥＡ１１で制御されている。

一方、電源電圧Ｖｉと出力電圧Ｖｏとの差が「ａ」より小で、差動増幅回路ＥＡ２１がＬＯ（ロー）信号を出力している状態では、ＰｃｈトランジスタＭ２２がオンするので、電源電圧ＶｉからＰｃｈトランジスタＭ２２とＭ２１を経てドライバトランジスタＭ１１のゲートへ電流が流れる。これによって差動増幅回路ＥＡ１１のゲインは低下する。

このように、トランジスタＭ２１とスイッチ回路ＳＷ１からなるゲイン制御回路は、電源電圧Ｖｉと出力電圧Ｖｏとの差が予め定められた第１の値（ａ）よりも小さい場合の差動増幅回路ＥＡ１１のゲインを、電源電圧Ｖｉと出力電圧Ｖｏとの差が第１の値（ａ）よりも大きい場合の差動増幅回路ＥＡ１１のゲインよりも小さくし、電源電圧Ｖｉと出力電圧Ｖｏとの差に応じて２値のゲインを切り替えることでオーバーシュートを小さくする。

また、トランジスタＭ２１とスイッチ回路ＳＷ１からなるゲイン制御回路は、電源電圧Ｖｉと出力電圧Ｖｏとの差が第１の値（ａ）よりも小さい場合のドライバドランジスタＭ１１のゲート・ソース間電圧Ｖｇｓの最大値を、電源電圧Ｖｉと出力電圧Ｖｏとの差が第１の値（ａ）よりも大きい場合のドライバドランジスタＭ１１のゲート・ソース間電圧Ｖｇｓの最大値よりも小さく制限して、２値のゲインを得る制御を行うことで、容易に２値のゲインを得る。

図３（ａ）においては、電源電圧の波形を、図３（ｂ）においては、従来の定電圧回路の出力電圧の波形を、図３（ｃ）においては、本発明に係る定電圧回路の出力電圧の波形を示しており、この図３（ａ）のように電源電圧が立ち上がる際に、定電圧回路の出力設定電圧以下の領域では、ドライバトランジスタＭ１１のゲート・ソース間電圧Ｖｇｓは、可能な限り大きくなるように制御され、電源電圧Ｖｉと出力電圧Ｖｏは同程度の値であるので、差動増幅回路ＥＡ２１の出力はＬＯ（ロー）でＰｃｈトランジスタＭ２２はオンし、差動増幅回路ＥＡ１１のゲインは低下している。

この状態で電源電圧Ｖｉが上昇し続け、出力電圧Ｖｏが出力設定電圧に達すると、ドライバトランジスタＭ１１のゲート・ソース間電圧Ｖｇｓは、ドライバトランジスタＭ１１のしきい値程度に制御される。

ドライバトランジスタＭ１１のゲート・ソース間電圧Ｖｇｓが、大きい状態からしきい値程度に制御されるまでの時間は、ドライバトランジスタＭ１１のゲート電圧を制御している差動増幅回路ＥＡ１１のゲインを低下させた方が短くなるのでオーバーシュート量も小さくなる。

図４に示す第３の構成例においては、差動増幅回路ＥＡ１１をトランジスタレベルで示しており、差動増幅回路ＥＡ１１は、アクティブロード（能動負荷）を構成するＰｃｈトランジスタＭ１４，１５と、ＮｃｈトランジスタＭ１２，Ｍ１３，Ｍ１６を具備している。

この図４に示す第３の構成例のように、ダイオード接続したＰｃｈトランジスタＭ２４とＭ２５の各ドレインを、それぞれ差動増幅回路ＥＡ１１においてアクティブロードを構成するＰｃｈトランジスタＭ１４，１５のドレインに接続することによって、スイッチ回路ＳＷ１（図２におけるＰｃｈトランジスタＭ２２）がオンした際に、差動増幅回路ＥＡ１１のゲインを低下させることもできる。特に、図４に示す第３の構成例とすることにより、差動増幅回路ＥＡ１１の対象性の劣化を回避できる。

その詳細を、図５に示す。この図５では、差動増幅回路ＥＡ１１と共にスイッチ回路ＳＷ１の内部構成を、トランジスタレベルで示している。

図２での説明と同様に、電源電圧Ｖｉと出力電圧Ｖｏとの差「Ｖｄ（＝Ｖｉ−Ｖｏ）」が「Ｖｄ＞ａ」であれば、差動増幅回路ＥＡ２１はＨＩ（ハイ）信号を出力し、「Ｖｄ」が「Ｖｄ＜ａ」であれば、差動増幅回路ＥＡ２１はＬＯ（ロー）信号を出力する。

電源電圧Ｖｉと出力電圧Ｖｏとの差が「ａ」より大であり、差動増幅回路ＥＡ２１がＨＩ（ハイ）信号を出力している状態では、ＰｃｈトランジスタＭ２２はオフしているので、ＰｃｈトランジスタＭ２４，Ｍ２５が差動増幅回路ＥＡ１１の出力に電気的に作用しない状態となっており、ドライバトランジスタＭ１１は差動増幅回路ＥＡ１１で制御されている。

これに対して、電源電圧Ｖｉと出力電圧Ｖｏとの差が「ａ」より小で、差動増幅回路ＥＡ２１がＬＯ（ロー）信号を出力している状態では、ＰｃｈトランジスタＭ２２がオンするので、電源電圧ＶｉからＰｃｈトランジスタＭ２２とＭ２５を経てドライバトランジスタＭ１１のゲートへ電流が流れる。これによって差動増幅回路ＥＡ１１のゲインは低下する。このように、図５に示す接続でも、ＰｃｈトランジスタＭ２２がオンした際には差動増幅回路ＥＡ１１のゲインは低下する。

次に、図６〜図８を用いて他の構成例を説明する。この図６〜図８に示す定電圧回路では、ドライバトランジスタＭ１１のゲートへ流す電流を出力電圧Ｖｏから取得する構成であり、ダイオード接続したＰｃｈトランジスタＭ２１を、スイッチ回路ＳＷ１を介して差動増幅回路ＥＡ１１の出力ノードに接続することで、差動増幅回路のゲインを変化させるものである。

図６に示す本発明に係る定電圧回路は、電源電圧端子１１とグラウンド電位端子１２間に入力された電源電圧Ｖｉを安定した出力電圧Ｖｏに変換する定電圧回路であって、抵抗Ｒ１１とＲ１２により生成される出力電圧Ｖｏに比例した帰還電圧Ｖｆと基準電圧Ｖｒｅｆとを比較する差動増幅回路ＥＡ１１と、この差動増幅回路ＥＡ１１からゲートに入力される比較結果信号により出力制御されるドライバトランジスタＭ１１とを有すると共に、さらに、電源電圧Ｖｉと出力電圧Ｖｏとの差に応じて、差動増幅回路ＥＡ１１のゲインを段階的に変化させるゲイン制御回路を構成するダイオード接続されたＰチャネルＭＯＳからなるトランジスタＭ２１とスイッチ回路ＳＷ１を有する。

スイッチ回路ＳＷ１を介して、出力電圧Ｖｏを、ダイオード接続したＰｃｈトランジスタＭ２１のソースに接続し、ＰｃｈトランジスタＭ２１のドレインを差動増幅回路ＥＡ１１の出力ノードに接続することで、差動増幅回路ＥＡ１１のゲインを変化させる構成としている。

スイッチ回路ＳＷ１は、図７に示すＰｃｈトランジスタＭ２２と差動増幅回路ＥＡ２１からなり、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて制御される。図７において、差動増幅回路ＥＡ２１は、電源電圧Ｖｉと出力電圧Ｖｏを比較し、その結果に応じた信号を、ＰｃｈトランジスタＭ２２のゲートに出力する。

一方、電源電圧Ｖｉと出力電圧Ｖｏとの差が「ａ」より小で、差動増幅回路ＥＡ２１がＬＯ（ロー）信号を出力している状態では、ＰｃｈトランジスタＭ２２がオンするので、出力電圧ＶｏからＰｃｈトランジスタＭ２２とＭ２１を経てドライバトランジスタＭ１１のゲートへ電流が流れる。これによって差動増幅回路ＥＡ１１のゲインは低下する。

このような処理動作に伴う電源電圧と出力電圧の波形は、上述の図３（ａ），（ｂ），（ｃ）において示したものと同様である。

図８に示す第７の構成例においては、差動増幅回路ＥＡ１１とスイッチ回路ＳＷ１の内部構成を、トランジスタレベルで示しており、差動増幅回路ＥＡ１１は、アクティブロード（能動負荷）を構成するＰｃｈトランジスタＭ１４，１５と、ＮｃｈトランジスタＭ１２，Ｍ１３，Ｍ１６を具備している。

この図８に示す第７の構成例のように、ダイオード接続したＰｃｈトランジスタＭ２４とＭ２５の各ドレインを、それぞれ差動増幅回路ＥＡ１１においてアクティブロードを構成するＰｃｈトランジスタＭ１４，１５のドレインに接続することによって、スイッチ回路ＳＷ１におけるＰｃｈトランジスタＭ２２がオンした際に、差動増幅回路ＥＡ１１のゲインを低下させる。この図８に示す第７の構成例とすることにより、図４における第３の構成例と同様に、差動増幅回路ＥＡ１１の対象性の劣化を回避できる。

すなわち、図５での説明と同様に、電源電圧Ｖｉと出力電圧Ｖｏとの差「Ｖｄ（＝Ｖｉ−Ｖｏ）」が「Ｖｄ＞ａ」であれば、差動増幅回路ＥＡ２１はＨＩ（ハイ）信号を出力し、「Ｖｄ」が「Ｖｄ＜ａ」であれば、差動増幅回路ＥＡ２１はＬＯ（ロー）信号を出力する。

これに対して、電源電圧Ｖｉと出力電圧Ｖｏとの差が「ａ」より小で、差動増幅回路ＥＡ２１がＬＯ（ロー）信号を出力している状態では、ＰｃｈトランジスタＭ２２がオンするので、出力電圧ＶｏからＰｃｈトランジスタＭ２２とＭ２４，Ｍ２５を経てドライバトランジスタＭ１１のゲートへ電流が流れる。これによって差動増幅回路ＥＡ１１のゲインは低下する。このように、図８に示す接続でも、ＰｃｈトランジスタＭ２２がオンした際には差動増幅回路ＥＡ１１のゲインは低下する。

以上の図１，２，４〜８の例においては、ドライバトランジスタＭ１１にＰチャネルＭＯＳを用いた構成を示したが、ドライバトランジスタＭ１１にＮチャネルＭＯＳを用いた本発明に係る定電圧回路の構成例を、図９を用いて説明する。

図９に示す定電圧回路においては、ドライバトランジスタＭ１１ａおよびゲイン制御回路を構成するダイオード接続したトランジスタＭ２１ａとスイッチ回路を構成するトランジスタＭ２２ａはＮチャネル型のＭＯＳからなり、ダイオード接続したトランジスタＭ２１ａのソースをグラウンド電位（グラウンド端子１２）に接続する構成とする。

図９において、スイッチ回路を構成する差動増幅回路ＥＡ２１は、電源電圧Ｖｉと出力電圧Ｖｏを比較し、その結果に応じた信号を、同じくスイッチ回路を構成するＮｃｈトランジスタＭ２２ａのゲートに出力する。

電源電圧Ｖｉと出力電圧Ｖｏとの差が「ａ」より大であり、差動増幅回路ＥＡ２１がＨＩ（ハイ）信号を出力している状態では、ＮｃｈトランジスタＭ２２ａはオフしているので、ＮｃｈトランジスタＭ２１ａが差動増幅回路ＥＡ１１の出力に電気的に作用しない状態となっており、ドライバトランジスタＭ１１ａは差動増幅回路ＥＡ１１で制御されている。

一方、電源電圧Ｖｉと出力電圧Ｖｏとの差が「ａ」より小で、差動増幅回路ＥＡ２１がＬＯ（ロー）信号を出力している状態では、ＮｃｈトランジスタＭ２２ａがオンするので、ドライバトランジスタＭ１１のゲート電流が、ＮｃｈトランジスタＭ２１ａとＭ２２ａを経てグラウンド電位へ流れる。これによって差動増幅回路ＥＡ１１のゲインは低下する。

このように、ドライバトランジスタがＮｃｈトランジスタの場合には、電源電圧Ｖｉと出力電圧Ｖｏとの差に応じてダイオード接続したＮｃｈトランジスタＭ２１ａをドライバトランジスタのゲートに接続することで、差動増幅回路ＥＡ１１のゲインを可変とする。

以上の図１，２，４〜９の例においては、差動増幅回路ＥＡ２１を用いた構成を示したが、次の図１０，図１１において、差動増幅回路ＥＡ２１を用いない構成の定電圧回路について説明する。

図１０に示す構成では、図７における差動増幅回路ＥＡ２１で電源電圧Ｖｉと出力電圧Ｖｏを比較する働きと、ＰｃｈトランジスタＭ２２のスイッチの働きとを、１つのデプレッション型のＰｃｈトランジスタＭ２３で置き換えている。

すなわち、図１０に示す定電圧回路では、ＰｃｈトランジスタＭ２３を介して、出力電圧Ｖｏを、ダイオード接続したＰｃｈトランジスタＭ２１のソースに接続し、ＰｃｈトランジスタＭ２１のドレインを差動増幅回路ＥＡ１１の出力ノードに接続することで、差動増幅回路ＥＡ１１のゲインを変化させる構成としている。

ＰｃｈトランジスタＭ２３は、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて制御され、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて、出力電圧ＶｏからＰｃｈトランジスタＭ２１に流れる電流を制御する。

例えば、電源電圧Ｖｉと出力電圧Ｖｏとの差「Ｖｄ（＝Ｖｉ−Ｖｏ）」が予め定められた閾値より大であれば、ＰｃｈトランジスタＭ２３はオフとなり、ＰｃｈトランジスタＭ２１が差動増幅回路ＥＡ１１の出力に電気的に作用しない状態となり、ドライバトランジスタＭ１１は差動増幅回路ＥＡ１１で制御される。

一方、電源電圧Ｖｉと出力電圧Ｖｏとの差が閾値より小さければ、ＰｃｈトランジスタＭ２３はオンとなり、出力電圧ＶｏからＰｃｈトランジスタＭ２３とＭ２１を経てドライバトランジスタＭ１１のゲートへ電流が流れる。これによって差動増幅回路ＥＡ１１のゲインが低下する。

図１１に示す第１０の構成例においては、図１０における差動増幅回路ＥＡ１１の内部構成を、図８と同様にトランジスタレベルで示しており、差動増幅回路ＥＡ１１は、アクティブロード（能動負荷）を構成するＰｃｈトランジスタＭ１４，１５と、ＮｃｈトランジスタＭ１２，Ｍ１３，Ｍ１６を具備している。

そして、この図１１に示す第１０の構成例の定電圧回路においては、ダイオード接続したＰｃｈトランジスタＭ２４とＭ２５の各ドレインを、それぞれ差動増幅回路ＥＡ１１においてアクティブロードを構成するＰｃｈトランジスタＭ１４，１５のドレインに接続することによって、デプレッション型のＰｃｈトランジスタＭ２３がオンした際に、差動増幅回路ＥＡ１１のゲインを低下させる。

すなわち、図８での説明と同様に、電源電圧Ｖｉと出力電圧Ｖｏとの差「Ｖｄ（＝Ｖｉ−Ｖｏ）」が予め定められた閾値より大きければ、ＰｃｈトランジスタＭ２３がオフして、ＰｃｈトランジスタＭ２４，Ｍ２５が差動増幅回路ＥＡ１１の出力に電気的に作用しない状態となっており、ドライバトランジスタＭ１１は差動増幅回路ＥＡ１１で制御される。

これに対して、電源電圧Ｖｉと出力電圧Ｖｏとの差が閾値以下では、ＰｃｈトランジスタＭ２３がオンし、出力電圧ＶｏからＰｃｈトランジスタＭ２３とＰｃｈトランジスタＭ２５を経てドライバトランジスタＭ１１のゲートへ電流が流れる。これによって差動増幅回路ＥＡ１１のゲインは低下する。このように、図１１に示す接続でも、ＰｃｈトランジスタＭ２３がオンした際には差動増幅回路ＥＡ１１のゲインは低下する。尚、この図１１に示す第１０の構成例とすることにより、図４および図８における第３，第７の構成例と同様に、差動増幅回路ＥＡ１１の対象性の劣化を回避できる。

以上、図１〜図１１を用いて説明したように、本例の定電圧回路は、入力された電源電圧を安定した出力電圧に変換する定電圧回路であって、出力電圧Ｖｏに比例した帰還電圧Ｖｆと基準電圧Ｖｒｅｆとを比較する差動増幅回路ＥＡ１１と、この差動増幅回路ＥＡ１１の比較結果である出力信号により出力制御されるドライバトランジスタＭ１１と、電源電圧Ｖｉと出力電圧Ｖｏとの差に応じて、差動増幅回路ＥＡ１１のゲインを段階的に変化させるゲイン制御回路（スイッチ回路ＳＷ１，トランジスタＭ２１）とを有し、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて要求されるゲインで差動増幅回路ＥＡ１１を動作させることにより、オーバーシュートを小さくする。

例えば、ゲイン制御回路は、電源電圧Ｖｉと出力電圧Ｖｏとの差が予め定められた第１の値よりも小さい場合の差動増幅回路ＥＡ１１のゲインを、第１の値よりも大きい場合の差動増幅回路ＥＡ１１のゲインよりも小さくし、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて２値のゲインを切り替えることでオーバーシュートを小さくする。

また、ゲイン制御回路は、電源電圧Ｖｉと出力電圧Ｖｏとの差が第１の値よりも小さい場合のドライバドランジスタＭ１１のゲート・ソース間電圧（Ｖｇｓ）の最大値を、第１の値よりも大きい場合のドライバドランジスタＭ１１のゲート・ソース間電圧（Ｖｇｓ）の最大値よりも小さく制限し、このように、２値のゲインを得る制御を行うことで、容易に２値のゲインを得る。

また、ゲイン制御回路は、電源電圧Ｖｉと出力電圧Ｖｏとの差に応じて、ダイオード接続したトランジスタＭ２１を、差動増幅回路ＥＡ１１の出力端に付加する構成することにより、消費電流を増加させること無く、２値のゲインを容易に実現する。

また、ドライバドランジスタＭ１１とダイオード接続したトランジスタＭ２１はＰチャネル型のＭＯＳからなり、ゲイン制御回路は、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて、ダイオード接続したトランジスタＭ２１を差動増幅回路ＥＡ１１の出力に接続する場合、当該トランジスタＭ２１のソースを、電源電圧Ｖｉに接続する構成として、２値のゲインを得る。

あるいは、ドライバドランジスタＭ１１とダイオード接続したトランジスタＭ２１はＰチャネル型のＭＯＳからなり、ゲイン制御回路は、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて、ダイオード接続したトランジスタＭ２１を差動増幅回路ＥＡ１１の出力に接続する場合、当該トランジスタＭ２１のソースを、出力電圧Ｖｏに接続する構成として、２値のゲインを得る。

また、図９に示すように、ドライバドランジスタＭ１１ａとダイオード接続したトランジスタＭ２１ａはＮチャネル型のＭＯＳからなり、ゲイン制御回路は、電源電圧Ｖｉと出力電圧Ｖｏの差に応じて、ダイオード接続したトランジスタＭ２１ａを差動増幅回路ＥＡ１１の出力に接続する場合、当該トランジスタＭ２１ａのソースをグラウンド電位（グラウンド端子１２）に接続する構成として、２値のゲインを得る。

このように、本例の定電圧回路によれば、電子機器の低消費電流化に伴い、電源電圧が、ドライバトランジスタのオン抵抗と負荷電流および出力端子に接続されたコンデンサで決まる時定数よりも大きな値でゆっくり立ち上がる場合においても発生するオーバーシュートを効率的に抑制することができ、電子機器の低消費電流化を図ることが可能である。

尚、本発明は、図１〜図１１を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例の定電圧回路に設けた本発明に係る技術を、特許文献１〜６に記載の各回路に設けた構成とすることでも良い。

１１：電源電圧端子、１２：グラウンド電圧端子、１３：出力電圧端子、ＥＡ１１，ＥＡ２１：差動増幅回路、Ｍ１１：ドライバトランジスタ（Ｐｃｈ）、Ｍ１１ａ：ドライバトランジスタ（Ｎｃｈ）、Ｍ１２，Ｍ１３，Ｍ１６，Ｍ２１ａ，Ｍ２２ａ：トランジスタ（Ｎｃｈ）、Ｍ１４，Ｍ１５，Ｍ２１，Ｍ２２，Ｍ２４，Ｍ２５：トランジスタ（Ｐｃｈ）、Ｍ２３：トランジスタ（デプレッション型Ｐｃｈ）、Ｒ１１，Ｒ１２：抵抗、ＳＷ１：スイッチ回路、Ｖｆ：帰還電圧、Ｖｉ：電源電圧、Ｖｏ：出力電圧、Ｖｒｅｆ：基準電圧。

特開２００８-３１０６１６号公報特開２００５-１６５６０４号公報特開２００５-３２７０２７号公報特開２００３-２０８２３２号公報特許第４１８１６９５号公報特開２００４-２５２８９１号公報

Claims

入力された電源電圧を安定した出力電圧に変換する定電圧回路であって、
上記出力電圧に比例した帰還電圧と基準電圧とを比較する差動増幅回路と、
該差動増幅回路からゲートに入力される比較結果信号により出力制御されるドライバトランジスタと、
上記電源電圧と上記出力電圧との差に応じて、上記差動増幅回路のゲインを段階的に変化させるゲイン制御回路と
を有することを特徴とする定電圧回路。
請求項１に記載の定電圧回路であって、
上記ゲイン制御回路は、
上記電源電圧と上記出力電圧との差が予め定められた第１の値よりも小さい場合の上記差動増幅回路のゲインを、上記電源電圧と上記出力電圧との差が上記第１の値よりも大きい場合の上記差動増幅回路のゲインよりも小さくすることを特徴とする定電圧回路。
請求項２に記載の定電圧回路であって、
上記ゲイン制御回路は、
上記電源電圧と上記出力電圧の差が上記第１の値よりも小さい場合の上記ドライバドランジスタのゲート・ソース間電圧の最大値を、上記電源電圧と上記出力電圧の差が上記第１の値よりも大きい場合のドライバドランジスタのゲート・ソース間電圧の最大値よりも小さく制限することを特徴とする定電圧回路。
請求項１から請求項３のいずれかに記載の定電圧回路であって、
上記ゲイン制御回路は、
ダイオード接続したトランジスタと、
上記電源電圧と上記出力電圧の差に応じて、上記ダイオード接続したトランジスタを、上記差動増幅回路の出力端に付加するスイッチ回路と
を有することを特徴とする定電圧回路。
請求項４に記載の定電圧回路であって、
上記ドライバトランジスタおよび上記ダイオード接続したトランジスタはＰチャネル型のＭＯＳからなり、
上記ゲイン制御回路は、上記スイッチ回路により、上記ダイオード接続したトランジスタのソースを上記電源電圧に接続することを特徴とする定電圧回路。
請求項４に記載の定電圧回路であって、
上記ドライバトランジスタおよび上記ダイオード接続したトランジスタはＰチャネル型のＭＯＳからなり、
上記ゲイン制御回路は、上記スイッチ回路により、上記ダイオード接続したトランジスタのソースを上記出力電圧に接続することを特徴とする定電圧回路。
請求項４に記載の定電圧回路であって、
上記ドライバトランジスタおよび上記ダイオード接続したトランジスタはＮチャネル型のＭＯＳからなり、
上記ゲイン制御回路は、上記スイッチ回路により、上記ダイオード接続したトランジスタのソースをグラウンド電位に接続することを特徴とする定電圧回路。
請求項１から請求項７のいずれかに記載の定電圧回路を具備したことを特徴とする電子機器。