JP2005018311A - 電源回路 - Google Patents
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Abstract
【課題】過度応答を向上させ、負荷変動による出力電圧の変動を極力抑えることができる電源回路を提供する。
【解決手段】入力側が帰還ラインＬ２に接続されると共に出力側が差動増幅器１の出力端子とＦＥＴ３のゲートとの接続点に接続され、ゲート電圧を所定値まで持ち上げるクランプ回路６を設けたので、負荷が無負荷あるいは軽負荷から重負荷に移行した時、その前段階の無負荷時あるいは軽負荷時に持ち上がられたゲート電圧により、ＦＥＴ３が素早く応答でき、特に、高周波急負荷変動にも素早く応答でき、負荷変動による出力電圧の変動が極力抑えられ、過度応答の特性が向上する。
【選択図】 図１
【解決手段】入力側が帰還ラインＬ２に接続されると共に出力側が差動増幅器１の出力端子とＦＥＴ３のゲートとの接続点に接続され、ゲート電圧を所定値まで持ち上げるクランプ回路６を設けたので、負荷が無負荷あるいは軽負荷から重負荷に移行した時、その前段階の無負荷時あるいは軽負荷時に持ち上がられたゲート電圧により、ＦＥＴ３が素早く応答でき、特に、高周波急負荷変動にも素早く応答でき、負荷変動による出力電圧の変動が極力抑えられ、過度応答の特性が向上する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、負荷に所定の電圧を供給する電源回路に関し、特に、負荷変動による出力電圧の変動を抑える機能を有する電源回路に関する。
【０００２】
【従来の技術】
図４は、従来の電源回路に含まれるｎチャンネルＦＥＴドライバの回路図である。このｎチャンネルＦＥＴドライバにおいて、差動増幅器１の非反転入力端子（＋端子）にはラインＬ３を介して基準電圧源２の正極側が接続され、差動増幅器１の反転入力端子（−端子）には帰還ラインＬ２が接続されている。基準電圧源２の負極側は接地されている。また、差動増幅器１の出力端子にはラインＬ４を介して出力用のｎチャンネルＦＥＴ３（以下単にＦＥＴ３という）のゲートが接続されている。
【０００３】
ＦＥＴ３のドレインはラインＬ６を介して第１の電源Ｅ１に接続され、ＦＥＴ３のソースは出力ラインＬ１に接続されている。また、差動増幅器１の反転入力端子（−端子）に接続された帰還ラインＬ２は、出力ラインＬ１と接続され、この出力ラインＬ１には、コンデンサ４の一端および負荷５の一端が接続されている。また、コンデンサ４の他端および負荷５の他端は接地されている。
【０００４】
差動増幅器１は、基準電圧源２から非反転入力端子（＋端子）に供給される基準電圧Ｖｒｅｆ と、反転入力端子（−端子）に供給される帰還ラインＬ２からの帰還電圧Ｖｂとの差分を相互コンダクタンス（またはゲイン）Ｇｍで定まる電圧／電流変換効率で電流に変換し、この電流をラインＬ４を介してＦＥＴ３のゲートに供給するものである。この差動増幅器１は、電源供給ラインＬ７を介して第２の電源Ｅ２に接続され、接地ラインＬ８を介して接地されている。
【０００５】
次に上記のように構成されたｎチャンネルＦＥＴドライバの動作について説明する。
【０００６】
差動増幅器１は、基準電圧源２からラインＬ３を介して非反転入力端子（＋端子）に供給される基準電圧Ｖｒｅｆ と、帰還ラインＬ２を介して反転入力端子（−端子）に供給される帰還電圧Ｖｂとの差分電圧を相互コンダクタンスＧｍに応じた変換効率で電圧／電流変換を行い、出力電流をラインＬ４を介してＦＥＴ３のゲートに供給する。これにより、ＦＥＴ３はゲート電流に応じたソース電流を出力ラインＬ１に流し、このソース電流による電圧が負荷５に供給されると共に帰還電圧Ｖｂとして帰還ラインＬ２に生じる。
【０００７】
ここで、例えば負荷５が重負荷から無負荷へ移行したとすると、図５（ａ）に示すように、無負荷の期間Ｔ１では出力電流（負荷電流）Ｉｏ は零になり、期間Ｔ１の経過後に再び負荷５が重負荷に戻ると、出力電流Ｉｏ は重負荷時のレベルになる。このような出力電流Ｉｏ の変化に応じて出力電圧（負荷電圧）Ｖｏ は、図５（ｂ）に示すように変化し、ＦＥＴ３へのゲート電圧Ｖｇ は、図５（ｃ）に示すように変化する。
【０００８】
出力ラインＬ１の出力電流Ｉｏ（負荷５の電流Ｉｏ）が図５（ａ）に示すように変化し、これに応じて、 出力電圧Ｖｏ が例えば、図５（ｂ）に示すように変化し、ゲート電圧Ｖｇ が図５（ｃ）に示すように変化するのは、次のような動作によるものである。
【０００９】
負荷５が重負荷から無負荷になり、出力電流Ｉｏ が時点ｔ１で零となった後、出力電圧Ｖｏ は過度現象により図５（ｂ）に示すように、ある時点まで上昇していき、これに応答して差動増幅器１からＦＥＴ３のゲートに与えられるゲート電圧Ｖｇ は、図５（ｃ）に示すように時点ｔ１から急激に降下し、時点ｔ２から時点ｔ３までＬレベルに張り付き、ＦＥＴ３はオフになっている。
【００１０】
次に時点ｔ３で、負荷５が無負荷から重負荷になったとすると、負荷５に出力電流Ｉｏ が流れ、出力電圧Ｖｏ は、所定電圧に戻る前に、時点ｔ３から更に降下していき、時点ｔ４で電圧がＶ２下がるが、時点ｔ３から上昇していき所定電圧になったゲート電圧Ｖｇ によりＦＥＴ３がオン動作することにより、出力電圧Ｖｏ が上昇していき、所定電圧に戻ろうとする。
【００１１】
【特許文献１】
特開平８−１９０４３７号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、このような構成の従来の電源回路においては、無負荷あるいは軽負荷から重負荷へ移行すれば、ＦＥＴ３のゲート電圧は低い電圧からの反応になってしまうため、特に、高周波急負荷変動に対して無負荷時は、ＦＥＴ３のゲート電圧はＬレベルに振り切れてしまうため、次の負荷変動に対する応答時間が長くなり、過度応答が低下してしまうことになる。このように過度応答が低下した結果、このような構成の従来の電源回路では、負荷変動周波数が低い場合には問題ないが、負荷変動周波数が高い場合にはＦＥＴ３の動作が追従できないので、出力電圧を速く安定させることができない。
【００１３】
なお、特許文献１に記載の半導体装置および電源電圧発生回路では、出力電流制御素子としてはｐチャンネルＦＥＴが用いられており、ｐチャンネルＦＥＴへの入力電圧を高い目に設定しなければならないので、出力効率が劣り、また比較回路の出力信号の振幅を抑制するための２つの抵抗素子により、無駄な消費電力が生じるという欠点がある。
【００１４】
本発明は、上記のような課題を解決するためになされたもので、過度応答を向上させて、負荷変動による出力電圧の変動を極力抑えることができ、また、無駄な消費電力の削減も図れる電源回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、帰還電圧と基準電圧との差分に応じた電圧を出力する差動増幅器と、この差動増幅器の出力電圧を制御電圧として入力し前記制御電圧に応じた電流を出力する出力電流制御素子と、この出力電流制御素子からの出力電流を負荷に供給するための出力ラインと、この出力ラインに接続され前記出力ラインの電圧を前記帰還電圧として前記差動増幅器に帰還させる帰還ラインとを備えた電源回路であって、入力側が前記帰還ラインに接続されると共に出力側が前記差動増幅器の出力端子と前記出力電流制御素子の制御端子との接続点に接続され前記制御電圧を所定値まで持ち上げるクランプ回路を設けたことを特徴とする電源回路を提供する。
【００１６】
この構成の電源回路においては、前記クランプ回路により、前記出力電流制御素子の制御電圧が所定値まで持ち上げられ、これにより、負荷が無負荷あるいは軽負荷から重負荷に移行した時に前記出力電流制御素子が素早く応答できるようにしている。この結果、負荷変動による出力電圧の変動が極力抑えられ、過度応答の特性が向上する。
【００１７】
また、本発明では、前記クランプ回路は、前記制御電圧が前記出力ラインの出力電圧より下がろうとした時のみクランプ動作を行うので、重負荷から無負荷あるいは軽負荷に移行する際、過度現象により前記出力電圧が持ち上がり、相対的に前記制御電圧が前記出力電圧よりも下がり、この時、前記クランプ動作が行われ、前記制御電圧が所定値に持ち上げられる。したがって、次の負荷変動である無負荷あるいは軽負荷から重負荷に移行した時、前記出力電流制御素子が素早く応答することができるようになる。
【００１８】
また、本発明では、前記出力電流制御素子としてはｎチャンネルＦＥＴを用いるので、入力電圧が低い場合でも前記ＦＥＴは動作可能であり、出力電圧を効率良く負荷に供給することができ、消費電力の削減を図ることができる。
【００１９】
【発明の実施の形態】
以下、添付図面を参照しつつ、本発明の実施の形態について説明する。図１は本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバの回路図である。このｎチャンネルＦＥＴドライバにおいて、差動増幅器１の非反転入力端子（＋端子）にはラインＬ３を介して基準電圧源２の正極側が接続され、差動増幅器１の反転入力端子（−端子）には帰還ラインＬ２が接続されている。基準電圧源２の負極側は接地されている。また、差動増幅器１の出力端子にはラインＬ４を介して出力用のｎチャンネルＦＥＴ３（以下単にＦＥＴ３という）のゲートが接続されている。
【００２０】
ＦＥＴ３のドレインは、ラインＬ６を介して第１の電源Ｅ１に接続され、ＦＥＴ３のソースは、出力ラインＬ１に接続されている。差動増幅器１の反転入力端子（−端子）に接続された帰還ラインＬ２には、クランプ回路６の入力側が接続され、クランプ回路６の出力側はラインＬ４に接続されている。帰還ラインＬ２は出力ラインＬ１と接続され、この出力ラインＬ１には、コンデンサ４の一端および負荷５の一端が接続されている。コンデンサ４の他端および負荷５の他端は接地されている。
【００２１】
差動増幅器１は、電源供給ラインＬ７を介して第２の電源Ｅ２に接続され、接地ラインＬ８を介して接地されている。差動増幅器１は、基準電圧源２から非反転入力端子（＋端子）に供給される基準電圧源２からの基準電圧Ｖｒｅｆ と、反転入力端子（−端子）に供給される帰還ラインＬ２からの帰還電圧Ｖｂとの差分を相互コンダクタンス（またはゲイン）Ｇｍで定まる電圧／電流変換効率で電流に変換し、この電流を、ラインＬ４を介してＦＥＴ３のゲートに供給するものである。
【００２２】
次に上記のように構成されたｎチャンネルＦＥＴドライバの動作について説明する。
【００２３】
差動増幅器１は、基準電圧源２からラインＬ３を介して非反転入力端子（＋端子）に供給される基準電圧Ｖｒｅｆ と、帰還ラインＬ２を介して反転入力端子（−端子）に供給される帰還電圧Ｖｂとの差分電圧を相互コンダクタンスＧｍに応じた変換効率で電圧／電流変換を行い、出力電流をラインＬ４を介してＦＥＴ３のゲートに供給する。これにより、ＦＥＴ３はゲート電流に応じたソース電流を出力ラインＬ１に流し、このソース電流による電圧が負荷５に供給されると共に帰還電圧Ｖｂとして帰還ラインＬ２に生じる。
【００２４】
ここで、例えば負荷５が重負荷から無負荷へ移行したとすると、図２（ａ）に示すように、無負荷の期間Ｔ１では出力電流（負荷電流）Ｉｏ は零になり、期間Ｔ１の経過後に再び負荷５が重負荷に戻ると、出力電流Ｉｏ は重負荷時のレベルになる。このような出力電流Ｉｏ の変化に応じて出力電圧（負荷電圧）Ｖｏ は、図２（ｂ）に示すように変化し、ＦＥＴ３へのゲート電圧Ｖｇ は、図２（ｃ）に示すように変化する。
【００２５】
出力ラインＬ１の出力電流Ｉｏ（負荷５の電流Ｉｏ）が図２（ａ）に示すように変化し、これに応じて 出力電圧Ｖｏが例えば図２（ｂ）に示すように変化し、ゲート電圧Ｖｇ が図２（ｃ）に示すように変化するのは、次のような動作によるものである。
【００２６】
負荷５が時点ｔ１で重負荷から無負荷になり、出力電流Ｉｏ が零となった後、出力電圧Ｖｏが過度現象により持ち上がり、ＦＥＴ３のゲート電圧Ｖｇが相対的に出力電圧Ｖｏ よりも下がった時、クランプ回路６のクランプ動作が行われ、ゲート電圧Ｖｇ が時点４から時点ｔ３までの期間において所定値に持ち上げられる。したがって、次の負荷変動である無負荷あるいは軽負荷から重負荷に移行した時、ＦＥＴ３が素早く応答することができるようになる。
【００２７】
即ち、時点ｔ３で負荷５が重負荷から無負荷に移行すると、負荷５に出力電流Ｉｏ が流れ、出力電圧Ｖｏ は、過度現象により、時点ｔ３から降下していき、時点ｔ５で電圧がＶ１下がり、この後、上昇していき所定の電圧に戻る。その電圧Ｖ１は従来に比べ小さく、また、時点ｔ３から時点ｔ５までの期間は従来に比べ短くなっており、出力電圧Ｖｏ の過度応答が改善されたものになっている。
【００２８】
時点ｔ３で、負荷５が無負荷から重負荷になったとすると、その前の段階（無負荷時）において、ＦＥＴ３のゲート電圧Ｖｇ をクランプ回路６のクランプ動作によってある程度持ち上げ、このゲート電圧Ｖｇ をある程度持ち上げた状態から急に負荷５が重負荷になった時に、差動増幅器１を応答させてゲート電圧Ｖｇ をＨレベルにする時に、時点ｔ３から時点ｔ６までの移動距離が従来に比べ短くなり、したがって、高周波負荷変動に対してもＦＥＴ３は素早く動作でき、過度応答が良くなる。
【００２９】
図３は本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバにおいてクランプ回路によるクランプ動作が有る場合と無い場合との違いを説明するための出力電流と出力電圧とゲート電圧との関係を示す信号波形図である。
【００３０】
図３において、図２に示す構成要素に対応するものには同一の符号を付している。図３（ｂ）において、時点ｔ３以降にあって変動電圧がＶ１である出力電圧Ｖｏ は、クランプ動作が有る場合の電圧波形を示す。同じく時点ｔ３以降にあって変動電圧がＶ２である出力電圧Ｖｏ は、クランプ動作が無い場合の電圧波形を示す。これらの電圧波形で示すように、Ｖ１＜Ｖ２であり、クランプ動作がある場合は、重負荷から軽負荷に変化した時の過度応答が改善されていることが分かる。
【００３１】
図３（ｃ）において、ｍ１はクランプ動作が有る場合の時点ｔ３からのゲート電圧Ｖｇ の立ち上がりを示すラインであり、ｍ２はクランプ動作が無い場合の時点ｔ３からのゲート電圧Ｖｇ の立ち上がりを示すラインである。即ち、クランプ動作が有る場合には、ゲート電圧Ｖｇ が時点ｔ４以降持ち上がり、時点ｔ３からラインｍ１で示すように立ち上がり、時点ｔ６でゲート電圧Ｖｇ が所定値に達する。一方、クランプ動作が無い場合には、ゲート電圧Ｖｇ は時点ｔ２から時点ｔ３までの間はＬレベルのままで、時点ｔ３からラインｍ２で示すように立ち上がり、時点ｔ７でゲート電圧Ｖｇ が所定値に達する。
【００３２】
この図３（ｃ）から分かるように、クランプ動作が有る場合はゲート電圧Ｖｇ が所定値に達するまでの時間は、クランプ動作が無い場合に比べ、早く達することができ、これにより、ＦＥＴ３の応答が速くなり、出力電圧Ｖｏ を速く所定の電圧に戻すことができる。
【００３３】
以上説明した実施形態によれば、負荷５が無負荷から重負荷に移行した時は、その前の無負荷時において、クランプ回路６のクランプ動作によって出力用ｎチャンネルＦＥＴ３のゲート電圧がある程度持ち上げられているので、そのＦＥＴ３は素早く応答することができ、特に、高周波急負荷変動に対しても素早く応答することができ、これにより、負荷変動による出力電圧の変動を極力抑え、過度応答の特性の向上を図ることができる。
【００３４】
以上説明したように、上記実施形態では、ＦＥＴ３のゲート電圧を所定値まで持ち上げるクランプ回路６を備えているので、負荷５が無負荷から重負荷に移行した時に発生する出力電圧の変動を極力抑え、過度応答の特性の向上を図ることができる。また、出力電流制御素子はＦＥＴ３のようにｎチャンネルＦＥＴを用いているので、消費電力の削減を図ることができる。
【００３５】
なお、上記実施形態では、負荷５が無負荷から重負荷、重負荷から無負荷に移行した場合について説明したが、負荷５が軽負荷から重負荷、重負荷から軽負荷に移行した場合も、差動増幅器１およびＦＥＴ３のリニア動作により、同様な動作を行い、同様な効果が得られる。
【００３６】
【発明の効果】
以上のように本発明によれば、帰還電圧と基準電圧との差分に応じた電圧を出力する差動増幅器と、この差動増幅器の出力電圧を制御電圧として入力し前記制御電圧に応じた電流を出力する出力電流制御素子と、この出力電流制御素子からの出力電流を負荷に供給するための出力ラインと、この出力ラインに接続され前記出力ラインの電圧を前記帰還電圧として前記差動増幅器に帰還させる帰還ラインとを備えた電源回路であって、入力側が前記帰還ラインに接続されると共に出力側が前記差動増幅器の出力端子と前記出力電流制御素子の制御端子との接続点に接続され前記制御電圧を所定値まで持ち上げるクランプ回路を設けたので、負荷が無負荷あるいは軽負荷から重負荷に移行した時に前記出力電流制御素子が素早く応答でき、特に、パーソナルコンピュータ分野等においてアプリケーションの動作周波数が高くなることによる高周波急負荷変動にも素早く応答でき、これにより、負荷変動による出力電圧の変動が極力抑えられ、過度応答の特性が向上する。
【００３７】
また、本発明によれば、前記クランプ回路は、前記制御電圧が前記出力ラインの出力電圧より下がろうとした時のみクランプ動作を行うので、重負荷から無負荷あるいは軽負荷に移行する際、過度現象により前記出力電圧が持ち上がり、相対的に前記制御電圧が前記出力電圧よりも下がり、この時、前記クランプ動作が行われ、前記制御電圧が所定値に持ち上げられる。したがって、次の負荷変動である無負荷あるいは軽負荷から重負荷に移行した時、前記出力電流制御素子が素早く応答することができるようになる。また、前記制御電圧が前記出力ラインの出力電圧より下がろうとした時のみ、前記クランプ回路がクランプ動作を行うので、低消費電流で動作でき、消費電力を削減できる。
【００３８】
また、本発明では、前記出力電流制御素子としてはｎチャンネルＦＥＴを用いるので、入力電圧が低い場合でも前記ＦＥＴは動作可能であり、出力電圧を効率良く負荷に供給することができ、消費電力の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバの回路図である。
【図２】本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバにおける出力電流と出力電圧とゲート電圧との関係を示す信号波形図である。
【図３】本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバにおいてクランプ動作が有る場合と無い場合との違いを説明するための出力電流と出力電圧とゲート電圧との関係を示す信号波形図である。
【図４】従来の電源回路に含まれるｎチャンネルＦＥＴドライバの回路図である。
【図５】前記従来の電源回路に含まれるｎチャンネルＦＥＴドライバにおける出力電流と出力電圧とゲート電圧との関係を示す信号波形図である。
【符号の説明】
１ 差動増幅器
３ 出力用ｎチャンネルＦＥＴ（出力電流制御素子）
５ 負荷
６ クランプ回路
Ｌ１ 出力ライン
Ｌ２ 帰還ライン
【発明の属する技術分野】
本発明は、負荷に所定の電圧を供給する電源回路に関し、特に、負荷変動による出力電圧の変動を抑える機能を有する電源回路に関する。
【０００２】
【従来の技術】
図４は、従来の電源回路に含まれるｎチャンネルＦＥＴドライバの回路図である。このｎチャンネルＦＥＴドライバにおいて、差動増幅器１の非反転入力端子（＋端子）にはラインＬ３を介して基準電圧源２の正極側が接続され、差動増幅器１の反転入力端子（−端子）には帰還ラインＬ２が接続されている。基準電圧源２の負極側は接地されている。また、差動増幅器１の出力端子にはラインＬ４を介して出力用のｎチャンネルＦＥＴ３（以下単にＦＥＴ３という）のゲートが接続されている。
【０００３】
ＦＥＴ３のドレインはラインＬ６を介して第１の電源Ｅ１に接続され、ＦＥＴ３のソースは出力ラインＬ１に接続されている。また、差動増幅器１の反転入力端子（−端子）に接続された帰還ラインＬ２は、出力ラインＬ１と接続され、この出力ラインＬ１には、コンデンサ４の一端および負荷５の一端が接続されている。また、コンデンサ４の他端および負荷５の他端は接地されている。
【０００４】
差動増幅器１は、基準電圧源２から非反転入力端子（＋端子）に供給される基準電圧Ｖｒｅｆ と、反転入力端子（−端子）に供給される帰還ラインＬ２からの帰還電圧Ｖｂとの差分を相互コンダクタンス（またはゲイン）Ｇｍで定まる電圧／電流変換効率で電流に変換し、この電流をラインＬ４を介してＦＥＴ３のゲートに供給するものである。この差動増幅器１は、電源供給ラインＬ７を介して第２の電源Ｅ２に接続され、接地ラインＬ８を介して接地されている。
【０００５】
次に上記のように構成されたｎチャンネルＦＥＴドライバの動作について説明する。
【０００６】
差動増幅器１は、基準電圧源２からラインＬ３を介して非反転入力端子（＋端子）に供給される基準電圧Ｖｒｅｆ と、帰還ラインＬ２を介して反転入力端子（−端子）に供給される帰還電圧Ｖｂとの差分電圧を相互コンダクタンスＧｍに応じた変換効率で電圧／電流変換を行い、出力電流をラインＬ４を介してＦＥＴ３のゲートに供給する。これにより、ＦＥＴ３はゲート電流に応じたソース電流を出力ラインＬ１に流し、このソース電流による電圧が負荷５に供給されると共に帰還電圧Ｖｂとして帰還ラインＬ２に生じる。
【０００７】
ここで、例えば負荷５が重負荷から無負荷へ移行したとすると、図５（ａ）に示すように、無負荷の期間Ｔ１では出力電流（負荷電流）Ｉｏ は零になり、期間Ｔ１の経過後に再び負荷５が重負荷に戻ると、出力電流Ｉｏ は重負荷時のレベルになる。このような出力電流Ｉｏ の変化に応じて出力電圧（負荷電圧）Ｖｏ は、図５（ｂ）に示すように変化し、ＦＥＴ３へのゲート電圧Ｖｇ は、図５（ｃ）に示すように変化する。
【０００８】
出力ラインＬ１の出力電流Ｉｏ（負荷５の電流Ｉｏ）が図５（ａ）に示すように変化し、これに応じて、 出力電圧Ｖｏ が例えば、図５（ｂ）に示すように変化し、ゲート電圧Ｖｇ が図５（ｃ）に示すように変化するのは、次のような動作によるものである。
【０００９】
負荷５が重負荷から無負荷になり、出力電流Ｉｏ が時点ｔ１で零となった後、出力電圧Ｖｏ は過度現象により図５（ｂ）に示すように、ある時点まで上昇していき、これに応答して差動増幅器１からＦＥＴ３のゲートに与えられるゲート電圧Ｖｇ は、図５（ｃ）に示すように時点ｔ１から急激に降下し、時点ｔ２から時点ｔ３までＬレベルに張り付き、ＦＥＴ３はオフになっている。
【００１０】
次に時点ｔ３で、負荷５が無負荷から重負荷になったとすると、負荷５に出力電流Ｉｏ が流れ、出力電圧Ｖｏ は、所定電圧に戻る前に、時点ｔ３から更に降下していき、時点ｔ４で電圧がＶ２下がるが、時点ｔ３から上昇していき所定電圧になったゲート電圧Ｖｇ によりＦＥＴ３がオン動作することにより、出力電圧Ｖｏ が上昇していき、所定電圧に戻ろうとする。
【００１１】
【特許文献１】
特開平８−１９０４３７号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、このような構成の従来の電源回路においては、無負荷あるいは軽負荷から重負荷へ移行すれば、ＦＥＴ３のゲート電圧は低い電圧からの反応になってしまうため、特に、高周波急負荷変動に対して無負荷時は、ＦＥＴ３のゲート電圧はＬレベルに振り切れてしまうため、次の負荷変動に対する応答時間が長くなり、過度応答が低下してしまうことになる。このように過度応答が低下した結果、このような構成の従来の電源回路では、負荷変動周波数が低い場合には問題ないが、負荷変動周波数が高い場合にはＦＥＴ３の動作が追従できないので、出力電圧を速く安定させることができない。
【００１３】
なお、特許文献１に記載の半導体装置および電源電圧発生回路では、出力電流制御素子としてはｐチャンネルＦＥＴが用いられており、ｐチャンネルＦＥＴへの入力電圧を高い目に設定しなければならないので、出力効率が劣り、また比較回路の出力信号の振幅を抑制するための２つの抵抗素子により、無駄な消費電力が生じるという欠点がある。
【００１４】
本発明は、上記のような課題を解決するためになされたもので、過度応答を向上させて、負荷変動による出力電圧の変動を極力抑えることができ、また、無駄な消費電力の削減も図れる電源回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、帰還電圧と基準電圧との差分に応じた電圧を出力する差動増幅器と、この差動増幅器の出力電圧を制御電圧として入力し前記制御電圧に応じた電流を出力する出力電流制御素子と、この出力電流制御素子からの出力電流を負荷に供給するための出力ラインと、この出力ラインに接続され前記出力ラインの電圧を前記帰還電圧として前記差動増幅器に帰還させる帰還ラインとを備えた電源回路であって、入力側が前記帰還ラインに接続されると共に出力側が前記差動増幅器の出力端子と前記出力電流制御素子の制御端子との接続点に接続され前記制御電圧を所定値まで持ち上げるクランプ回路を設けたことを特徴とする電源回路を提供する。
【００１６】
この構成の電源回路においては、前記クランプ回路により、前記出力電流制御素子の制御電圧が所定値まで持ち上げられ、これにより、負荷が無負荷あるいは軽負荷から重負荷に移行した時に前記出力電流制御素子が素早く応答できるようにしている。この結果、負荷変動による出力電圧の変動が極力抑えられ、過度応答の特性が向上する。
【００１７】
また、本発明では、前記クランプ回路は、前記制御電圧が前記出力ラインの出力電圧より下がろうとした時のみクランプ動作を行うので、重負荷から無負荷あるいは軽負荷に移行する際、過度現象により前記出力電圧が持ち上がり、相対的に前記制御電圧が前記出力電圧よりも下がり、この時、前記クランプ動作が行われ、前記制御電圧が所定値に持ち上げられる。したがって、次の負荷変動である無負荷あるいは軽負荷から重負荷に移行した時、前記出力電流制御素子が素早く応答することができるようになる。
【００１８】
また、本発明では、前記出力電流制御素子としてはｎチャンネルＦＥＴを用いるので、入力電圧が低い場合でも前記ＦＥＴは動作可能であり、出力電圧を効率良く負荷に供給することができ、消費電力の削減を図ることができる。
【００１９】
【発明の実施の形態】
以下、添付図面を参照しつつ、本発明の実施の形態について説明する。図１は本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバの回路図である。このｎチャンネルＦＥＴドライバにおいて、差動増幅器１の非反転入力端子（＋端子）にはラインＬ３を介して基準電圧源２の正極側が接続され、差動増幅器１の反転入力端子（−端子）には帰還ラインＬ２が接続されている。基準電圧源２の負極側は接地されている。また、差動増幅器１の出力端子にはラインＬ４を介して出力用のｎチャンネルＦＥＴ３（以下単にＦＥＴ３という）のゲートが接続されている。
【００２０】
ＦＥＴ３のドレインは、ラインＬ６を介して第１の電源Ｅ１に接続され、ＦＥＴ３のソースは、出力ラインＬ１に接続されている。差動増幅器１の反転入力端子（−端子）に接続された帰還ラインＬ２には、クランプ回路６の入力側が接続され、クランプ回路６の出力側はラインＬ４に接続されている。帰還ラインＬ２は出力ラインＬ１と接続され、この出力ラインＬ１には、コンデンサ４の一端および負荷５の一端が接続されている。コンデンサ４の他端および負荷５の他端は接地されている。
【００２１】
差動増幅器１は、電源供給ラインＬ７を介して第２の電源Ｅ２に接続され、接地ラインＬ８を介して接地されている。差動増幅器１は、基準電圧源２から非反転入力端子（＋端子）に供給される基準電圧源２からの基準電圧Ｖｒｅｆ と、反転入力端子（−端子）に供給される帰還ラインＬ２からの帰還電圧Ｖｂとの差分を相互コンダクタンス（またはゲイン）Ｇｍで定まる電圧／電流変換効率で電流に変換し、この電流を、ラインＬ４を介してＦＥＴ３のゲートに供給するものである。
【００２２】
次に上記のように構成されたｎチャンネルＦＥＴドライバの動作について説明する。
【００２３】
差動増幅器１は、基準電圧源２からラインＬ３を介して非反転入力端子（＋端子）に供給される基準電圧Ｖｒｅｆ と、帰還ラインＬ２を介して反転入力端子（−端子）に供給される帰還電圧Ｖｂとの差分電圧を相互コンダクタンスＧｍに応じた変換効率で電圧／電流変換を行い、出力電流をラインＬ４を介してＦＥＴ３のゲートに供給する。これにより、ＦＥＴ３はゲート電流に応じたソース電流を出力ラインＬ１に流し、このソース電流による電圧が負荷５に供給されると共に帰還電圧Ｖｂとして帰還ラインＬ２に生じる。
【００２４】
ここで、例えば負荷５が重負荷から無負荷へ移行したとすると、図２（ａ）に示すように、無負荷の期間Ｔ１では出力電流（負荷電流）Ｉｏ は零になり、期間Ｔ１の経過後に再び負荷５が重負荷に戻ると、出力電流Ｉｏ は重負荷時のレベルになる。このような出力電流Ｉｏ の変化に応じて出力電圧（負荷電圧）Ｖｏ は、図２（ｂ）に示すように変化し、ＦＥＴ３へのゲート電圧Ｖｇ は、図２（ｃ）に示すように変化する。
【００２５】
出力ラインＬ１の出力電流Ｉｏ（負荷５の電流Ｉｏ）が図２（ａ）に示すように変化し、これに応じて 出力電圧Ｖｏが例えば図２（ｂ）に示すように変化し、ゲート電圧Ｖｇ が図２（ｃ）に示すように変化するのは、次のような動作によるものである。
【００２６】
負荷５が時点ｔ１で重負荷から無負荷になり、出力電流Ｉｏ が零となった後、出力電圧Ｖｏが過度現象により持ち上がり、ＦＥＴ３のゲート電圧Ｖｇが相対的に出力電圧Ｖｏ よりも下がった時、クランプ回路６のクランプ動作が行われ、ゲート電圧Ｖｇ が時点４から時点ｔ３までの期間において所定値に持ち上げられる。したがって、次の負荷変動である無負荷あるいは軽負荷から重負荷に移行した時、ＦＥＴ３が素早く応答することができるようになる。
【００２７】
即ち、時点ｔ３で負荷５が重負荷から無負荷に移行すると、負荷５に出力電流Ｉｏ が流れ、出力電圧Ｖｏ は、過度現象により、時点ｔ３から降下していき、時点ｔ５で電圧がＶ１下がり、この後、上昇していき所定の電圧に戻る。その電圧Ｖ１は従来に比べ小さく、また、時点ｔ３から時点ｔ５までの期間は従来に比べ短くなっており、出力電圧Ｖｏ の過度応答が改善されたものになっている。
【００２８】
時点ｔ３で、負荷５が無負荷から重負荷になったとすると、その前の段階（無負荷時）において、ＦＥＴ３のゲート電圧Ｖｇ をクランプ回路６のクランプ動作によってある程度持ち上げ、このゲート電圧Ｖｇ をある程度持ち上げた状態から急に負荷５が重負荷になった時に、差動増幅器１を応答させてゲート電圧Ｖｇ をＨレベルにする時に、時点ｔ３から時点ｔ６までの移動距離が従来に比べ短くなり、したがって、高周波負荷変動に対してもＦＥＴ３は素早く動作でき、過度応答が良くなる。
【００２９】
図３は本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバにおいてクランプ回路によるクランプ動作が有る場合と無い場合との違いを説明するための出力電流と出力電圧とゲート電圧との関係を示す信号波形図である。
【００３０】
図３において、図２に示す構成要素に対応するものには同一の符号を付している。図３（ｂ）において、時点ｔ３以降にあって変動電圧がＶ１である出力電圧Ｖｏ は、クランプ動作が有る場合の電圧波形を示す。同じく時点ｔ３以降にあって変動電圧がＶ２である出力電圧Ｖｏ は、クランプ動作が無い場合の電圧波形を示す。これらの電圧波形で示すように、Ｖ１＜Ｖ２であり、クランプ動作がある場合は、重負荷から軽負荷に変化した時の過度応答が改善されていることが分かる。
【００３１】
図３（ｃ）において、ｍ１はクランプ動作が有る場合の時点ｔ３からのゲート電圧Ｖｇ の立ち上がりを示すラインであり、ｍ２はクランプ動作が無い場合の時点ｔ３からのゲート電圧Ｖｇ の立ち上がりを示すラインである。即ち、クランプ動作が有る場合には、ゲート電圧Ｖｇ が時点ｔ４以降持ち上がり、時点ｔ３からラインｍ１で示すように立ち上がり、時点ｔ６でゲート電圧Ｖｇ が所定値に達する。一方、クランプ動作が無い場合には、ゲート電圧Ｖｇ は時点ｔ２から時点ｔ３までの間はＬレベルのままで、時点ｔ３からラインｍ２で示すように立ち上がり、時点ｔ７でゲート電圧Ｖｇ が所定値に達する。
【００３２】
この図３（ｃ）から分かるように、クランプ動作が有る場合はゲート電圧Ｖｇ が所定値に達するまでの時間は、クランプ動作が無い場合に比べ、早く達することができ、これにより、ＦＥＴ３の応答が速くなり、出力電圧Ｖｏ を速く所定の電圧に戻すことができる。
【００３３】
以上説明した実施形態によれば、負荷５が無負荷から重負荷に移行した時は、その前の無負荷時において、クランプ回路６のクランプ動作によって出力用ｎチャンネルＦＥＴ３のゲート電圧がある程度持ち上げられているので、そのＦＥＴ３は素早く応答することができ、特に、高周波急負荷変動に対しても素早く応答することができ、これにより、負荷変動による出力電圧の変動を極力抑え、過度応答の特性の向上を図ることができる。
【００３４】
以上説明したように、上記実施形態では、ＦＥＴ３のゲート電圧を所定値まで持ち上げるクランプ回路６を備えているので、負荷５が無負荷から重負荷に移行した時に発生する出力電圧の変動を極力抑え、過度応答の特性の向上を図ることができる。また、出力電流制御素子はＦＥＴ３のようにｎチャンネルＦＥＴを用いているので、消費電力の削減を図ることができる。
【００３５】
なお、上記実施形態では、負荷５が無負荷から重負荷、重負荷から無負荷に移行した場合について説明したが、負荷５が軽負荷から重負荷、重負荷から軽負荷に移行した場合も、差動増幅器１およびＦＥＴ３のリニア動作により、同様な動作を行い、同様な効果が得られる。
【００３６】
【発明の効果】
以上のように本発明によれば、帰還電圧と基準電圧との差分に応じた電圧を出力する差動増幅器と、この差動増幅器の出力電圧を制御電圧として入力し前記制御電圧に応じた電流を出力する出力電流制御素子と、この出力電流制御素子からの出力電流を負荷に供給するための出力ラインと、この出力ラインに接続され前記出力ラインの電圧を前記帰還電圧として前記差動増幅器に帰還させる帰還ラインとを備えた電源回路であって、入力側が前記帰還ラインに接続されると共に出力側が前記差動増幅器の出力端子と前記出力電流制御素子の制御端子との接続点に接続され前記制御電圧を所定値まで持ち上げるクランプ回路を設けたので、負荷が無負荷あるいは軽負荷から重負荷に移行した時に前記出力電流制御素子が素早く応答でき、特に、パーソナルコンピュータ分野等においてアプリケーションの動作周波数が高くなることによる高周波急負荷変動にも素早く応答でき、これにより、負荷変動による出力電圧の変動が極力抑えられ、過度応答の特性が向上する。
【００３７】
また、本発明によれば、前記クランプ回路は、前記制御電圧が前記出力ラインの出力電圧より下がろうとした時のみクランプ動作を行うので、重負荷から無負荷あるいは軽負荷に移行する際、過度現象により前記出力電圧が持ち上がり、相対的に前記制御電圧が前記出力電圧よりも下がり、この時、前記クランプ動作が行われ、前記制御電圧が所定値に持ち上げられる。したがって、次の負荷変動である無負荷あるいは軽負荷から重負荷に移行した時、前記出力電流制御素子が素早く応答することができるようになる。また、前記制御電圧が前記出力ラインの出力電圧より下がろうとした時のみ、前記クランプ回路がクランプ動作を行うので、低消費電流で動作でき、消費電力を削減できる。
【００３８】
また、本発明では、前記出力電流制御素子としてはｎチャンネルＦＥＴを用いるので、入力電圧が低い場合でも前記ＦＥＴは動作可能であり、出力電圧を効率良く負荷に供給することができ、消費電力の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバの回路図である。
【図２】本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバにおける出力電流と出力電圧とゲート電圧との関係を示す信号波形図である。
【図３】本発明の一実施形態に係る電源回路に含まれるｎチャンネルＦＥＴドライバにおいてクランプ動作が有る場合と無い場合との違いを説明するための出力電流と出力電圧とゲート電圧との関係を示す信号波形図である。
【図４】従来の電源回路に含まれるｎチャンネルＦＥＴドライバの回路図である。
【図５】前記従来の電源回路に含まれるｎチャンネルＦＥＴドライバにおける出力電流と出力電圧とゲート電圧との関係を示す信号波形図である。
【符号の説明】
１ 差動増幅器
３ 出力用ｎチャンネルＦＥＴ（出力電流制御素子）
５ 負荷
６ クランプ回路
Ｌ１ 出力ライン
Ｌ２ 帰還ライン
Claims (3)
- 帰還電圧と基準電圧との差分に応じた電圧を出力する差動増幅器と、この差動増幅器の出力電圧を制御電圧として入力し前記制御電圧に応じた電流を出力する出力電流制御素子と、この出力電流制御素子からの出力電流を負荷に供給するための出力ラインと、この出力ラインに接続され前記出力ラインの電圧を前記帰還電圧として前記差動増幅器に帰還させる帰還ラインとを備えた電源回路であって、入力側が前記帰還ラインに接続されると共に出力側が前記差動増幅器の出力端子と前記出力電流制御素子の制御端子との接続点に接続され前記制御電圧を所定値まで持ち上げるクランプ回路を設けたことを特徴とする電源回路。
- 前記クランプ回路は、前記制御電圧が前記出力ラインの出力電圧より下がろうとした時のみクランプ動作を行うことを特徴とする請求項１に記載の電源回路。
- 前記出力電流制御素子としてはｎチャンネルＦＥＴを用いることを特徴とする請求項１に記載の電源回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003180572A JP3871659B2 (ja) | 2003-06-25 | 2003-06-25 | 電源回路 |
| TW093117029A TWI332139B (en) | 2003-06-25 | 2004-06-14 | Power supply circuit |
| CNB2004100616293A CN100461062C (zh) | 2003-06-25 | 2004-06-23 | 电源电路 |
| US10/873,224 US7071663B2 (en) | 2003-06-25 | 2004-06-23 | Power supply circuit |
| KR1020040047467A KR20050001406A (ko) | 2003-06-25 | 2004-06-24 | 전원 회로 |
| US11/372,145 US7202647B2 (en) | 2003-06-25 | 2006-03-10 | Power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003180572A JP3871659B2 (ja) | 2003-06-25 | 2003-06-25 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005018311A true JP2005018311A (ja) | 2005-01-20 |
| JP3871659B2 JP3871659B2 (ja) | 2007-01-24 |
Family
ID=33535170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003180572A Expired - Fee Related JP3871659B2 (ja) | 2003-06-25 | 2003-06-25 | 電源回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7071663B2 (ja) |
| JP (1) | JP3871659B2 (ja) |
| KR (1) | KR20050001406A (ja) |
| CN (1) | CN100461062C (ja) |
| TW (1) | TWI332139B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072759A (ja) * | 2005-09-07 | 2007-03-22 | Denso Corp | 電源回路 |
| JP2007072760A (ja) * | 2005-09-07 | 2007-03-22 | Denso Corp | 電源回路 |
| JP2007288392A (ja) * | 2006-04-14 | 2007-11-01 | Nec Electronics Corp | リミッタ回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3871659B2 (ja) * | 2003-06-25 | 2007-01-24 | ローム株式会社 | 電源回路 |
| JP4833652B2 (ja) * | 2005-12-08 | 2011-12-07 | ローム株式会社 | レギュレータ回路およびそれを搭載した自動車 |
| JP4629112B2 (ja) * | 2007-01-26 | 2011-02-09 | 株式会社アドバンテスト | 電流制限付き電圧発生器および半導体試験装置 |
| CN101282108B (zh) * | 2007-04-03 | 2010-04-07 | 联詠科技股份有限公司 | 低差动电压输出电路 |
| JP5211889B2 (ja) * | 2008-06-25 | 2013-06-12 | 富士通株式会社 | 半導体集積回路 |
| US8436595B2 (en) * | 2010-10-11 | 2013-05-07 | Fujitsu Semiconductor Limited | Capless regulator overshoot and undershoot regulation circuit |
| KR20150031054A (ko) * | 2013-09-13 | 2015-03-23 | 에스케이하이닉스 주식회사 | 정전압 발생 장치 |
| CN110515447B (zh) * | 2019-08-09 | 2021-05-04 | 苏州浪潮智能科技有限公司 | 存储介质的供电系统及方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8502636A (nl) * | 1985-03-06 | 1986-10-01 | Philips Nv | Beeldweergeefinrichting. |
| US4891728A (en) * | 1986-12-23 | 1990-01-02 | Siemens Aktiengesellschaft | Circuit arrangement for limiting the switch-on current and for providing an over voltage protection in switch mode power supply devices |
| DE3743866C1 (de) * | 1987-12-23 | 1989-07-27 | Lenze Gmbh & Co Kg Aerzen | Schaltungsanordnung zum Schutz eines Schalttransistors |
| JP3705842B2 (ja) | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH11224131A (ja) * | 1998-02-04 | 1999-08-17 | Seiko Instruments Inc | ボルテージ・レギュレータ |
| JP2000022456A (ja) | 1998-06-26 | 2000-01-21 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US6037759A (en) * | 1999-09-09 | 2000-03-14 | United Microelectronics Corp. | Voltage regulator capable of improving system response |
| US6333623B1 (en) * | 2000-10-30 | 2001-12-25 | Texas Instruments Incorporated | Complementary follower output stage circuitry and method for low dropout voltage regulator |
| JP3820918B2 (ja) * | 2001-06-04 | 2006-09-13 | セイコーエプソン株式会社 | 演算増幅回路、駆動回路、及び駆動方法 |
| JP3871659B2 (ja) * | 2003-06-25 | 2007-01-24 | ローム株式会社 | 電源回路 |
-
2003
- 2003-06-25 JP JP2003180572A patent/JP3871659B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-14 TW TW093117029A patent/TWI332139B/zh not_active IP Right Cessation
- 2004-06-23 US US10/873,224 patent/US7071663B2/en not_active Expired - Lifetime
- 2004-06-23 CN CNB2004100616293A patent/CN100461062C/zh not_active Expired - Fee Related
- 2004-06-24 KR KR1020040047467A patent/KR20050001406A/ko not_active Application Discontinuation
-
2006
- 2006-03-10 US US11/372,145 patent/US7202647B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072759A (ja) * | 2005-09-07 | 2007-03-22 | Denso Corp | 電源回路 |
| JP2007072760A (ja) * | 2005-09-07 | 2007-03-22 | Denso Corp | 電源回路 |
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| JP2007288392A (ja) * | 2006-04-14 | 2007-11-01 | Nec Electronics Corp | リミッタ回路 |
| JP4717692B2 (ja) * | 2006-04-14 | 2011-07-06 | ルネサスエレクトロニクス株式会社 | リミッタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060152202A1 (en) | 2006-07-13 |
| US20040263137A1 (en) | 2004-12-30 |
| CN1577203A (zh) | 2005-02-09 |
| TW200508834A (en) | 2005-03-01 |
| US7202647B2 (en) | 2007-04-10 |
| US7071663B2 (en) | 2006-07-04 |
| JP3871659B2 (ja) | 2007-01-24 |
| TWI332139B (en) | 2010-10-21 |
| CN100461062C (zh) | 2009-02-11 |
| KR20050001406A (ko) | 2005-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060818 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061017 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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