JP2007072760A - 電源回路 - Google Patents

Abstract

【課題】 電源電圧の供給を受けるマイコン等のシステムリセットや故障等を防止し得る電源回路を提供する。
【解決手段】 電源回路３０のアシスト回路３０ｃは、オペアンプＯＰ３２により駆動電圧ライン＋Ｖccの駆動電圧Ｖccに基づく検出電圧Ｖａと基準電圧Ｖｒとの誤差を増幅したものを、制御電圧Ｖｐおよび参照電圧Ｖｐ'+として出力し、コンパレータＣＰ３３により制御電圧Ｖｐと参照電圧Ｖｐ'+とに基づいて両出力間に出力差が生じた場合に比較結果電圧Ｖｄを出力する。これにより、位相補償回路（Ｃ２２，Ｑ２４）により当該遷移が遅延し制御電圧Ｖｐと参照電圧Ｖｐ'+との間に出力差が生じてもコンパレータＣＰ３３から比較結果電圧Ｖｄが出力されてトランジスタＱ３４により制御電圧ＶｐがマイコンＭＣ５の動作状態の電位Ｖｔの方向に引き込まれるので、駆動電圧Ｖccの沈み込みを抑制してマイコンＭＣ５等のシステムリセットを防止する。
【選択図】 図１

Description

本発明は、複数の定電圧回路を備えた電源回路に関するものである。

複数の定電圧回路を備えた電源回路として、例えば、下記特許文献１に開示されるものがある。ここで、この特許文献１に開示される電源回路の構成概要等を図１３〜図１５に基づいて説明する。なお、図１３に示す電源回路１００は、当該特許文献１の図１に開示される電源回路を抜粋したものに相当する。

図１３に示すように、当該電源回路１００は、主に、定電圧供給部１００ａと電流シンク部１００ｂとからなり、外部から供給されるバッテリ電圧ＶＢ（例えば１２Ｖ）から、ＭＯＳ−ＩＣ（以下「ＩＣ」という）２１の駆動電圧Ｖcc（例えば５Ｖ）を供給可能に構成されている。なお、定電圧供給部１００ａおよび電流シンク部１００ｂは、以下に説明するように、いずれも定電圧回路として機能している。

定電圧供給部１００ａは、バッテリ電圧ＶＢを駆動電圧Ｖccに降圧可能なシリーズレギュレータ方式の定電圧電源回路で、トランジスタＱ２１〜Ｑ２４、抵抗Ｒ２１〜Ｒ２７、コンデンサＣ２１〜Ｃ２３、オペアンプＯＰ６、定電圧源ＣＶ２９により構成されている。なお、トランジスタＱ２３，Ｑ２４、抵抗Ｒ２５〜Ｒ２７、オペアンプＯＰ６および定電圧源ＣＶ２９は、駆動電圧Ｖccで駆動されるマイクロコンピュータ（以下「マイコン」という）ＭＣ５（ＣＰＵを備える）等の集積回路とともに当該ＩＣ２１の内部に構成されている。

トランジスタＱ２１は、駆動電圧ライン＋Ｖccに供給される電圧、つまり駆動電圧Ｖccを制御可能なＰＮＰトランジスタで、エミッタが抵抗Ｒ２１を介してバッテリ電圧ライン＋ＶＢに、またコレクタがＩＣ２１の端子Ｔ７に、それぞれ接続されている。なお、この端子Ｔ７には、アースとの間に平滑用のコンデンサＣ２１が接続されているとともに、後述する位相補償用のコンデンサＣ２２が接続されている。また、このトランジスタＱ２１のベースには、バッテリ電圧ライン＋ＶＢに接続される抵抗Ｒ２３と、トランジスタＱ２２のコレクタに接続される抵抗Ｒ２４と、がそれぞれ接続されている。なお、このトランジスタＱ２２は、電流ドライブ用のＮＰＮトランジスタで、そのエミッタはアースに接続され、ベースは制御電圧が出力されるＩＣ２１の端子Ｔ２５に接続されている。

オペアンプＯＰ６は、前述したトランジスタＱ２１から端子Ｔ７を介して供給される駆動電圧Ｖccを監視制御可能な差動増幅器で、端子Ｔ７とアースとの間に直列に接続された抵抗（抵抗Ｒ２５，Ｒ２６と抵抗Ｒ２７）による分圧を検出電圧Ｖａとして非反転入力の入力電圧とし、定電圧源ＣＶ２９から出力される基準電圧Ｖｒを反転入力の入力電圧として、両者の差電圧を増幅した制御電圧Ｖｐを出力可能に構成されている。

このオペアンプＯＰ６の出力は、トランジスタＱ２３のゲートに入力可能に当該トランジスタＱ２３のしきい値電圧Ｖｔ（例えば１Ｖ）前後になるように設定されているほか、コンデンサＣ２２に直列に接続されるトランジスタＱ２４や、後述するように電流シンク部１００ｂを構成するオペアンプＯＰ３１にも入力可能に構成されている。なお、このトランジスタＱ２４はＮチャネルＭＯＳトランジスタで、抵抗として機能し端子Ｔ２３を介してコンデンサＣ２２と直列に接続されることで、オペアンプＯＰ６の入出力間（非反転入力と出力）を接続して位相補償回路を構成する。

トランジスタＱ２３は、前述したトランジスタＱ２２を介してトランジスタＱ２１を制御可能なＮチャネルＭＯＳトランジスタで、ＩＣ２１の端子Ｔ２６とアースとの間に、ドレインおよびソースが接続されている。またこの端子Ｔ２６には、前述した端子Ｔ２５が直結されているほか、当該端子Ｔ２６とバッテリ電圧ライン＋ＶＢとの間に介在する抵抗Ｒ２２や当該端子Ｔ２６とアースとの間に介在するコンデンサＣ２３が、それぞれ接続されている。

このように定電圧供給部１００ａが構成されることによって、トランジスタＱ２１から端子Ｔ７を介してＩＣ２１に供給される駆動電圧Ｖccは、その分圧である検出電圧ＶａがオペアンプＯＰ６に入力されるので、オペアンプＯＰ６では、当該検出電圧Ｖａと基準電圧Ｖｒとの差電圧として制御電圧Ｖｐ（トランジスタＱ２３のしきい値電圧Ｖｔ前後）をトランジスタＱ２３のゲートに出力する。これにより、当該トランジスタＱ２３は、飽和領域で制御されるため、ドレイン電流、つまりトランジスタＱ２２のベース電流をアナログ的に制御可能にして、当該トランジスタＱ２２を介してトランジスタＱ２１のベース電圧を制御可能にしている。

例えば、駆動電圧Ｖccが制御目標の５Ｖよりも高い場合には、オペアンプＯＰ６から出力される制御電圧Ｖｐが上昇するので、ゲート電圧の上昇によってトランジスタＱ２３のドレイン電流、つまりトランジスタＱ２２のベース電流が増加してトランジスタＱ２１のベース電圧を降下させる。このため、トランジスタＱ２１により制御される駆動電圧Ｖccは低下するので、端子Ｔ７に供給される駆動電圧Ｖccを制御目標の５Ｖに近づけることが可能となる。

一方、駆動電圧Ｖccが制御目標の５Ｖよりも低い場合には、オペアンプＯＰ６からの制御電圧Ｖｐが降下するため、ゲート電圧の上昇によりトランジスタＱ２３のドレイン電流、つまりトランジスタＱ２２のベース電流が減少してトランジスタＱ２１のベース電圧を上昇させる。このため、トランジスタＱ２１により制御される駆動電圧Ｖccは増加するので、端子Ｔ７に供給される駆動電圧Ｖccを制御目標の５Ｖに近づけることが可能となる。

このように定電圧供給部１００ａが構成され動作するのに対し、電流シンク部１００ｂは、トランジスタＱ２５、抵抗Ｒ２５〜Ｒ２７、オペアンプＯＰ３１によりＩＣ２１内に構成される。即ち、オペアンプＯＰ３１の反転入力に、抵抗Ｒ２５と抵抗Ｒ２６，Ｒ２７との分圧による検出電圧Ｖｂを入力可能にするとともに、非反転入力に、定電圧供給部１００ａのオペアンプＯＰ６の出力を入力可能に構成する。そして、このオペアンプＯＰ３１の出力（シンク電圧Ｖｓ）をＮチャネル型のＭＯＳトランジスタＱ２５のゲートに入力可能に構成するとともに、当該トランジスタＱ２５のドレイン−ソース間により端子Ｔ７−アース間を導通可能に構成する。これにより、マイコンＭＣ５の駆動電圧Ｖccよりも高い電圧がバッテリ電圧ライン＋ＶＢから端子Ｔ９に入力されても、これによる注入電流ＩｏをトランジスタＱ２５によりアース側に逃がすことができるようにしている。

即ち、マイコンＭＣ５による負荷電流（消費電流）Ｉｘ（例えば数１０ｍＡ）に比べて端子Ｔ９から流れ込む注入電流Ｉｏ（例えば数ｍＡ以下）は桁違いに小さいため、マイコンＭＣ５の動作中には、当該注入電流ＩｏがコンデンサＣ２１に充電されることはない。ところが、マイコンＭＣ５が休止、つまりスリープ状態に遷移している場合には、トランジスタＱ２１もオフ状態にあるため、当該注入電流ＩｏはコンデンサＣ２１に充電されて端子Ｔ９の電圧を上昇させる。このような端子Ｔ７の電圧上昇は、マイコンＭＣ５の駆動電圧Ｖccよりも高いバッテリ電圧ＶＢ近くまで達し得るため、マイコンＭＣ５が許容する最大入力電圧を超過する場合にはマイコンＭＣ５の破損原因になりかねない。

このため、電流シンク部１００ｂでは、マイコンＭＣ５の動作状態にかかわらず端子Ｔ７の印可許容電圧、つまり駆動電圧Ｖcc（ここでは５Ｖ）、の分圧を検出電圧Ｖｂ（例えば２Ｖ）とし、この検出電圧Ｖｂを基準にオペアンプＯＰ６の出力電圧（制御電圧Ｖｐ）がＶｂと等しくなるようにオペアンプＯＰ３１で監視しシンク電圧Ｖｓを出力してトランジスタＱ２５を制御する。即ち、マイコンＭＣ５のスリープ状態においては、電流シンク部１００ｂは、定電圧供給部１００ａのオペアンプＯＰ６による制御電圧ＶｐをオペアンプＯＰ３１によって監視することで、オペアンプＯＰ６の入力電圧Ｖａを介して端子Ｔ７の電圧（駆動電圧Ｖcc）を間接的に監視し、当該駆動電圧Ｖccが印可許容電圧以下となるように制御している。これにより、コンデンサＣ２１に充電された電荷や注入電流Ｉｏをアース側に逃がすことになるので（電流シンク）、当該端子Ｔ７の電圧上昇を抑制してマイコンＭＣ５の破損を防止可能にしている。
特開２００５−７１３２０号公報

しかしながら、シンク電流回路を備えた電源回路１００は、マイコンＭＣ５が動作状態にある場合には、注入電流ＩｏはマイコンＭＣ５による負荷電流Ｉｘよりも桁違いに小さいため、マイコンＭＣ５の負荷電流Ｉｘの方が注入電流Ｉｏよりも圧倒的に上回る。このため、前述したように、定電圧供給部１００ａでは定電圧制御が行われるので、オペアンプＯＰ６の制御電圧Ｖｐは、しきい値電圧Ｖｔ前後に制御される。これに対し、マイコンＭＣ５がスリープ状態にある場合には、前述したように、バッテリ電圧ライン＋ＶＢから端子Ｔ９、ダイオードＤ３および端子Ｔ７を介してコンデンサＣ２１に流れ込む注入電流Ｉｏが問題となるので、このような注入電流Ｉｏをアース側に逃がすべく、電流シンク部１００ｂでは、オペアンプＯＰ３１によりオペアンプＯＰ６の制御電圧Ｖｐが検出電圧Ｖｂとほぼ等しくなるように制御される。このため、当該電源回路１００には、次の(1)、(2)に掲げる技術的な問題が存在する。

(1) マイコンＭＣ５がスリープ状態から動作状態に遷移する際の問題
オペアンプＯＰ６の出力には、コンデンサＣ２２と抵抗として機能するトランジスタＱ２４とによる位相補償回路が接続されている。このため、マイコンＭＣ５がスリープ状態から動作状態に遷移する際に、オペアンプＯＰ６の制御電圧Ｖｐが検出電圧Ｖｂ相当からトランジスタＱ２３のしきい値電圧Ｖｔ付近に降下するように制御されても、当該位相補償回路を構成するコンデンサＣ２２がその放電に時間を要することから、その放電期間中、制御電圧Ｖｐが緩やかに立ち下がってしまう。

したがって、図１４中に示す点線Ｋの波形（当該位相補償回路が存在しない場合の出力応答波形）のようには制御電圧Ｖｐが急峻に立ち下がることができない。このため、オペアンプＯＰ６の出力応答が遅れる分、前述したオペアンプＯＰ６による駆動電圧Ｖccの制御に遅れが生じ、駆動電圧Ｖccの沈み込みを招く。つまり、オペアンプＯＰ６の制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔ（１Ｖ）から検出電圧Ｖｂ（２Ｖ）にほぼ等しくなるまでの間に亘って、駆動電圧Ｖccが降下し続けるため（沈み込み）、これによる駆動電圧Ｖccの低下が駆動電圧Ｖccの安定供給を妨げ、ひいてはマイコンＭＣ５のシステムリセットに繋がり得るという問題がある。

(2) マイコンＭＣ５が動作状態からスリープ状態に遷移する際の問題
一方、マイコンＭＣ５が動作状態からスリープ状態に遷移する際には、当該位相補償回路がオペアンプＯＰ６の負荷として作用する。このため図１５に示すように、オペアンプＯＰ３１によりオペアンプＯＰ６の制御電圧Ｖｐが検出電圧Ｖｂとほぼ等しくなるように制御されても、当該制御電圧ＶｐがトランジスタＱ２４を介してコンデンサＣ２２に充電される間、オペアンプＯＰ６の出力（制御電圧Ｖｐ）が緩やかに立ち上がってしまう。

したがって、図１５中に示す点線Ｋ’の波形（当該位相補償回路が存在しない場合の出力応答波形）のようには制御電圧Ｖｐが急峻に立ち上がることができない。このため、オペアンプＯＰ６の出力応答が遅れる分、前述したオペアンプＯＰ３１による駆動電圧Ｖccの制御に遅れが生じてオーバーシュートの発生を招く。つまり、オペアンプＯＰ６の制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔ（１Ｖ）から検出電圧Ｖｂ（２Ｖ）にほぼ等しくなるまでの間に亘って、駆動電圧Ｖccが上昇し続けるため（オーバーシュート）、これがリップル電圧となり駆動電圧Ｖccの安定供給を妨げ、ひいてはマイコンＭＣ５の故障原因に繋がり得るという問題がある。

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、電源電圧の供給を受けるマイコン等のシステムリセットや故障等を防止し得る電源回路を提供することにある。

上記目的を達成するため、特許請求の範囲に記載の請求項１の電源回路では、電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と所定の第１基準入力［Ｖｒ］との差に基づいた第１制御出力［Ｖｐ］を出力可能な第１制御手段［ＯＰ３２，ＯＰ４２，ＯＰ５２］、および、外部から入力される電圧で前記電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第１入力電圧［ＶＢ］を前記第１制御出力［Ｖｐ］に従って前記電源ライン［＋Ｖcc］の電圧［Ｖcc］に等しく降圧可能または遮断可能な第１降圧手段［Ｑ２１］、を有し、前記第１制御出力［Ｖｐ］が前記第１入力電圧［ＶＢ］の降圧を制御可能な定電圧制御出力状態［マイコンＭＣ５の動作状態］の期間中に前記第１降圧手段［Ｑ２１］により降圧された電圧を前記電源ライン［＋Ｖcc］の電圧［Ｖcc］として前記電源ライン［＋Ｖcc］に出力可能で、前記第１制御出力［Ｖｐ］が前記第１入力電圧［ＶＢ］の遮断を制御可能な遮断制御出力状態［マイコンＭＣ５のスリープ状態］の期間中に前記電源ライン［＋Ｖcc］への出力を遮断可能な第１定電圧回路［３０ａ，４０ａ，５０ａ］と、
前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ４２，ＯＰ５２］により出力される第１制御出力［Ｖｐ］と所定の第２基準入力［Ｖｂ］との差に基づいた第２制御出力［Ｖｓ］を出力可能な第２制御手段［ＯＰ３１］、および、前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１降圧手段［Ｑ２１］が前記第１入力電圧［ＶＢ］の遮断状態に制御されている期間中に入力される電圧で前記電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第２入力電圧［ＶＢ］を前記第２制御出力［Ｖｓ］に従って降圧可能な第２降圧手段［Ｑ２５］、を有し、当該遮断制御の期間中、前記第２降圧手段［Ｑ２５］により降圧された電圧を前記電源ライン［＋Ｖcc］の電圧［Ｖcc］として前記電源ライン［＋Ｖcc］に出力可能な第２定電圧回路［３０ｂ，４０ｂ，５０ｂ］と、
前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ４２，ＯＰ５２］により出力される第１制御出力［Ｖｐ］が、前記定電圧制御出力状態［動作状態］と前記遮断制御出力状態［スリープ状態］との間で遷移することを遅延させ得る遅延要因回路［Ｃ２２，Ｑ２４］と、を備えた電源回路であって、
前記第１制御手段［ＯＰ３２，ＯＰ４２，ＯＰ５２］としての誤差増幅器［ＯＰ３２，ＯＰ４２，ＯＰ５２］であって、前記電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と前記所定の第１基準入力［Ｖｒ］との誤差を増幅したものを、前記第１制御出力［Ｖｐ］および他の第１制御出力［Ｖｐ'+］として出力可能な誤差増幅器［ＯＰ３２，ＯＰ４２，ＯＰ５２］と、前記第１制御出力［Ｖｐ］と前記他の第１制御出力［Ｖｐ'+］とに基づいてこれら両出力間に出力差が生じた場合に所定の第３制御出力［Ｖｄ］を出力可能な差動比較器［ＣＰ３３］と、前記第３制御出力［Ｖｄ］に基づいて前記第１制御出力［Ｖｐ］を前記定電圧制御出力状態［動作状態］の電位［Ｖｔ］に接近させるトランジスタ［Ｑ３４］と、を備える定電圧制御方向引込回路［３０ｃ，４０ｃ，５０ｃ］であって、
前記第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ４２，ＯＰ５２］から出力される第１制御出力［Ｖｐ］が、前記遮断制御出力状態［スリープ状態］から前記定電圧制御出力状態［動作状態］に遷移する期間中に、前記第１制御出力［Ｖｐ］を前記定電圧制御出力状態［動作状態］の方向に引き込むことを技術的特徴とする。なお、［ ］内の数字等は、［発明を実施するための最良の形態］の欄で説明する符号等に対応し得るものである（以下同じ）。

また、上記目的を達成するため、特許請求の範囲に記載の請求項１の電源回路では、電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と所定の第１基準入力［Ｖｒ］との差に基づいた第１制御出力［Ｖｐ］を出力可能な第１制御手段［ＯＰ４２］、および、外部から入力される電圧で前記電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第１入力電圧［ＶＢ］を前記第１制御出力［Ｖｐ］に従って前記電源ライン［＋Ｖcc］の電圧［Ｖcc］に等しく降圧可能または遮断可能な第１降圧手段［Ｑ２１］、を有し、前記第１制御出力［Ｖｐ］が前記第１入力電圧［ＶＢ］の降圧を制御可能な定電圧制御出力状態［マイコンＭＣ５の動作状態］の期間中に前記第１降圧手段［Ｑ２１］により降圧された電圧を前記電源ライン［＋Ｖcc］の電圧［Ｖcc］として前記電源ライン［＋Ｖcc］に出力可能で、前記第１制御出力［Ｖｐ］が前記第１入力電圧［ＶＢ］の遮断を制御可能な遮断制御出力状態［マイコンＭＣ５のスリープ状態］の期間中に前記電源ライン［＋Ｖcc］への出力を遮断可能な第１定電圧回路［４０ａ］と、
前記第１定電圧回路［４０ａ］の第１制御手段［ＯＰ４２］により出力される第１制御出力［Ｖｐ］と所定の第２基準入力［Ｖｂ］との差に基づいた第２制御出力［Ｖｓ］を出力可能な第２制御手段［ＯＰ３１］、および、前記第１定電圧回路［４０ａ］の第１降圧手段［Ｑ２１］が前記第１入力電圧［ＶＢ］の遮断状態に制御されている期間中に入力される電圧で前記電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第２入力電圧［ＶＢ］を前記第２制御出力［Ｖｓ］に従って降圧可能な第２降圧手段［Ｑ２５］、を有し、当該遮断制御の期間中、前記第２降圧手段［Ｑ２５］により降圧された電圧を前記電源ライン［＋Ｖcc］の電圧［Ｖcc］として前記電源ライン［＋Ｖcc］に出力可能な第２定電圧回路［４０ｂ］と、
前記第１定電圧回路［４０ａ］の第１制御手段［ＯＰ４２］により出力される第１制御出力［Ｖｐ］が、前記定電圧制御出力状態［動作状態］と前記遮断制御出力状態［スリープ状態］との間で遷移することを遅延させ得る遅延要因回路［Ｃ２２，Ｑ２４］と、を備えた電源回路であって、
前記第１制御手段［ＯＰ４２］としての誤差増幅器［ＯＰ４２］であって、前記電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と前記所定の第１基準入力［Ｖｒ］との誤差を増幅したものを、前記第１制御出力［Ｖｐ］および他の第１制御出力［Ｖｐ'-］として出力可能な誤差増幅器［ＯＰ４２］と、前記第１制御出力［Ｖｐ］と前記他の第１制御出力［Ｖｐ'-］とに基づいてこれら両出力間に出力差が生じた場合に所定の第３制御出力［Ｖｄ’］を出力可能な差動比較器［ＣＰ４４］と、前記第３制御出力［Ｖｄ’］に基づいて前記第１制御出力［Ｖｐ］を前記定電圧制御出力状態［動作状態］の電位［Ｖｔ］に接近させるトランジスタ［Ｑ４７］と、を備える遮断制御方向引込回路［４０ｄ］であって、
前記第１定電圧回路［４０ａ］の第１制御手段［ＯＰ４２］から出力される第１制御出力［Ｖｐ］が、前記定電圧制御出力状態［動作状態］から前記遮断制御出力状態［スリープ状態］に遷移する期間中に、前記第１制御出力［Ｖｐ］を前記遮断制御出力状態［スリープ状態］の方向に引き込むことを技術的特徴とする。

請求項１の発明では、定電圧制御方向引込回路［３０ｃ，４０ｃ，５０ｃ］は、誤差増幅器［ＯＰ３２，ＯＰ４２，ＯＰ５２］、差動比較器［ＣＰ３３］およびトランジスタ［Ｑ３４］を備えることで、誤差増幅器［ＯＰ３２，ＯＰ４２，ＯＰ５２］により、電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と所定の第１基準入力［Ｖｒ］との誤差を増幅したものを、第１制御出力［Ｖｐ］および他の第１制御出力［Ｖｐ'+］として出力し、差動比較器［ＣＰ３３］により、第１制御出力［Ｖｐ］と他の第１制御出力［Ｖｐ'+］とに基づいてこれら両出力間に出力差が生じた場合に所定の第３制御出力［Ｖｄ］を出力する。そして、差動比較器［ＣＰ３３］により第３制御出力［Ｖｄ］が出力されると、トランジスタ［Ｑ３４］はこれに基づいて第１制御出力［Ｖｐ］を定電圧制御出力状態［動作状態］の電位［Ｖｔ］に接近させる。

これにより、第１制御出力［Ｖｐ］が、遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移する期間中に、遅延要因回路［Ｃ２２，Ｑ２４］等により当該遷移が遅延等して第１制御出力［Ｖｐ］と他の第１制御出力［Ｖｐ'+］との間に出力差が生じると、差動比較器［ＣＰ３３］から第３制御出力［Ｖｄ］が出力されてトランジスタ［Ｑ３４］によって第１制御出力［Ｖｐ］が定電圧制御出力状態［動作状態］の方向に引き込まれるので、当該第１制御出力［Ｖｐ］は、遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく、定電圧制御出力状態［動作状態］に極めて俊敏に遷移することが可能となる。したがって、電源ライン［＋Ｖcc］の電圧［Ｖcc］の沈み込み（図１４参照）を抑制できるので、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等のシステムリセットを防止することができる。

請求項２の発明では、遮断制御方向引込回路［４０ｄ］は、誤差増幅器［ＯＰ４２］、差動比較器［ＣＰ４４］およびトランジスタ［Ｑ４７］を備えることで、誤差増幅器［ＯＰ４２］により、電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と所定の第１基準入力［Ｖｒ］との誤差を増幅したものを、第１制御出力［Ｖｐ］および他の第１制御出力［Ｖｐ'-］として出力し、差動比較器［ＣＰ４４］により、第１制御出力［Ｖｐ］と他の第１制御出力［Ｖｐ'-］とに基づいてこれら両出力間に出力差が生じた場合に所定の第３制御出力［Ｖｄ’］を出力する。そして、差動比較器［ＣＰ４４］により第３制御出力［Ｖｄ’］が出力されると、トランジスタ［Ｑ４７］はこれに基づいて第１制御出力［Ｖｐ］を遮断制御出力状態［スリープ状態］の電位［Ｖｂ］に接近させる。

これにより、第１制御出力［Ｖｐ］が、定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移する期間中に、遅延要因回路［Ｃ２２，Ｑ２４］等により当該遷移が遅延等して第１制御出力［Ｖｐ］と他の第１制御出力［Ｖｐ'-］との間に出力差が生じると、差動比較器［ＣＰ４４］から第３制御出力［Ｖｄ’］が出力されてトランジスタ［Ｑ４７］によって第１制御出力［Ｖｐ］が遮断制御出力状態［スリープ状態］の方向に引き込まれるので、当該第１制御出力［Ｖｐ］は、遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく、遮断制御出力状態［スリープ状態］に極めて俊敏に遷移することが可能となる。したがって、電源ライン［＋Ｖcc］の電圧［Ｖcc］のオーバーシュート（図１５参照）を抑制できるので、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等の故障を防止することができる。

以下、本発明の電源回路の実施形態について図を参照して説明する。なお、以下説明する各実施形態に係る電源回路３０，４０，５０は、［背景技術］の欄で説明した特許文献１に開示される電源回路１００をベースに構成されるものである。そのため、これらの電源回路３０，４０，５０の説明においては、当該電源回路１００と実質的に同一の構成部分には同一符号を付すものとし、また該当部分の説明は省略するものとする。

［第１実施形態］
まず、図１〜図４に基づいて第１実施形態に係る電源回路３０を説明する。この第１実施形態に係る電源回路３０は、［発明が解決しようとする課題］の欄で説明した「(1) マイコンＭＣ５がスリープ状態から動作状態に遷移する際の問題」を解決し得るもので、前述の電源回路１００とは、次の〔１〕、〔２〕および〔３〕が異なる。なお、マイコンＭＣ５のスリープ状態は、特許請求の範囲に記載の「遮断制御出力状態」に相当し得るもので、またマイコンＭＣ５の動作状態は、特許請求の範囲に記載の「定電圧制御出力状態」に相当し得るものである。

〔１〕電源回路３０では、駆動電圧Ｖccを監視制御するオペアンプＯＰ３２（電源回路１００のオペアンプ６に相当）の出力を受けるコンパレータＣＰ３３と、該コンパレータＣＰ３３の出力を受けるトランジスタＱ３４と、このトランジスタＱ３４に直列に接続されるとともにトランジスタＱ２３に対してカレントミラーの関係に接続されるトランジスタＱ３６と、を設けた（図１参照）。なお、このオペアンプＯＰ３２は、特許請求の範囲に記載の「誤差増幅器」に相当し得るもので、「差動増幅器」とも称されるものである。また、コンパレータＣＰ３３は、特許請求の範囲に記載の「差動比較器」に相当し得るもので、「差動コンパレータ」とも称されるものである。

前掲(1) の問題は、電源回路１００を構成するオペアンプＯＰ６の出力に接続される位相補償回路（コンデンサＣ２２，トランジスタＱ２４；特許請求の範囲に記載の「遅延要因回路」に相当し得るもの）のコンデンサＣ２２が放電に時間を要することに基づいている。そこで、図１に示すように、本第１実施形態に係る電源回路３０では、オペアンプＯＰ３２の正相出力ｐ（電源回路１００のオペアンプ６の出力に相当）と、次項〔２〕で説明する同オペアンプＯＰ３２の参照電圧Ｖｐ'+（参照出力ｐ'+）と、の出力電圧差を比較することでオペアンプＯＰ３２の出力応答の遅れを監視可能なコンパレータＣＰ３３を設け、当該コンパレータＣＰ３３の出力をゲートで受けるＮチャネルＭＯＳトランジスタＱ３４を、オペアンプＯＰ３２の正相出力ｐとアースの間に設けた。なお、この正相出力ｐとトランジスタＱ３４のドレインと間には、トランジスタＱ２３とカレントミラーの関係に接続されるトランジスタＱ３６が介在しているが、このトランジスタＱ３６はなくても良い。またトランジスタＱ３４のソースは、アースに直結されており、当該トランジスタＱ３４とアースとの間には、負荷回路等は接続されていない。

このコンパレータＣＰ３３は、いわゆる差動コンパレータで、例えば、反転入力の入力電圧に対して非反転入力の入力電圧が高いときには、比較出力としてＨレベルの比較結果電圧Ｖｄを出力し、反転入力の入力電圧に対して非反転入力の入力電圧が低いときには、比較出力としてＬレベルの比較結果電圧Ｖｄを出力し得る機能を有するものである。

本第１実施形態では、オペアンプＯＰ３２から出力される制御電圧ＶｐをコンパレータＣＰ３３の非反転入力に入力し、オペアンプＯＰ３２から出力される参照電圧Ｖｐ'+をコンパレータＣＰ３３の反転入力に入力している。このため、制御電圧Ｖｐが参照電圧Ｖｐ'+よりも高い場合（Ｖｐ＞Ｖｐ'+）、コンパレータＣＰ３３からＨレベルの比較結果電圧Ｖｄが出力され、この逆、即ち制御電圧Ｖｐが参照電圧Ｖｐ'+よりも低い場合には（Ｖｐ＜Ｖｐ'+）、コンパレータＣＰ３３からＬレベルの比較結果電圧Ｖｄが出力される。なお、このコンパレータＣＰ３３の反転入力には、オペアンプＯＰ３２の参照出力ｐ'+が直結されており、当該コンパレータＣＰ３３の反転入力とオペアンプＯＰ３２の参照出力ｐ'+との間には負荷回路等は接続されていない。このコンパレータＣＰ３３から出力される比較結果電圧Ｖｄは、特許請求の範囲に記載の「第３制御出力」に相当し得るものである。

トランジスタＱ３４は、コンパレータＣＰ３３の出力をゲートで受けるＮチャネルＭＯＳトランジスタで、そのドレインはトランジスタＱ３６のソースに接続され、またソースはアースに接続されている。つまり、当該トランジスタＱ３４のドレイン−ソース間が、トランジスタＱ２３とカレントミラーの関係に接続されるトランジスタＱ３６と、アースとの間に介在するように接続されている。したがって、このトランジスタＱ３４のゲートにＨレベルの比較結果電圧Ｖｄが入力されると（Ｖｐ＞Ｖｐ'+）、当該トランジスタＱ３４のスイッチング動作がオン状態となるため、トランジスタＱ３６を介してオペアンプＯＰ３２の正相出力ｐ（制御電圧Ｖｐ）をアース側に接続することが可能となる。

トランジスタＱ３６は、トランジスタＱ２３に対してカレントミラーの関係に接続されるＮチャネルＭＯＳトランジスタで、そのドレインおよびゲートは、オペアンプＯＰ３２の正相出力ｐ（制御電圧Ｖｐ）に接続されるとともにトランジスタＱ２３のゲートにも接続されている。またトランジスタＱ３６のソースはトランジスタＱ３４のドレインに接続されている。そして、ＩＣ２１の半導体基板上における当該トランジスタＱ３６の配置は、同半導体基板上に形成されるトランジスタＱ２３に対して鏡面対称に隣接して位置するように設定されている。

これにより、当該トランジスタＱ３６とトランジスタＱ２３とは、電気的にも機械的（熱的）にもカレントミラーの関係にあるため、トランジスタＱ２３のドレイン−ソース間を流れるドレイン電流とほぼ等しいドレイン電流がトランジスタＱ３６のドレイン−ソース間にも流れる。このため、オペアンプＯＰ３２の正相出力ｐから出力される制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔよりも下回った場合には、当該トランジスタＱ２３は遮断状態（オフ状態）に遷移してドレイン電流が流れなくなることから、当該トランジスタＱ２３とカレントミラーの関係にあるトランジスタＱ３６も遮断状態（オフ状態）に遷移させることが可能となる。

このように接続される、コンパレータＣＰ３３、トランジスタＱ３４、Ｑ３６を設けることによって、位相補償回路の有無に関わりなく、オペアンプＯＰ３２の正相出力ｐを、当該トランジスタＱ３４を介してアース側に接続することが可能となる。即ち、これらコンパレータＣＰ３３等によって、オペアンプＯＰ３２の出力差（正相出力ｐと参照電圧Ｖｐ'+との差）を監視し両出力間に出力差が生じた場合、例えば、制御電圧Ｖｐが参照電圧Ｖｐ'+よりも高い場合（Ｖｐ＞Ｖｐ'+）、当該コンパレータＣＰ３３からＨレベルの比較結果電圧Ｖｄが出力され、それを受けたトランジスタＱ３４が正相出力ｐをアースに直結するという、バイパス回路が形成される。

これにより、たとえオペアンプＯＰ３２の正相出力ｐに、コンデンサＣ２２とトランジスタＱ２４による抵抗とからなる位相補償回路が接続されていても、当該トランジスタＱ３４のスイッチング動作によってオペアンプＯＰ３２の正相出力ｐをアース側にバイパスできるので、オペアンプＯＰ３２の出力に応答遅れが生じた場合（正相出力ｐと参照電圧Ｖｐ'+との出力差が生じた場合）に、当該オペアンプＯＰ３２の駆動を高めて応答の遅れを改善することが可能となる。なお、これらコンパレータＣＰ３３等による回路は、特許請求の範囲に記載の「定電圧制御方向引込回路」の一部に相当し得るもので、図１においては、符号３０ｃを付した破線範囲がアシスト回路（定電圧制御方向引込回路）の一部となる。

また、トランジスタＱ２３にカレントミラーの関係で接続されるトランジスタＱ３６が、オペアンプＯＰ３２の出力とアースとの間をスイッチング可能なトランジスタＱ３４に直列に設けられているので、オペアンプＯＰ３２から出力される制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔよりも下回った場合には、当該トランジスタＱ２３のオフに遷移することよってカレントミラーの関係にあるトランジスタＱ３６もオフに遷移する。このため、正相出力ｐ（制御電圧Ｖｐ）を過剰にアース側に引き込んでしまうという現象が発生しないので、当該トランジスタＱ２３によりトランジスタＱ２２、Ｑ２１を介して制御される駆動電圧Ｖccに、オーバーシュートによるリップル電圧が発生することを防止できる。

〔２〕図１に示すように、電源回路３０では、電源回路１００のオペアンプ６に相当するものとして、出力を２系統有するオペアンプＯＰ３２を設けた。なお、図２には、オペアンプＯＰ３２の回路例が示されているので、ここからは図２を参照して説明する。

図２に示すように、オペアンプＯＰ３２は、トランジスタＱ３２ａ，Ｑ３２ｂ，Ｑ３２ｆ，Ｑ３２ｇからなる差動部、抵抗３２ｉおよびトランジスタＱ３２ｊ，Ｑ３２ｋからなる定電流部、トランジスタＱ３２ｃ，Ｑ３２ｄ，Ｑ３２ｅ，Ｑ３２ｈからなる正相出力部、トランジスタＱ３２ｍ，Ｑ３２ｎからなる参照出力部、を備えている。

即ち、オペアンプＯＰ３２の差動部は、非反転入力ＩＮ＋をゲートで受けるＰチャネルＭＯＳトランジスタＱ３２ａと反転入力ＩＮ−をゲートで受けるＰチャネルＭＯＳトランジスタＱ３２ｆと、これらの差動入力に従った電流を流し得るＮチャネルＭＯＳトランジスタＱ３２ｂ，Ｑ３２ｇと、を有する。なお、この差動部には、定電流部を構成するトランジスタＱ３２ｊとカレントミラーの関係にあるＰチャネルＭＯＳトランジスタＱ３２ｋによって定電流を供給可能にしている。

また、オペアンプＯＰ３２の定電流部は、駆動電圧ライン＋Ｖccとアースとの間に介在して当該駆動電圧ライン＋Ｖccから供給される駆動電圧Ｖccに基づいて定電流を発生させ得る抵抗３２ｉと、この抵抗３２ｉに直列に接続されて当該定電流をトランジスタＱ３２ｋによって取り出し得るようにカレントミラーの関係に接続されるＰチャネルＭＯＳトランジスタＱ３２ｊ，Ｑ３２ｋと、を有する。

さらに、オペアンプＯＰ３２の正相出力部は、前述した差動部のトランジスタＱ３２ｂとカレントミラーの関係に構成されるＮチャネルＭＯＳトランジスタＱ３２ｃと、このトランジスタＱ３２ｃに直列に接続されるＰチャネルＭＯＳトランジスタＱ３２ｄと、このトランジスタＱ３２ｄとカレントミラーの関係に構成されるＰチャネルＭＯＳトランジスタＱ３２ｅと、このトランジスタＱ３２ｅに直列に接続されるとともに差動部のトランジスタＱ３２ｇとカレントミラーの関係に構成されるＮチャネルＭＯＳトランジスタＱ３２ｈと、を有する。

そして、非反転入力ＩＮ＋に比例する電流を流し得るトランジスタＱ３２ｅを駆動電圧Ｖcc側に、反転入力ＩＮ−に比例する電流を流し得るトランジスタＱ３２ｈをアース側に、それぞれ位置するように両トランジスタを直列に対向するように接続して駆動電圧Ｖccとアースとの間に介在させる。これにより、非反転入力ＩＮ＋と反転入力ＩＮ−との差電圧を両者の接続点から正相出力ｐとして制御電圧Ｖｎを出力することが可能となる。なお、この正相出力ｐは、通常のオペアンプ（例えば電源回路１００のオペアンプ６）の出力に相当するものである。

このオペアンプＯＰ３２では、このような制御電圧Ｖｎ（正相出力ｐ）を出力し得る正相出力部に加えて、前述した正相出力部のトランジスタＱ３２ｄとカレントミラーの関係に構成されるＰチャネルＭＯＳトランジスタＱ３２ｍと、このトランジスタＱ３２ｍと直列に接続されるとともに差動部のトランジスタＱ３２ｇとカレントミラーの関係に構成されるＮチャネルＭＯＳトランジスタＱ３２ｍと、からなる参照出力部を有する。つまり、この参照出力部は、正相出力部を構成するトランジスタＱ３２ｅ，Ｑ３２ｈと同様に、トランジスタＱ３２ｍ，Ｑ３２ｎを、トランジスタＱ３２ｄ，Ｑ３２ｇに対して接続する。

そして、非反転入力ＩＮ＋に比例する電流を流し得るトランジスタＱ３２ｍを駆動電圧Ｖcc側に、反転入力ＩＮ−に比例する電流を流し得るトランジスタＱ３２ｎをアース側に、それぞれ位置するように両トランジスタを直列に接続して駆動電圧Ｖccとアースとの間に介在させる。これにより、正相出力ｐと同様に、非反転入力ＩＮ＋と反転入力ＩＮ−との差電圧を両者の接続点から参照出力ｐ'+として参照電圧Ｖｐ'+を出力することが可能となる。なお、参照出力ｐ'+による参照電圧Ｖｐ'+と正相出力ｐによる制御電圧Ｖｐとは、〔３〕で説明するように、コンパレータＣＰ３３の動作点が高電位側にシフトしているほかは、ほぼ同様の出力特性となる。なお、このトランジスタＱ３２ｍ，Ｑ３２ｎによる回路は、特許請求の範囲に記載の「定電圧制御方向引込回路」の残部に相当し得るもので、図２においては、符号３０ｃを付した破線範囲がアシスト回路（定電圧制御方向引込回路）の残部にあたる。

このように構成することにより、オペアンプＯＰ３２では、通常のオペアンプの出力に相当する正相出力ｐのほかに、この正相出力ｐとは独立して正相出力が得られる参照出力ｐ'+を出力することが可能になる（参照出力ｐ'+による出力電圧のことを「参照電圧Ｖｐ'+」という）。したがって、当該参照出力ｐ'+を前述したコンパレータＣＰ３３の反転入力に接続することで、前項〔１〕で説明したように、コンパレータＣＰ３３により、正相出力ｐと参照電圧Ｖｐ'+との出力差を監視し出力差が生じた場合にトランジスタＱ３４をオン状態に制御しオペアンプＯＰ３２の正相出力ｐをアース側にバイパスすることが可能となる。なお、参照出力ｐ'+や参照電圧Ｖｐ'+は、特許請求の範囲に記載の「他の第１制御出力」に相当し得るものである。

〔３〕電源回路３０では、オペアンプＯＰ３２を構成するトランジスタＱ３２ｎのチャネル幅Ｗを当該オペアンプＯＰ３２を構成するトランジスタＱ３２ｈのチャネル幅Ｗよりも小さくなるように設定した。なお、チャネル幅Ｗとは、当該トランジスタが構成される半導体装置のチャネル長Ｌ（ドレイン−ソース間の離隔距離）に対する直交方向の幅のことである。

即ち、トランジスタＱ３２ｇとカレントミラーの関係に接続されるトランジスタＱ３２ｈのチャネル幅Ｗｈと、同様にトランジスタＱ３２ｇとカレントミラーに構成されるトランジスタＱ３２ｎのチャネル幅Ｗｎとを、Ｗｈ＞Ｗｎの関係に設定する。これにより、図３に示すように、参照出力ｐ'+の動作点が正相出力ｐの動作点よりも高くなるため（高電位側にシフト）、この電圧差を利用して制御電圧Ｖｐが参照電圧Ｖｐ'+よりも低い場合（オペアンプＯＰ３２の出力に応答遅れがない場合）、コンパレータＣＰ３３の比較結果電圧ＶｄがＬレベルとなるように設定する。

つまり、オペアンプＯＰ３２の反転入力と非反転入力に同一電位の電圧が入力された場合に、参照電圧Ｖｐ'+の方が制御電圧Ｖｐよりも高くなるように、トランジスタＱ３２ｎ，Ｑ３２ｈのチャネル幅Ｗｎ，Ｗｈを設定する。なお、トランジスタＱ３２ｎに対向するトランジスタＱ３２ｍのチャネル幅Ｗｍは、当該トランジスタＱ３２ｍにカレントミラーの関係にあるトランジスタＱ３２ｄのチャネル幅Ｗｄと同じ幅（Ｗｄ＝Ｗｍ）の関係に設定されている。

これにより、オペアンプＯＰ３２の反転・非反転入力に同一電位の電圧が入力されても、当該オペアンプＯＰ３２の正相出力ｐから出力される制御電圧Ｖｐと参照出力ｐ'+から出力される参照電圧Ｖｐ'+とは同一電位とならないため、このような場合にコンパレータＣＰ３３の反転・非反転入力が同一電位となってＨレベルとＬレベルとの中間電位が出力されるのを防止できる。つまり、オペアンプＯＰ３２の両入力に同一電位の電圧が入力された場合におけるコンパレータＣＰ３３の不安定動作を防止することが可能となる。

このようにアシスト回路３０ｃを構成することにより、図４に示すように、マイコンＭＣ５のスリープ状態では、オペアンプＯＰ３２の正相出力ｐからは、制御電圧Ｖｐとして、抵抗Ｒ２５と抵抗Ｒ２６，Ｒ２７との分圧による検出電圧Ｖｂにほぼ等しく制御された電圧（駆動電圧Ｖccが５Ｖの場合、約２Ｖ）が出力される。これは、［背景技術］の欄で説明したように、電流シンク部３０ｂでは、マイコンＭＣ５の動作状態にかかわらず端子Ｔ７の印可許容電圧、つまり駆動電圧Ｖcc（ここでは５Ｖ）、の分圧を検出電圧Ｖｂとし、この検出電圧Ｖｂを基準にオペアンプＯＰ３２の制御電圧Ｖｐが当該検出電圧Ｖｂと等しくなるようにオペアンプＯＰ３２で監視しシンク電圧Ｖｓを出力してトランジスタＱ２５を制御しているためである。また、オペアンプＯＰ３２の参照出力ｐ'+からは、正相出力ｐによる制御電圧Ｖｐよりも高い電圧の参照電圧Ｖｐ'+が出力されているため（Ｖｐ＞＜Ｖｐ'+）、コンパレータＣＰ３３からはＬレベルの比較結果電圧Ｖｄが出力されている（トランジスタＱ３４はオフ状態）。

このようなスリープ状態から当該マイコンＭＣ５の動作状態に遷移した場合には、その状態遷移の期間中に、オペアンプＯＰ３２の制御電圧Ｖｐが検出電圧Ｖｂ相当からトランジスタＱ２３のしきい値電圧Ｖｔ付近に降下するように制御されても、位相補償回路（コンデンサＣ２２，トランジスタＱ２４）を構成するコンデンサＣ２２がその放電に時間を要することから、その放電期間中、制御電圧Ｖｐが緩やかに立ち下がる。これに対し、オペアンプＯＰ３２の参照出力ｐ'+にはコンパレータＣＰ３３が接続されている以外には何も接続されていないため、目標となるトランジスタＱ２３のしきい値電圧Ｖｔ付近に急峻に降下する（図４に示す符号αの破線楕円内）。

このため、コンパレータＣＰ３３に入力される制御電圧Ｖｐと参照電圧Ｖｐ'+との間には、制御電圧Ｖｐの出力応答が遅れる分、Ｖｐ＞Ｖｐ'+の関係が生じるため、コンパレータＣＰ３３からＨレベルの比較結果電圧Ｖｄが出力されてトランジスタＱ３４のスイッチング動作がオフ状態からオン状態に移行する。そのため、オペアンプＯＰ３２の正相出力ｐがアース側に接続されるので、制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔ（駆動電圧Ｖccが５Ｖの場合、約１Ｖ）の方向に強制的に引き込まれる（図４に示す符号βの破線楕円内）。

これにより、オペアンプＯＰ３２の正相出力ｐに位相補償回路（Ｃ２２，Ｑ２４）が接続されていても、その影響を受けることなく、制御電圧ＶｐはトランジスタＱ２３のしきい値電圧Ｖｔに俊敏に遷移することが可能となる。なお、制御電圧ＶｐがトランジスタＱ２３のしきい値電圧Ｖｔ付近に達した後は、当該トランジスタＱ２３が飽和領域で制御されるため、トランジスタＱ２２、Ｑ２１を介して駆動電圧Ｖccの供給が開始され、オペアンプＯＰ３２は動作状態で安定し、参照出力ｐ'+からは正相出力ｐよりも高い電圧の参照電圧Ｖｐ'+が出力される（図４に示す符号γの破線楕円内）。

したがって、図４と図１４とを比較すると明かなように、オペアンプＯＰ３２による出力応答の遅れを大幅に改善することができ、オペアンプＯＰ３２の出力応答遅れによる駆動電圧Ｖccの沈み込みを抑制可能にしている。よって、駆動電圧ライン＋Ｖcc（電源ライン）による駆動電圧Ｖccの安定供給を可能にするので、当該駆動電圧Ｖccの供給を受けるマイコンＭＣ５等のシステムリセットを防止することができる。

以上説明したように、本第１実施形態に係る電源回路３０では、アシスト回路３０ｃは、オペアンプＯＰ３２、コンパレータＣＰ３３およびトランジスタＱ３４を備えることで、オペアンプＯＰ３２により、駆動電圧ライン＋Ｖccの駆動電圧Ｖccに基づく検出電圧Ｖａと基準電圧Ｖｒとの誤差を増幅したものを、制御電圧Ｖｐおよび参照電圧Ｖｐ'+として出力し、コンパレータＣＰ３３により、制御電圧Ｖｐと参照電圧Ｖｐ'+とに基づいてこれら両出力間に出力差が生じた場合に比較結果電圧Ｖｄを出力する。そして、コンパレータＣＰ３３により比較結果電圧Ｖｄが出力されると、トランジスタＱ３４はこれに基づいて制御電圧ＶｐをマイコンＭＣ５の動作状態の電位Ｖｔに接近させる。

これにより、制御電圧Ｖｐが、マイコンＭＣ５のスリープ状態から動作状態に遷移する期間中に、位相補償回路（Ｃ２２，Ｑ２４）等により当該遷移が遅延等して制御電圧Ｖｐと参照電圧Ｖｐ'+との間に出力差が生じると、コンパレータＣＰ３３から比較結果電圧Ｖｄが出力されてトランジスタＱ３４によって制御電圧ＶｐがマイコンＭＣ５の動作状態の電位Ｖｔの方向に引き込まれるので、当該制御電圧Ｖｐは、位相補償回路（Ｃ２２，Ｑ２４）の影響を受けることなく、マイコンＭＣ５の動作状態の電位Ｖｔにリアルタイムに遷移することが可能となる。したがって、駆動電圧ライン＋Ｖccの駆動電圧Ｖccの沈み込み（図１４参照）を抑制できるので、当該駆動電圧ライン＋Ｖccによる駆動電圧Ｖccの安定供給を可能にし当該駆動電圧Ｖccの供給を受けるマイコンＭＣ５等のシステムリセットを防止することができる。

［第２実施形態］
次に、図５〜図８に基づいて第２実施形態に係る電源回路５０を説明する。この第２実施形態に係る電源回路４０は、［発明が解決しようとする課題］の欄で説明した「(1) マイコンＭＣ５がスリープ状態から動作状態に遷移する際の問題」に加えて、「(2) マイコンＭＣ５が動作状態からスリープ状態に遷移する際の問題」をも解決するもので、前述の電源回路１００とは、第１実施形態で説明した〔１〕、〔２〕および〔３〕に加えて、次の〔４〕、〔５〕および〔６〕が異なる。

なおここでは、〔４〕、〔５〕および〔６〕による構成等を中心に説明することとし、〔１〕、〔２〕および〔３〕による構成等については、第１実施形態で説明したものと同様であるので省略するが、電源回路４０においても〔１〕、〔２〕および〔３〕による構成を備えるため、第１実施形態による作用・効果と同様の作用・効果が得られる。なお、図５において、符号４０ａは定電圧供給部を、また符号４０ｂは電流シンク部を、さらに号４０ｃはアシスト回路を、それぞれ示し、前述した電源回路３０の定電圧供給部３０ａ、電流シンク部３０ｂ、アシスト回路３０ｃと同様に構成される。また、第１実施形態の電源回路３０と実質的に同一の構成部分には同一符号を付し説明を省略する。

〔４〕電源回路４０では、駆動電圧Ｖccを監視制御するオペアンプＯＰ４２（電源回路１００のオペアンプ６に相当）の出力を受けるコンパレータＣＰ４４と、該コンパレータＣＰ４４の出力を受けるトランジスタＱ４７と、を設けた（図５参照）。なお、このオペアンプＯＰ４２は、特許請求の範囲に記載の「誤差増幅器」に相当し得るもので、「差動増幅器」とも称されるものである。また、コンパレータＣＰ４４は、特許請求の範囲に記載の「差動比較器」に相当し得るもので、「差動コンパレータ」とも称される。

前掲(2) の問題は、電源回路１００を構成するオペアンプＯＰ６の出力に接続される位相補償回路（コンデンサＣ２２，トランジスタＱ２４）が、当該オペアンプ６の負荷として作用することに基づいている。そこで、図５に示すように、本第２実施形態に係る電源回路４０では、オペアンプＯＰ４２の正相出力ｐ（電源回路１００のオペアンプ６の出力に相当）と、次項〔５〕で説明する同オペアンプＯＰ４２の参照電圧Ｖｐ'-（参照出力ｐ'-）と、の出力電圧差を比較することでオペアンプＯＰ４２の出力応答の遅れを監視可能なコンパレータＣＰ４４を設け、当該コンパレータＣＰ４４の出力をゲートで受けるＮチャネルＭＯＳトランジスタＱ４７を、オペアンプＯＰ４２の正相出力ｐと駆動電圧Ｖccの間に設けた。なお、このトランジスタＱ４７のソースは駆動電源Ｖccに直結されており、当該トランジスタＱ４７と駆動電源Ｖccとの間には、負荷回路等は接続されていない。

このコンパレータＣＰ４４は、いわゆる差動コンパレータで、例えば、反転入力の入力電圧に対して非反転入力の入力電圧が高いときには、比較出力としてＨレベルの比較結果電圧Ｖｄ’を出力し、反転入力の入力電圧に対して非反転入力の入力電圧が低いときには、比較出力としてＬレベルの比較結果電圧Ｖｄ’を出力し得る機能を有するものである。

本第２実施形態では、オペアンプＯＰ４２から出力される制御電圧ＶｐをコンパレータＣＰ４４の非反転入力に入力し、オペアンプＯＰ４２から出力される参照電圧Ｖｐ'-をコンパレータＣＰ４４の反転入力に入力している。このため、制御電圧Ｖｐが参照電圧Ｖｐ'-よりも高い場合（Ｖｐ＞Ｖｐ'-）、コンパレータＣＰ４４からＨレベルの比較結果電圧Ｖｄが出力され、この逆、即ち制御電圧Ｖｐが参照電圧Ｖｐ'-よりも低い場合には（Ｖｐ＜Ｖｐ'-）、コンパレータＣＰ４４からＬレベルの比較結果電圧Ｖｄ’が出力される。なお、このコンパレータＣＰ４４の反転入力には、オペアンプＯＰ４２の参照出力ｐ'-が直結されており、当該コンパレータＣＰ４４の反転入力とオペアンプＯＰ４２の参照出力ｐ'-との間には負荷回路等は接続されていない。このコンパレータＣＰ４４から出力される比較結果電圧Ｖｄ’は、特許請求の範囲に記載の「第３制御出力」に相当し得るものである。

トランジスタＱ４７は、コンパレータＣＰ４４の出力をゲートで受けるＰチャネルＭＯＳトランジスタで、そのドレインはオペアンプＯＰ４２の正相出力ｐに接続され、またソースは駆動電圧Ｖccに接続されている。つまり、当該トランジスタＱ４７のドレイン−ソース間が、正相出力ｐと駆動電圧Ｖccとの間に介在するように接続されている。

このように接続される、コンパレータＣＰ４４およびトランジスタＱ４７を設けることによって、位相補償回路の有無に関わりなく、オペアンプＯＰ４２の正相出力ｐを、当該トランジスタＱ４７を介して駆動電圧Ｖcc側に接続することが可能となる。即ち、これらコンパレータＣＰ４４等によって、オペアンプＯＰ４２の出力差（正相出力ｐと参照電圧Ｖｐ'-との差）を監視し両出力間に出力差が生じた場合、例えば、制御電圧Ｖｐが参照電圧Ｖｐ'-よりも低い場合（Ｖｐ＜Ｖｐ'-）、当該コンパレータＣＰ４４からＬレベルの比較結果電圧Ｖｄ’が出力され、それを受けたトランジスタＱ４７が正相出力ｐを駆動電圧Ｖccに直結するという、バイパス回路が形成される。

これにより、たとえオペアンプＯＰ４２の正相出力ｐに、コンデンサＣ２２とトランジスタＱ２４による抵抗とからなる位相補償回路が接続されていても、当該トランジスタＱ４７のスイッチング動作によってオペアンプＯＰ４２の正相出力ｐを駆動電圧Ｖcc側にバイパスできるので、オペアンプＯＰ４２の出力に応答遅れが生じ得る場合に当該オペアンプＯＰ４２の駆動を高めて応答の遅れを改善することが可能となる。なお、このトランジスタＱ４７による回路は、特許請求の範囲に記載の「遮断制御方向引込回路」の一部に相当し得るもので、図５においては、符号５０ｄを付した破線範囲がアシスト回路（遮断制御方向引込回路）の一部となる。

〔５〕図５に示すように、電源回路４０では、電源回路１００のオペアンプ６に相当するものとして、出力を３系統有するオペアンプＯＰ４２を設けた。なお、図６に示すオペアンプＯＰ４２の回路例は、前述した第１実施形態の電源回路３０の定電圧供給部３０ａを構成するオペアンプＯＰ３２の回路例（図２参照）にアシスト回路４０ｄを追加したものに相当する。そのため、図６において、図２のオペアンプＯＰ３２と実質的に同一の構成部分には同一符号を付し説明を省略する。

図６に示すように、オペアンプＯＰ４２は、トランジスタＱ３２ａ，Ｑ３２ｂ，Ｑ３２ｆ，Ｑ３２ｇからなる差動部、抵抗３２ｉおよびトランジスタＱ３２ｊ，Ｑ３２ｋからなる定電流部、トランジスタＱ３２ｃ，Ｑ３２ｄ，Ｑ３２ｅ，Ｑ３２ｈからなる正相出力部、トランジスタＱ３２ｍ，Ｑ３２ｎからなる第１参照出力部、トランジスタＱ４２ａ，Ｑ４２ｂからなる第２参照出力部、を備えている。なお、差動部、定電流部および正相出力部は、オペアンプＯＰ３２を構成する差動部、定電流部および正相出力部と同様に構成されており、また第１参照出力部はオペアンプＯＰ３２を構成する参照出力部に相当しそれと同様に構成されているため、ここではこれらの説明を省略する。

このオペアンプＯＰ４２では、差動部、定電流部および正相出力部により制御電圧Ｖｎ（正相出力ｐ）を出力し、また差動部、定電流部および第１参照出力部により参照電圧Ｖｐ'+（参照出力ｐ'+）を出力し得ることに加えて、差動部、定電流部および第２参照出力部により参照電圧Ｖｐ'-（参照出力ｐ'-）を出力し得るように構成されている。

この第２参照出力部では、第１参照出力部を構成したトランジスタＱ３２ｍ，Ｑ３２ｎと同様に、トランジスタＱ４２ａ，Ｑ４２ｂが構成されている。即ち、この第２参照出力部は、正相出力部を構成するトランジスタＱ３２ｅ，Ｑ３２ｈと同様に、トランジスタＱ４２ａ，Ｑ４２ｂを、トランジスタＱ３２ｄ，Ｑ３２ｇに対して接続する。そして、非反転入力ＩＮ＋に比例する電流を流し得るトランジスタＱ４２ａを駆動電圧Ｖcc側に、反転入力ＩＮ−に比例する電流を流し得るトランジスタＱ４２ｂをアース側に、それぞれ位置するように両トランジスタを直列に対向するように接続して駆動電圧Ｖccとアースとの間に介在させる。

これにより、正相出力ｐと同様に、非反転入力ＩＮ＋と反転入力ＩＮ−との差電圧を両者の接続点から参照出力ｐ'-として参照電圧Ｖｐ'-を出力することが可能となる。なお、参照出力ｐ'-による参照電圧Ｖｐ'-と正相出力ｐによる制御電圧Ｖｐとは、〔６〕で説明するように、コンパレータＣＰ４４の動作点が低電位側にシフトしているほかは、ほぼ同様の出力特性となる。なお、このトランジスタＱ４２ａ，Ｑ４２ｂによる回路は、特許請求の範囲に記載の「遮断制御方向引込回路」の残部に相当し得るもので、図６においては符号４０ｄを付した破線範囲がアシスト回路（遮断制御方向引込回路）の残部にあたる。

このように構成することにより、オペアンプＯＰ４２では、通常のオペアンプの出力に相当する正相出力ｐのほかに、この正相出力ｐとは独立して正相出力が得られる参照出力ｐ'+、さらには参照出力ｐ'-を出力することが可能になる（参照出力ｐ'-による出力電圧のことを「参照電圧Ｖｐ'-」という）。したがって、当該参照出力ｐ'-を前述したコンパレータＣＰ４４の反転入力に接続することで、前項〔４〕で説明したように、コンパレータＣＰ４４により、正相出力ｐと参照電圧Ｖｐ'-との出力差を監視し出力差が生じた場合にトランジスタＱ４７をオン状態に制御しオペアンプＯＰ４２の正相出力ｐを駆動電圧Ｖcc側にバイパスすることが可能となる。なお、参照出力ｐ'-や参照電圧Ｖｐ'-は、特許請求の範囲に記載の「他の第１制御出力」に相当し得るものである。

〔６〕電源回路４０では、オペアンプＯＰ４２を構成するトランジスタＱ４２ｂのチャネル幅Ｗを当該オペアンプＯＰ４２を構成するトランジスタＱ３２ｈのチャネル幅Ｗよりも大きくなるように設定した。

即ち、トランジスタＱ３２ｇとカレントミラーの関係に接続されるトランジスタＱ３２ｈのチャネル幅Ｗｈと、同様にトランジスタＱ３２ｇとカレントミラーに構成されるトランジスタＱ４２ｂのチャネル幅Ｗｂを、Ｗｈ＜Ｗｂの関係に設定する。これにより、図７に示すように、参照出力ｐ'-の動作点が正相出力ｐの動作点よりも低くなるため（低電位側にシフト）、この電圧差を利用して制御電圧Ｖｐが参照電圧Ｖｐ'-よりも高い場合（オペアンプＯＰ４２の出力に応答遅れがない場合）、コンパレータＣＰ４４の比較結果電圧ＶｄがＨレベルとなるように設定する。なお、図７では、第１実施形態で説明した〔３〕によるトランジスタＱ３２ｎ，３２ｈのチャネル幅Ｗｎ，Ｗｈの設定（Ｗｈ＞Ｗｎ）によって、参照出力ｐ'+の動作点が正相出力ｐの動作点よりも高電位側にシフトしている。

つまり、オペアンプＯＰ４２の反転入力と非反転入力に同一電位の電圧が入力された場合に、参照電圧Ｖｐ'-の方が制御電圧Ｖｐよりも低くなるように、トランジスタＱ４２ｂ，Ｑ３２ｈのチャネル幅Ｗｂ，Ｗｈを設定する。なお、トランジスタＱ４２ｂに対向するトランジスタＱ４２ａのチャネル幅Ｗａは、当該トランジスタＱ４２ａにカレントミラーの関係にあるトランジスタＱ３２ｄのチャネル幅Ｗｄと同じ幅（Ｗｄ＝Ｗａ）の関係に設定されている。

これにより、オペアンプＯＰ４２の反転・非反転入力に同一電位の電圧が入力されても、当該オペアンプＯＰ４２から出力される、正相出力ｐと参照出力ｐ'+とは同一電位とならないため、このような場合にコンパレータＣＰ４４の反転・非反転入力が同一電位となってＨレベルとＬレベルとの中間電位が出力されるのを防止できる。つまり、オペアンプＯＰ４２の両入力に同一電位の電圧が入力された場合におけるコンパレータＣＰ４４の不安定動作を防止することが可能となる。

このようにアシスト回路４０ｄを構成することにより、図８に示すように、マイコンＭＣ５の動作状態では、オペアンプＯＰ４２の正相出力ｐからは、制御電圧Ｖｐとして、トランジスタＱ２３のしきい値電圧Ｖｔにほぼ等しく制御された電圧（駆動電圧Ｖccが５Ｖの場合、約１Ｖ）が出力されている。これは、［背景技術］の欄で説明したように、マイコンＭＣ５が動作状態に遷移している場合には、トランジスタＱ２２を介してトランジスタＱ２１のアナログ的な制御を可能にするため、オペアンプＯＰ４２により当該トランジスタＱ２３を飽和領域で制御しているためである。また、オペアンプＯＰ４２の参照出力ｐ'-からは正相出力ｐによる制御電圧Ｖｐよりも低い電圧の参照電圧Ｖｐ'-が出力されている。

このような動作状態から当該マイコンＭＣ５のスリープ状態に遷移した場合には、その状態遷移の期間中に、オペアンプＯＰ４２の制御電圧Ｖｐがしきい値電圧Ｖｔ付近から抵抗Ｒ２５と抵抗Ｒ２６，Ｒ２７との分圧による検出電圧Ｖｂ（駆動電圧Ｖccが５Ｖの場合、約２Ｖ）相当に上昇するように制御されても、位相補償回路（コンデンサＣ２２，トランジスタＱ２４）が負荷として作用することから、当該制御電圧ＶｐがトランジスタＱ２４を介してコンデンサＣ２２に充電される間、制御電圧Ｖｐが緩やかに立ち上がる。これに対し、オペアンプＯＰ４２の参照出力ｐ'-にはコンパレータＣＰ４４が接続されている以外には何も接続されていないため、目標となる検出電圧Ｖｂ相当に急峻に上昇する（図８に示す符号δの破線楕円内）。

このため、コンパレータＣＰ４４に入力される制御電圧Ｖｐと参照電圧Ｖｐ'-との間には、Ｖｐ＜Ｖｐ'-の関係が生じるため、コンパレータＣＰ４４からＬレベルの比較結果電圧Ｖｄ’が出力されてトランジスタＱ４７のスイッチング動作がオフ状態からオン状態に移行する。そのため、オペアンプＯＰ４２の正相出力ｐが駆動電圧Ｖcc側に接続されるので、制御電圧Ｖｐが検出電圧Ｖｂ相当（駆動電圧Ｖccが５Ｖの場合、約２Ｖ）の方向に強制的に引き込まれる（図８に示す符号εの破線楕円内）。

これにより、オペアンプＯＰ４２の正相出力ｐに位相補償回路（Ｃ２２，Ｑ２４）が接続されていても、その影響を受けることなく制御電圧Ｖｐは検出電圧Ｖｂに俊敏に遷移することが可能となる。なお、制御電圧Ｖｐが検出電圧Ｖｂ相当に達した後は、当該トランジスタＱ２３が非飽和領域で制御されるため、トランジスタＱ２２、Ｑ２１がオフ状態になり駆動電圧Ｖccの供給が遮断されるので、電流シンク部４０ｂのオペアンプＯＰ３１により、抵抗Ｒ２５等の分圧による検出電圧Ｖｂを基準にオペアンプＯＰ４２は、制御電圧Ｖｐが検出電圧Ｖｂと等しくなるように制御される（図８に示す符号ζの破線楕円内）。

したがって、図８と図１５とを比較すると明かなように、オペアンプＯＰ４２による出力応答の遅れを大幅に改善することができ、オペアンプＯＰ４２の出力応答遅れによる駆動電圧Ｖccのオーバーシュートを抑制可能にしている。よって、駆動電圧ライン＋Ｖcc（電源ライン）による駆動電圧Ｖccの安定供給を可能にするので、当該駆動電圧Ｖccの供給を受けるマイコンＭＣ５等の故障を防止することができる。

以上説明したように、本第２実施形態に係る電源回路４０では、アシスト回路４０ｄは、オペアンプＯＰ４２、コンパレータＣＰ４４およびトランジスタＱ４７を備えることで、オペアンプＯＰ４２により、駆動電圧ライン＋Ｖccの駆動電圧Ｖccに基づく検出電圧Ｖａと基準電圧Ｖｒとの誤差を増幅したものを、制御電圧Ｖｐおよび参照電圧Ｖｐ'-として出力し、コンパレータＣＰ４４により、制御電圧Ｖｐと参照電圧Ｖｐ'-とに基づいてこれら両出力間に出力差が生じた場合に比較結果電圧Ｖｄ’を出力する。そして、コンパレータＣＰ４４により比較結果電圧Ｖｄ’が出力されると、トランジスタＱ４７はこれに基づいて制御電圧ＶｐをマイコンＭＣ５のスリープ状態の電位Ｖｂに接近させる。

これにより、制御電圧Ｖｐが、マイコンＭＣ５の動作状態からスリープ状態に遷移する期間中に、位相補償回路（Ｃ２２，Ｑ２４）等により当該遷移が遅延等して制御電圧Ｖｐと参照電圧Ｖｐ'-との間に出力差が生じると、コンパレータＣＰ４４から比較結果電圧Ｖｄ’が出力されてトランジスタＱ４７によって制御電圧ＶｐがマイコンＭＣ５のスリープ状態の電位Ｖｂの方向に引き込まれるので、当該制御電圧Ｖｐは、位相補償回路（Ｃ２２，Ｑ２４）の影響を受けることなく、マイコンＭＣ５のスリープ状態の電位Ｖｂにリアルタイムに遷移することが可能となる。したがって、駆動電圧ライン＋Ｖccの駆動電圧Ｖccのオーバーシュート（図１５参照）を抑制できるので、当該駆動電圧ライン＋Ｖccによる駆動電圧Ｖccの安定供給を可能にし当該駆動電圧Ｖccの供給を受けるマイコンＭＣ５等の故障を防止することができる。

［第３実施形態］
続いて、図９〜図１２に基づいて第３実施形態に係る電源回路５０を説明する。この第３実施形態に係る電源回路５０は、［発明が解決しようとする課題］の欄で説明した「(1) マイコンＭＣ５がスリープ状態から動作状態に遷移する際の問題」に加えて、「(2) マイコンＭＣ５が動作状態からスリープ状態に遷移する際の問題」をも解決するもので、前述の電源回路１００とは、第１実施形態で説明した〔１〕、〔２〕および〔３〕に加えて、次の〔７〕、〔８〕および〔９〕が異なる。

なおここでは、〔７〕、〔８〕および〔９〕による構成等を中心に説明することとし、〔１〕、〔２〕および〔３〕による構成等については、第１実施形態で説明したものと同様であるので省略するが、電源回路５０においても〔１〕、〔２〕および〔３〕による構成を備えるため、第１実施形態による作用・効果と同様の作用・効果が得られる。なお、図９において、符号５０ａは定電圧供給部を、また符号５０ｂは電流シンク部を、さらに号５０ｃはアシスト回路を、それぞれ示し、前述した電源回路３０の定電圧供給部３０ａ、電流シンク部３０ｂ、アシスト回路３０ｃと同様に構成される。また、第１実施形態の電源回路３０と実質的に同一の構成部分には同一符号を付し説明を省略する。

〔７〕電源回路５０では、駆動電圧Ｖccを監視制御するオペアンプＯＰ５２（電源回路１００のオペアンプ６に相当）の出力として得られる、次項〔８〕で説明する参照電圧Ｖｐ'0（参照出力ｐ'0）を電流シンク部５０ｂのオペアンプＯＰ３１の非反転入力に直結した。なお、このオペアンプＯＰ５２は、「誤差増幅器」あるいは「差動増幅器」として概念されるものである。なお、このオペアンプＯＰ５２の参照出力ｐ'0（参照電圧Ｖｐ'0）とオペアンプＯＰ３１との間には、負荷回路等は接続されていない。

前掲(2) の問題は、電源回路１００を構成するオペアンプＯＰ６の出力に接続される位相補償回路（コンデンサＣ２２，トランジスタＱ２４）が、当該オペアンプ６の負荷として作用することで、オペアンプＯＰ６の出力応答が遅れる分、電流シンク部１００ｂのオペアンプＯＰ３１による駆動電圧Ｖccの制御に遅れが生じることである。そこで、図９に示すように、本第３実施形態に係る電源回路５０では、オペアンプＯＰ５２の正相出力ｐ（電源回路１００のオペアンプ６の出力に相当）とは独立した出力として、次項〔８〕で説明するオペアンプＯＰ５２の参照電圧Ｖｐ'0（参照出力ｐ'0）を設け、それを電流シンク部５０ｂのオペアンプＯＰ３１に直接接続するアシスト回路５０ｄを設けた。

このようにオペアンプＯＰ５２とオペアンプＯＰ３１と直結するアシスト回路５０ｄを設けることによって、位相補償回路の有無に関わりなく、オペアンプＯＰ５２の正相出力ｐ相当をオペアンプＯＰ３１の非反転入力に入力することが可能になるので、たとえオペアンプＯＰ５２の正相出力ｐに、コンデンサＣ２２とトランジスタＱ２４による抵抗とからなる位相補償回路が接続されていても、オペアンプＯＰ５２の正相出力ｐ相当を参照出力ｐ'0からオペアンプＯＰ３１の非反転入力に入力することができるので、オペアンプＯＰ５２の出力に応答遅れが生じ得る場合に当該オペアンプＯＰ５２の駆動を高めて応答の遅れを改善することが可能となる。

〔８〕図１０に示すように、電源回路５０では、電源回路１００のオペアンプ６に相当するものとして、出力を３系統有するオペアンプＯＰ５２を設けた。なお、図１０に示すオペアンプＯＰ５２の回路例は、前述した第１実施形態の電源回路３０の定電圧供給部３０ａを構成するオペアンプＯＰ３２の回路例（図２参照）にアシスト回路５０ｄを追加したものに相当する。そのため、図１０において、図２のオペアンプＯＰ３２と実質的に同一の構成部分には同一符号を付し説明を省略する。

図１０に示すように、オペアンプＯＰ５２は、トランジスタＱ３２ａ，Ｑ３２ｂ，Ｑ３２ｆ，Ｑ３２ｇからなる差動部、抵抗３２ｉおよびトランジスタＱ３２ｊ，Ｑ３２ｋからなる定電流部、トランジスタＱ３２ｃ，Ｑ３２ｄ，Ｑ３２ｅ，Ｑ３２ｈからなる正相出力部、トランジスタＱ３２ｍ，Ｑ３２ｎからなる第１参照出力部、トランジスタＱ５２ａ，Ｑ５２ｂからなる第２参照出力部、を備えている。なお、差動部、定電流部および正相出力部は、オペアンプＯＰ３２を構成する差動部、定電流部および正相出力部と同様に構成されており、また第１参照出力部はオペアンプＯＰ３２を構成する参照出力部に相当しそれと同様に構成されているため、ここではこれらの説明を省略する。

このオペアンプＯＰ５２では、差動部、定電流部および正相出力部により制御電圧Ｖｎ（正相出力ｐ）を出力し、また差動部、定電流部および第１参照出力部により参照電圧Ｖｐ'+（参照出力ｐ'+）を出力し得ることに加えて、差動部、定電流部および第２参照出力部により参照電圧Ｖｐ'0（参照出力ｐ'0）を出力し得るように構成されている。

この第２参照出力部では、第１参照出力部を構成したトランジスタＱ３２ｍ，Ｑ３２ｎと同様に、トランジスタＱ５２ａ，Ｑ５２ｂが構成されている。即ち、この第２参照出力部は、正相出力部を構成するトランジスタＱ３２ｅ，Ｑ３２ｈと同様に、トランジスタＱ５２ａ，Ｑ５２ｂを、トランジスタＱ３２ｄ，Ｑ３２ｇに対して接続する。そして、非反転入力ＩＮ＋に比例する電流を流し得るトランジスタＱ５２ａを駆動電圧Ｖcc側に、反転入力ＩＮ−に比例する電流を流し得るトランジスタＱ５２ｂをアース側に、それぞれ位置するように両トランジスタを直列に対向するように接続して駆動電圧Ｖccとアースとの間に介在させる。これにより、正相出力ｐと同様に、非反転入力ＩＮ＋と反転入力ＩＮ−との差電圧を両者の接続点から参照出力ｐ'0として参照電圧Ｖｐ'0を出力可能となる。

〔９〕電源回路５０では、オペアンプＯＰ５２を構成するトランジスタＱ５２ｂのチャネル幅Ｗを当該オペアンプＯＰ５２を構成するトランジスタＱ３２ｈのチャネル幅Ｗを同じになるように設定した。

即ち、トランジスタＱ３２ｇとカレントミラーの関係に接続されるトランジスタＱ３２ｈのチャネル幅Ｗｈと、トランジスタＱ３２ｇとカレントミラーに構成されるトランジスタＱ５２ｂのチャネル幅Ｗｂとを、同じに設定する（Ｗｈ＝Ｗｂ）。これにより、図１１に示すように、参照出力ｐ'0の動作点と正相出力ｐの動作点とが等しくなるため、正相出力ｐによる制御電圧Ｖｐと同一の特性をもつ参照電圧Ｖｐ'0を、参照出力ｐ'0から得ることが可能となる。なお、図１１では、第１実施形態で説明した〔３〕によるトランジスタＱ３２ｎ，３２ｈのチャネル幅Ｗｎ，Ｗｈの設定（Ｗｈ＞Ｗｎ）によって、参照出力ｐ'+の動作点が正相出力ｐの動作点よりも高電位側にシフトしている。

このように構成することにより、オペアンプＯＰ５２では、通常のオペアンプの出力に相当する正相出力ｐのほかに、この正相出力ｐとは独立して正相出力と同様の出力特性が得られる参照出力ｐ'0を出力することが可能になる（参照出力ｐ'0による出力電圧のことを「参照電圧Ｖｐ'0」という）。このため、図１２に示すように、マイコンＭＣ５の動作状態では、オペアンプＯＰ５２の正相出力ｐからは、制御電圧Ｖｐとして、トランジスタＱ２３のしきい値電圧Ｖｔにほぼ等しく制御された電圧（駆動電圧Ｖccが５Ｖの場合、約１Ｖ）が出力され、またオペアンプＯＰ５２の参照出力ｐ'0からも、参照電圧Ｖｐ'0として、これと同じ電圧が出力されている。

このような動作状態から当該マイコンＭＣ５のスリープ状態に遷移した場合には、その状態遷移の期間中に、オペアンプＯＰ５２の制御電圧Ｖｐがしきい値電圧Ｖｔ付近から抵抗Ｒ２５と抵抗Ｒ２６，Ｒ２７との分圧による検出電圧Ｖｂ（駆動電圧Ｖccが５Ｖの場合、約２Ｖ）相当に上昇するように制御されても、位相補償回路（コンデンサＣ２２，トランジスタＱ２４）が負荷として作用することから、当該制御電圧ＶｐがトランジスタＱ２４を介してコンデンサＣ２２に充電される間、制御電圧Ｖｐが緩やかに立ち上がる（図１２に示す符号ηの破線楕円内）。これに対し、オペアンプＯＰ５２の参照出力ｐ'0にはオペアンプＯＰ３１が接続されている以外には何も接続されていないため、目標となる検出電圧Ｖｂ相当に急峻に上昇する（図１２に示す符号θの破線楕円内）。

このため、トランジスタＱ２３のゲートに入力される制御電圧Ｖｐには、出力応答遅れが大きく発生しているものの、オペアンプＯＰ３１の非反転入力に入力される参照電圧Ｖｐ'0については、出力応答遅れを最小限に抑制することができる。これにより、オペアンプＯＰ５２の正相出力ｐに位相補償回路（Ｃ２２，Ｑ２４）が接続されていても、その影響を受けることなくこれとは独立した参照出力ｐ'0から参照電圧Ｖｐ'0を電流シンク部５０ｂに出力できるので、オペアンプＯＰ５２の正相出力ｐに出力応答遅れがあってもこれとは関係なく、電流シンク部５０ｂによる駆動電圧Ｖccの制御が可能となる。

したがって、図１２と図１５とを比較すると明かなように、オペアンプＯＰ５２による出力応答の遅れを大幅に改善することができ、オペアンプＯＰ５２の出力応答遅れによる駆動電圧Ｖccのオーバーシュートを抑制可能にしている。よって、駆動電圧ライン＋Ｖcc（電源ライン）による駆動電圧Ｖccの安定供給を可能にするので、当該駆動電圧Ｖccの供給を受けるマイコンＭＣ５等の故障を防止することができる。

なお、上述した各実施形態に係る電源回路３０，４０，５０で用いたコンパレータＣＰ３３は、入力電圧（反転入力、非反転入力）の変動に対する出力が比較的高速（敏感や俊敏）に応答するものや比較的低速（鈍感や緩慢）に応答するもの等があるが、これらは、上述したマイコンＭＣ５等の状態（動作状態⇔スリープ状態）の遷移途中における駆動電圧Ｖccの供給安定収束性と、コンパレータＣＰ３３の安定制御性と、のトレードオフとなる。即ち、コンパレータＣＰ３３の応答速度（スルーレート）が高くなるとその分、発振等が生じやすく制御状態の安定性に欠けるが、それよりも駆動電圧Ｖccの高速な安定を要求する場合には比較的高速に反応するコンパレータをコンパレータＣＰ３３に適用する。これに対し、駆動電圧Ｖccの高速な安定性よりもコンパレータの制御状態の安定性を要求する場合には比較的低速に反応するコンパレータをコンパレータＣＰ３３に適用する。

なお、上述した各実施形態に係る電源回路３０，４０，５０からは、技術的思想の創作として、以下のような発明の概念を把握することができる。

<1> 電源ライン［＋Ｖcc］の電圧［Ｖcc］に基づく制御入力［Ｖａ］と所定の第１基準入力［Ｖｒ］との差に基づいた第１制御出力［Ｖｐ］を出力可能な第１制御手段［ＯＰ３２，ＯＰ５２］、および、外部から入力される電圧で電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第１入力電圧［ＶＢ］を第１制御出力［Ｖｐ］に従って電源ライン［＋Ｖcc］の電圧［Ｖcc］に等しく降圧可能または遮断可能な第１降圧手段［Ｑ２１］、を有し、第１制御出力［Ｖｐ］が第１入力電圧［ＶＢ］の降圧を制御可能な定電圧制御出力状態［マイコンＭＣ５の動作状態］の期間中に第１降圧手段［Ｑ２１］により降圧された電圧を電源ライン［＋Ｖcc］の電圧［Ｖcc］として電源ライン［＋Ｖcc］に出力可能で、第１制御出力［Ｖｐ］が第１入力電圧［ＶＢ］の遮断を制御可能な遮断制御出力状態［マイコンＭＣ５のスリープ状態］の期間中に電源ライン［＋Ｖcc］への出力を遮断可能な第１定電圧回路［３０ａ，４０ａ，５０ａ］と、
第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ４２，ＯＰ５２］により出力される第１制御出力［Ｖｐ］と所定の第２基準入力［Ｖｂ］との差に基づいた第２制御出力［Ｖｓ］を出力可能な第２制御手段［ＯＰ３１］、および、第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１降圧手段［Ｑ２１］が第１入力電圧［ＶＢ］の遮断状態に制御されている期間中に入力される電圧で電源ライン［＋Ｖcc］の電圧［Ｖcc］よりも高い第２入力電圧［ＶＢ］を第２制御出力［Ｖｓ］に従って降圧可能な第２降圧手段［Ｑ２５］、を有し、当該遮断制御の期間中、第２降圧手段［Ｑ２５］により降圧された電圧を電源ライン［＋Ｖcc］の電圧［Ｖcc］として電源ライン［＋Ｖcc］に出力可能な第２定電圧回路［３０ｂ，４０ｂ，５０ｂ］と、
第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ４２，ＯＰ５２］により出力される第１制御出力［Ｖｐ］が、定電圧制御出力状態［動作状態］と遮断制御出力状態［スリープ状態］との間で遷移することを遅延させ得る遅延要因回路［Ｃ２２，Ｑ２４］と、を備えた電源回路であって、
第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移すること、または第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移すること、を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にするアシスト回路［３０ｃ，４０ｃ，５０ｃ］を備える。なお、［ ］内の数字等は、上述した各実施形態で説明した符号等に対応し得るものである（以下同じ）。

<1> の構成によると、アシスト回路［３０ｃ，４０ｃ，４０ｄ，５０ｃ］を備えるので、第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移すること、または第１定電圧回路［３０ａ，４０ａ，５０ａ］による第１制御出力［Ｖｐ］が定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移すること、を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にする。

これにより、遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移する際に第１制御出力［Ｖｐ］の状態遷移を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にするので、このような状態遷移の際に第１制御出力［Ｖｐ］が遅れること（出力応答遅れ）による第１降圧手段［Ｑ２１］の制御遅延によって当該第１降圧手段［Ｑ２１］により降圧された電圧の電源ライン［＋Ｖcc］への遮断から出力への切り換えが遅れて発生する電源ライン［＋Ｖcc］の電圧［Ｖcc］の沈み込みを（図１４参照）、抑制することが可能となる。したがって、このような沈み込みによる電源ライン［＋Ｖcc］の電圧降下を抑制するため、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等のシステムリセットを防止することができる。

また、定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移する際、に第１制御出力［Ｖｐ］の状態遷移を遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく可能にするので、このような状態遷移の際に第１制御出力［Ｖｐ］が遅れること（出力応答遅れ）に起因する第２制御手段［ＯＰ３１］による第２降圧手段［Ｑ２５］の制御遅延によって当該第２降圧手段［Ｑ２５］により降圧された電圧の電源ライン［＋Ｖcc］への出力が遅れて発生する電源ライン［＋Ｖcc］の電圧［Ｖcc］のオーバーシュートを（図１５参照）、抑制することが可能となる。したがって、このようなオーバーシュートによる電源ライン［＋Ｖcc］の電圧上昇を抑制するため、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等の故障を防止することができる。

<2> <1> に記載の電源回路において、アシスト回路［３０ｃ，４０ｃ，４０ｄ，５０ｃ］は、第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ５２］から出力される第１制御出力［Ｖｐ］が、遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移する期間中に、第１制御出力［Ｖｐ］を定電圧制御出力状態［動作状態］の方向に引き込む定電圧制御方向引込回路［３０ｃ，４０ｃ，５０ｃ］である。

<2> の構成によると、アシスト回路［３０ｃ，４０ｃ，４０ｄ，５０ｃ］である定電圧制御方向引込回路［３０ｃ，４０ｃ，５０ｃ］は、第１定電圧回路［３０ａ，４０ａ，５０ａ］の第１制御手段［ＯＰ３２，ＯＰ４２，ＯＰ５２］から出力される第１制御出力［Ｖｐ］が、遮断制御出力状態［スリープ状態］から定電圧制御出力状態［動作状態］に遷移する期間中に、第１制御出力［Ｖｐ］を定電圧制御出力状態［動作状態］の方向に引き込む。これにより、このような状態遷移の期間中には、第１制御出力［Ｖｐ］が定電圧制御出力状態［動作状態］の方向に引き込まれるので、当該第１制御出力［Ｖｐ］は、遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく、定電圧制御出力状態［動作状態］に俊敏に遷移することが可能となる。したがって、電源ライン［＋Ｖcc］の電圧［Ｖcc］の沈み込み（図１４参照）を抑制できるので、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等のシステムリセットを防止することができる。

<3> <1> に記載の電源回路において、アシスト回路［４０ｄ］は、第１定電圧回路［４０ａ］の第１制御手段［ＯＰ４２］から出力される第１制御出力［Ｖｐ］が、定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移する期間中に、第１制御出力［Ｖｐ］を遮断制御出力状態［スリープ状態］の方向に引き込む遮断制御方向引込回路［４０ｄ］である。

<3> の構成によると、アシスト回路［３０ｃ，４０ｃ，４０ｄ，５０ｃ］である遮断制御方向引込回路［４０ｄ］は、第１定電圧回路［４０ａ］の第１制御手段［ＯＰ４２］から出力される第１制御出力［Ｖｐ］が、定電圧制御出力状態［動作状態］から遮断制御出力状態［スリープ状態］に遷移する期間中に、第１制御出力［Ｖｐ］を遮断制御出力状態［スリープ状態］の方向に引き込む。これにより、このような状態遷移の期間中には、第１制御出力［Ｖｐ］が遮断制御出力状態［スリープ状態］の方向に引き込まれるので、当該第１制御出力［Ｖｐ］は、遅延要因回路［Ｃ２２，Ｑ２４］の影響を受けることなく、遮断制御出力状態［スリープ状態］に俊敏に遷移することが可能となる。したがって、電源ライン［＋Ｖcc］のオーバーシュート（図１５参照）を抑制できるので、当該電源ライン［＋Ｖcc］による電圧［Ｖcc］の安定供給を可能にし当該電圧［Ｖcc］の供給を受けるマイコン［ＭＣ５］等の故障を防止することができる。

本発明の第１実施形態に係る電源回路の構成例を示す回路図である。 本第１実施形態に係る電源回路の定電圧供給部を構成するオペアンプの回路例を示す回路図である。 図２に示すオペアンプの差動入力に対する出力特性を示す説明図である。 本第１実施形態に係る電源回路の動作を示す説明図で、マイコンがスリープ状態から動作状態に遷移する際における制御電圧Ｖｐ、参照電圧Ｖｐ'+および駆動電圧Ｖccの変動特性を示すものである。 本発明の第２実施形態に係る電源回路の構成例を示す回路図である。 本第２実施形態に係る電源回路の定電圧供給部を構成するオペアンプの回路例を示す回路図である。 図６に示すオペアンプの差動入力に対する出力特性を示す説明図である。 本第３実施形態に係る電源回路の動作を示す説明図で、マイコンが動作状態からスリープ状態に遷移する際における制御電圧Ｖｐ、参照電圧Ｖｐ'-および駆動電圧Ｖccの変動特性を示すものである。 本発明の第３実施形態に係る電源回路の構成例を示す回路図である。 本第３実施形態に係る電源回路の定電圧供給部を構成するオペアンプの回路例を示す回路図である。 図１０に示すオペアンプの差動入力に対する出力特性を示す説明図である。 本第３実施形態に係る電源回路の動作を示す説明図で、マイコンが動作状態からスリープ状態に遷移する際における制御電圧Ｖｐ、参照電圧Ｖｐ'0および駆動電圧Ｖccの変動特性を示すものである。 特許文献１に開示される電源回路の構成例を示す回路図である。 特許文献１に開示される電源回路の動作を示す説明図で、マイコンがスリープ状態から動作状態に遷移する際における制御電圧Ｖｐおよび駆動電圧Ｖccの変動特性を示すものである。 特許文献１に開示される電源回路の動作を示す説明図で、マイコンが動作状態からスリープ状態に遷移する際における制御電圧Ｖｐおよび駆動電圧Ｖccの変動特性を示すものである。

符号の説明

３０、４０、５０…電源回路
３０ａ、４０ａ、５０ａ…定電圧供給部（第１定電圧回路）
３０ｂ、４０ｂ、５０ｂ…電流シンク部（第２定電圧回路）
３０ｃ、４０ｃ、５０ｃ…アシスト回路（定電圧制御方向引込回路）
４０ｄ…アシスト回路（遮断制御方向引込回路）
５０ｄ…アシスト回路
Ｃ２２…コンデンサ（遅延要因回路）
Ｃ２１、Ｃ２３…コンデンサ
ＣＰ３３…コンパレータ（差動比較器）
ＣＶ２９…定電圧源
Ｄ３…ダイオード
Ｉｏ…注入電流
Ｉｘ…負荷電流
ＯＰ３１…オペアンプ（第２制御手段）
ＯＰ３２、ＯＰ４２、ＯＰ５２…オペアンプ（第１制御手段、誤差増幅器）
ｐ…正相出力（第１制御出力）
ｐ'+、ｐ'-…参照出力（他の第１制御出力）
ｐ'0…参照出力
Ｑ２１…トランジスタ（第１降圧手段）
Ｑ２４…トランジスタ（遅延要因回路）
Ｑ２２、Ｑ２３…トランジスタ
Ｑ２５…トランジスタ（第２降圧手段）
Ｑ３４、Ｑ４２、Ｑ５４…トランジスタ
Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５、Ｒ２６、Ｒ２７…抵抗
Ｔ７、Ｔ９、Ｔ２３、Ｔ２５、Ｔ２６…端子
ＭＣ５…マイコン
Ｖａ…検出電圧（制御入力）
Ｖｂ…検出電圧（第２基準入力、遮断制御出力状態の電位）
ＶＢ…バッテリ電圧（第１入力電圧、第２入力電圧）
Ｖcc…駆動電圧（電源ラインの電圧）
Ｖｄ、Ｖｄ’…比較結果電圧（第３制御出力）
Ｖｎ…逆制御電圧（他の第１制御出力）
Ｖｐ…制御電圧（第１制御出力）
Ｖｐ'+、Ｖｐ'-…参照電圧（他の第１制御出力）
Ｖｐ'0…参照電圧
Ｖｒ…基準電圧（第１基準入力）
Ｖｓ…シンク電圧（第２制御出力）
Ｖｔ…しきい値電圧（定電圧制御出力状態の電位）
＋ＶＢ…バッテリ電圧ライン
＋Ｖcc…駆動電圧ライン（電源ライン）

Claims (2)

1. 電源ラインの電圧に基づく制御入力と所定の第１基準入力との差に基づいた第１制御出力を出力可能な第１制御手段、および、外部から入力される電圧で前記電源ラインの電圧よりも高い第１入力電圧を前記第１制御出力に従って前記電源ラインの電圧に等しく降圧可能または遮断可能な第１降圧手段、を有し、前記第１制御出力が前記第１入力電圧の降圧を制御可能な定電圧制御出力状態の期間中に前記第１降圧手段により降圧された電圧を前記電源ラインの電圧として前記電源ラインに出力可能で、前記第１制御出力が前記第１入力電圧の遮断を制御可能な遮断制御出力状態の期間中に前記電源ラインへの出力を遮断可能な第１定電圧回路と、
   前記第１定電圧回路の第１制御手段により出力される第１制御出力と所定の第２基準入力との差に基づいた第２制御出力を出力可能な第２制御手段、および、前記第１定電圧回路の第１降圧手段が前記第１入力電圧の遮断状態に制御されている期間中に入力される電圧で前記電源ラインの電圧よりも高い第２入力電圧を前記第２制御出力に従って降圧可能な第２降圧手段、を有し、当該遮断制御の期間中、前記第２降圧手段により降圧された電圧を前記電源ラインの電圧として前記電源ラインに出力可能な第２定電圧回路と、
   前記第１定電圧回路の第１制御手段により出力される第１制御出力が、前記定電圧制御出力状態と前記遮断制御出力状態との間で遷移することを遅延させ得る遅延要因回路と、
   を備えた電源回路であって、
   前記第１制御手段としての第１誤差増幅器であって、前記電源ラインの電圧に基づく制御入力と前記所定の第１基準入力との誤差を増幅したものを、前記第１制御出力および他の第１制御出力として出力可能な誤差増幅器と、
   前記第１制御出力と前記他の第１制御出力とに基づいてこれら両出力間に出力差が生じた場合に所定の第３制御出力を出力可能な差動比較器と、
   前記第３制御出力に基づいて前記第１制御出力を前記定電圧制御出力状態の電位に接近させるトランジスタと、を備える定電圧制御方向引込回路であって、
   前記第１定電圧回路の第１制御手段から出力される第１制御出力が、前記遮断制御出力状態から前記定電圧制御出力状態に遷移する期間中に、前記第１制御出力を前記定電圧制御出力状態の方向に引き込むことを特徴とする電源回路。
2. 電源ラインの電圧に基づく制御入力と所定の第１基準入力との差に基づいた第１制御出力を出力可能な第１制御手段、および、外部から入力される電圧で前記電源ラインの電圧よりも高い第１入力電圧を前記第１制御出力に従って前記電源ラインの電圧に等しく降圧可能または遮断可能な第１降圧手段、を有し、前記第１制御出力が前記第１入力電圧の降圧を制御可能な定電圧制御出力状態の期間中に前記第１降圧手段により降圧された電圧を前記電源ラインの電圧として前記電源ラインに出力可能で、前記第１制御出力が前記第１入力電圧の遮断を制御可能な遮断制御出力状態の期間中に前記電源ラインへの出力を遮断可能な第１定電圧回路と、
   前記第１定電圧回路の第１制御手段により出力される第１制御出力と所定の第２基準入力との差に基づいた第２制御出力を出力可能な第２制御手段、および、前記第１定電圧回路の第１降圧手段が前記第１入力電圧の遮断状態に制御されている期間中に入力される電圧で前記電源ラインの電圧よりも高い第２入力電圧を前記第２制御出力に従って降圧可能な第２降圧手段、を有し、当該遮断制御の期間中、前記第２降圧手段により降圧された電圧を前記電源ラインの電圧として前記電源ラインに出力可能な第２定電圧回路と、
   前記第１定電圧回路の第１制御手段により出力される第１制御出力が、前記定電圧制御出力状態と前記遮断制御出力状態との間で遷移することを遅延させ得る遅延要因回路と、
   を備えた電源回路であって、
   前記第１制御手段としての誤差増幅器であって、前記電源ラインの電圧に基づく制御入力と前記所定の第１基準入力との誤差を増幅したものを、前記第１制御出力および他の第１制御出力として出力可能な誤差増幅器と、
   前記第１制御出力と前記他の第１制御出力とに基づいてこれら両出力間に出力差が生じた場合に所定の第３制御出力を出力可能な差動比較器と、
   前記第３制御出力に基づいて前記第１制御出力を前記定電圧制御出力状態の電位に接近させるトランジスタと、を備える遮断制御方向引込回路であって、
   前記第１定電圧回路の第１制御手段から出力される第１制御出力が、前記定電圧制御出力状態から前記遮断制御出力状態に遷移する期間中に、前記第１制御出力を前記遮断制御出力状態の方向に引き込むことを特徴とする電源回路。

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