JP2008225952A - ボルテージレギュレータ - Google Patents

Abstract

【課題】スタンバイ状態はもちろん軽負荷時においても効率が高く、電源回路の切り換え時においても出力変動の少ないボルテージレギュレータを提供する。
【解決手段】切換信号Ｓｃに応じて、負荷電流Ｉoが多い場合に負荷３０に電力を供給する第１電源回路１０と、負荷電流Ｉoが少ない場合に負荷３０に電力を供給する第２電源回路２０を備え、第２電源回路２０が負荷３０に電力を供給中は第２電源回路２０を動作させるバイアス電流を負荷電流Ｉoに比例するようにした。これにより、第２電源回路２０が分担できる負荷電流範囲が広がり、第１電源回路１０では効率の低下する軽負荷動作モードに第２電源回路２０を用いることで効率向上が達成できる。第２電源回路２０は、第１電源回路１０が負荷に電力を供給中にもバイアス電流を供給するようにしたので、第２電源回路に動作が戻る際の出力電圧の変動が小さくなった。
【選択図】図１

Description

本発明は、重負荷用電源回路と軽負荷用電源回路を切り換えて用いるボルテージレギュレータに関し、特に重負荷用電源回路から軽負荷用電源回路に切り換えるときの出力電圧の変動を少なくすることができるボルテージレギュレータに関する。

ボルテージレギュレータのリップル除去率(ＰＳＲＲ)や負荷過渡応答性を向上させるためにはボルテージレギュレータ自体の消費電流を大きくする必要がある。

携帯電話等のように、通常の消費電流で動作し、リップル除去率(ＰＳＲＲ)や負荷過渡応答性が必要な動作状態と、スタンバイモード等のように高速応答性を必要とせず低消費電流となる待機状態とを有する機器では、消費電流が大きく高速応答性を有するボルテージレギュレータを使用すると、待機状態ではボルテージレギュレータによる消費電流の無駄が大きかった。

そこで、特開平３−１５８９１２号公報（特許文献１）に記載された発明では、負荷電流に応じてボルテージレギュレータの誤差増幅回路に供給する電流を変化させることで、負荷電流の多い場合は高速応答性を確保し、負荷電流が少ない場合はボルテージレギュレータの消費電流の低減を実現している。

また、特開２００２−２８７８３３号公報（特許文献２）に記載された発明では、消費電流は大きいがＰＳＲＲ及び負荷過渡応答性に優れた第１の定電圧回路と、ＰＳＲＲ及び負荷過渡応答性は劣る物の、消費電流が少ない第２の定電圧回路を備えている。この２つの定電圧回路は負荷回路から出力される切換信号によって、重負荷時は第１の定電圧回路を作動させ、スタンバイモードのような軽負荷時は第２の定電圧回路を作動するようにしている。

第１の定電圧回路が作動中は第２の定電圧回路をスタンバイ状態とし、第２の定電圧回路が作動中は第１の定電圧回路をスタンバイ状態とし、使用していない方の定電圧回路の消費電流をカットするようにして定電圧回路自体の消費電流の増加を抑えている。

特許第３７１０４６８号公報（特許文献３）は、遅延回路を備え、第１の定電圧回路と第２の定電圧回路の切換時に、両方の定電圧回路が同時に動作する期間を設け、切換時の出力電圧の低下を防止するようにしているが、遅延回路を設けるため回路規模が増え複雑になる。

特開平３−１５８９１２号公報 特開２００２−２８７８３３号公報 特許第３７１０４６８号公報

しかし、上記引用例１に記載された発明は、ボルテージレギュレータを構成するトランジスタは最大負荷電流を想定して選択されているため、消費電流を余り小さくできない。そのため携帯電話のスタンバイモードのように極めて消費電流の少ない場合にはまだ消費電流の無駄が大きいという問題がある。

また、引用例２に記載された発明のように、選択されていないときに定電圧回路の消費電流カットしてしまうと、定電圧回路の起動に時間が掛かる。そのため、第１の定電圧回路と第２の定電圧回路の切換時に出力電圧が大きく低下してしまうという問題が発生する。これは、第１の定電圧回路を非作動にして第２の定電圧回路を動作させた場合に特に問題となる。

さらに、近年、機器の多機能化が進み、通常の動作状態に於ても極めて軽負荷で動作する場合から、多くの機能が同時に動作して負荷電流が非常に大きくなる場合まで動作電流のダイナミックレンジが拡がってきている。そのため、スタンバイ状態以外は消費電流の大きい第２の定電圧回路を用いるようにしていると、通常の動作状態でも軽負荷時の効率は低下してしまうという問題が発生する。

また、引用例３に記載された発明では、せっかく同時に動作する期間を設けても両定電圧回路の出力電圧に少しでも差があると、出力電圧の高い方の定電圧回路から低い方の定電圧回路に切り換わる場合は、低い方の定電圧回路は高いほうの定電圧回路の出力電圧が低下するまで動作を開始しないので、結局、高いほうの定電圧回路の動作が終了するまで動作を開始しない。そのため、両方の定電圧回路の出力電圧を極めて高精度一致させる必要があり部品精度やコストに問題があった。しかも、前記した通常の動作状態に於ける軽負荷時の効率低下に対しては改善されていないという問題がある。

本発明は、上述した問題を解決し、スタンバイ状態はもちろん、軽負荷時においても効率が高く、しかも電源回路の切り換え時においても出力変動の少ないボルテージレギュレータを提供することを目的としている。

本発明は、上記の課題を解決するために、次の構成を採用した。すなわち、
ａ）請求項１では、直流電源からの電圧を所定の電圧に変換して出力端子から出力し負荷に電力を供給するするボルテージレギュレータにおいて、切換信号に応じて、負荷電流が多い場合に前記負荷に電力を供給する第１電源回路と、負荷電流が少ない場合に前記負荷に電力を供給する第２電源回路を備え、前記第２電源回路が前記負荷に電力を供給中は、前記第２電源回路を動作させるバイアス電流を前記負荷電流に比例するようにしたので、前記第２電源回路が分担できる負荷電流範囲が広がり、前記第１電源回路では効率の低下する軽負荷動作モードに前記第２電源回路を用いることで効率向上が達成できる。

ｂ）請求項２では、前記第２電源回路は、前記第１電源回路が前記負荷に電力を供給中にも前記バイアス電流を供給するようにしたので、前記第２電源回路に動作が戻る際の出力電圧の変動が小さくなった。

ｃ）請求項３では、前記第１電源回路が前記負荷に電力を供給中における前記第２電源回路のバイアス電流は、前記負荷電流に応じて変化させるようにしたので、重負荷から瞬時に前記第２電源回路に動作が戻る際にも出力電圧の変動が小さくなった。

ｄ）請求項４では、前記第２電源回路のバイアス電流は、該第２電源回路のバイアス電流が所定の電流値に達すると、該第２電源回路のバイアス電流の増加を停止するようしたので、重負荷から瞬時に前記第２電源回路に動作が戻る際の出力電圧の変動を小さくでき、しかもバイアス電流の流し過ぎによる無駄を抑えることができる。

また、前記第２電源回路に動作が戻る直前の負荷電流が小さいと分かっている場合には、バイアス電流の無駄を抑えるために、請求項５では、前記切換信号に応じて、前記第１電源回路が前記負荷に電力を供給開始すると、前記第２電源回路のバイアス電流を、切り換わり時点の前記第２電源回路のバイアス電流より少ない定電流とし、請求項６では、前記切換信号に応じて、前記第１電源回路が前記負荷に電力を供給開始すると、前記第２電源回路のバイアス電流を、切り換わり時点の前記第２電源回路のバイアス電流より少なくし、その後、前記第２電源回路のバイアス電流を負荷電流に応じて変化させるようにし、請求項７では、前記第２電源回路のバイアス電流は、該第２電源回路のバイアス電流が所定の電流値に達すると、該第２電源回路のバイアス電流の増加を停止するようにした。

また、前記第２電源回路に動作が戻る直前の負荷電流が常に大きいと分かっている場合には、出力電圧の変動をできるだけ小さくできるように、請求項８では、前記切換信号に応じて、前記第１電源回路が前記負荷に電力を供給開始すると、前記第２電源回路のバイアス電流を、切り換わり時点の前記第２電源回路のバイアス電流より大きい定電流とし、請求項９では、前記切換信号に応じて、前記第１電源回路が前記負荷に電力を供給開始すると、前記第２電源回路のバイアス電流を、切り換わり時点の前記第２電源回路のバイアス電流より大きくし、その後、前記バイアス電流を負荷電流に応じて変化させるようにし、請求項１０では、前記第２電源回路のバイアス電流は、該第２電源回路のバイアス電流が所定の電流値に達すると、該第２電源回路のバイアス電流の増加を停止するようにした。

請求項１１では、前記第１電源回路のバイアス電流は、前記負荷電流に応じて増加させるようにした。

請求項１２では、前記第１電源回路のバイアス電流は、該第１電源回路のバイアス電流が所定の電流値に達すると、該第１電源回路のバイアス電流の増加を停止するようした。

請求項１３では、第１電源回路と第２電源回路の切換が頻繁に起らないように、前記負荷に電力を供給する電源回路が、前記切換信号に応じて前記第２電源回路から前記第１電源回路に切り換わるときの負荷電流を、前記第１電源回路から前記第２電源回路に切り換わるときの負荷電流より大きくした。

本発明のボルテージレギュレータによれば、第２電源回路を動作させるバイアス電流を負荷電流に比例するようにしたので、第２電源回路が分担できる負荷電流範囲が広がり、第１電源回路では効率の低下する軽負荷動作モードに第２電源回路を用いることで効率向上が達成できる。

また、第１電源回路の動作中においても第２電源回路にバイアス電流を供給するようにしたので、第２電源回路に動作を戻す際の出力電圧の変動が小さくなった。

さらに、第１電源回路の動作中における第２電源回路のバイアス電流も負荷電流に比例して増加するようにしたので、第２電源回路に動作が戻る直前の負荷電流に関わりなく切り換わり時における出力電圧の変動が小さくなった。

さらに、第２電源回路に動作が戻る直前の負荷電流が予め予想できる場合は、第１電源回路が動作中における第２電源回路のバイアス電流もそれに合わせて設定するようにしたので、バイアス電流の無駄を抑えることが可能となった。

さらに、第１電源回路が動作中における第２電源回路のバイアス電流が大きくなり過ぎないように制限手段を設けたのでバイアス電流の無駄を抑えることが可能となった。

以下、図面を参照して、本発明に係るボルテージレギュレータの実施形態を詳細に説明する。
図１は、本発明に係るボルテージレギュレータの概要を説明するためのブロック図である。

同図において、１００はボルテージレギュレータであり、端子ＩＮに直流電源である入力電圧Ｖinが印加されている。また、出力端子ＯＵＴと端子ＧＮＤ間には負荷３０が接続されている。さらに端子Ｓｃには切換信号Ｓｃが入力されている。

また、切換信号Ｓｃは後述する出力トランジスタＭ１に流れる負荷電流Ｉoに応じてレベルの変化する信号で、例えば、負荷電流Ｉoが電流値Ｉo1以上になるとハイレベルに、負荷電流ＩoがＩo1より小さいＩo2以下になるとローレベルに変化する。なお、切換信号Ｓｃは負荷３０に含まれる図示しない制御回路から出力してもよいし、負荷電流Ｉoを検出して生成しても良い。

ボルテージレギュレータ１００は、第１電源回路１０、第２電源回路２０、ＰＭＯＳトランジスタを用いた出力トランジスタＭ１、出力電圧Ｖoを検出するための抵抗Ｒ１とＲ２で構成されている。

出力トランジスタＭ１のソースは端子ＩＮを介して入力電圧Ｖinに接続されている。またドレインは出力端子ＯＵＴに接続され、さらに直列接続されている抵抗Ｒ１とＲ２を介してＧＮＤに接続されている。さらにゲートは、後述する第１電源回路１０と第２電源回路２０の各出力端子(OUT1とOUT2)に接続されている。

第１電源回路１０と第２電源回路２０には、入力電圧Ｖin、切換信号Ｓｃ、出力電圧Ｖoを抵抗Ｒ１とＲ２で分圧した電圧Ｖfbが入力されている。また第１電源回路１０の出力は端子OUT1から、第２電源回路２０の出力は端子OUT2から出力され、前記したように出力トランジスタＭ１のゲートに接続されている。

さらに、第１電源回路１０は負荷電流Ｉoに応じて自身のバイアス電流を制御する第１バイアス電流制御回路１２を、第２電源回路２０は負荷電流Ｉoに応じて自身のバイアス電流を制御する第２バイアス電流制御回路２２を備えている。

（第１の実施例）
図２は、図１のボルテージレギュレータ１００の第１の実施例を示す回路図である。図１と同じ回路、及び要素には同じ符号が記してある。

同図において、第１電源回路１０は、第１誤差増幅回路１１、切換信号Ｓｃで制御されるスイッチ手段ＳＷ１、第１バイアス電流制御回路１２で構成されている。

第１バイアス電流制御回路１２は、ＰＭＯＳトランジスタＭ１２、ＮＭＯＳトランジスタＭ１１、Ｍ１３、Ｍ１４およびバイアス用電源Ｖb1で構成されている。

ＮＭＯＳトランジスタＭ１１のソースはＧＮＤに接続され、ドレインは第１誤差増幅回路１１の第１バイアス端子に接続されている。ＮＭＯＳトランジスタＭ１１のゲート−ソース間にはバイアス用電源Ｖb1が印加されているので、ＮＭＯＳトランジスタＭ１１のドレインは定電流を出力し、第１誤差増幅回路１１に第１のバイアス電流Ｉb11を供給している。

ＰＭＯＳトランジスタＭ１２のソースは出力トランジスタＭ１のソースに接続されると共に、端子ＩＮを介して入力電源Ｖinに接続されている。またゲートは出力トランジスタＭ１のゲートに接続されているので、ＰＭＯＳトランジスタＭ１２と出力トランジスタＭ１はカレントミラー回路を構成している。さらに、ＰＭＯＳトランジスタＭ１２のゲートはスイッチ手段ＳＷ１を介して第１誤差増幅回路１１の出力に接続されている。

ＰＭＯＳトランジスタＭ１２のドレインはＮＭＯＳトランジスタＭ１３のドレインに接続されている。ＮＭＯＳトランジスタＭ１３のソースはＧＮＤに接続され、ゲートはＮＭＯＳトランジスタＭ１４のゲートに接続されると共に自身のドレインに接続されている。

ＮＭＯＳトランジスタＭ１４のソースはＧＮＤに接続されているのでＮＭＯＳトランジスタＭ１３とＭ１４はカレントミラー回路を構成している。ＮＭＯＳトランジスタＭ１４のドレインは第１誤差増幅回路１１の第２バイアス端子に接続されている。

上記したように、出力トランジスタＭ１とＰＭＯＳトランジスタＭ１２はカレントミラー回路となっているので、負荷電流ＩoとＰＭＯＳトランジスタＭ１２のドレイン電流Ｉb13は比例している。ドレイン電流Ｉb13はＮＭＯＳトランジスタＭ１３のドレイン電流となっており、ＮＭＯＳトランジスタＭ１３とＭ１４もカレントミラー回路となっているので、ＮＭＯＳトランジスタＭ１４のドレイン電流Ｉb12も負荷電流Ｉoに比例した電流となる。すなわち、第１誤差増幅回路１１の第２バイアス端子に供給されるバイアス電流は負荷電流Ｉoに応じて変化する電流となる。

第１誤差増幅回路１１の反転入力には基準電圧Ｖrefが印加され、非反転入力には出力電圧Ｖoを抵抗Ｒ１とＲ２で分圧した電圧Ｖfbが印加されている。

スイッチ手段ＳＷ１の制御端子には切換信号Ｓｃが接続されており、負荷電流Ｉoが所定の電流値Ｉo1以上になるとスイッチ手段ＳＷ１はオンになるようになっている。

スイッチ手段ＳＷ１がオンすると、第１誤差増幅回路１１の出力が出力トランジスタＭ１のゲートに接続される。第１誤差増幅回路１１は出力検出電圧Ｖfbが基準電圧Ｖrefと等しくなるように出力トランジスタＭ１のゲート電圧を制御するので、出力端子ＯＵＴからは基準電圧に比例した定電圧が出力電圧Ｖoとして出力される。

第１誤差増幅回路１１は、第２バイアス電流Ｉb12が負荷電流Ｉoに比例するため、負荷電流Ｉoが上記所定の電流値Ｉo1から最大負荷電流までの広い電流範囲に渡って高効率で動作し、しかも必要な応答速度が得られるようになる。

なお、第１誤差増幅回路１１の第２バイアス電流Ｉb12はある電流値まで増加すると、それ以上増やしてもＰＳＲＲ及び負荷過渡応答性の向上に対する効果は少なくなるので、図示しないが、ＰＭＯＳトランジスタＭ１２のドレイン電流を所定の電流値で制限する手段を設けることが望ましい。これは、後述する図３の回路と同様にすることで簡単に実現することができる。

第２電源回路２０は、第２誤差増幅回路２１、切換信号Ｓｃで制御されるスイッチ手段ＳＷ２、第２バイアス電流制御回路２２で構成されている。なお、基準電圧Ｖrefは第１と第２電源回路の両方に基準電圧を供給している。

第２バイアス電流制御回路２２は、ＰＭＯＳトランジスタＭ２２、ＮＭＯＳトランジスタＭ２１、Ｍ２３、Ｍ２４およびバイアス用電源Ｖb2で構成されている。第２バイアス電流制御回路の回路構成は、前記した第１バイアス電流制御回路１２と全く同じ構成となっているので、詳細な説明は省略する。

スイッチ手段ＳＷ２の制御端子には切換信号Ｓｃが接続されており、第１電源回路１０のスイッチ手段ＳＷ１と相補的にオン／オフを行うので、負荷電流Ｉoが０Ａから前記所定の電流値Ｉo1まではオンとなる。

スイッチ手段ＳＷ２がオンのときは第２誤差増幅回路２１の出力が出力トランジスタＭ１のゲートに接続されるので、第２誤差増幅回路２１は出力検出電圧Ｖfbが基準電圧Ｖrefと等しくなるように出力トランジスタＭ１のゲート電圧を制御する。

第２電源回路２０の第２誤差増幅回路２１のバイアス電流も、第１バイアス端子にＮＭＯＳトランジスタＭ２１のドレイン電流で定電流のＩb1と、第２バイアス端子に負荷電流Ｉoに比例したＮＭＯＳトランジスタＭ２４のドレイン電流Ｉb2が供給されている。

また、第２電源回路２０で制御する負荷電流Ｉoは、第１電源回路が制御する負荷電流Ｉoの数十分の１から数百分の１と非常に小さいので、第２電源回路２０を構成しているＭＯＳトランジスタは、第１電源回路１０を構成しているＭＯＳトランジスタに比べ、小さいバイアス電流で動作する素子を用い、少ないバイアス電流で動作させているため、スタンバイ時のように負荷電流Ｉoがほとんど流れないような状態から、第１電源回路１０では効率が低下する軽負荷まで高効率に動作することが出来る。

さらに、第２電源回路２０は、負荷電流Ｉoが前記所定の電流値Ｉo1以上になっても、第２誤差増幅回路２１の第２バイアス端子のバイアス電流Ｉb2は負荷電流Ｉoに応じて変化するようにしている。この様子を図１０の（イ）に示す。

図１０は、本発明の各実施例における第２誤差増幅回路２１のバイアス電流(Ｉb1とＩb2の和)と負荷電流Ｉoの関係を示したグラフである。縦軸が第２誤差増幅回路２１のバイアス電流(Ｉb1+Ｉb2)で、横軸が負荷電流Ｉoである。

第２誤差増幅回路２１のバイアス電流は、図１０の（イ）に示すように、負荷電流Ｉoが０Ａの場合はＮＭＯＳトランジスタＭ２４のドレイン電流Ｉb2も０Ａとなるので、ＮＭＯＳトランジスタＭ２１のドレイン電流Ｉb1だけである。負荷電流Ioが増加するにしたがって、直線的に増加し、Ａ点でスイッチ手段ＳＷ２がオフして、ボルテージレギュレータ１００の動作が第１電源回路１０に切り換わった後も同じ傾斜で増加する。

このように、第２誤差増幅回路２１のバイアス電流(Ｉb1+Ｉb2)を負荷電流Ｉoと共に増加させているので、大きな負荷電流Ｉoから急にスタンバイもしくは第２電源回路２０に動作が戻る負荷電流Ｉo2(図１０の重→軽切換り電流Ｉo2)以下まで低下した場合でも、切り換わる直前の第２誤差増幅回路２１のバイアス電流は比較的大きいため、出力電圧Ｖoが大きく低下することなく電源回路を第１電源回路１０から第２電源回路２０へ切り換えることができるようになった。

（第２の実施例）
図３は、本発明の第２の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。図２の第１の実施例と異なる点はＰＭＯＳトランジスタＭ２２のドレインと端子ＩＮ間に定電流源２３を介挿した所である。

定電流源２３の電流値Ｉ２は、電源回路が第２電源回路２０から第１電源回路１０に切り換わるときの第２バイアス電流Ｉb2と等しいかより大きい電流値に設定されている。

このため、負荷電流Ｉoがどんなに増加しても、第２誤差増幅回路２１の第２バイアス電流Ｉb2は定電流源２３の電流値Ｉ２までしか増加しないので、第２誤差増幅回路２１のバイアス電流は負荷電流Ｉoが少ないうちは図１０の（イ）と同じバイアス電流であるが、バイアス電流がＩ２＋Ｉb1に達すると（ロ）の破線で示すようにバイアス電流は一定電流となる。

このため、前記したように、バイアス電流はある電流値まで増加すると、それ以上増やしてもＰＳＲＲ及び負荷過渡応答性の向上に対する効果は少なくなるので、第２誤差増幅回路２１の不必要なバイアス電流の増加を防止することができる。

（第３の実施例）
図４は、本発明の第３の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。図２の第１の実施例と異なる点はＮＭＯＳトランジスタＭ２４のドレインと第２誤差増幅回路２１の第２バイアス端子間にスイッチ手段ＳＷ３を介挿した所である。

スイッチ手段ＳＷ３の制御端子には切換信号Ｓｃが接続されている。スイッチ手段ＳＷ３はスイッチ手段ＳＷ２と同期してオン／オフされる。

このため、負荷電流Ｉoが増加し、軽→重切換り電流Ｉo1に達するとスイッチ手段ＳＷ３はオフとなるので、第２誤差増幅回路２１のバイアス電流はＮＭＯＳトランジスタＭ２１のドレイン電流Ｉb1だけになる。すなわち、第２誤差増幅回路２１のバイアス電流は負荷電流Ｉoが０ＡからＩo1までは図１０の（イ）に添って増加するが、Ａ点に達するとスイッチ手段ＳＷ３がオフするのでＩb1まで低下し、その後、（ハ）に示すように負荷電流Ｉoが増加してもバイアス電流は変化しない。

この実施例は、第１電源回路１０から第２電源回路２０に動作が切り換わる直前の負荷電流Ｉoが常に比較的低電流と分かっている場合に有効である。このような場合は、第２誤差増幅回路２１のバイアス電流が少なくても、切り換わり時に出力電圧Ｖoの大きな変動が発生しないからである。

（第４の実施例）
図５は、本発明の第４の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。図２の第１の実施例と異なる点はＰＭＯＳトランジスタＭ２５とスイッチ手段ＳＷ４が追加された所である。

ＰＭＯＳトランジスタＭ２５のソースとゲートは出力トランジスタＭ１のソースとゲートにそれぞれ共通接続されているので、ＰＭＯＳトランジスタＭ２５と出力トランジスタＭ１もカレントミラー回路を構成している。ＰＭＯＳトランジスタＭ２５のドレインはスイッチ手段ＳＷ４の一端に接続され、スイッチ手段ＳＷ４の他端はＮＭＯＳトランジスタＭ２３のドレインに接続されている。

スイッチ手段ＳＷ４の制御端子には切換信号Ｓｃが接続されている。スイッチ手段ＳＷ４はスイッチ手段ＳＷ２と同期してオン／オフされる。

例えば、図２のＰＭＯＳトランジスタＭ２２の素子サイズと、図５のＰＭＯＳトランジスタＭ２２の素子サイズとＭ２５の素子サイズの合計が同じとすると、第２誤差増幅回路２１のバイアス電流は負荷電流Ｉoが０ＡからＩo1までは図１０の（イ）に添って増加するが、Ａ点に達するとスイッチ手段ＳＷ４がオフするのでＰＭＯＳトランジスタＭ２５のドレイン電流Ｉd4で供給されていた分が供給されなくなる。そのためバイアス電流は図１０のＢ点まで減少する。しかし、ＰＭＯＳトランジスタＭ２２は接続されたままなので、その後は（ニ）で示すように負荷電流Ｉoの増加に伴いバイアス電流も増加するが、増加の度合いは少なくなる。

例えば、図５のＰＭＯＳトランジスタＭ２２の素子サイズとＭ２５の素子サイズが同じとすると、図１０で示すように、Ｂ点のバイアス電流はＡ点のバイアス電流Ｉ０から第１バイアス電流Ｉb1を引いた電流値の半分の電流だけＡ点のバイアス電流から減少する。その後の増加率は（イ）の増加率の半分となる。

（第５の実施例）
図６は、本発明の第５の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。図５の第４の実施例と異なる点はＰＭＯＳトランジスタＭ２２のドレインと端子ＩＮ間に定電流源２３を介挿した所である。定電流源２３の電流値Ｉ１は、図１０のＢ点における第２バイアス電流値Ｉb2と等しいかより大きい電流値に設定されている。

このため、負荷電流Ｉoがどんなに増加しても、第２誤差増幅回路２１のバイアス電流は定電流源２３の電流値Ｉ１とＮＭＯＳトランジスタＭ２１のドレイン電流Ｉb1の和電流(I1+Ib1)までしか増加しない。そのため、第２誤差増幅回路２１のバイアス電流は負荷電流Ｉoが０ＡからＩo1までは図１０の（イ）に添って増加し、Ａ点に達するとスイッチ手段ＳＷ４がオフしてＢ点まで減少するが、ＰＭＯＳトランジスタＭ２２は接続されたままなので、負荷電流Ｉoの増加に伴い（ニ）に添って増加するが、定電流源２３の電流値Ｉ１とＮＭＯＳトランジスタ２１のドレイン電流Ib1の和電流(I1+Ib1)に達すると、その後は増加せず破線の（ホ）に示す定電流値となる。

（第６の実施例）
図７は、本発明の第６の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。図１の第１の実施例と異なる点は定電流源２４とスイッチ手段ＳＷ５を追加したところである。

スイッチ手段ＳＷ５は切換スイッチで、共通接点は第２誤差増幅回路２１の第２バイアス端子に接続されている。接点ａはＮＭＯＳトランジスタＭ２４のドレインに、接点ｂは定電流源２４の一端に接続されている。定電流源２４の他端はＧＮＤに接続されている。

スイッチ手段ＳＷ５の制御端子には切換信号Ｓｃが接続されている。スイッチ手段ＳＷ５はスイッチ手段ＳＷ２がオンの場合は共通接点が接点ａ側に接続され、オフの場合は接点ｂ側に接続される。

定電流源２４の電流値Ｉ３は、図１０に示すＡ点における第２バイアス電流値Ｉb2と等しいかより大きい電流値に設定されている。

このため、負荷電流Ｉoが増加し、軽→重切換り電流Ｉo1に達してスイッチ手段ＳＷ５が接点ａから接点ｂに切り換わると、第２誤差増幅回路２１のバイアス電流はＮＭＯＳトランジスタＭ２１から供給されるＩb1と定電流源２４の電流値Ｉ３の和になる。

すなわち、第２誤差増幅回路２１のバイアス電流は負荷電流Ｉoが０ＡからＩo1までは図１０の（イ）に添って増加するが、Ａ点に達するとスイッチ手段ＳＷ５が接点ｂ側に切り換わり電流Ｉ３＋Ｉｂ１まで増加するが、負荷電流Ｉoに比例したバイアス電流は無くなるので、図１０の（ヘ）に示すように、その後、負荷電流Ｉoが増加してもバイアス電流は変化しない。

（第７の実施例）
図８は、本発明の第７の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。図７の第６の実施例と異なる点はスイッチ手段ＳＷ５の代わりにスイッチ手段６を用いた所と、電流源２４の電流値がＩ４に変わった所である。

スイッチ手段ＳＷ６はオン／オフスイッチで、制御端子には切換信号Ｓｃが接続されており、スイッチ手段ＳＷ２と相補的にオン／オフ動作を行う。また、電流源２４の電流値がＩ４は任意の電流値である。

負荷電流Ｉoが増加し、軽→重切換り電流Ｉo1に達してスイッチ手段ＳＷ６がオンすると、第２誤差増幅回路２１のバイアス電流は、ＮＭＯＳトランジスタＭ２１から供給されるＩb1と、ＮＭＯＳトランジスタＭ２４のドレイン電流に、定電流源２４の電流値Ｉ４が加わる。さらに負荷電流Ｉoが増加するとＮＭＯＳトランジスタＭ２４のドレイン電流がさらに増加するため、バイアス電流はさらに増加する。

すなわち、第２誤差増幅回路２１のバイアス電流は負荷電流Ｉoが０ＡからＩo1までは図１０の（イ）に添って増加するが、Ａ点に達するとスイッチ手段ＳＷ６がオンするので定電流源で電流Ｉ４が加算される。図１０では加算された電流値が電流Ｉ３＋Ｉb1に一致した場合を示している。さらに負荷電流Ｉoが増えると（ト）に示すようにバイアス電流は負荷電流Ｉoに比例して増えつづける。

（第８の実施例）
図９は、本発明の第８の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。図８の第７の実施例と異なる点はＰＭＯＳトランジスタＭ２２のドレインと端子ＩＮ間に定電流源２３を介挿した所である。

定電流源２３の電流値Ｉ５は、図１０に示すＡ点における第２バイアス電流値Ｉb2と等しいかより大きい電流値に設定されている。

本実施例における第２誤差増幅回路２１のバイアス電流の変化は次のようになる。

第２誤差増幅回路２１のバイアス電流は負荷電流Ｉoが０ＡからＩo1までは図１０の（イ）に添って増加するが、Ａ点に達するとスイッチ手段ＳＷ６がオンするので電流Ｉ０＋Ｉ４まで増加する（図１０ではこの電流値がI3+Ib1と一致している）。さらに負荷電流Ｉoが増えると、（ト）に添って増えるが、バイアス電流がＩ５＋Ｉ４＋Ｉb1に達すると、（チ）の破線で示すように電流の増加は止まり一定電流となる。

（本発明と従来例の比較）
図１１に、従来回路と本発明の負荷過渡応答の比較結果を示す。本発明は代表例として第６の実施例の場合を示す。従来回路の第２誤差増幅回路２１のバイアス電流は、０．２μＡ固定（出力電圧：１．５Ｖ 入力電圧：２．５Ｖ Ｃｏｕｔ：１μＦ 負荷電流：１００ｍＡ⇒３００μＡ Ｔｒ＝５０ｎｓ）。実施例（ヘ）では負荷を１００ｍＡ引いている間、第２誤差増幅回路２１のバイアス電流は十分な電流（約５μＡ）が与えられているため、急峻に負荷が軽くなった場合でも出力電圧の変動は従来波形と比べて非常に小さい。

以上多くの実施例について述べたが、いずれもボルテージレギュレータ１００の動作が第１電源回路１０に切り換わった後も、第２電源回路２０の第２誤差増幅回路２１にはバイアス電流を供給し続けることによって、第１電源回路１０から第２電源回路２０に切り換わる際の出力電圧Ｖoの変化を小さくすることができるようになる。

第１電源回路１０が動作中の第２電源回路２０のバイアス電流の大きさは、第１電源回路１０から第２電源回路２０に動作が戻る直前に予想される負荷電流Ｉoの大きさで決定する必要がある。

すなわち、第２電源回路２０に動作が戻る直前の負荷電流Ｉo比較的小さいと分かっている場合は、第３から第５実施例で示したように第２誤作動復回路２１のバイアス電流を小さくなるようにしておくのが良い。

また、第２電源回路２０に動作が戻る直前の負荷電流Ｉoが常に大きい場合は第６から第８の実施例のように第２誤作動復回路２１のバイアス電流が大きくなるようにしておくのが良い。

さらに、第２電源回路２０に動作が戻る直前の負荷電流Ｉoが特定できない場合は、第１、第２実施例のように負荷電流Ｉoに比例させておくのが良い。

また、バイアス電流はある程度の大きさの電流を供給すると、それ以上供給してもそれに見合った効果が得られなくなるので、第２、第５、第８の実施例で示したようにバイアス電流に上限を設けることは省電力の観点から非常に有効である。

なお、上記実施例では出力トランジスタとして第１と第２電源回路で共通の出力トランジスタＭ１を使用したが、それぞれ専用の出力トランジスタを制御するようにしても良い。その場合は、負荷電流Ｉoの検出は出力経路に電流検出用の抵抗を挿入し、その電圧降下を利用するなどの方法が考えられる。

さらに、実施例では誤差増幅回路に与えるバイアス電流を第１バイアス電流と第２バイアス電流の二つに分ける構成にしているが、必ずしもこのようにする必要は無く、バイアス電流を１系統で供給してもよく、３系統以上に分割しても構わない。

本発明の概要を説明するためのボルテージレギュレータのブロック図である。 図１のボルテージレギュレータ１００の実施例を示す回路図である。 本発明の第２の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。 本発明の第３の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。 本発明の第４の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。 本発明の第５の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。 本発明の第６の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。 本発明の第７の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。 本発明の第８の実施例を示すボルテージレギュレータの第２電源回路２０部分だけを示した回路図である。 本発明の各実施例における第２誤差増幅回路のバイアス電流と負荷電流の関係を示したグラフである。 本発明の実施例６（図１０の（ヘ））および従来例の負荷変動による出力電圧の変化を示したグラフである。

符号の説明

１００：ボルテージレギュレータ
１０：第１電源回路
１１：第１誤差増幅回路
１２：第１バイアス電流制御回路
２０：第２電源回路
２１：第２誤差増幅回路
２２：第２バイアス電流制御回路
２３，２４：定電流源
３０：負荷
Ｖin：入力電圧
Ｖref：基準電圧
Ｖb1，Ｖb2：バイアス電圧
Ｓｃ：切換信号
Ｉo：負荷電流
ＳＷ１〜ＳＷ６：スイッチ手段
Ｍ１：出力トランジスタ

Claims (13)

1. 直流電源からの電圧を所定の電圧に変換して出力端子から出力し負荷に電力を供給するするボルテージレギュレータにおいて、
   切換信号に応じて、負荷電流が多い場合に前記負荷に電力を供給する第１電源回路と、
   負荷電流が少ない場合に前記負荷に電力を供給する第２電源回路を備え、
   前記第２電源回路が前記負荷に電力を供給中は、前記第２電源回路を動作させるバイアス電流を前記負荷電流に比例するようにしたことを特徴とするボルテージレギュレータ。
2. 請求項１に記載のボルテージレギュレータにおいて、
   前記第２電源回路は、前記第１電源回路が前記負荷に電力を供給中にも前記バイアス電流を供給するようにしたことを特徴とするボルテージレギュレータ。
3. 請求項１または２に記載のボルテージレギュレータにおいて、
   前記第１電源回路が前記負荷に電力を供給中における前記第２電源回路のバイアス電流は、前記負荷電流に応じて変化させるようにしたことを特徴とするボルテージレギュレータ。
4. 請求項３に記載のボルテージレギュレータにおいて、
   前記第２電源回路のバイアス電流は、該第２電源回路のバイアス電流が所定の電流値に達すると、該第２電源回路のバイアス電流の増加を停止するようしたことを特徴とするボルテージレギュレータ。
5. 請求項１および２において、前記切換信号に応じて、前記第１電源回路が前記負荷に電力を供給開始すると、前記第２電源回路のバイアス電流を、切り換わり時点の前記第２電源回路のバイアス電流より少ない定電流としたことを特徴とするボルテージレギュレータ。
6. 請求項１または２に記載のボルテージレギュレータにおいて、
   前記切換信号に応じて、前記第１電源回路が前記負荷に電力を供給開始すると、前記第２電源回路のバイアス電流を、切り換わり時点の前記第２電源回路のバイアス電流より少なくし、その後、前記第２電源回路のバイアス電流を負荷電流に応じて変化させるようにしたことを特徴とするボルテージレギュレータ。
7. 請求項６に記載のボルテージレギュレータにおいて、
   前記第２電源回路のバイアス電流は、該第２電源回路のバイアス電流が所定の電流値に達すると、該第２電源回路のバイアス電流の増加を停止するようにしたことを特徴とするボルテージレギュレータ。
8. 請求項１または２に記載のボルテージレギュレータにおいて、
   前記切換信号に応じて、前記第１電源回路が前記負荷に電力を供給開始すると、前記第２電源回路のバイアス電流を、切り換わり時点の前記第２電源回路のバイアス電流より大きい定電流としたことを特徴とするボルテージレギュレータ。
9. 請求項１または２に記載のボルテージレギュレータにおいて、
   前記切換信号に応じて、前記第１電源回路が前記負荷に電力を供給開始すると、前記第２電源回路のバイアス電流を、切り換わり時点の前記第２電源回路のバイアス電流より大きくし、その後、前記バイアス電流を負荷電流に応じて変化させるようにしたことを特徴とするボルテージレギュレータ。
10. 請求項９に記載のボルテージレギュレータにおいて、
    前記第２電源回路のバイアス電流は、該第２電源回路のバイアス電流が所定の電流値に達すると、該第２電源回路のバイアス電流の増加を停止するようにしたことを特徴とするボルテージレギュレータ。
11. 請求項１から１０のいずれかに記載のボルテージレギュレータにおいて、
    前記第１電源回路のバイアス電流は、前記負荷電流に応じて増加させるようにしたことを特徴とするボルテージレギュレータ。
12. 請求項１１に記載のボルテージレギュレータにおいて、
    前記第１電源回路のバイアス電流は、該第１電源回路のバイアス電流が所定の電流値に達すると、該第１電源回路のバイアス電流の増加を停止するようしたことを特徴とするボルテージレギュレータ。
13. 請求項１から１２のいずれかに記載のボルテージレギュレータにおいて、
    前記負荷に電力を供給する電源回路が、前記切換信号に応じて前記第２電源回路から前記第１電源回路に切り換わるときの負荷電流を、前記第１電源回路から前記第２電源回路に切り換わるときの負荷電流より大きくしたことを特徴とするボルテージレギュレータ。

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