JP2006155501A - 電流制限回路、レギュレータ及びハイサイドスイッチ - Google Patents

Abstract

【課題】比較的簡素な回路で、出力地絡時の電流制限値（ショート電流値）を小さく設定できるとともに、その出力電圧の負荷特性を自由に設定することができる電流制限回路を提供する。
【解決手段】電圧制御回路ＡのパワートランジスタＱａのドレイン電流が大きくなると、電流制限回路ＢのミラートランジスタＱｂのドレイン電流Ｉ２、カレントミラー回路のトランジスタＱ３を流れる電流Ｉ３も大きくなる。一方、Ｖ／Ｉ変換回路Ｃの出力電流Ｉ４は出力電圧Ｖoutに比例して変化するので、電流制限値Ｉlimが、Ｉlim＝ｎ・｛ＶBE／
Ｒｍ＋Ｖout・Ｒ２／Ｒｎ・（Ｒ1＋Ｒ２）｝となる。したがって、最大制限電流がレギュレータの出力電圧に応じた値となるので、電流制限特性をフの字特性にすることができる。
【選択図】図１

Description

本発明は、電圧を負荷に供給するレギュレータや様々な回路の電源ＯＮ、ＯＦＦを行うハイサイドスイッチ等に適用される電流制限回路及び電流制限回路を備えたレギュレータ、ハイサイドスイッチに関する。

従来、負荷に電源を供給する場合、ドライバ回路を介して負荷に電圧を供給したり、リップル分等の変動要素を多く含んだ安定でない電源から負荷に電源を供給する場合には、入力される電圧を定電圧に安定化して出力するレギュレータを用いている。

また、近年、自動車やＮＣ（数値制御）機器のリレーやランプ駆動用として、直流電源の高電位側端子と負荷の高電位側端子との間に挿入されるハイサイドスイッチが多く用いられるようになっている。これは、負荷がグラウンド側（直流電源の低電位側端子）に接続されているため、その交換時に感電の恐れがなく安全なこと、及び負荷の腐食が起こらない等の利点があるためである。

上記のようなレギュレータやハイサイドスイッチにおいて、負荷に異常電流が流れたり、あるいは出力端子の接地電圧へのショートや低抵抗接続により、出力端子から大きな電流が流れた場合、回路部品の破損や、大電流による部品の発熱に起因する不具合が発生する。このような不具合を防止するため、レギュレータやハイサイドスイッチには、必要以上の電流が流れないように電流制限回路が付加されている（例えば、特許文献１参照。）。
特開２００４−３８８３１号公報

図３３は従来の垂下型電流制限回路を内蔵したレギュレータの回路例を示す図であり、このレギュレータは電圧制御回路Ａと電流制限回路Ｂにより構成されている。電流制限回路Ｂは電圧制御回路Ａの出力パワートランジスタＱａの1/nの電流を流すミラートランジ
スタＱｂ、電流制限用トランジスタＱ１、電流制限値設定用抵抗Ｒｍ及びトランジスタＱ２、Ｑ３よりなるカレントミラー回路によって構成され、抵抗Ｒｍにはカレントミラー回路を介してトランジスタＱａに流れる電流Ｉoutの1/nの電流が流れる。

図３３の電流制限回路において、過電流時に抵抗Ｒｍの両端の電圧が大きくなると、トランジスタＱ１が動作し、トランジスタＱａ、Ｑｂのゲート・ソース間電圧を制御することにより、出力電流Ｉoutを制限し、図３４に示すような垂下型の出力電圧−負荷特性が
得られる。
このとき、電流制限値ＩmaxはトランジスタＱ１のベース・エミッタ間電圧をＶBEとす
ると、Imax＝ｎ×ＶBE／Ｒｍとなる。

従来の電流制限回路は上記のように構成されているが、垂下型の電流制限回路では、出力地絡時にＩmaxの電流が流れるため、消費電力が大きくなるという欠点があり、許容損
失オーバーによる破壊を防止するため、サーマルシャットダウン機能が必要となるという問題があった。
垂下型電流制限回路のこの問題点を解決するため、出力がＧＮＤにショートした場合（地絡）など、出力電圧がダウンしたときは電流制限値が小さくなるような保護方式が各種提案されているが、従来の電流制限回路では、出力地絡時の電流制限値を小さく設定する
ことができず、また、出力電圧−負荷特性を自由に設定できるようにするためには、回路構成が複雑になる、という問題があった。

本発明は、上記の問題に鑑みてなされたもので、比較的簡素な回路で、出力地絡時の電流制限値（ショート電流値）を小さく設定できるとともに、その出力電圧の負荷特性を自由に設定することができる電流制限回路を提供することを目的とする。

上述の目的を達成するため、本発明に係る電流制限回路（１）は、
出力回路に流れる出力電流を検出する出力電流検出手段と、前記出力電流検出手段で検出された出力電流が所定値を超えたとき、出力電流を制限する電流制限手段とを備えた電流制限回路であって、
出力電圧に応じた電流を発生する電圧−電流変換手段を備え、前記電圧−電流変換手段からの電流によって前記出力電流検出手段によって検出された出力電流を補正することを特徴とする。

また、本発明に係る電流制限回路（２）は、電流制限回路（１）において、
前記電圧−電流変換手段に入力される電圧が一定値を超えないように制限する電圧制限手段を備えたことを特徴とし、
本発明に係る電流制限回路（３）は、電流制限回路（１）において、
前記電圧−電流変換手段の電圧―電流変換特性が変曲点を有することを特徴とする。

さらに、本発明に係る電流制限回路（４）は、電流制限回路（１）〜（３）のいずれかにおいて、
前記電圧−電流変換手段にオペアンプを使用したことを特徴とし、
本発明に係る電流制限回路（５）は、電流制限回路（１）〜（３）のいずれかにおいて、
前記電流制限手段が前記所定値を電流源により発生することを特徴とする。
また、本発明に係る電流制限回路（６）は、電流制限回路（１）〜（３）のいずれかにおいて、
前記出力電流検出手段と前記電圧−電流変換手段がそれぞれカレントミラー回路を備え、それぞれのカレントミラー回路のミラー比を変えたことを特徴とする。

さらに、本発明に係るレギュレータ（１）は、
基準電圧を発生する基準電圧発生手段と、出力電圧を分割する出力電圧分割手段と、前記基準電圧発生手段の出力と前記出力電圧分割手段の出力との誤差を検出する誤差検出手段と、前記誤差検出手段の出力により駆動される出力制御手段と、電流制限回路（２）または（３）を備えたレギュレータであって、
前記電圧−電流変換手段に入力される基準電圧を前記基準電圧発生手段の基準電圧と共用したことを特徴とする。

また、本発明に係るレギュレータ（２）は、
基準電圧を発生する基準電圧発生手段と、出力電圧を分割する出力電圧分割手段と、前記基準電圧発生手段の出力と前記出力電圧分割手段の出力との誤差を検出する誤差検出手段と、前記誤差検出手段の出力により駆動される出力制御手段と、電流制限回路（１）を備えたレギュレータであって、
前記電圧−電流変換手段が備える分割抵抗を前記出力電圧分割手段の分割抵抗と共用したことを特徴とする。

さらに、本発明に係るレギュレータ（３）は、
基準電圧を発生する基準電圧発生手段と、出力電圧を分割する出力電圧分割手段と、前記基準電圧発生手段の出力と前記出力電圧分割手段の出力との誤差を検出する誤差検出手段と、前記誤差検出手段の出力により駆動される出力制御手段と、電流制限回路（１）〜（３）のいずれかを備えたレギュレータであって、
前記出力制御手段がパワートランジスタとこのパワートランジスタをドライブするドライブトランジスタよりなり、前記電流制限手段がＮＰＮトランジスタまたはＮＭＯＳトランジスタを備え、このＮＰＮトランジスタまたはＮＭＯＳトランジスタによって前記ドライブトランジスタを制御することにより電流制限をかけることを特徴とする。

また、本発明に係るハイサイドスイッチ（１）は、
入力信号により駆動される出力制御手段と、電流制限回路（１）〜（３）のいずれかを備えたハイサイドスイッチであって、
前記出力制御手段がパワートランジスタとこのパワートランジスタをドライブするドライブトランジスタよりなり、前記電流制限手段がＮＰＮトランジスタまたはＮＭＯＳトランジスタを備え、このＮＰＮトランジスタまたはＮＭＯＳトランジスタによって前記ドライブトランジスタを制御することにより電流制限をかけることを特徴とする。

さらに、本発明に係る電流制限回路（７）は、
出力回路に流れる出力電流を検出する出力電流検出手段と、前記出力電流検出手段で検出された出力電流が所定値を超えたとき、出力電流を制限する電流制限手段とを備えた電流制限回路であって、
前記電流制限手段が、出力電流をモニタする抵抗と、前記抵抗の上流電圧が上昇すると電流が流れるベース接地の第１のトランジスタと、前記第１のトランジスタに電流が流れると、導通する第２のトランジスタで構成され、前記第１のトランジスタのゲートを出力電圧の分圧電圧に接続したことを特徴とする。

また、本発明に係る電流制限回路（８）は、電流制限回路（７）において、
前記出力電流をモニタする抵抗と並列に抵抗とダイオードの直列回路が接続されていることを特徴とし、
本発明に係る電流制限回路（９）は、電流制限回路（７）において、
基準電圧がゲートに接続され、ソースとドレインが前記第１のトランジスタの両端に接続された第３のトランジスタを備えることを特徴とする。

さらに、本発明に係る電流制限回路（１０）は、電流制限回路（７）において、
出力電圧を分圧する分割抵抗を備え、下流側の分割抵抗の両端に基準電圧が入力された第４のトランジスタが接続されていることを特徴とし、
本発明に係る電流制限回路（１１）は、電流制限回路（１０）において、
下流側の分割抵抗と分圧電圧出力端子との間にさらに抵抗が接続されていることを特徴とする。

また、本発明に係る電流制限回路（１２）は、
出力回路に流れる出力電流を検出する出力電流検出手段と、前記出力電流検出手段で検出された出力電流が所定値を超えたとき、出力電流を制限する電流制限手段とを備えた電流制限回路であって、
前記電流制限手段が、出力電流をモニタする抵抗と、前記抵抗の上流電圧が上昇すると電流が流れるベース接地の第１のトランジスタと、前記第１のトランジスタに接続されたカレントミラー回路と、前記カレントミラー回路に接続され、前記第１のトランジスタに電流が流れると、導通する第２のトランジスタで構成され、前記第１のトランジスタのゲートを出力電圧の分圧電圧に接続したことを特徴とする。

さらに、本発明に係る電流制限回路（１３）は、電流制限回路（１２）において、
基準電圧がゲートに接続され、ソースとドレインが前記第１のトランジスタの両端に接続された第３のトランジスタを備えることを特徴とする。

また、本発明に係る電流制限回路（１４）は、
出力回路に流れる出力電流を検出する出力電流検出手段と、前記出力電流検出手段で検出された出力電流が所定値を超えたとき、出力電流を制限する電流制限手段とを備えた電流制限回路であって、
前記電流制限手段が、出力電流をモニタする抵抗と、前記抵抗の上流電圧が上昇すると電流が流れて電流制限を行う、ベース接地の第１のトランジスタとで構成され、前記第１のトランジスタのゲートを出力電圧の分圧電圧に接続したことを特徴とする。

さらに、本発明に係る電流制限回路（１５）は、電流制限回路（１４）において、
前記出力電流をモニタする抵抗と並列に抵抗とダイオードの直列回路が接続されていることを特徴とし、
本発明に係る電流制限回路（１６）は、電流制限回路（１４）において、
基準電圧がゲートに接続され、ソースとドレインが前記第１のトランジスタの両端に接続された第２のトランジスタを備えることを特徴とする。

本発明に係る電流制限回路（１）によれば、電圧−電流変換手段からの出力電圧に応じた電流によって出力電流検出手段によって検出された出力電流が補正されるので、出力電流がゼロの状態から電流制限値までは定格出力電圧を保ち、電流制限値を超える過電流状態では出力電圧、出力電流とも減少し、負荷短絡状態ではショート電流を電流制限値の数分の１に押さえる、フの字特性の電流制限特性を簡単な回路で実現することができる。

また、本発明に係る電流制限回路（２）によれば、電圧−電流変換手段に入力される電圧が一定値を超えないように制限されるので、ハイサイドスイッチなど出力電圧が固定でない回路に適用すると有効な、垂下フの字特性の電流制限特性にすることができ、さらに、本発明に係る電流制限回路（３）によれば、電圧−電流変換手段の電圧―電流変換特性が変曲点を有するので、定数設定を変えることにより、出力電圧低下時の特性の傾斜を自由に設定することができ、出力電圧につながる回路の電源電流特性に合わせて負荷特性を任意に調整することができる。

また、本発明に係る電流制限回路（４）によれば、電圧−電流変換手段にオペアンプを使用しているので、高精度化を図ることができ、さらに、本発明に係る電流制限回路（５）によれば、電流制限手段が所定値を電流源により発生するので、電流源として温度特性の小さい電流源を使用すれば、ショート電流の温度変動を小さくすることができる。
また、本発明に係る電流制限回路（６）によれば、出力電流検出手段と電圧−電流変換手段の備えるカレントミラー回路のミラー比が変えられるので、通常動作時に流れる電流を小電流化し、消費電流を低減することができる。

また、本発明に係るレギュレータ（１）は、電圧−電流変換手段に入力される基準電圧を基準電圧発生手段の基準電圧と共用し、本発明に係るレギュレータ（２）は、電圧−電流変換手段が備える分割抵抗を出力電圧分割手段の分割抵抗と共用しているので、回路を削減するとともに、消費電流を低減することができる。

さらに、本発明に係るレギュレータ（３）、ハイサイドスイッチ（１）によれば、電流制限手段のＮＰＮトランジスタまたはＮＭＯＳトランジスタによって出力パワートランジスタをドライブするドライブトランジスタが制御されるので、出力パワートランジスタの
ドライブ電流を小さくすることができる。

また、本発明に係る電流制限回路（７）によれば、電流制限手段が、出力電流をモニタする抵抗と、前記抵抗の上流電圧が上昇すると電流が流れるベース接地の第１のトランジスタと、前記第１のトランジスタに電流が流れると、導通する第２のトランジスタで構成され、前記第１のトランジスタのゲートが出力電圧の分圧電圧に接続されているので、Ｖ／Ｉ変換回路を用いることなく、電流制限特性をフの字特性にすることができる。

さらに、本発明に係る電流制限回路（８）によれば、出力電流をモニタする抵抗と並列に抵抗とダイオードの直列回路が接続されているので、ショート電流値を小さく、最大電流値を大きく設定することができ、本発明に係る電流制限回路（９）によれば、基準電圧がゲートに接続され、ソースとドレインが第１のトランジスタの両端に接続された第３のトランジスタを備えているので、電流制限特性を垂下フの字特性にすることができる。

また、本発明に係る電流制限回路（１０）によれば、出力電圧を分圧する分割抵抗を備え、下流側の分割抵抗の両端に基準電圧が入力された第４のトランジスタが接続されているので、同様に、電流制限特性を垂下フの字特性にすることができ、本発明に係る電流制限回路（１１）によれば、下流側の分割抵抗と分圧電圧出力端子との間にさらに抵抗が接続されているので、電流制限特性に変曲点を持たせることができ、定数設定を変えることにより、出力電圧低下時の特性の傾斜を自由に設定することができるので、出力電圧につながる回路の電源電流特性に合わせて負荷特性を任意に調整することができる。

さらに、本発明に係る電流制限回路（１２）によれば、電流制限手段が、出力電流をモニタする抵抗と、前記抵抗の上流電圧が上昇すると電流が流れるベース接地の第１のトランジスタと、前記第１のトランジスタに接続されたカレントミラー回路と、前記カレントミラー回路に接続され、前記第１のトランジスタに電流が流れると、導通する第２のトランジスタで構成され、前記第１のトランジスタのゲートを出力電圧の分圧電圧に接続されているので、電流制限特性をフの字特性にすることができ、本発明に係る電流制限回路（１３）によれば、さらに、基準電圧がゲートに接続され、ソースとドレインが前記第１のトランジスタの両端に接続された第３のトランジスタを備えているので、電流制限特性を垂下フの字特性にすることができる。

また、本発明に係る電流制限回路（１４）によれば、電流制限手段が、出力電流をモニタする抵抗と、前記抵抗の上流電圧が上昇すると電流が流れて電流制限を行う、ベース接地の第１のトランジスタとで構成され、前記第１のトランジスタのゲートが出力電圧の分圧電圧に接続されているので、さらに簡単な回路構成で電流制限特性をフの字特性にすることができる。
さらに、本発明に係る電流制限回路（１５）によれば、出力電流をモニタする抵抗と並列に抵抗とダイオードの直列回路が接続されているので、ショート電流値を小さく、最大電流値を大きく設定することができ、本発明に係る電流制限回路（１６）によれば、基準電圧がゲートに接続され、ソースとドレインが第１のトランジスタの両端に接続された第２のトランジスタを備えているので、電流制限特性を垂下フの字特性にすることができる。

以下、本発明の電流制限回路の実施例について、図面を用いて説明する。図１は本発明の電流制限回路をレギュレータに適用した実施例の回路図であり、このレギュレータは出力電圧Ｖoutとして一定電圧を負荷に出力する電圧制御回路Ａと、電圧制御回路Ａから出
力される電流Ｉoutの検出を行い、この電流Ｉoutが所定の電流値を越えないように出力電流Ｉoutの制限を行う電流制限回路Ｂにより構成されている。電圧制御回路Ａは、基準電
圧Ｖrefを出力する基準電源ＶREF、エラーアンプ１、出力パワートランジスタＱａ及び出力電圧設定用分割抵抗Ｒａ、Ｒｂを備え、電流制限回路Ｂは、出力電流検出手段としての、パワートランジスタＱａの１／ｎの電流を流すミラートランジスタＱｂ及びトランジスタＱ２、Ｑ３よりなるカレントミラー回路と、電流制限手段としての、電流制限用トランジスタＱ１及び電流制限値設定用抵抗Ｒｍと、Ｖ／Ｉ変換回路Ｃを備えている。

Ｖ／Ｉ変換回路Ｃは、出力電圧Ｖoutを分圧する分割抵抗Ｒ1、Ｒ２、分圧電圧がベースに入力されるトランジスタＱ７、電流源Ｉａ、トランジスタＱ７のエミッタにベースが接続されたトランジスタＱ６、抵抗Ｒｎ及びトランジスタＱ４、Ｑ５により構成されるカレントミラー回路を備えている。

このレギュレータにおいて、パワートランジスタＱａと抵抗Ｒａの接続部が電圧制御回路Ａの出力端をなし、負荷に対して出力電圧Ｖoutを印加する。エラーアンプ１は、抵抗
Ｒａ、Ｒｂによる分圧電圧と基準電圧Ｖrefとの電圧比較を行い、分圧電圧が基準電圧Ｖrefに等しくなるように、比較結果に応じた電圧をパワートランジスタＱａに出力する。パワートランジスタＱａは、入力されたゲート電圧に応じた電流を出力端子を介して負荷に供給し、出力端子から出力電圧Ｖoutとして所定の定電圧の出力を行う。
そして、パワートランジスタＱａのドレイン電流が大きくなると、パワートランジスタＱａと同一のゲート電圧が印加されたミラートランジスタＱｂのドレイン電流Ｉ２も比例して大きくなるため、カレントミラー回路のトランジスタＱ３を流れる電流Ｉ３も大きくなる。

一方、Ｖ／Ｉ変換回路Ｃの分割抵抗Ｒ1、Ｒ２により出力電圧Ｖoutが分圧された電圧Ｖ７は、Ｖ７＝Ｖout・Ｒ２／（Ｒ1＋Ｒ２）となり、トランジスタＱ６、Ｑ７のベース−エミッタ間電圧をＶBE（Ｑ６）、ＶBE（Ｑ７）とすると、抵抗Ｒｎの両端電圧Ｖnは、Ｖn＝Ｖ７＋ＶBE（Ｑ７）−ＶBE（Ｑ６）≒Ｖ７となる。したがって、Ｖ／Ｉ変換回路Ｃの出力電流Ｉ４は、カレントミラー回路Ｑ４、Ｑ５のミラー比を１：１とし、トランジスタのベース電流の影響を無視すると、Ｉ４＝Ｉ５＝Ｉ６＝Ｖ７／Ｒｎ＝Ｖout・Ｒ２／Ｒｎ・（
Ｒ1＋Ｒ２）となり、出力電圧Ｖoutに比例して変化する。

このとき、抵抗Ｒｍの両端電圧Ｖｍは、Ｖｍ＝Ｒｍ・｛Ｉout／ｎ−Ｖout・Ｒ２／Ｒｎ・（Ｒ1＋Ｒ２）｝となるため、電流制限値Ｉlimは、ＶBE＝Ｒｍ・｛Ｉlim／ｎ−Ｖout・Ｒ２／Ｒｎ・（Ｒ1＋Ｒ２）｝より、
Ｉlim＝ｎ・｛ＶBE／Ｒｍ＋Ｖout・Ｒ２／Ｒｎ・（Ｒ1＋Ｒ２）｝・・・（１）
となる。
この（１）式より、電流制限値Ｉlimは、出力電圧Ｖoutに応じて変化し、出力ショート（Ｖout＝０Ｖ）電流Ｉｓは、Ｉｓ＝ｎ・ＶBE／Ｒｍとなる。

このように、最大制限電流がレギュレータの出力電圧に応じた値となるので、図２の出力電圧−負荷特性に示すように、出力電流がゼロの状態から最大電流値Ｉmaxまでは定格
出力電圧を保ち、最大電流値Ｉmaxを超える過電流状態では出力電圧、出力電流とも減少
し、負荷短絡状態では出力電圧はゼロに近く、ショート電流値を最大電流値Ｉmaxの数分
の１に押さえるフの字特性の電流制限特性にすることができる。

なお、上記の実施例では、トランジスタＱ１〜Ｑ７にバイポーラトランジスタを使用したが、ＭＯＳトランジスタを使用してもよいし、また、カレントミラー回路には単純な構成のカレントミラー回路を使用したが、さらに高精度なカレントミラー回路を使用することも可能である。

上記の実施例では、電流制限特性をフの字特性にしたが、出力電圧が規定値以上では電流制限特性が垂下特性となる垂下フの字特性にすることもでき、以下、垂下フの字特性の電流制限回路の実施例について説明する。
図３は垂下フの字特性の電流制限回路をハイサイドスイッチに適用した実施例の回路図であり、このハイサイドスイッチは、スイッチング回路Ｄと電流制限回路Ｂにより構成され、スイッチング回路Ｄは、制御回路２、トランジスタＱｃ、抵抗及びパワートランジスタＱａを備えている。このスイッチング回路Ｄにおいて、制御回路２にハイレベルの信号が入力されると、トランジスタＱｃがＯＮし、パワートランジスタＱａがＯＮするので、電源電圧Ｖccが出力電圧Ｖoutとして、後段の回路に供給される。

一方、電流制限回路Ｂは、図１の実施例のＶ／Ｉ変換回路Ｃに、変換電圧制限手段としての、トランジスタＱ８と基準電圧Ｖｒを出力する基準電源ＶＲを追加したものであり、その他の構成は図１と同じであるので、詳細な説明を省略する。
このＶ／Ｉ変換回路Ｃにおいて、分割抵抗Ｒ1、Ｒ２により出力電圧Ｖoutが分圧された電圧Ｖ７は、出力電圧Ｖoutが高いときは、Ｖｒ＋ＶBE（Ｑ８）に制限されるため、図４
の出力電圧−負荷特性に示すように、出力電圧Ｖoutが規定値以上では電流制限特性が垂
下特性となる垂下フの字特性にすることができる。
このとき、Ｖ７＝Ｖout＊Ｒ２／（Ｒ1＋Ｒ２）＝Ｖｒ＋ＶBE（Ｑ８）となるため、図４の出力電圧−負荷特性のＩmaxは、式（１）より
Ｉmax＝ｎ・｛ＶBE／Ｒｍ＋Ｖout・Ｒ２／Ｒｎ・（Ｒ1＋Ｒ２）｝
＝ｎ・｛ＶBE／Ｒｍ＋（Ｖｒ＋ＶBE）／Ｒｎ｝・・・（２）
となる。
このような垂下フの字特性の電流制限回路は、ハイサイドスイッチなど出力電圧が固定でない回路に適用すると有効である。

また、出力電圧低下時の電流制限特性に変曲点を持たせることもでき、以下、出力電圧低下時の電流制限特性に変曲点を持った電流制限回路の実施例について説明する。
図５は出力電圧低下時の電流制限特性に変曲点を有する電流制限回路をレギュレータに適用した実施例の回路図であり、このレギュレータは図１の実施例の電流制限回路ＢのＶ／Ｉ変換回路ＣにトランジスタＱ８と基準電源ＶＲ及び抵抗Ｒ３を追加したものであり、その他の構成は図１と同じであるので、詳細な説明を省略する。

このレギュレータでは、出力電圧Ｖoutが（Ｖｒ＋ＶBE（Ｑ８））・（Ｒ1＋Ｒ２＋Ｒ３）／Ｒ２まで下がるまでは、電圧Ｖ７は、Ｖ７＝Ｒ３・（Ｖout−Ｖｒ−ＶBE（Ｑ８））
／（Ｒ1＋Ｒ３）＋Ｖｒ＋ＶBE（Ｑ８）となり、出力電圧Ｖoutが（Ｖｒ＋ＶBE（Ｑ８））・（Ｒ1＋Ｒ２＋Ｒ３）／Ｒ２より低くなると、電圧Ｖ７は、Ｖ７＝Ｖout・（Ｒ２＋Ｒ３）／（Ｒ1＋Ｒ２＋Ｒ３）となるので、Ｖ／Ｉ変換回路Ｃの電圧−電流変換特性に変曲点
が生じる。
したがって、電流制限回路Ｂは、図６の出力電圧−負荷特性に示すように、出力電圧低下時の電流制限特性に変曲点を持たせることが可能になる。
この電流制限回路では、抵抗Ｒ1、Ｒ２、Ｒ３の定数設定を変えることにより、図６の
出力電圧低下時の特性の傾斜を自由に設定することができるので、出力電圧Ｖoutにつな
がる回路の電源電流特性に合わせて負荷特性を任意に調整することができる。

さらに、図７に示すように、図５の電流制限回路ＢのＶ／Ｉ変換回路ＣのトランジスタＱ７に代えてオペアンプ３を用いることにより、高精度化を図ることが可能になる。
なお、図７の実施例では、図５の電流制限回路ＢのＶ／Ｉ変換回路ＣのトランジスタＱ７に代えてオペアンプ３を用いたが、図１、図３の電流制限回路ＢのＶ／Ｉ変換回路Ｃの
トランジスタＱ７に代えてオペアンプ３を用いて高精度化することも可能である。

また、図８に示すように、図５の電流制限回路Ｂのショート電流設定用抵抗Ｒｍに代えて電流源Ｉrmを用いることもできる。
図５の実施例では、ショート電流ＩｓはＩｓ＝ＶBE／Ｒｍで決まるが、一般に、ＶBEは−２ｍＶ／℃、抵抗ＲｍはＩＣ内の拡散抵抗を用いると、＋1000〜4000ppm／℃の温度係
数を持つため、ショート電流Ｉｓは低温で大きくなる特性となるが、図８の実施例では、電流源Ｉrmに温度特性の小さい電流源を使用すれば、ショート電流Ｉｓの温度変動を小さくすることが可能となる。
なお、図８の実施例では、図５の電流制限回路Ｂのショート電流設定用抵抗Ｒｍに代えて電流源Ｉrmを用いたが、上記と同様に、図１、図３の電流制限回路Ｂのショート電流設定用抵抗Ｒｍに代えて電流源Ｉrmを用いることもできる。

さらに、図９に示すように、図５の電流制限回路Ｂのカレントミラー回路Ｑ２、Ｑ３とカレントミラー回路Ｑ４、Ｑ５のミラー比を変え、Ｉ３＝Ｉ２／ａ、Ｉ４＝ｂ・Ｉ５とすることにより、Ｒｍ、Ｒｎの抵抗値を大きくして通常動作時のトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６の電流を小電流化し、消費電流を低減することができる。この場合、図に示すように、トランジスタＱ４、Ｑ５をＭＯＳ化すると、さらに消費電流を低減することができる。
なお、図９の実施例では、図５の電流制限回路Ｂのカレントミラー回路Ｑ２、Ｑ３とカレントミラー回路Ｑ４、Ｑ５のミラー比を変えたが、上記と同様に、図１、図３の電流制限回路Ｂのカレントミラー回路Ｑ２、Ｑ３とカレントミラー回路Ｑ４、Ｑ５のミラー比を変えることも可能である。

また、図１０に示すように、図５の電流制限回路ＢのＶ／Ｉ変換回路ＣのトランジスタＱ８のベースの基準電源をエラーアンプ１の基準電源ＶREFと共用することにより、回路
を削減するとともに、消費電流を低減することができる。
なお、図１０の実施例では、図５の電流制限回路のトランジスタＱ８のベースの基準電源をエラーアンプ１の基準電源ＶREFと共用したが、図３の電流制限回路Ｂをレギュレー
タに適用し、トランジスタＱ８のベースの基準電源をエラーアンプ１の基準電源ＶREFと
共用することも可能である。

さらに、図１１に示すように、図１の電流制限回路ＢのＶ／Ｉ変換回路Ｃの分割抵抗を電圧制御回路Ａの出力電圧設定用分割抵抗と共用することにより、回路を削減するとともに、消費電流を低減することができる。
図１１の実施例では、トランジスタＱ７をＭＯＳトランジスタにすることにより、電圧制御回路Ａの出力電圧設定用分割抵抗に流れる電流をゼロにし、出力電圧がずれないようにしている。また、トランジスタＱ６もＭＯＳトランジスタにすることにより、電流源Ｉａの電流値を小さくすることができる。

一方、パワートランジスタＱａとミラートランジスタＱｂ
にバイポーラトランジスタを使用すると、そのドライブ電流は最大出力電流の１／ＨＦＥ以上にする必要があり、以上の実施例のように、パワートランジスタＱａのベースを制御して電流制限をかけるのは得策ではない。

このため、図１２に示すように、電流制限用トランジスタＱ１をＮＰＮトランジスタまたはＮＭＯＳトランジスタとし、パワートランジスタＱａをドライブするトランジスタＱｃを制御して、電流制限をかけることにより、パワートランジスタＱａのドライブ電流を小さくすることができる。
なお、図１２の実施例では、トランジスタＱａ〜Ｑｃ、Ｑ１〜Ｑ７にバイポーラトランジスタを使用しているが、ＭＯＳトランジスタを使用してもよいし、カレントミラー回路Ｑ２、Ｑ３及びＱ４、Ｑ５には高精度なカレントミラー回路を使用することも可能である。また、ショート電流を設定する抵抗Ｒｍを温度特性の小さい電流源にすれば、ショート電流の温度変動を小さくすることが可能となる。

さらに、図１２の実施例では、図１の電流制限回路Ｂの電流制限用トランジスタＱ１をＮＰＮトランジスタまたはＮＭＯＳトランジスタとし、パワートランジスタＱａをドライブするトランジスタＱｃを制御するようにしたが、上記と同様に、図３、図５の電流制限回路Ｂの電流制限用トランジスタＱ１をＮＰＮトランジスタまたはＮＭＯＳトランジスタとし、パワートランジスタＱａをドライブするトランジスタＱｃを制御するようにすることも可能である。

また、ハイサイドスイッチにおいて、電流制限回路Ｂの電流制限用トランジスタＱ１をＮＰＮトランジスタまたはＮＭＯＳトランジスタとし、パワートランジスタＱａをドライブするトランジスタＱｃを制御するようにすることもできる。
図１３は図５の実施例の電流制限回路Ｂの電流制限用トランジスタＱ１をＮＰＮトランジスタまたはＮＭＯＳトランジスタとし、パワートランジスタＱａをドライブするトランジスタＱｃを制御するようにした電流制限回路をハイサイドスイッチに適用した実施例を示す図であり、図１４に示すように、出力電圧−負荷特性の電流制限特性を変曲点を持った特性とすることができる。

なお、抵抗Ｒ２をゼロΩにすれば、図４に示すような出力電圧−負荷特性と同様な垂下フの字特性となる。また、図１３の実施例では、トランジスタＱａ〜Ｑｃ、Ｑ１〜Ｑ７にバイポーラトランジスタを使用しているが、上記と同様に、ＭＯＳトランジスタを使用してもよいし、カレントミラー回路Ｑ２、Ｑ３及びＱ４、Ｑ５には高精度なカレントミラー回路を使用することも可能である。また、同様に、ショート電流を設定する抵抗Ｒｍを温度特性の小さい電流源にすれば、ショート電流の温度変動を小さくすることが可能となる。

以上の実施例では、Ｖ／Ｉ変換回路を用いて電流制限値を出力電圧に応じて変化させたが、このようにＶ／Ｉ変換回路を用いると、負荷電流がゼロの時でもＶ／Ｉ変換回路に電流が流れ、回路電流が大きくなってしまうので、Ｖ／Ｉ変換回路を用いず、ベース接地トランジスタを用いてミラー電流を検出することにより回路電流を低減した電流制限回路の実施例について、以下説明する。

図１５は、ベース接地トランジスタを用いてミラー電流を検出する電流制限回路をレギュレータに適用した実施例を示す図であり、このレギュレータは、同様に、電圧制御回路Ａと電流制限回路Ｂにより構成されている。電流制限回路Ｂは、ミラートランジスタＱｂの電流をモニタする抵抗Ｒｍと、抵抗Ｒｍの上流電圧が上昇すると、電流が流れるベース接地のトランジスタＱ１と、トランジスタＱ１に電流が流れると、ＯＮするトランジスタＱ２を備えており、トランジスタＱ１のゲートを出力電圧Ｖoutの分圧電圧に接続するこ
とにより、電流制限特性をフの字特性とするものである。

この電流制限回路Ｂにおいて、抵抗Ｒｍの上流電圧Ｖrmは、Ｖrm＝Ｒｍ・Ｉout／ｎで
あり、出力電流Ｉoutが増加すると、電圧Ｖrmが上昇する。そして、トランジスタＱ１の
ゲート電圧をＶ1、トランジスタＱ１のゲート−ソース間電圧をＶTH（Ｑ１）とした場合
、出力電流Ｉoutが増加し、電圧ＶrmがＶ1＋ＶTH（Ｑ１）になると、トランジスタＱ１に電流が流れ、トランジスタＱ２が動作して、ドライブトランジスタＱｃの電流を制御し、電流制限がかかる。

このとき、トランジスタＱ１のゲート電圧Ｖ1は、出力電圧Ｖoutの抵抗分圧値となっており、Ｖ1＝Ｖout・（Ｒｂ＋Ｒｃ）／（Ｒａ＋Ｒｂ＋Ｒc）となるので、図１６の出力電
圧−負荷特性に示すように、出力電圧Ｖoutが低下すると、ゲート電圧Ｖ1が低下し、電流制限値が小さくなる。
また、Ｖrm＝Ｒｍ・Ｉout／ｎ＝Ｖ1＋ＶTHより、電流制限値Ｉlimは、Ｉlim＝ｎ・（Ｖ1＋ＶTH）／Ｒｍとなり、ショート電流値ＩｓはＩｓ＝ｎ・ＶTH／Ｒｍとなる。
なお、トランジスタＱ２、トランジスタＱｃはＮＭＯＳトランジスタでもよいし、回路電流を低減する必要がない場合は、パワートランジスタＱａ、ミラートランジスタＱｂ、トランジスタＱ１にＰＮＰトランジスタを使用してもよい。

次に、図１５に示す電流制限回路において、ショート電流値Ｉｓを小さく、最大電流値Ｉmaxを大きく設定できるようにした実施例について説明する。
図１７は、ショート電流値Ｉｓを小さく、最大電流値Ｉmaxを大きく設定した電流制限
回路をレギュレータに適用した実施例を示す図であり、図に示すように、図１５に示す電流制限回路の抵抗Ｒｍと並列に抵抗ＲｎとダイオードＤ１を設けたものであり、その他の構成は図１５と同じであるので、詳細な説明を省略する。
ダイオードＤ１は、トランジスタＱ１とのマッチングをとるため、ＰＭＯＳトランジスタを使用するのが望ましいが、ＰＮＰ、ＮＰＮなど他のトランジスタで構成することも可能である。

図１７の電流制限回路において、出力電圧ＶoutがＶout＝０Ｖの時は、Ｖrm＝ＶTH（Ｑ１）となるので、抵抗Ｒｍには電流が流れるが、抵抗Ｒｎには電流がほとんど流れない。したがって、ショート電流値Ｉｓは抵抗Ｒｍだけで決まり、Ｉｓ＝ｎ・ＶTH／Ｒｍとなる。
また、ダイオードＤ１の順方向電圧をＶd（Ｄ１）とした場合、電圧ＶrmがＶd（Ｄ１）より高い時は、抵抗Ｒｎに電流が流れるため、抵抗Ｒｎを抵抗Ｒｍより十分小さい値に設定すると、最大電流値Ｉmaxは抵抗Ｒｎで決まり、Ｉmax＝ｎ・（Ｖ1＋ＶTH−Ｖｄ）／Ｒ
ｎとなる。
すなわち、ショート電流値Ｉｓは抵抗Ｒｍで、最大電流値Ｉmaxは抵抗Ｒｎで決まるた
め、抵抗Ｒｍの値を大きく、抵抗Ｒｎの値を小さくすることにより、図１８の出力電圧−負荷特性に示すように、ショート電流値Ｉｓを小さく、最大電流値Ｉmax大きく設定する
ことができる。

また、図１５に示す電流制限回路の電流制限特性を垂下フの字にすることもでき、以下、電流制限特性を垂下フの字にした電流制限回路の実施例について説明する。
図１９は、電流制限特性を垂下フの字にした電流制限回路をレギュレータに適用した実施例を示す図であり、図に示すように、電流制限回路Ｂは、図１５に示す電流制限回路Ｂに、基準電圧Ｖｒを出力する基準電源ＶＲと基準電源ＶＲがゲートに接続され、ソースとドレインをトランジスタＱ１に接続したトランジスタＱ３を設けたものであり、基準電圧Ｖｒは電流制限のかかっていない通常動作時のゲート電圧Ｖ１よりも低い値に設定されている。

図１９の電流制限回路において、通常動作時はＶ１＞Ｖｒであるため、出力電流Ｉout
が増加すると、まずトランジスタＱ３が動作するので、電流制限値Ｉmaxは、Ｉmax＝ｎ・（Ｖｒ＋ＶTH）／Ｒｍとなる。一方、電流制限状態になり、出力電圧Ｖoutが低下し、Ｖ
１＜Ｖｒとなると、トランジスタＱ1が動作し、出力電圧Ｖoutの低下に従って電流制限値は小さくなり、Ｖout＝０Ｖになると、Ｖrm＝ＶTH（Ｑ１）となるので、ショート電流値
ＩｓはＩｓ＝ｎ・ＶTH／Ｒｍとなる。
これにより、図２０の出力電圧−負荷特性に示すように、垂下フの字の電流制限特性にすることができる。

図２１は、ハイサイドスイッチに適用した実施例を示す図であり、図に示すように、スイッチング回路Ｄと電流制限回路Ｂよりなり、電流制限回路Ｂは、出力電圧Ｖoutの分割
抵抗Ｒ２と並列に、トランジスタＱ８と基準電圧Ｖｒを出力する基準電源ＶＲを設けたものであり、出力電圧Ｖoutが上昇しても、トランジスタＱ１のゲート電圧が規定値以上に
ならないようにしたものである。

図２１の電流制限回路Ｂにおいて、Ｖout＝０Ｖの時は、Ｖ１＝０Ｖ、Ｖrm＝ＶTH（Ｑ
１）となるので、ショート電流値ＩｓはＩｓ＝ｎ・ＶTH／Ｒｍとなる。出力電圧Ｖoutが
上昇すると、ゲート電圧Ｖ１も上昇するため電流制限値も上昇するが、ゲート電圧Ｖ１がＶｒ＋ＶBE（Ｑ８）まで上昇すると、トランジスタＱ８が動作して、出力電圧Ｖoutが上
昇しても、ゲート電圧Ｖ１はそれ以上上がらなくなり、Ｖrm＝Ｖｒ＋ＶBE（Ｑ８）＋ＶTH（Ｑ１）となり、電流制限値ＩmaxはＩmax＝ｎ・（Ｖｒ＋ＶBE（Ｑ８）＋ＶTH（Ｑ１））／Ｒｍとなるので、図２２の出力電圧−負荷特性に示すように、垂下フの字の電流制限特性にすることができる。

さらに、図２１に示す電流制限回路の出力電圧分割抵抗に、さらに抵抗を追加することにより、出力電圧低下時の電流制限特性に変曲点を持たせることもでき、以下、図２３により説明する。
図２３は、出力電圧低下時の電流制限特性に変曲点を持たせた電流制限回路をハイサイドスイッチに適用した実施例を示す図であり、図に示すように、電流制限回路Ｂは、図２１の出力電圧Ｖoutの分割抵抗にさらに、抵抗Ｒ３を追加したものであり、その他の構成
は図２１と同じであるので、詳細な説明を省略する。

図２３の電流制限回路Ｂにおいて、出力電圧Ｖoutが（Ｖｒ＋ＶBE）・（Ｒ1＋Ｒ２＋Ｒ３）／Ｒ２まで下がるまでは、ゲート電圧Ｖ１は、Ｖ１＝Ｒ３・（Ｖout−Ｖｒ−ＶBE）
／（Ｒ1＋Ｒ３）＋Ｖｒ＋ＶBE（Ｑ８）となり、出力電圧Ｖoutが（Ｖｒ＋ＶBE）・（Ｒ1
＋Ｒ２＋Ｒ３）／Ｒ２より低くなると、ゲート電圧Ｖ１は、Ｖ１＝Ｖout・（Ｒ２＋Ｒ３
）／（Ｒ1＋Ｒ２＋Ｒ３）となるので、図２４の出力電圧−負荷特性に示すように、出力
電圧低下時の電流制限特性に変曲点を持たせることが可能になる。
この電流制限回路では、抵抗Ｒ１、Ｒ２、Ｒ３の定数設定を代えることにより、図２４の出力電圧低下時の特性の傾斜を自由に設定することができるので、出力電圧Ｖoutにつ
ながる回路の電源電流特性に合わせて負荷特性を調整することが可能となる。

また、図１５に示す電流制限回路のトランジスタＱ１にカレントミラー回路を接続して電流制限特性をフの字特性とすることもでき、以下、図２５により説明する。
図２５は、電流制限回路のトランジスタＱ１にカレントミラー回路を接続した電流制限回路をレギュレータに適用した実施例を示す図であり、図に示すように、電流制限回路Ｂ
は、ミラートランジスタＱｂの電流をモニタする抵抗Ｒｍと、抵抗Ｒｍの上流電圧が上昇すると、電流が流れるベース接地のトランジスタＱ１と、トランジスタＱ２、Ｑ３により構成されるカレントミラー回路と、トランジスタＱ１に電流が流れるとオンするトランジスタＱ４とで構成され、トランジスタＱ１のゲートが出力電圧Ｖoutの抵抗分圧電圧Ｖ１
に接続されている。

図２５の電流制限回路において、抵抗Ｒｍの上流電圧Ｖrmは、Ｖrm＝Ｒｍ・Ｉout／ｎ
であり、出力電流Ｉoutが増加すると、電圧Ｖrmが上昇する。また、ゲート電圧Ｖ１はＶ
１＝Ｖout・（Ｒｂ＋Ｒｃ）／（Ｒａ＋Ｒｂ＋Ｒｃ）であり、電圧ＶrmがＶ１＋ＶTH(Ｑ１)になると、トランジスタＱ１に電流が流れ、トランジスタＱ２、Ｑ３、Ｑ４が動作して
出力パワートランジスタＱａのゲート電圧を制御し電流制限がかかる。トランジスタＱ１のゲート電圧Ｖ１は出力電圧Ｖoutの抵抗分圧値となっているため、図２６の出力電圧−
負荷特性に示すように、出力電圧Ｖoutが低下するとゲート電圧Ｖ１が低下して電流制限
値が小さくなるので、電流制限特性はフの字特性となる。
このとき、Ｖrm＝Ｒｍ・Ｉout／ｎ＝Ｖ１＋ＶTHより、電流制限値ＩlimはＩlim＝ｎ・
（Ｖ１＋ＶTH）／Ｒｍ、ショート電流値Ｉｓは、Ｉｓ＝ｎ・ＶTH／Ｒｍとなる。
なお、図１７の電流制限回路の実施例のように、抵抗Ｒｍと並列に、抵抗とダイオードを設け、ショート電流値Ｉｓを小さく、最大電流値Ｉmaxを大きく設定できるようにする
ことも可能である。

さらに、図２５に示す電流制限回路の電流制限特性を垂下フの字にすることもでき、以下、図２７により説明する。
図２７は、垂下フの字の電流制限特性を有する電流制限回路をレギュレータに適用した実施例を示す図であり、図に示すように、電流制限回路Ｂは、図２５の電流制限回路Ｂに加えて、基準電圧Ｖｒを出力する基準電源ＶＲと基準電源ＶＲがゲートに接続され、ソースとドレインをトランジスタＱ１に接続したトランジスタＱ５を設けたものであり、基準電圧Ｖｒは電流制限のかかっていない通常動作時のゲート電圧Ｖ１よりも低い値に設定されている。

図２７の電流制限回路において、通常動作時はＶ１＞Ｖｒであるため、出力電流Ｉout
が増加すると、まずトランジスタＱ５が動作するので、電流制限値Ｉmaxは、Ｉmax＝ｎ・（Ｖｒ＋ＶTH）／Ｒｍとなる。一方、電流制限状態になり、出力電圧Ｖoutが低下し、Ｖ
１＜Ｖｒとなると、トランジスタＱ1が動作し、出力電圧Ｖoutの低下に従い電流制限値は小さくなり、Ｖout＝０Ｖになると、Ｖrm＝ＶTH(Ｑ１)となるので、ショート電流値Ｉｓ
はＩｓ＝ｎ・ＶTH／Ｒｍとなる。
これにより、図２８の出力電圧−負荷特性に示すように、垂下フの字の電流制限特性にすることができる。
なお、電流制限特性を垂下フの字特性にする方法として、図２１、図２３の実施例の電流制限回路と同様に、出力電圧Ｖoutの分割抵抗にスイッチング回路を設けることにより
、電流制限回路の電流制限特性を垂下フの字にすることも可能である。

また、図１５の電流制限回路のトランジスタＱ１により直接エラーアンプの差動段に電流を流すことにより電流制限を行うことも可能であり、以下、図２９により説明する。
図２９は、電流制限回路ＢのトランジスタＱ１により直接電圧制御回路Ａのエラーアンプの差動段に電流を流す実施例を示す図であり、図に示すように、電流制限回路Ｂは、ミラートランジスタＱｂの電流をモニタする抵抗Ｒｍと、抵抗Ｒｍの上流電圧が上昇すると、電流が流れるベース接地のトランジスタＱ１とで構成され、トランジスタＱ１のゲートが出力電圧Ｖoutの抵抗分圧電圧Ｖ1に接続されている。

この電流制限回路Ｂにおいて、抵抗Ｒｍの上流電圧Ｖrmは、Ｖrm＝Ｒｍ・Ｉout／ｎで
あり、出力電流Ｉoutが増加すると、電圧Ｖrmが上昇する。そして、トランジスタＱ１の
ゲート−ソース間電圧をＶTH（Ｑ１）とした場合、出力電流Ｉoutが増加し、電圧Ｖrmが
Ｖ1＋ＶTH（Ｑ１）になると、トランジスタＱ１に電流が流れ、電圧制御回路Ａのエラー
アンプの差動段に電流を流し、ドライブトランジスタＱｃの電流を制御し電流制限がかかる。

このとき、トランジスタＱ１のゲート電圧Ｖ1は、出力電圧Ｖoutの抵抗分圧値となっており、Ｖ1＝Ｖout・（Ｒｂ＋Ｒｃ）／（Ｒａ＋Ｒｂ＋Ｒc）となるので、図３０の出力電
圧−負荷特性に示すように、出力電圧Ｖoutが低下すると、ゲート電圧Ｖ1が低下し、電流制限値が小さくなり、電流制限特性がフの字特性となる。
また、Ｖrm＝Ｒｍ・Ｉout／ｎ＝Ｖ1＋ＶTHより、電流制限値Ｉlimは、Ｉlim＝ｎ・（Ｖ1＋ＶTH）／Ｒｍとなり、ショート電流値ＩｓはＩｓ＝ｎ・ＶTH／Ｒｍとなる。
なお、図１７の電流制限回路の実施例のように、抵抗Ｒｍと並列に、抵抗とダイオードを設け、ショート電流値Ｉｓを小さく、最大電流値Ｉmaxを大きく設定できるようにする
ことも可能である。

さらに、図２９に示す電流制限回路の電流制限特性を垂下フの字にすることもでき、以下、電流制限特性を垂下フの字にした電流制限回路の実施例について説明する。
図３１は、電流制限特性を垂下フの字にした電流制限回路をレギュレータに適用した実施例を示す図であり、図に示すように、電流制限回路Ｂは、図２９に示す電流制限回路に基準電圧Ｖｒを出力する基準電源ＶＲと、基準電源ＶＲがゲートに接続され、ソースとドレインをトランジスタＱ１に接続したトランジスタＱ５を設けたものであり、基準電圧Ｖｒは電流制限のかかっていない通常動作時のゲート電圧Ｖ１よりも低い値に設定されている。

図３１の電流制限回路において、通常動作時はＶ１＞Ｖｒであるため、出力電流Ｉout
が増加すると、まずトランジスタＱ５が動作するので、電流制限値Ｉmaxは、Ｉmax＝ｎ・（Ｖｒ＋ＶTH）／Ｒｍとなる。一方、電流制限状態になり、出力電圧Ｖoutが低下し、Ｖ
１＜Ｖｒとなると、トランジスタＱ1が動作し、出力電圧Ｖoutの低下に従い電流制限値は小さくなり、Ｖout＝０Ｖになると、Ｖrm＝ＶTH（Ｑ１）となるので、ショート電流値Ｉ
ｓはＩｓ＝ｎ・ＶTH／Ｒｍとなる。
これにより、図３２の出力電圧−負荷特性に示すように、垂下フの字の電流制限特性にすることができる。
なお、電流制限特性を垂下フの字特性にする方法として、図２１、図２３の実施例の電流制限回路と同様に、出力電圧Ｖoutの分割抵抗にスイッチング回路を設けることにより
、電流制限回路の電流制限特性を垂下フの字にすることも可能である。

本発明の電流制限回路をレギュレータに適用した実施例を示す図である。 図１の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をハイサイドスイッチに適用した実施例を示す図である。 図３の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をレギュレータに適用した他の実施例を示す図である。 図５の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 本発明の電流制限回路をハイサイドスイッチに適用した他の実施例を示す図である。 図１３の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 図１５の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 図１７の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 図１９の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をハイサイドスイッチに適用したさらに他の実施例を示す図である。 図２１の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をハイサイドスイッチに適用したさらに他の実施例を示す図である。 図２３の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 図２５の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 図２７の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 図２９の電流制限回路の出力電圧−負荷特性を示す図である。 本発明の電流制限回路をレギュレータに適用したさらに他の実施例を示す図である。 図３１の電流制限回路の出力電圧−負荷特性を示す図である。 従来の垂下型電流制限回路を内蔵したレギュレータを示す図である。 図３３の電流制限回路の出力電圧−負荷特性を示す図である。

符号の説明

Ａ 電圧制御回路
Ｂ 電流制限回路
Ｃ Ｖ／Ｉ変換回路
Ｄ スイッチング回路
１ エラーアンプ
２ 制御回路
３ オペアンプ
Ｑａ パワートランジスタ
Ｑｂ ミラートランジスタ
Ｑｃ ドライブトランジスタ
Ｑ１〜Ｑ８ トランジスタ
Ｒａ、Ｒｂ、Ｒｃ、Ｒｍ、Ｒｎ、Ｒ１〜Ｒ３ 抵抗
Ｉａ、Ｉrm 電流源

Claims (20)

1. 出力回路に流れる出力電流を検出する出力電流検出手段と、前記出力電流検出手段で検出された出力電流が所定値を超えたとき、出力電流を制限する電流制限手段とを備えた電流制限回路であって、
   出力電圧に応じた電流を発生する電圧−電流変換手段を備え、前記電圧−電流変換手段からの電流によって前記出力電流検出手段によって検出された出力電流を補正することを特徴とする電流制限回路。
2. 請求項１に記載の電流制限回路において、
   前記電圧−電流変換手段に入力される電圧が一定値を超えないように制限する電圧制限手段を備えたことを特徴とする電流制限回路。
3. 請求項１に記載の電流制限回路において、
   前記電圧−電流変換手段の電圧―電流変換特性が変曲点を有することを特徴とする電流制限回路。
4. 請求項１〜請求項３のいずれかに記載の電流制限回路において、
   前記電圧−電流変換手段にオペアンプを使用したことを特徴とする電流制限回路。
5. 請求項１〜請求項３のいずれかに記載の電流制限回路において、
   前記電流制限手段が前記所定値を電流源により発生することを特徴とする電流制限回路。
6. 請求項１〜請求項３のいずれかに記載の電流制限回路において、
   前記出力電流検出手段と前記電圧−電流変換手段がそれぞれカレントミラー回路を備え、それぞれのカレントミラー回路のミラー比を変えたことを特徴とする電流制限回路。
7. 基準電圧を発生する基準電圧発生手段と、出力電圧を分割する出力電圧分割手段と、前記基準電圧発生手段の出力と前記出力電圧分割手段の出力との誤差を検出する誤差検出手段と、前記誤差検出手段の出力により駆動される出力制御手段と、請求項２または請求項３のいずれかに記載の電流制限回路を備えたレギュレータであって、
   前記電圧−電流変換手段に入力される基準電圧を前記基準電圧発生手段の基準電圧と共用したことを特徴とするレギュレータ。
8. 基準電圧を発生する基準電圧発生手段と、出力電圧を分割する出力電圧分割手段と、前記基準電圧発生手段の出力と前記出力電圧分割手段の出力との誤差を検出する誤差検出手段と、前記誤差検出手段の出力により駆動される出力制御手段と、請求項１に記載の電流制限回路を備えたレギュレータであって、
   前記電圧−電流変換手段が備える分割抵抗を前記出力電圧分割手段の分割抵抗と共用したことを特徴とするレギュレータ。
9. 基準電圧を発生する基準電圧発生手段と、出力電圧を分割する出力電圧分割手段と、前記基準電圧発生手段の出力と前記出力電圧分割手段の出力との誤差を検出する誤差検出手段と、前記誤差検出手段の出力により駆動される出力制御手段と、請求項１〜請求項３のいずれかに記載の電流制限回路を備えたレギュレータであって、
   前記出力制御手段がパワートランジスタとこのパワートランジスタをドライブするドライブトランジスタよりなり、前記電流制限手段がＮＰＮトランジスタまたはＮＭＯＳトランジスタを備え、このＮＰＮトランジスタまたはＮＭＯＳトランジスタによって前記ドライブトランジスタを制御することにより電流制限をかけることを特徴とするレギュレータ
   。
10. 入力信号により駆動される出力制御手段と、請求項１〜請求項３のいずれかに記載の電流制限回路を備えたハイサイドスイッチであって、
    前記出力制御手段がパワートランジスタとこのパワートランジスタをドライブするドライブトランジスタよりなり、前記電流制限手段がＮＰＮトランジスタまたはＮＭＯＳトランジスタを備え、このＮＰＮトランジスタまたはＮＭＯＳトランジスタによって前記ドライブトランジスタを制御することにより電流制限をかけることを特徴とするハイサイドスイッチ。
11. 出力回路に流れる出力電流を検出する出力電流検出手段と、前記出力電流検出手段で検出された出力電流が所定値を超えたとき、出力電流を制限する電流制限手段とを備えた電流制限回路であって、
    前記電流制限手段が、出力電流をモニタする抵抗と、前記抵抗の上流電圧が上昇すると電流が流れるベース接地の第１のトランジスタと、前記第１のトランジスタに電流が流れると、導通する第２のトランジスタで構成され、前記第１のトランジスタのゲートを出力電圧の分圧電圧に接続したことを特徴とする電流制限回路。
12. 請求項１１に記載の電流制限回路において、
    前記出力電流をモニタする抵抗と並列に抵抗とダイオードの直列回路が接続されていることを特徴とする電流制限回路。
13. 請求項１１に記載の電流制限回路において、
    基準電圧がゲートに接続され、ソースとドレインが前記第１のトランジスタの両端に接続された第３のトランジスタを備えることを特徴とする電流制限回路。
14. 請求項１１に記載の電流制限回路において、
    出力電圧を分圧する分割抵抗を備え、下流側の分割抵抗の両端に基準電圧が入力された第４のトランジスタが接続されていることを特徴とする電流制限回路。
15. 請求項１４に記載の電流制限回路において、
    下流側の分割抵抗と分圧電圧出力端子との間にさらに抵抗が接続されていることを特徴とする電流制限回路。
16. 出力回路に流れる出力電流を検出する出力電流検出手段と、前記出力電流検出手段で検出された出力電流が所定値を超えたとき、出力電流を制限する電流制限手段とを備えた電流制限回路であって、
    前記電流制限手段が、出力電流をモニタする抵抗と、前記抵抗の上流電圧が上昇すると電流が流れるベース接地の第１のトランジスタと、前記第１のトランジスタに接続されたカレントミラー回路と、前記カレントミラー回路に接続され、前記第１のトランジスタに電流が流れると、導通する第２のトランジスタで構成され、前記第１のトランジスタのゲートを出力電圧の分圧電圧に接続したことを特徴とする電流制限回路。
17. 請求項１６に記載の電流制限回路において、
    基準電圧がゲートに接続され、ソースとドレインが前記第１のトランジスタの両端に接続された第３のトランジスタを備えることを特徴とする電流制限回路。
18. 出力回路に流れる出力電流を検出する出力電流検出手段と、前記出力電流検出手段で検出された出力電流が所定値を超えたとき、出力電流を制限する電流制限手段とを備えた電流制限回路であって、
    前記電流制限手段が、出力電流をモニタする抵抗と、前記抵抗の上流電圧が上昇すると電流が流れて電流制限を行う、ベース接地の第１のトランジスタとで構成され、前記第１のトランジスタのゲートを出力電圧の分圧電圧に接続したことを特徴とする電流制限回路。
19. 請求項１８に記載の電流制限回路において、
    前記出力電流をモニタする抵抗と並列に抵抗とダイオードの直列回路が接続されていることを特徴とする電流制限回路。
20. 請求項１８に記載の電流制限回路において、
    基準電圧がゲートに接続され、ソースとドレインが前記第１のトランジスタの両端に接続された第２のトランジスタを備えることを特徴とする電流制限回路。

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