KR20130042373A - 반도체 메모리의 전압 조절 장치 - Google Patents

반도체 메모리의 전압 조절 장치 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리의 전압 조절 장치는 일정한 주파수의 클럭신호가 입력되는 DLL(delay locked loop)를 통하여 상기 클럭 신호를 한 주기만큼 딜레이 시키는 셀의 개수를 측정하는 측정부(110); 반도체 메모리 칩의 온도(Chip_Tem)를 측정하는 온도 센싱부(130); 및 상기 온도 센싱부(130)에서 측정된 온도(Chip_Tem) 및 상기 측정부(110)에서 측정된 셀의 개수에 대응하는 로킹 값(lock_val)에 의하여 반도체 메모리의 공급 전압을 조절하는 전압 조절부(150)를 포함한다.

Description

반도체 메모리의 전압 조절 장치 {Voltage Scaling Device of Semiconductor Memory}
본 발명의 기술적 사상은 반도체 메모리의 전압 조절 장치에 관한 것으로서, 특히, DLL(Delay Locked Loop)을 통하여 전압을 조절하는 반도체 메모리의 전압 조절 장치에 관한 것이다.
반도체 제품에서 칩 내부에 안정적인 전압을 공급하는 것이 필요하고, 이를 위하여 내부 전압을 모니터링 하는 것이 필요하다. DLL(Delay Locked Loop)에 사용되는 지연 셀(delay cell)은 전압을 조절하는데 사용될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 DLL(Delay Locked Loop) 및 온도 센서를 사용하여 칩 내부 전압 변화를 감지하여 이를 전압 공급단에 피드백하여 안정적인 전압을 공급하는 전압 조절 장치를 제공하는데 있다.
상기 과제를 해결하고자 하는 본 발명의 일 실시예에 따른 반도체 메모리의 전압 조절 장치는 일정한 주파수의 클럭신호가 입력되는 DLL(delay locked loop)를 통하여 상기 클럭 신호를 한 주기만큼 딜레이 시키는 셀의 개수를 측정하는 측정부; 반도체 메모리 칩의 온도(Chip_Tem)를 측정하는 온도 센싱부(130); 및 상기 온도 센싱부(130)에서 측정된 온도(Chip_Tem) 및 상기 측정부(110)에서 측정된 셀의 개수에 대응하는 로킹 값(lock_val)에 의하여 반도체 메모리의 공급 전압을 조절하는 전압 조절부(150)를 포함한다.
바람직하게는, 반도체 메모리의 전압 조절 장치는 상기 측정부(110)에서 상기 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 증가하면 상기 반도체 메모리의 공급 전압을 낮추고, 상기 측정부(110)에서 상기 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 감소하면 상기 반도체 메모리의 공급 전압을 증가 시키는 것을 특징으로 한다.
바람직하게는, 상기 전압 조절부(150)는 상기 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 일정한 경우, 상기 온도 센싱부(130)를 통하여 측정된 온도 값이 증가하면, 반도체 메모리의 공급 전압을 낮추고, 상기 온도 센싱부(130)를 통하여 측정된 온도 값이 감소하면, 반도체 메모리의 공급 전압을 높이는 것을 특징으로 한다.
바람직하게는, 상기 측정부(110)는 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수를 일정한 시간 간격으로 측정하고, 상기 온도 센싱부(130)는 상기 측정부(110)에서 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 일정한 시간 간격 전에 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수와 다른 경우에, 반도체 메모리 셀의 온도를 측정하는 것을 특징으로 한다.
바람직하게는, 상기 온도 센싱부(130)는 상기 측정부(110)에서, 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 기준 셀의 개수와 다른 경우에, 반도체 메모리 셀의 온도를 측정하는 것을 특징으로 한다.
바람직하게는, 상기 측정부(110)는 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수를 주기적으로 측정하고, 상기 온도 센싱부(130)는 상기 측정부(110)의 주기와 동일한 주기로 반도체 메모리 칩의 온도(Chip_Tem)를 측정하는 것을 특징으로 한다.
바람직하게는, 상기 전압 조절부(150)는, 센싱된 온도에 대응하는 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수에 대한 기준 공급전압 값을 룩업 테이블(Look-Up Table)로 저장하고 있어, 상기 룩업 테이블을 참조하여 공급전압을 조절하는 것을 특징으로 한다.
바람직하게는, 상기 룩업 테이블은 반도체 메모리의 제조시에 저장되는 것을 특징으로 한다.
바람직하게는, 상기 룩업 테이블은 사용자에 의하여 설정되는 것을 특징으로 한다.
바람직하게는, 상기 전압 조절부(150)는 일정한 범위에서 전압을 조절하고, 상기 일정한 범위의 전압은 온도 센싱부(130)에서 측정한 온도에 대응하여 변하는 것을 특징으로 한다.
바람직하게는, 상기 DLL은 복수의 버퍼 및 상기 복수의 버퍼에 연결되어 있는 멀티 플렉서를 포함하고, 상기 멀티 플렉서는 상기 클럭 신호가 한 주기 딜레이 되도록 하는 버퍼의 개수를 출력하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 메모리는 낸드 플래시 메모리인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 전압 조절 장치를 포함하는 제어부; 및 상기 제어부로부터 전압을 공급받는 셀 어레이를 포함하고, 상기 전압 조절 장치는, 일정한 주파수의 클럭신호가 입력되는 DLL(delay locked loop)을 통하여 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수를 측정하는 측정부(110); 반도체 메모리 칩의 온도(Chip_Tem)를 측정하는 온도 센싱부(130); 및 상기 온도 센싱부(130)에서 측정된 온도 및 상기 측정부(110)에서 측정된 셀의 개수에 대응하는 로킹 값(lock_val)에 의하여 반도체 메모리의 공급 전압을 조절하는 전압 조절부(150)를 포함한다.
바람직하게는, 상기 측정부(110)에서 상기 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 증가하면 상기 반도체 메모리의 공급 전압을 낮추고, 상기 측정부(110)에서 상기 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 감소하면 상기 반도체 메모리의 공급 전압을 증가 시키는 것을 특징으로 한다.
바람직하게는, 상기 전압 조절부(150)는 상기 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 일정한 경우, 상기 온도 센싱부(130)를 통하여 측정된 온도 값이 증가하면, 반도체 메모리의 공급 전압을 낮추고, 상기 온도 센싱부(130)를 통하여 측정된 온도 값이 감소하면, 반도체 메모리의 공급 전압을 높이는 것을 특징으로 한다.
상술한 바와 같은 본 발명에 따른 반도체 메모리의 전압 조절 장치는 DLL를 이용하여 전압을 모니터링하여 안정적인 전압을 공급할 수 있다.
도 1(a)은 본 발명의 일 실시예에 따른 전압 조절 장치의 블록도이다.
도 1(b)는 본 발명의 일 실시예에 따른 전압 조절 장치를 포함하는 반도체 메모리 장치를 도시한다.
도 2 내지 도 5는 도 1의 전압 조절 장치가 동작하는 것을 설명하기 위한 도면이다.
도 2는 DLL에 포함된 딜레이 버퍼를 도시하고, 도 3은 각 버퍼의 입력 단 또는 출력 단에서의 클럭신호를 도시한다.
도 3은 제1 클럭 신호 내지 제6 클럭 신호 및 기준 클럭 신호를 도시한다.
도 4(a) 및 도 4(b) 는 공급 전압의 크기가 기준 전압 보다 큰 경우 (즉, 과잉공급되고 있는 경우), 전압소스에서 공급 전압의 크기를 낮추는 과정을 설명하기 위한 도면이다.
도 5(a) 및 도 5(b)는 공급 전압의 크기가 기준 전압 보다 작은 경우 (즉, 과소공급 되고 있는 경우), 이러한 공급 전압의 크기를 높이는 과정을 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시예에 따른, 전압 조절 장치의 블록도이다.
도 7은 본 발명의 제3 실시예에 따른, 전압 조절 장치의 블록도이다.
도 8은 본 발명의 제4 실시예에 따른, 전압 조절 장치의 블록도이다.
도 9는 본 발명의 제5 실시예에 따른, 전압 조절 장치의 블록도이다.
도 10은 전압 조절 장치(900)의 전압 조절부(950)에 포함된 룩업테이블(Look Up Table, LUT)을 도시한다.
도 11은 본 발명의 다양한 실시예에 따른, DLL의 회로도이다.
도 12는 본 발명의 일 실시예에 따른, 전압 조절 방법의 흐름도이다.
도 13은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 14은 본 발명의 실시예에 따른 반도체 저장 시스템(MSYS)이 솔리드 스테이트 드라이브(SSD: Solid State Drive)인 경우를 나타내는 도면이다.
도 15는 본 발명의 일 실시예에 따른, 반도체 저장 시스템(MSYS)을 포함하는 컴퓨팅 시스템(CSYS)의 블록도를 도시한다.
도 16는 본 발명의 일 실시예에 따른, 반도체 저장 시스템(MSYS)을 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1(a)은 본 발명의 일 실시예에 따른 전압 조절 장치(100)의 블록도이다.
도 1(a)을 참조하면, 전압 조절 장치(100)는 측정부(110), 온도 센싱부(130), 전압 조절부(150)를 포함한다.
전압 조절 장치(100)는 반도체 메모리 장치 또는 메모리 콘트롤러에 포함되어 있을 수 있다. 이때, 반도체 메모리 장치는, 낸드 플래시 메모리(NAND Flash Memory) 일 수 있다. 다만 이에 한정되지 않으며, 그 밖에 컴퓨터 또는 그 외의 전자 디바이스 내에, 내부의 반도체 집적회로들로서 제공될 수 있는 RAM(random-access memory), ROM(read only memory), SDRAM(synchronous dynamic random access memory) 및 노어(NOR) 플래시 메모리를 포함하는 다수의 상이한 타입의 메모리, 솔리드 스테이스 디스크(Solid State Disk) 및 하드 디스크 드라이브(Hard Disk Drive) 기타 다른 대용량 저장장치가 가능하다.
측정부(110)는 클럭 신호(CLK)를 입력받아 '한 주기의 클럭 신호를 딜레이 시키는 셀의 개수(locking value, 이하 로킹 값(lock_val) 이라고도 함)'을 출력한다. 측정부(110)는 DLL(delay locked loop)을 포함할 수 있다. 클럭 신호는 DLL에 입력될 수 있다. DLL은 클럭 신호가 DLL 내부의 연속된 지연 셀을 거치면서 딜레이 되어, 입력된 클럭 신호에 비하여 한 주기가 딜레이 되는 셀의 번호(cell_Number, cell_Num)를 출력할 수 있다. 이러한 경우, 로킹 값(lock_val)은 출력된 지연 셀의 번호(cell_Num)에 해당하는 지연 셀까지 클럭신호가 통과한 지연 셀의 개수일 수 있다. 상기 지연 셀들의 각각은 딜레이 버퍼를 포함할 수 있다. 이러한 복수의 딜레이 버퍼는 직렬로 연결되어 클럭 신호를 딜레이 시킨다. 클럭 신호는 여러 딜레이 버퍼를 거치면서, 한 주기 이상 딜레이 될 수 있다. 측정부(110)에서 측정된 로킹 값(locking value, lock_val)은 전압 조절부(150)에 입력 될 수 있다.
온도 센싱부(130)는 반도체 메모리 장치의 온도(Chip_Temperature, Chip_Tem)를 측정한다. 온도 센싱부(130)에서 출력된 온도(Chip_Tem)는 전압 조절부(150)에 입력될 수 있다.
전압 조절부(150)는 로킹 값(lock_val) 및 온도(Chip_Tem)를 입력 받는다. 전압 조절부(150)는 로킹 값(lock_val) 및 온도(Chip_Tem)에 대응하여, 반도체 메모리 장치가 수신하는 전압의 변화를 감지한다. 로킹 값(lock_val)이 증가하였다면, 칩이 전압을 필요 이상으로 많이 수신하고 있는 것을 의미하고, 로킹 값(lock_val)이 감소하였다면, 칩이 전압을 적게 수신하고 있는 것을 의미한다. 전압 조절부(150)는 칩에서 수신하는 전압 변화 감지에 대응하여, 전압 제어 신호(Regulator_signal, RGL_sig)를 출력할 수 있다. 또한, 본 발명의 다른 실시예에서, 전압 조절부(150)는 전압소스의 공급 전압을 입력 받아서, 조절된 공급 전압을 출력할 수 있다. 조절된 공급 전압은 전압 소스에 입력되어, 전압 소스가 공급하는 전압을 낮추거나, 높일 수 있다. 또한, 본 발명의 다른 실시예에서, 전압 조절부(150)는 공급 전압과 조절된 공급 전압의 차이를 출력할 수 있다. 공급 전압과 조절된 공급 전압의 차이는 전압 소스에 입력되어, 전압 소스는 공급 전압을 낮추거나, 높일 수 있다.
계속하여, 도 1(a)을 참조하면, 측정부(110)는 클럭 신호를 입력 받아서, 한 주기 딜레이 시키는 셀의 번호(Cell_Num)를 통하여 로킹 값(lock_val)을 산출할 수 있다. 측정부(110)에서 로킹 값(lock_val)을 계산한다. 측정부(110)는 로킹 값(lock_val)을 전압 조절부(150)에 전송한다. 온도 센싱부(130)는 반도체 메모리 칩의 온도(Chip_Tem)을 측정한다. 온도 센싱부(130)에서 측정된 반도체 메모리 칩의 온도(Chip_Tem)는 전압 조절부(150)로 전송된다. 전압 조절부(150)는 수신된 로킹 값(lock_val)과 칩이 온도(Chip_Tem)에 대응하여 공급전압 제어신호(RGL_sig)를 출력한다.
도 1(b)는 본 발명의 일 실시예에 따른 전압 조절 장치(100)를 포함하는 반도체 메모리 장치를 도시한다.
도 1(b)를 참조하면, 반도체 메모리 장치는 전압 조절 장치(100)를 포함한다. 또한, 반도체 메모리 장치은 전압 소스(voltage source)에서 전압(VDD)을 공급 받는다. 전압 소스(voltage source)에서 메모리 칩으로 공급하는 전압이 VDD 인 경우, 칩에서 수신 받는 전압이 VDD 보다 크도록 변동될 수 있다. 이러한 변동은 온도 그 밖의 환경적인 요인에 의하여 좌우될 수 있다. 측정부(110)에서는 이러한 칩의 수신 전압을 DLL에서의 딜레이 값을 통하여 측정한다. 예를 들어, 2.1 V 에서 2.3 V로 메모리 칩에서 수신 받는 전압이 증가하면, DLL에서의 딜레이 값이 증가하여 로킹 값(lock_val)이 증가한다. 예를 들어, 로킹 값(lock_val)이 4에서 6으로 증가한다. 이러한 경우, 전압 조절부(150)가 전압 소스에서 공급하는 전압을 2.1 V가 아닌, 1.9 V로 낮춰서 공급하도록 하면, 칩에서 수신 받는 전압은 2.3 V에서 2.1 V로 안정화 될 수 있다. 도 1의 공급전압 제어신호(RGL_sig)는 전압 소스에서 공급하는 전압을 2.1 V 에서 1.9 V로 낮추도록 하는 정보를 전압 소스에 제공할 수 있다. 따라서, 본 발명에 따른 반도체 메모리의 전압 조절 장치는 DLL를 이용하여 칩에 공급되는 전압을 모니터링하여 전압 소스에서 안정적인 전압을 공급하도록 할 수 있다.
도 2 내지 도 5는 도 1의 전압 조절 장치가 동작하는 것을 설명하기 위한 도면이다.
도 2는 DLL에 포함된 딜레이 버퍼를 도시하고, 도 3은 각 버퍼의 입력 단 또는 출력 단에서의 클럭신호를 도시한다.
도 2를 참조하면, 기준 클럭 신호(Clock Signal, CLK)가 입력되어, 제1 버퍼(BF1)를 지나면, 유닛 딜레이 만큼 딜레이 되어, 제1 클럭 신호(CLK_1)를 생성한다. 유닛 딜레이는 클럭 신호가 하나의 버퍼를 지날때, 딜레이 되는 시간이다. 예를들어, 유닛 딜레이는 0.5ns, 1ns, 2ns, 10ns, 100ns 일 수 있다. 클럭 신호의 주기는 일정하므로, 한 주기의 클럭 신호를 딜레이 시키는데 필요한 버퍼의 개수는 유닛 딜레이의 크기로 인하여 결정된다. 따라서, 한 주기의 클럭 신호를 딜레이 시키는데 필요한 버퍼의 개수를 측정하여 유닛 딜레이의 크기를 결정할 수 있다. 도 2는 6개의 딜레이 버퍼를 도시한다. 다만, 딜레이 버퍼의 개수는 예시적인 것이고, 본 발명의 권리범위를 제한하지 않는다.
제1 클럭 신호(CLK_1)는 제2 버퍼(BF2)에 입력되어, 유닛 딜레이 만큼 딜레이 되어, 제2 클럭 신호(CLK_2)를 생성한다. 제2 클럭 신호(CLK_2)는 제3 버퍼(BF3)에 입력되어, 유닛 딜레이 만큼 딜레이 되어, 제3 클럭 신호(CLK_3)를 생성한다. 제3 클럭 신호(CLK_3)는 제4 버퍼(BF4)에 입력되어, 유닛 딜레이 만큼 딜레이 되어, 제4 클럭 신호(CLK_4)를 생성한다. 제4 클럭 신호(CLK_4)는 제5 버퍼(BF5)에 입력되어, 유닛 딜레이 만큼 딜레이 되어, 제5 클럭 신호(CLK_5)를 생성한다. 제5 클럭 신호(CLK_5)는 제6 버퍼(BF6)에 입력되어, 유닛 딜레이 만큼 딜레이 되어, 제6 클럭 신호(CLK_6)를 생성한다.
도 3은 제1 클럭 신호(CLK_1) 내지 제6 클럭 신호(CLK_6) 및 기준 클럭 신호(CLK)를 도시한다.
제2 클럭 신호(CLK_2)는 제1 클럭 신호(CLK_1)에 비하여 1 유닛 딜레이 만큼 딜레이 된다. 제3 클럭 신호(CLK_3)는 제2 클럭 신호(CLK_2)에 비하여 1 유닛 딜레이 만큼 딜레이 된다. 제4 클럭 신호(CLK_4)는 제3 클럭 신호(CLK_3)에 비하여 1 유닛 딜레이 만큼 딜레이 된다. 제5 클럭 신호(CLK_5)는 제4 클럭 신호(CLK_4)에 비하여 1 유닛 딜레이 만큼 딜레이 된다. 제6 클럭 신호(CLK_6)는 제5 클럭 신호(CLK_5)에 비하여 1 유닛 딜레이 만큼 딜레이 된다. 결국 제6 클럭 신호(CLK_6)는 기준 클럭 신호(CLK)에 비하여 한 주기만큼 딜레이 된다.
도 4(a) 및 도 4(b) 는 공급 전압의 크기가 기준 전압 보다 큰 경우 (즉, 과잉공급되고 있는 경우), 전압소스에서 공급 전압의 크기를 낮추는 과정을 설명하기 위한 도면이다. 이때, 기준 로킹 값(Reference Locking Value, ref_lock_val)이 2 인 경우로 가정한다. 여기서, 기준 로킹 값(ref_lock_val)이란, 칩에서 수신하는 전압에 변동이 없는 경우에 한 주기의 클럭신호를 딜레이 시키는 셀의 개수이다.
도 4(a)를 참조하면, 기준 클럭 신호(CLK)와 제4 클럭 신호(CLK_4)는 한 클럭 주기만큼 차이가 난다. 즉, 제1 버퍼(BF1) 내지 제4 버퍼(BF4)를 통과하면서, 계속적으로 딜레이 되어, 제4 버퍼(BF4)의 출력인 제4 클럭 신호(CLK_4)가 기준 클럭 신호(CLK)와 동일한 위상을 갖게 된다. 따라서, 로킹 값(lock_val)이 4 이다. 이와 비교하여, 기준 로킹 값(ref_lock_val)은 2 이다. 따라서, 공급되어야 할 전압 보다 높게 전압이 공급되고 있는 상태(즉, 과잉공급 되고 있는 경우)이다. 따라서, 전압 소스에서 공급 전압을 낮추는 것이 필요하다.
도 4(b)는 도 4(a)의 결과를 피드백 받아서, 공급 전압을 낮춘 상태를 도시한다. 기준 클럭 신호(CLK)와 제2 클럭 신호(CLK_2)는 한 클럭 주기만큼 차이가 난다. 따라서, 로킹 값(lock_val)이 2 이다. 위에서 가정한 바와 같이 기준 로킹 값이 2 이므로, 기준 로킹 값(ref_lock_val)과 변경된 전압에서의 로킹 값(lock_val)이 동일하게 된다. 그리하여, 반도체 메모리의 전압 조절 장치는 필요이상의 전력 소모 없이, 안정된 상태의 전압을 공급할 수 있게 된다.
도 5(a) 및 도 5(b)는 공급 전압의 크기가 기준 전압 보다 작은 경우 (즉, 과소공급 되고 있는 경우), 이러한 공급 전압의 크기를 높이는 과정을 설명하기 위한 도면이다. 이때, 기준 로킹 값(ref_lock_val)가 6 인 경우로 가정한다.
도 5(a)를 참조하면, 기준 클럭 신호(CLK)와 제3 클럭 신호(CLK_3)는 한 클럭 주기만큼 차이가 난다. 즉, 제1 버퍼(BF1) 내지 제3 버퍼(BF3)를 통과하면서, 계속적으로 딜레이 되어, 제3 버퍼(BF3)의 출력인 제3 클럭 신호(CLK_3)가 기준 클럭 신호(CLK)와 동일한 위상을 갖게 된다. 따라서, 로킹 값(lock_val)이 3이다. 이와 비교하여, 기준 로킹 값(ref_lock_val)이 6 이다. 따라서, 공급되어야 할 전압 보다 낮게 전압이 공급되고 있는 상태(즉, 과소공급 되고 있는 경우)이다. 따라서, 전압 소스에서 공급 전압을 높이는 것이 필요하다.
도 5(b)는 도 5(a)의 결과를 피드백 받아서, 공급 전압을 높인 상태를 도시한다. 기준 클럭 신호(CLK)와 제6 클럭 신호(CLK_6)는 한 클럭 주기만큼 차이가 난다. 따라서, 로킹 값(lock_val)이 6 이다. 위에서 가정한 바와 같이 기준 로킹 값이 6 이므로, 기준 로킹 값(ref_lock_val)과 변경된 전압에서의 로킹 값(lock_val)이 동일하게 된다. 그리하여, 반도체 메모리의 전압 조절 장치는 반도체 메모리에 필요한 크기의 전압을 안정적으로 공급할 수 있게 된다.
도 6은 본 발명의 일 실시예에 따른, 전압 조절 장치(600)의 블록도이다.
도 6을 참조하면, 전압 조절 장치(600)는 측정부(610), 온도 센싱부(630), 전압 조절부(650)를 포함한다. 온도 센싱부(630), 전압 조절부(650)는 각각 도 1의 온도 센싱부(130), 전압 조절부(150)와 유사한 기능을 수행한다. 측정부(610)는 비교부(670)를 포함한다. 전압 조절 장치(600)의 측정부(610)는 각각의 클럭 신호(CLK)의 상승 엣지 또는 하강 엣지에서 주기적으로 로킹 값(lock_val)을 측정한다. 이렇게 주기적으로 측정된 로킹 값(lock_val)은 차례로 비교부(670)에 저장된다. 비교부(670)는 n-1 번째 주기에 측정된 로킹 값(lock_val [n-1])과 n 번째 주기에서 측정된 로킹 값(lock_val [n])을 비교한다(n은 2이상의 정수). n-1 번째 주기에 측정된 로킹 값(lock_val [n-1])과 갱신 신호를 입력 받아서 측정된 로킹 값(lock_val [n])이 다른 경우, 로킹 값(lock_val [n])을 로킹 값(lock_val)으로 전압 조절부(650)로 보내고, 온도 센싱부(630)를 인에이블 시키는 인에이블 신호(Seonor Enable Signal, SEN_enable)를 생성한다. 그리하여, 온도 센싱부(630)가 계속적으로 온도를 측정하지 않고, 필요한 경우에만 온도를 측정할 수 있다. 따라서, 불필요한 작동을 방지하여 전력 사용이 절감된다.
도 7은 본 발명의 다른 실시예에 따른, 전압 조절 장치(700)의 블록도이다.
도 7을 참조하면, 전압 조절 장치(700)는 측정부(710), 온도 센싱부(730), 전압 조절부(750)를 포함한다. 온도 센싱부(730), 전압 조절부(750)는 각각 도 1의 온도 센싱부(130), 전압 조절부(150)과 유사하다. 측정부(710)는 비교부(770)를 포함한다. 전압 조절 장치(700)의 측정부(710)는 기준 로킹 값(ref_lock_val)을 입력받는다. 전압 조절 장치(700)의 측정부(710)에서 측정된 로킹 값(lock_val)이 기준 로킹 값(ref_lock_val)과 다른 경우, 온도 센싱부(730)를 인에이블 시키는 인에이블 신호(SEN_enable)를 생성한다. 이러한 인에이블 신호(SEN_enable)에 응답하여, 온도 센싱부(730)는 인에이블 되어, 반도체 메모리 칩의 온도를 측정한다. 그리하여, 온도 센싱부(730)가 계속적으로 온도를 측정하지 않고, 필요한 경우에만 온도를 측정할 수 있다. 따라서, 불필요한 작동을 방지하여 전력 사용이 절감된다.
도 8은 본 발명의 다른 실시예에 따른, 전압 조절 장치(800)의 블록도이다.
도 8을 참조하면, 전압 조절 장치(800)는 측정부(810), 온도 센싱부(830), 전압 조절부(850)를 포함한다. 전압 조절부(850)는 도 1의 전압 조절부(150)과 유사하다. 전압 조절 장치(800)의 측정부(810)는 클럭 신호(CLK)를 입력 받아서, 각각의 클럭 신호(CLK)의 상승 엣지 또는 하강 엣지에서 주기적으로 로킹 값(lock_val) 및 반도체 메모리 칩의 온도(chip_Tem)을 측정한다. 이렇게 주기적으로 측정된 로킹 값(lock_val[n])은 도 6의 실시예와 같이 처리된다. 그리하여, 로킹 값(lock_val) 및 반도체 메모리 칩의 온도(chip_Tem)를 하나의 클럭 신호를 사용하여 측정하는 것이 가능하다. 본 발명의 다른 실시예에서는, 각각의 클럭 신호(CLK)의 상승 엣지 또는 하강 엣지에서 주기적으로 측정된 반도체 칩의 온도(Chip_Tem)는 버퍼(BF)에 연속적으로 저장된다. 본 발명의 다른 실시예에서는, 저장되어 있는 반도체 칩의 온도(Chip_Tem)가 버퍼(BF)에 갱신되어 저장될 수 있다.
도 9는 본 발명의 다른 실시예에 따른, 전압 조절 장치(900)의 블록도이다. 또한, 도 10은 전압 조절 장치(900)의 전압 조절부(950)에 포함된 룩업테이블(Look Up Table, LUT)을 도시한다.
도 9를 참조하면, 전압 조절 장치(900)은 측정부(910), 온도 센싱부(930), 전압 조절부(950)를 포함한다. 전압 조절 장치(900)의 전압 조절부(950)는 도 10의 룩업 테이블(LUT)를 포함한다. 도 10의 룩업 테이블(LUT)은 반도체 칩의 온도(Chip_Tem) 및 로킹 값(lock_val)에 대한 공급 되어야 할 전압(VDD_r)을 저장하고 있을 수 있다. 따라서, 측정부(910)에서 입력 받은 로킹 값(lock_val) 및 온도 센싱부(930)에서 입력 받은 반도체 칩의 온도(Chip_Tem)에 대응하여 공급 되어야 할 전압(VDD_r)의 크기를 산정할 수 있다. 또한 공급 되어야 할 전압(VDD_r)과 현재의 공급 전압(VDD) 사이의 차이(Voltage Variation, V_var)를 계산할 수 있다. 그리하여, 전압 조절부(950)는 대응하는 반도체 칩의 온도(Chip_Tem) 및 로킹 값(lock_val)에 따른 전압을 신속하게 조절할 수 있다. 또한, 룩업 테이블(LUT)은 반도체 메모리의 제조시에 저장될 수 있다. 또한, 룩업 테이블(LUT)은 사용자에 의하여 설정 또는 업데이트 될 수 있다.
도 10을 참조하면, 본 발명의 예시적인 실시예에 포함된 룩업 테이블(LUT)에는 반도체 칩의 온도(Chip_Tem) 및 로킹 값(Lock_Val)에 대한 공급 되어야 할 전압에 대한 데이터 값이 저장되어 있다. 즉, 반도체 칩의 온도(Chip_Tem)가 0° 이고, 로킹 값(Lock_Val)이 10 인 경우, 공급 되어야 할 전압이 VDD_r1 이다. 반도체 칩의 온도(Chip_Tem)가 0° 이고, 로킹 값(Lock_Val)이 5 인 경우, 공급 되어야 할 전압이 VDD_r2 이다. 반도체 칩의 온도(Chip_Tem)가 20° 이고, 로킹 값(Lock_Val)이 10 인 경우, 공급 되어야 할 전압이 VDD_r3 이다. 반도체 칩의 온도(Chip_Tem)가 20° 이고, 로킹 값(Lock_Val)이 5 인 경우, 공급 되어야 할 전압이 VDD_r4 이다. 반도체 칩의 온도(Chip_Tem)가 40° 이고, 로킹 값(Lock_Val)이 10 인 경우, 공급 되어야 할 전압이 VDD_r5 이다. 반도체 칩의 온도(Chip_Tem)가 40° 이고, 로킹 값(Lock_Val)이 5 인 경우, 공급 되어야 할 전압이 VDD_r6 이다. 다만, 이러한 룩업 테이블(LUT)은 예시적인 것으로, 본 발명의 권리범위를 제한하지 않는다.
도 11은 본 발명의 다양한 실시예에 따른, DLL의 회로도이다.
도 11을 참조하면, 기준 클럭 신호(CLK) 및 제1 클럭 신호(CLK_1) 내지 제5 클럭 신호(CLK_5)는 멀티플렉서(MUX)에 입력되어, 탐지 신호(Detection Signal, detect_Sig)에 의하여 로킹 값(lock_val)을 출력한다. 탐지 신호(detect_Sig)는 기준 클럭 신호(CLK)가 버퍼를 거치면서, 클럭 신호의 한 주기가 딜레이 되는 것을 탐지한다. 다만, 딜레이 버퍼의 개수가 5개인 것은 예시적인 것으로, 본 발명의 권리범위를 제한하지 않는다. 예를들어, 로킹 값(lock_val)이 3인 경우, 기준 클럭 신호(CLK), 제1 클럭 신호(CLK_1) 및 제2 클럭 신호(CLK_2)는 논리 로직 하이 "1" 이고, 제3 클럭 신호(CLK_3) 내지 제5 클럭 신호(CLK_5)는 논리 로직 로우 "0" 일 수 있다. 이러한 경우, 멀티 플렉서(MUX)는 3을 출력 할 수 있다.
도 12는 본 발명의 일 실시예에 따른, 전압 조절 방법의 흐름도이다.
도 12를 참조하면, 우선적으로, 측정부(110)는 주파수 정보를 입력 받아서, DLL에서 주파수가 일정한 클럭 신호를 생성한다(S100). 예를들어, DLL의 주파수가 200 MHz로 고정될 수 있다. 측정부(110)에서 로킹 값(lock_val)을 계산한다(S200). 측정부(110)는 기준 로킹 값(ref_lock_val)과 비교하여 로킹 값(lock_val)이 변화 되었는지 판단한다(S300). 만약 변화하지 않았다면, 단계(S200)을 반복한다. 만약 변화 하였다면, 전압 조절부(150)는 로킹 값(lock_val)이 증가하였는지 판단한다(S400). 만약 증가하였다면, 전압 조절부(150)는 공급 전압을 낮춘다(S500). 증가하지 않았다면, 전압 조절부(150)는 공급 전압을 높인다(S600).
도 13은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 메모리 카드(MCRD)는, 메모리 컨트롤러(CTRL) 및 메모리 장치(MEM)를 구비한다. 메모리 컨트롤러(CTRL) 또는 메모리 장치(MEM)는 본 발명에 따른 전압 조절 장치를 구비한다. 메모리 컨트롤러(CTRL)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트의 요청에 응답하여 메모리 장치(MEM)로의 데이터 기입 또는 메모리 장치(MEM)로부터의 데이터 독출을 제어한다. 또한, 메모리 컨트롤러(CTRL)는 도 13의 메모리 장치(MEM)가 플래시 메모리 장치인 경우, 메모리 장치(MEM)에 대한 소거 동작을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(CTRL)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들 및 램(RAM) 등을 구비할 수 있다. 특히, 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(CTRL)는 도 1 등의 전압 조절 장치(100)를 포함할 수 있다. 또한, 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 장치(MEM)는 도 1 등의 전압 조절 장치(100)를 포함할 수 있다.
도 13의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 14은 본 발명의 실시예에 따른 반도체 저장 시스템(MSYS)이 솔리드 스테이트 드라이브(SSD: Solid State Drive)인 경우를 나타내는 도면이다.
도 14을 참조하면, 본 발명의 실시예에 따른 솔리드 스테이트 드라이브는 SSD 컨트롤러(SCTL) 및 메모리 장치(MEM)를 포함한다. SSD 컨트롤러(SCTL) 또는 메모리 장치(MEM)는 본 발명의 일 실시예에 따른 전압 조절 장치를 포함할 수 있다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(CTRL)를 구비할 수 있다. 프로세서(PROS)는 호스트의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(CTRL)가 메모리 장치(MEM)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 솔리드 스테이트 드라이브의 프로세서(PROS) 및 메모리 컨트롤러(CTRL)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 메모리 장치(MEM)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 메모리 장치(MEM)로 전송하고자 하거나, 메모리 장치(MEM)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다.
상기에서 설명된 본 발명의 실시예에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 반도체 메모리 장치가 실장될 수 있다.
도 15는 본 발명의 일 실시예에 따른, 반도체 저장 시스템(MSYS)을 포함하는 컴퓨팅 시스템(CSYS)의 블록도를 도시한다.
도 15을 참조하면, 본 발명의 실시예에 따른 실시예에 따른 컴퓨팅 시스템(CSYS)은 프로세서(CPU), 시스템 메모리(RAM) 및 반도체 메모리 시스템(MSYS)이 버스(BUS)에 전기적으로 연결될 수 있다. 반도체 메모리 시스템(MSYS)은 메모리 컨트롤러(CTRL) 및 반도체 메모리 장치(MEM)를 포함한다. 메모리 컨트롤러(CTRL) 또는 반도체 메모리 장치(MEM)는 본 발명의 일 실시예에 따른 반도체 메모리의 전압 조절 장치를 포함할 수 있다. 도 15의 반도체 메모리 시스템(MSYS)은 도 13의 반도체 메모리 시스템(MSYS)일 수 있다. 또한, 도 15의 컴퓨팅 시스템(CSYS)은 버스(BUS)에 전기적으로 연결되는 사용자 인터페이스(UI) 및 파워 공급 장치(PS)를 더 구비할 수 있다.
도 13 등의 본 발명의 실시예에 따른 컴퓨팅 시스템(CSYS)이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨팅 시스템(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다.
도 16는 본 발명의 일 실시예에 따른, 반도체 저장 시스템(MSYS)을 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 16를 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하도록 구비할 수 있다. 이때, 도 16의 SSD는 도 14의 SSD일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
측정부 : 110, 610, 710, 810, 910
온도 센싱부 : 130, 630, 730, 830, 930
전압 조절부 : 150, 650, 750, 850, 950
비교부 : 670, 770
룩업테이블 : LUT
로킹 값 : lock_val
기준 로킹 값 : ref_lock_val
인에이블 신호 : SEN_enable
기준 클럭 신호 : CLK

Claims (10)

  1. 일정한 주파수의 클럭신호가 입력되는 DLL(delay locked loop)를 통하여 상기 클럭 신호를 한 주기만큼 딜레이 시키는 셀의 개수를 측정하는 측정부(110);
    반도체 메모리 칩의 온도(Chip_Tem)를 측정하는 온도 센싱부(130); 및
    상기 온도 센싱부(130)에서 측정된 온도(Chip_Tem) 및 상기 측정부(110)에서 측정된 셀의 개수에 대응하는 로킹 값(lock_val)에 의하여 반도체 메모리의 공급 전압을 조절하는 전압 조절부(150)를 포함하는 반도체 메모리의 전압 조절 장치.
  2. 제1항에 있어서, 상기 측정부(110)에서 상기 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 증가하면 상기 반도체 메모리의 공급 전압을 낮추고,
    상기 측정부(110)에서 상기 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 감소하면 상기 반도체 메모리의 공급 전압을 증가 시키는 것을 특징으로 하는 반도체 메모리의 전압 조절 장치.
  3. 제1항에 있어서, 상기 전압 조절부(150)는 상기 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 일정한 경우,
    상기 온도 센싱부(130)를 통하여 측정된 온도 값이 증가하면, 반도체 메모리의 공급 전압을 낮추고,
    상기 온도 센싱부(130)를 통하여 측정된 온도 값이 감소하면, 반도체 메모리의 공급 전압을 높이는 것을 특징으로 하는 반도체 메모리의 전압 조절 장치.
  4. 제1항에 있어서, 상기 측정부(110)는 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수를 일정한 시간 간격으로 측정하고,
    상기 온도 센싱부(130)는 상기 측정부(110)에서 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 일정한 시간 간격 전에 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수와 다른 경우에, 반도체 메모리 셀의 온도를 측정하는 것을 특징으로 하는 반도체 메모리의 전압 조절 장치.
  5. 제1항에 있어서, 상기 온도 센싱부(130)는 상기 측정부(110)에서, 측정된 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수가 기준 셀의 개수와 다른 경우에, 반도체 메모리 셀의 온도를 측정하는 것을 특징으로 하는 반도체 메모리의 전압 조절 장치.
  6. 제1항에 있어서, 상기 측정부(110)는 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수를 주기적으로 측정하고,
    상기 온도 센싱부(130)는 상기 측정부(110)의 주기와 동일한 주기로 반도체 메모리 칩의 온도(Chip_Tem)를 측정하는 것을 특징으로 하는 반도체 메모리 전압 조절 장치.
  7. 제1항에 있어서, 상기 전압 조절부(150)는, 센싱된 온도에 대응하는 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수에 대한 기준 공급전압 값을 룩업 테이블(Look-Up Table)로 저장하고 있어, 상기 룩업 테이블을 참조하여 공급전압을 조절하는 것을 특징으로 하는 반도체 메모리의 전압 조절 장치.
  8. 제1항에 있어서, 상기 전압 조절부(150)는 일정한 범위에서 전압을 조절하고, 상기 일정한 범위의 전압은 온도 센싱부(130)에서 측정한 온도에 대응하여 변하는 것을 특징으로 하는 반도체 메모리의 전압 조절 장치.
  9. 제1항에 있어서, 상기 반도체 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 반도체 메모리의 전압 조절 장치.
  10. 전압 조절 장치를 포함하는 제어부; 및 상기 제어부로부터 전압을 공급받는 셀 어레이를 포함하는 반도체 메모리 장치에 있어서,
    상기 전압 조절 장치는,
    일정한 주파수의 클럭신호가 입력되는 DLL(delay locked loop)을 통하여 한 주기의 클럭 신호를 딜레이 시키는 셀의 개수를 측정하는 측정부(110);
    반도체 메모리 칩의 온도(Chip_Tem)를 측정하는 온도 센싱부(130); 및
    상기 온도 센싱부(130)에서 측정된 온도 및 상기 측정부(110)에서 측정된 셀의 개수에 대응하는 로킹 값(lock_val)에 의하여 반도체 메모리의 공급 전압을 조절하는 전압 조절부(150)를 포함하는 반도체 메모리 장치.
KR1020110106638A 2011-10-18 2011-10-18 반도체 메모리의 전압 조절 장치 KR20130042373A (ko)

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