JP2009065096A - 半導体集積回路および半導体集積回路の電源電圧降下量測定方法 - Google Patents
半導体集積回路および半導体集積回路の電源電圧降下量測定方法 Download PDFInfo
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Abstract
【解決手段】半導体集積回路1において、電源VCC1が供給される機能ブロック部2と、機能ブロック部2とは独立した電源VCC2が供給されるとともに互いに異なるクロック信号が入力されるフリップフロップFF1、FF2から構成される測定部3と、フリップフロップFF1の出力とフリップフロップFF2の入力の間に接続され、機能ブロック部2のIR−DROPを測定したい位置に配置されたバッファbufとを有する。そして、バッファbufの遅延値を、機能ブロック部2が動作状態時と非動作状態時に電源VCC1を変化させて測定し、動作状態時の電源VCC1の設定値と動作状態時の遅延時間に最も近い非動作状態時の遅延時間に対応する電源VCC1の設定値との差がIR−DROP量となる。
【選択図】図1
Description
以下、本発明の第1の実施形態を、図1および図3を参照して説明する。図1は、本発明の第1の実施形態にかかる半導体集積回路の回路図である。図2は、図1に示された半導体集積回路の遅延時間測定動作を説明するタイミングチャートである。図3は、図1に示された半導体集積回路を用いてIR−DROP量を求める動作を示したフローチャートである。
次に、本発明の第2の実施形態を、図4を参照して説明する。なお、前述した第1の実施形態と同一部分には、同一符号を付して説明を省略する。
次に、本発明の第3の実施形態を、図5を参照して説明する。なお、前述した第1の実施形態と同一部分には、同一符号を付して説明を省略する。
2 機能ブロック部(被測定部)
3 測定部
4 分解能調整部
4a 第1遅延部(遅延回路)
4b 第2遅延部(遅延回路)
4c 第3遅延部(遅延回路)
4d 選択回路
5 分解能調整部
5a 第1遅延部(遅延回路)
5b 第2遅延部(遅延回路)
5c 第3遅延部(遅延回路)
5d 選択回路
FF1〜FF8 フリップフロップ
buf、buf1〜buf4 バッファ(遅延用の素子)
Claims (4)
- 電源電圧が供給される測定部と、前記測定部とは独立して電源電圧が供給される被測定部と、を有した半導体集積回路であって、
前記測定部が、互いに独立したクロック信号が供給される2つのフリップフロップを有し、そして、
前記被測定部が、前記2つのフリップフロップ間のデータラインに接続された遅延用の素子を有している
ことを特徴とする半導体集積回路。 - 前記クロック信号を異なる遅延時間で遅延させる複数の遅延回路と、前記複数の遅延回路から1つの遅延回路を選択する選択回路と、を有していることを特徴とする請求項1に記載の半導体集積回路。
- 前記測定部と該測定部に対応する被測定部とを複数組有していることを特徴とする請求項1または2に記載の半導体集積回路。
- 請求項1乃至3のうちいずれか一項に記載の半導体集積回路を用いた該半導体集積回路の電源電圧降下量測定方法であって、
前記被測定部が非動作状態のときに前記被測定部に供給する電源電圧を複数の値に変化させて前記遅延素子の第1の遅延値を測定し、
前記被測定部が動作状態のときに前記被測定部に供給する電源電圧を所定の固定値に設定した場合の前記遅延素子の第2の遅延値を測定し、そして、
前記第1の遅延値のうち、前記第2の遅延値に最も近い遅延値に対応する電源電圧の設定値と、前記第2の遅延値を測定したときの電源電圧の設定値との差を電源電圧降下量としてもとめることを特徴とする半導体集積回路の電源電圧降下量測定方法。
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