TWI552520B - 使用阻抗校正電路之半導體裝置 - Google Patents

使用阻抗校正電路之半導體裝置 Download PDF

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Description

使用阻抗校正電路之半導體裝置
本發明之具體實施例一般係與半導體電路技術有關，且更特別是與一種用於校正阻抗之電路，及使用此電路之半導體裝置有關。
半導體封裝是一種用於改善積體效率的技術；在半導體封裝技術中，封裝有兩個或兩個以上的晶粒(die)或稱為「晶片」(chip)的多晶片封裝類型是相當普遍的。
在多晶片封裝中，每一個晶粒都是獨立的組件。當各晶粒是一記憶體元件(例如動態隨機存取記憶體(Dynamic random access memory，DRAM))時，每一個記憶體元件都需要一個阻抗校正區塊，其係設計以執行一種使訊號輸入/輸出阻抗精確符合一目標值之操作(下文中稱為「阻抗校正操作」)。
第1圖是一種習知之半導體裝置10的方塊圖。
第1圖所示之半導體裝置10包含兩個晶粒DIE1與DIE2。
在DIE1與DIE2中分別具有阻抗校正區塊20與阻抗校正區塊30。
阻抗校正區塊20、30每一者皆需要一參考電阻以執行阻抗操作，其具有一目標阻抗值。
晶粒的處理/電壓/溫度(process/voltage/temperature，PVT)變化對 於阻抗校正操作有不利影響，因此，阻抗校正區塊使用配置在晶粒外部的電阻(下文中稱為「外部電阻」)作為參考電阻，以抵抗晶粒中的處理/電壓/溫度(PVT)變化而執行精確的阻抗校正操作。
如第1圖所示，兩晶粒DIE1與DIE2係經由各別的外部電阻連接電極ZQ0、ZQ1而耦合至不同的外部電阻RQ0、RQ1。
然而，具有外部電阻之半導體裝置的缺點在於，電阻元件和其他組件(例如用於連接外部電阻至其相應之晶粒的線路)會佔據增加的電路面積，因而減少了半導體裝置之可用佈局餘地。
本發明之具體實施例包含一種用於校正阻抗之電路、以及一種使用此電路以增加佈局餘地之半導體裝置。
在一具體實施例中，一種用於校正阻抗之電路包含：一致能訊號產生器，其係配置以對應一晶片選擇訊號而產生一致能訊號；一編碼產生器，其係配置以對應該致能訊號而產生一阻抗校正編碼，該編碼產生器使用與一電極耦接之一外部電阻而產生該阻抗校正編碼；以及一連接控制器，其係配置以對應該致能訊號而控制該編碼產生器與該電極之間的連接。
在另一具體實施例中，一種半導體裝置包含：一第一晶粒與一第二晶粒，其分別包含阻抗校正區塊，其中該第一晶粒與該第二晶粒用於連接外部電阻的電極係彼此耦接，且該第一晶粒的該阻抗校正區塊以及該第二晶粒的該阻抗校正區塊係對應該等晶片選擇訊號而分別執行該阻抗校正操作。
在又再另一實施例中，一種半導體裝置包含：一第一晶粒與一第二晶粒，其分別包含阻抗校正區塊；一穿孔，其設置成貫穿各該等第一與第 二晶粒以作為電極使用；其中外部電阻係透過該穿孔而共同耦合至該第一晶粒與該第二晶粒；以及該第一晶粒的一阻抗校正區塊與該第二晶粒的一阻抗校正區塊係對應晶片選擇訊號而分別地執行一阻抗校正操作。
上述與其他特徵、態樣及具體實施例係說明於以下「實施方式」的段落中。
10‧‧‧半導體裝置
20‧‧‧阻抗校正區塊
30‧‧‧阻抗校正區塊
100‧‧‧半導體裝置
101‧‧‧半導體裝置
102‧‧‧半導體裝置
200‧‧‧阻抗校正區塊
210‧‧‧致能訊號產生器
211‧‧‧編碼產生器
212‧‧‧訊號組合單元
213‧‧‧振盪器
214‧‧‧計數
215‧‧‧初始訊號產生單元
220‧‧‧數位/類比轉換器
230‧‧‧比較器
240‧‧‧編碼計數器
250‧‧‧連接控制器
300‧‧‧阻抗校正區塊
M0-MN‧‧‧電晶體
R0-RN‧‧‧電阻器
IV1‧‧‧反相器
T1‧‧‧電晶體
PKG‧‧‧封裝體
RQ‧‧‧外部電阻
VREF‧‧‧參考電壓
VCODE‧‧‧編碼電壓
VDD‧‧‧電源電壓
VDDQ‧‧‧電源電壓
ZQ‧‧‧外部電阻連接電極
ZQ0‧‧‧外部電阻連接電極
ZQ1‧‧‧外部電阻連接電極
本發明之特徵、態樣與具體實施例係結合所附圖式而加以說明，其中：
〔圖1〕係習知半導體裝置之方塊圖。
〔圖2〕係根據本發明一具體實施例，說明示例半導體裝置100之方塊圖。
〔圖3〕係根據本發明一具體實施例，說明第2圖中示例阻抗校正區塊及之電路圖。
〔圖4〕係第3圖中所示之致能訊號產生器之一具體實施例的電路圖。
〔圖5〕係根據本發明一具體實施例，說明示例半導體裝置的阻抗校正操作的時序圖。
〔圖6〕係根據本發明一具體實施例，說明以雙晶粒封裝(DDP)類型所實施之示例半導體裝置的結構圖。
〔圖7〕係根據本發明一具體實施例，說明以直通矽晶穿孔類型所實施之示例半導體裝置的結構圖。
在下文中，將參照所附圖式進一步詳細說明本發明之較佳具體實施例。
在本發明之一具體實施例中，不同的晶粒係共用一外部電阻以執行阻抗校正操作；該等晶粒係經控制、藉由使用選擇晶粒之訊號而在不同時序處執行阻抗校正操作。
第2圖係根據本發明之一具體實施例的示例半導體裝置100的方塊圖。
在第2圖所示之具體實施例中，半導體裝置100係配置為具有兩個晶粒DIE1和DIE2。
在一具體實施例中，兩晶粒DIE1與DIE2係配置為分別包含阻抗校正區塊200及300。
如第2圖所示，阻抗校正區塊200和300係經由外部電阻連接電極ZQ0及ZQ1而共同耦合至相同的外部電阻RQ。
晶粒選擇訊號「CS0」與「CS1」係分別作為對DIE1與DIE2之輸入。晶粒選擇訊號「CS0」與「CS1」控制阻抗校正區塊200及300，使得各別晶粒DIE1與DIE2的阻抗校正操作是在不同時序處執行。
第3圖係第2圖中所示阻抗校正區塊200及300之具體實施例的電路圖。
在第3圖所示之具體實施例中，阻抗校正區塊200係配置以包含致能訊號產生器210、編碼產生器211與連接控制器250。
在一具體實施例中，阻抗校正區塊300可與阻抗校正區塊200用相同的方式配置。
致能訊號產生器210係配置以對應系統穩定化訊號「RES」、晶片選擇訊號「CS0」與恢復確認訊號「CALP」而產生致能訊號「CAL_EN」。
系統穩定化訊號「RES」是在電源電壓穩定化於記憶體控制器(例如圖形處理單元(Graphic processing unit，GPU)或中央處理單元(Central processing unit，CPU))中之一目標位準時，用於將晶粒DIE1和DIE2切換為主動模式之訊號。
晶片選擇訊號「CS0」是用於指示是否已經在兩晶粒DIE1與DIE2之間選擇晶粒DIE1之訊號。同樣的，晶片訊號「CS1」是用於指示是否已經選擇晶粒DIE2之訊號。
恢復確認訊號「CALP」是藉由確認自身恢復或自動恢復而產生之訊號。
編碼產生器211係配置以對應致能訊號「CAL_EN」，經由使用耦合至外部電阻連接電極ZQ0之外部電阻RQ而產生一阻抗校正編碼「CODE_OUT<0：N>」。
在一具體實施例中，編碼產生器211包含數位/類比轉換器220、比較器230、以及編碼計數器240。
數位/類比轉換器220係配置以將內部編碼「CODE<0：N>」轉換為編碼電壓「VCODE」。
在一具體實施例中，數位/類比轉換器220包含接腳(leg)，其接腳數係與內部編碼「CODE<0：N>」中的位元數相同；每一接腳包含一電晶體與一電阻器。因此，在一具體實施例中，電晶體M0至MN的數量和電阻器R0至RN的數量係分別與內部編碼「CODE<0：N>」中的位元數相同。
內部編碼「CODE<0：N>」係由位元單元輸入至接腳的電晶體之閘極；因此，接腳的電阻係根據相應的內部編碼「CODE<0：N>」之位元單元而 加以選擇，且因此所選擇之電阻數以及所選擇之特定電阻是由內部編碼「CODE<0：N>」決定。
編碼電壓「VCODE」的值係依數位/類比轉換器220中所選電阻的電阻值與外部電阻RQ之電阻值之間的電阻比率而定。舉例而言，當數位/類比轉換器220中所選電阻所產生的電阻值等於外部電阻RQ的電阻值時，編碼電壓「VCODE」即為數位/類比轉換器220的電源電壓之1/2(例如電壓分割效應)。
比較器230係配置以藉由比較參考電壓「VREF」與編碼電壓「VCODE」而輸出比較訊號「CMP」。
在編碼計數器240的一具體實施例中，為對應致能訊號「CAL_EN」的驅動，編碼計數器240會根據比較訊號「CMP」而增加或減少內部編碼「CODE<0：N>」。編碼計數器240係配置以於阻抗校正完成時，輸出內部編碼「CODE<0：N>」作為一阻抗校正編碼「CODE_OUT<0：N>」。
在此時，在數位/類比轉換器220的一解析範圍內，應完成代表阻抗校正操作之內部編碼「CODE<0：N>」的重複增加與減少；故，當內部編碼「CODE<0：N>」重複增加與減少時，編碼計數器240係配置以內部決定校正的完成，並固定內部編碼「CODE<0：N>」以避免內部編碼增加或減少，並在之後輸出內部編碼作為阻抗校正編碼「CODE_OUT<0：N>」。
連接控制器250係配置以根據致能訊號「CAL_EN」而使阻抗校正區塊200與另一個晶粒DIE2的阻抗校正區塊300和外部電阻RQ兩者電分離。亦即，連接控制器250係配置以根據致能訊號「CAL_EN」而使外部電阻連接電極ZQ0與數位/類比轉換器220電分離。
在一具體實施例中，連接控制器250包含反相器IV1與電晶體 T1。反相器IV1接收並接著反轉致能訊號「CAL_EN」，經反轉之致能訊號「CAL_EN」係輸入至電晶體T1的閘極。電晶體T1的源極係耦合至數位/類比轉換器220的電阻R0至RN，而電晶體T1的汲極係經由外部電阻連接電極ZQ而耦合至外部電阻RQ。
第4圖係第3圖中所示致能訊號產生器210之一具體實施例的電路圖。
在第4圖所示之具體實施例中，致能訊號產生器210包含初始訊號產生單元215、一訊號組合單元212、振盪器213與計數器214。
當晶片選擇訊號「CS0」被驅動時，初始訊號產生單元215即根據系統穩定化訊號「RES」驅動初始訊號「CAL_PRE」，並對應計數限制訊號「CAL_MAX」而解除初始訊號「CAL_PRE」。計數限制訊號「CAL_MAX」係用於解除藉由初始訊號「CAL_PRE」而產生的致能訊號「CAL_EN」。
訊號組合單元212係配置以藉由結合恢復確認訊號「CALP」與初始訊號「CAL_PRE」而產生致能訊號「CAL_EN」。
振盪器213係配置以對應初始訊號「CAL_PRE」的驅動而產生一振盪訊號「OSC」。
計數器214計數振盪訊號「OSC」的脈衝數，且在脈衝數到達一目標計數值時，計數器214係配置以驅動計數限制訊號「CAL_MAX」。
如第2圖至第4圖中所示之本發明具體實施例的操作係參照第2圖至第5圖而說明如下；同時，假設晶粒DIE1與DIE2為記憶體元件，例如DRAM。
在一具體實施例中，外部系統(例如記憶體控制器)藉由確認 電源電壓「VDD」與「VDDQ」的穩定化而驅動系統穩定化訊號「RES」。
在驅動系統穩定化訊號「RES」之後，記憶體控制器可控制晶粒DIE1與DIE2之阻抗校正操作的效能。
同時，在本發明一具體實施例中，晶粒DIE1與DIE2之每一者的阻抗校正操作係使用晶片選擇訊號「CS0」與「CS1」而在不同時序處執行。亦即，一旦晶粒DIE1與DIE2中任一者的阻抗校正操作完成時，才執行另一個晶粒的阻抗校正操作。現將說明根據本發明一具體實施例之執行阻抗校正操作的一個範例，其係以先執行DIE1的阻抗校正操作、再執行DIE2的阻抗校正操作之順序而進行。
如第5圖所示，先驅動晶片選擇訊號「CS0」，在此時解除晶片選擇訊號「CS1」。此時，在系統穩定化訊號「RES」驅動之後首先執行的阻抗校正操作，係針對一正常狀態(例如讀取操作或寫入操作)而執行。
因為系統穩定化訊號「RES」與晶片選擇訊號「CS0」兩者都被驅動，第4圖所示之初始訊號產生單元215係輸出驅動的初始訊號「CAL_PRE」。
在一具體實施例中，訊號組合單元212對應該驅動的初始訊號「CAL_PRE」而驅動致能訊號「CAL_EN」。
振盪器213係依初始訊號「CAL_PRE」之驅動而產生振盪訊號「OSC」。
在一具體實施例中，計數器214計數振盪訊號「OSC」的脈衝數，且當計數值到達一目標計數值時，計數器214會驅動計數限制訊號「CAL_MAX」。
當計數限制訊號「CAL_MAX」被驅動時，訊號組合單元212 會解除初始訊號「CAL_PRE」。
只要沒有執行自身恢復或自動恢復，恢復確認訊號「CALP」即維持為解除狀態。當恢復確認訊號「CALP」被解除，訊號組合單元212即於初始訊號「CAL_PRE」被解除時，解除致能訊號「CAL_EN」。
第3圖之編碼計數器240執行內部編碼之增加與減少。內部編碼「CODE<0：N>」是否增加或減少，端視驅動致能訊號「CAL_EN」時的比較訊號「CMP」而定。
當致能訊號「CAL_EN」被驅動時，連接控制器250會連接數位/類比轉換器220與外部電阻RQ。
數位/類比轉換器220將內部編碼「CODE<0：N>」轉換為編碼電壓「VCODE」，並輸出編碼電壓「VCODE」至比較器230。
比較器230藉由比較參考電壓「VREF」與編碼電壓「VCODE」而輸出比較訊號「CMP」。
當致能訊號「CAL_EN」被驅動時重複上述操作，且一旦阻抗校正操作完成時，即輸出阻抗校正編碼「CODE_OUT<0：N>」。
同時，在阻抗校正區塊300中，由於晶片選擇訊號「CS1」處於解除狀態，致能訊號「CAL_EN」係保持在解除狀態，因此編碼計數器240並不運作。
此外，在阻抗校正區塊300中，連接控制器250可使外部電阻連接電極ZQ1與數位/類比轉換器220電分離，因為致能訊號「CAL_EN」處於解除狀態。
因此，當阻抗校正區塊200執行阻抗校正操作時，阻抗校正區 塊300並不運作，且其電阻並不耦合至外部電阻連接電極ZQ0。
因此，在阻抗校正區塊200的阻抗校正完成之後，才藉由解除晶片選擇訊號「CS0」且驅動晶片選擇訊號「CS1」而執行阻抗校正區塊300的阻抗校正操作。
阻抗校正區塊300的阻抗校正操作，係以相同於阻抗校正區塊200的阻抗校正操作的方式執行。此時，阻抗校正區塊200的連接控制器250，可使外部電阻連接電極ZQ0與數位/類比轉換器220電分離。
因此，當阻抗校正區塊300執行阻抗校正操作時，阻抗校正區塊200並不運作，且其電阻並未耦合至外部電阻連接電極ZQ1。
同時，如第5圖所示，在驅動計數限制訊號「CAL_MAX」後，係由基於自身恢復或自動恢復而驅動的恢復確認訊號「CALP」執行阻抗校正操作。
當然，即使在此例中，晶片選擇訊號「CS0」與「CS1」係依序被驅動，因此，晶粒DIE1之阻抗校正區塊200與晶粒DIE2之阻抗校正區塊300的阻抗校正操作是依序執行的。
基於恢復操作而運作的阻抗校正，是以與根據上述正常操作所運作的阻抗校正相同的方式來執行。然而，由於恢復確認訊號「CALP」與初始訊號「CAL_PRE」的驅動區段彼此不同，因此在致能訊號「CAL_EN」的驅動區段可能有所差異。
亦即，正常操作中執行的阻抗校正時序與基於恢復操作之阻抗校正時序可能彼此不同。
第6圖係根據本發明一具體實施例，說明在雙晶粒封裝(Dual die package，DDP)類型中所實施之示例半導體裝置101的結構圖。
第2圖至第5圖中所說明之本發明具體實施例亦可應用於第6圖之雙晶粒封裝類型。
由於雙晶粒封裝並不具有多餘的空間來配置電極，若阻抗校正功能需要太多空間，阻抗校正功能即無法應用至雙晶粒封裝。
然而，在本發明之具體實施例中，由於不同晶粒DIE1、DIE2可以共用一個外部電阻RQ，該具體實施例可應用至第6圖所示之雙晶粒封裝。
在雙晶粒封裝中，只形成一個外部電阻RQ，且僅分配封裝體PKG外部的一個焊球來連接外部電阻RQ至不同的晶粒DIE1、DIE2。在第6圖所示之具體實施例中雖僅繪示兩個晶粒，然而無論晶粒數為何，皆可應用本發明
第7圖係根據本發明一具體實施例，說明在一直通矽晶穿孔(Through silicon via，TSV)中所實施之示例半導體裝置102的結構圖。
直通矽晶穿孔架構是一種藉由在矽晶圓中製造孔洞而形成電極的架構形成。TSV架構在高速輸入/輸出訊號處理以及增加訊號通道數方面都有絕佳效果。
參照第2圖至第5圖，本發明之具體實施例甚至可應用至如第7圖所示之直通矽晶穿孔類型。
在本發明之具體實施例中，不同的晶粒DIE1、DIE2可共用一個外部電阻RQ；因此，如第7圖所示，在利用直通矽晶穿孔形式時，外部電阻連接電極ZQ只需要一個穿孔，因而可簡化製程並增加佈局態樣的利用。
在本發明之具體實施例中，由於無論晶粒數為何，都只形成一 個穿孔；該具體實施例並不限於第7圖所示之僅配置有兩個晶粒DIE1、DIE2之具體實施例，且無論晶粒數為何，皆可被應用。
以上所說明者係特定具體實施例，熟習此項技術者應知此處所述之具體實施例僅作為範例之用。因此，本文所述之裝置不應限制於所述之具體實施例，本文所述之元件與方法應僅以附於說明書及圖式後之申請專利範圍加以限制。
100‧‧‧半導體裝置
200‧‧‧阻抗校正區塊
300‧‧‧阻抗校正區塊
CS0‧‧‧晶粒選擇訊號
CS1‧‧‧晶粒選擇訊號
RQ‧‧‧外部電阻
ZQ0‧‧‧外部電阻連接電極
ZQ1‧‧‧外部電阻連接電極

Claims (11)

  1. 一種半導體裝置，其包含：一第一晶粒與一第二晶粒，其各包含一阻抗校正區塊，且各具有用於使該第一與第二晶粒各別連接至一外部電阻之一電極，其中該第一晶粒與該第二晶粒之該等電極係彼此耦合，以及當對應的一晶片選擇訊號未被驅動時，該第一晶粒以及該第二晶粒的各該阻抗校正區塊係自其本身電分離該外部電阻。
  2. 如請求項1之半導體裝置，其中該第一與第二晶粒中任一者的該阻抗校正區塊包含：一致能訊號產生器，其係配置以對應該晶片選擇訊號而產生一致能訊號；以及一編碼產生器，其係配置以對應該致能訊號而產生一阻抗校正編碼。
  3. 如請求項2之半導體裝置，其中該編碼產生器包含：一數位/類比轉換器，其係配置以將一內部編碼轉換為編碼電壓；一比較器，其係配置以藉由比較一參考電壓與該編碼電壓而輸出一比較訊號；以及一編碼計數器，其係配置以對應該致能訊號的驅動，依照該比較訊號用以增加或減少該內部編碼。
  4. 一種半導體裝置，其包含：一第一晶粒與一第二晶粒，其各包含一阻抗校正區塊；一穿孔，其貫穿該等第一與第二晶粒之每一者； 一外部電阻，其透過該穿孔而共同耦合至該第一晶粒與該第二晶粒；以及該第一晶粒的一阻抗校正區塊與該第二晶粒的一阻抗校正區塊，其中該第一晶粒的該阻抗校正區塊以及該第二晶粒的該阻抗校正區塊之每一者係對應一晶片選擇訊號而執行一阻抗校正操作。
  5. 如請求項4之半導體裝置，其中該等第一與第二晶粒中任一者的該阻抗校正區塊包含：一致能訊號產生器，其係配置以對應該晶片選擇訊號而產生該致能訊號；以及一編碼產生器，其係配置以對應該致能訊號而產生一阻抗校正編碼。
  6. 如請求項5之半導體裝置，其中該編碼產生器包含：一數位/類比轉換器，其係配置以將一內部編碼轉換為編碼電壓；一比較器，其係配置以藉由比較一參考電壓與該編碼電壓而輸出一比較訊號；以及一編碼計數器，其係配置以對應該致能訊號的驅動，依照該比較訊號用以增加或減少該內部編碼。
  7. 一種用於校正阻抗之半導體裝置，該半導體裝置包含：一外部電阻；複數個晶粒，其共同耦合至該外部電阻，該等晶粒中的每一個晶粒包含一阻抗校正區塊；其中該等阻抗校正區塊係各配置以對應一晶片選擇訊號，使得該等阻抗校正區塊在與彼此不同的時序處執行阻抗校正，以及 當對應的晶片選擇訊號未被驅動時，該等晶粒之各該阻抗校正區塊係自其本身電分離該外部電阻。
  8. 如請求項7之半導體裝置，其中該等晶粒中任一者的該阻抗校正區塊包含：一致能訊號產生器，其係配置以對應該晶片選擇訊號而產生一致能訊號；以及一編碼產生器，其係配置以對應該致能訊號而產生一阻抗校正編碼。
  9. 如請求項8之半導體裝置，其中該阻抗區塊更包含一連接控制器，其係配置以對應該致能訊號而使該阻抗校正區塊與該外部電阻電分離。
  10. 如請求項8之半導體裝置，其中該編碼產生器包含：一數位/類比轉換器，其係配置以將一內部編碼轉換為編碼電壓；一比較器，其係配置以藉由比較一參考電壓與該編碼電壓而輸出一比較訊號；以及一編碼計數器，其係配置以對應該致能訊號的驅動，根據該比較訊號用以增加或減少該內部編碼。
  11. 如請求項8之半導體裝置，其中該致能訊號產生器包含：一初始訊號產生單元，其係配置以對應該晶片選擇訊號與一計數限制訊號而產生一初始訊號；一振盪器，其係配置以對應該初始訊號而產生一振盪訊號；一計數器，其係配置以計數該振盪訊號的脈衝數，並在該數到達一目標計數值時驅動該計數限制訊號，其中該初始訊號產生單元係對應該驅動之計數限制訊號而解除該初始訊號；以及 一訊號組合單元，其係配置以對應該初始訊號與一恢復確認訊號而產生該致能訊號。
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