TW202312003A - 包括校準電路的半導體裝置 - Google Patents

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Abstract

一種半導體裝置包括校準電路、選擇電路和資料電路。校準電路藉由耦接到複數個參考電阻器產生複數個校準訊號。選擇電路基於阻抗設置訊號從複數個校準訊號中選擇至少一個訊號。資料電路基於所選擇的校準訊號設置阻抗。

Description

包括校準電路的半導體裝置
各個實施例整體上係關於積體電路技術，並且更具體地，係關於校準電路和使用該校準電路的半導體裝置。
電子裝置可以各自包括大量電子元件。在電子裝置之中，電腦系統可以包括大量由半導體構成的電子元件。構成電腦系統的半導體裝置中的每一個可以包括資料傳輸裝置，且由此可以傳輸資料。隨著半導體裝置的操作速度增加並且半導體裝置的功耗降低，所傳輸的訊號可能由於外部雜訊的影響和彼此通訊的半導體裝置之間的阻抗不匹配而失真。因此，每個半導體裝置可以執行匹配資料傳輸裝置的阻抗或電阻的操作。
因此，半導體裝置通常包括為精確的訊號傳輸執行阻抗匹配的晶載終端電路。此外，半導體裝置需要根據PVT變化來執行終端電阻的校準，從而可以實現精確的阻抗匹配。通常，記憶體裝置與外部參考電阻器耦接，並且藉由使用外部參考電阻器執行校準操作來校準終端電阻的阻抗值。這通常被稱為ZQ校準操作。
相關申請案的交叉引用： 本申請請求於2021年8月27日提交至韓國智慧財產局的韓國申請第10-2021-0113997號優先權，其整體透過引用併入本文。
在一實施例中，一種半導體裝置可以包括具有彼此不同的電阻值的第一參考電阻器和第二參考電阻器。半導體裝置可以包括校準電路、選擇電路和資料電路。校準電路可以被配置為藉由耦接到第一參考電阻器並執行第一校準操作來產生第一校準訊號，並且藉由耦接到第二參考電阻器並執行第二校準操作來產生第二校準訊號。選擇電路可以被配置為藉由基於阻抗設置訊號選擇第一校準訊號和第二校準訊號中的一個來產生阻抗控制訊號。資料電路可以被配置為基於阻抗控制訊號來設置阻抗。
在一實施例中，一種半導體裝置可以包括校準電路、選擇電路、增強控制電路和資料電路。校準電路可以被配置為藉由耦接到第一參考電阻器並執行第一校準操作來產生第一校準訊號，並且藉由耦接到具有與第一參考電阻器的電阻值不同的電阻值的第二參考電阻器並執行第二校準操作來產生第二校準訊號。選擇電路可以被配置為藉由基於阻抗設置訊號選擇第一校準訊號和第二校準訊號中的一個來產生阻抗控制訊號。增強控制電路可以被配置為基於阻抗控制訊號和增強選擇訊號來產生增強控制訊號。資料電路可以被配置為基於阻抗控制訊號和增強控制訊號來設置阻抗。
在一實施例中，一種半導體裝置可以包括校準電路、選擇電路和資料電路。校準電路可以被配置為藉由耦接到具有不同值的複數個參考電阻器中的每一個來執行校準操作，並且產生複數個上拉校準訊號和複數個下拉校準訊號。選擇電路可以被配置為基於阻抗設置訊號，提供複數個上拉校準訊號中的一個訊號作為上拉阻抗控制訊號，並且提供複數個下拉校準訊號中的一個訊號作為下拉阻抗控制訊號。資料電路可以被配置為基於上拉阻抗控制訊號和下拉阻抗控制訊號來設置阻抗。
在一實施例中，一種半導體裝置可以包括校準電路、第一通道控制電路和第一通道資料電路。校準電路可以被配置為藉由耦接到具有不同電阻值的複數個參考電阻器並執行校準操作來產生複數個校準訊號。第一通道控制電路可以被配置為接收複數個校準訊號，並且藉由基於第一通道的阻抗設置訊號在複數個校準訊號中選擇一個訊號來產生第一通道的阻抗控制訊號。第一通道資料電路可以包括複數個資料電路，每個資料電路基於第一通道的阻抗控制訊號來設置阻抗。
在下文中，將藉由實施例的各種示例參考隨附圖式來描述包括校準電路的半導體裝置。
圖1是顯示根據本公開的實施例的半導體裝置100的配置的示意圖。參照圖1，半導體裝置100可以包括複數個參考電阻器RZQ1、RZQ2、…RZQn，並且可以藉由與複數個參考電阻器RZQ1、RZQ2、…RZQn耦接來執行校準操作。於此，n可以是等於或大於3的任意整數。複數個參考電阻器RZQ1、RZQ2、…RZQn可以具有不同的電阻值。例如，複數個參考電阻器RZQ1、RZQ2、…RZQn可以具有依序降低的電阻值。第一參考電阻器RZQ1可以具有最大的電阻值，並且第二參考電阻器RZQ2可以具有小於第一參考電阻器RZQ1的電阻值。第n參考電阻器RZQn可以具有最小的電阻值。複數個參考電阻器RZQ1、RZQ2、…RZQn可以包括在半導體裝置100中。半導體裝置100可以藉由執行校準操作來產生複數個校準訊號CAL1、CAL2、…CALn。校準訊號CAL1、CAL2、…CALn中的每一個可以包括上拉校準訊號和下拉校準訊號。半導體裝置100可以基於阻抗設置訊號ZSS選擇複數個校準訊號CAL1、CAL2、…CALn中的一個，並且可以使用所選擇的校準訊號作為阻抗控制訊號IS。阻抗控制訊號IS可以包括上拉阻抗控制訊號ISP和下拉阻抗控制訊號ISN。所選擇的校準訊號的上拉校準訊號可以被提供為上拉阻抗控制訊號ISP，並且所選擇的校準訊號的下拉校準訊號可以被提供為下拉阻抗控制訊號ISN。
半導體裝置100可以包括校準電路110、選擇電路120和資料電路130。校準電路110可以藉由耦接到複數個參考電阻器RZQ1、RZQ2、…RZQn來執行校準操作。校準電路110可以藉由執行校準操作來產生複數個校準訊號CAL1、CAL2、…CALn。校準電路110可以藉由耦接到第一參考電阻器RZQ1來執行校準操作，從而可以產生第一校準訊號CAL1。第一校準訊號CAL1可以包括第一上拉校準訊號PC1和第一下拉校準訊號NC1。校準電路110可以藉由耦接到第二參考電阻器RZQ2來執行校準操作，從而可以產生第二校準訊號CAL2。第二校準訊號CAL2可以包括第二上拉校準訊號PC2和第二下拉校準訊號NC2。校準電路110可以藉由耦接到第n參考電阻器RZQn來執行校準操作，從而可以產生第n校準訊號CALn。第n校準訊號CALn可以包括第n上拉校準訊號PCn和第n下拉校準訊號NCn。校準電路110可以藉由平行執行複數個校準操作來產生第一校準訊號至第n校準訊號CAL1、CAL2、…CALn。在實施例中，校準電路110可以藉由依序執行複數個校準操作來依序產生第一校準訊號至第n校準訊號CAL1、CAL2、…CALn。
校準電路110可以接收校準命令訊號ZQCAL和參考電壓VREF。校準命令訊號ZQCAL可以是指示校準電路110執行校準操作的訊號。校準命令訊號ZQCAL可以基於從與半導體裝置100通訊的外部裝置提供的命令訊號產生，或者可以是由半導體裝置100在內部產生以執行校準操作的訊號。參考電壓VREF可以用作執行校準操作的參考。
第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn和第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn可以是具有相同位元數的數位訊號。第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn可以根據第一參考電阻器至第n參考電阻器RZQ1、RZQ2、…RZQn的電阻值而具有不同的邏輯值。第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn可以根據第一參考電阻器至第n參考電阻器RZQ1、RZQ2、…RZQn的電阻值而具有不同的邏輯值。在實施例中，第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn和第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn可以是模擬電壓訊號。第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn可以根據第一參考電阻器至第n參考電阻器RZQ1、RZQ2、…RZQn的電阻值而具有不同的電壓位準。第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn可以根據第一參考電阻器至第n參考電阻器RZQ1、RZQ2、…RZQn的電阻值而具有不同的電壓位準。
選擇電路120可以耦接到校準電路110，並且可以從校準電路110接收複數個校準訊號CAL1、CAL2、…CALn。選擇電路120可以接收阻抗設置訊號ZSS。阻抗設置訊號ZSS可以包括關於資料電路130應該具有的用於半導體裝置100和與半導體裝置100通訊的外部裝置之間的阻抗匹配的阻抗值的資訊。選擇電路120可以基於阻抗設置訊號ZSS選擇複數個校準訊號CAL1、CAL2、…CALn中的一個，並且可以輸出所選擇的校準訊號作為阻抗控制訊號IS。選擇電路120可以藉由基於阻抗設置訊號ZSS選擇第一校準訊號至第n校準訊號CAL1、CAL2、…CALn中的一個來產生阻抗控制訊號IS。阻抗控制訊號IS可以包括上拉阻抗控制訊號ISP和下拉阻抗控制訊號ISN。從第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn中選擇的上拉校準訊號可以被提供為上拉阻抗控制訊號ISP。從第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn中選擇的下拉校準訊號可以被提供為下拉阻抗控制訊號ISN。例如，當選擇電路120基於阻抗設置訊號ZSS提供第二校準訊號CAL2作為阻抗控制訊號IS時，可以提供第二上拉校準訊號PC2作為上拉阻抗控制訊號ISP，並且可以提供第二下拉校準訊號NC2作為下拉阻抗控制訊號ISN。
資料電路130可以耦接到選擇電路120，並且可以從選擇電路120接收阻抗控制訊號IS。資料電路130可以基於阻抗控制訊號IS來設置資料電路130的阻抗。資料電路130可以基於上拉阻抗控制訊號ISP來設置資料電路130的上拉阻抗值，並且可以基於下拉阻抗控制訊號ISN來設置資料電路130的下拉阻抗值。資料電路130可以耦接到資料焊墊101。資料電路130可以接收內部資料DIN或輸出內部資料DIN。資料電路130可以基於內部資料DIN驅動資料焊墊101，從而可以透過資料焊墊101輸出與內部資料DIN對應的資料。資料電路130可以輸出透過資料焊墊101接收到的資料作為內部資料DIN。資料電路130基於內部資料DIN驅動資料焊墊101的操作可被稱為讀取操作，並且資料電路130輸出透過資料焊墊101接收到的資料作為內部資料DIN的操作可被稱為寫入操作。在讀取操作期間，資料電路130可以基於阻抗控制訊號IS來設置資料電路130的阻抗，由此可以調整用於驅動資料焊墊101的資料電路130的驅動力和強度。在寫入操作期間，資料電路130可以基於阻抗控制訊號IS來設置資料電路130的阻抗，由此可以設置用於透過資料焊墊101接收資料的終端電阻。在實施例中，即使在不執行讀取和寫入操作時，資料電路130也可以基於阻抗控制訊號IS來設置資料電路130的阻抗。例如，當與半導體裝置100一起提供耦接到外部裝置的其他半導體裝置時，資料電路130可以為上述其他半導體裝置的寫入操作和讀取操作提供終端電阻。
半導體裝置100還可以包括設置控制電路140。設置控制電路140可以接收複數個內部命令訊號，並且可以基於複數個內部命令訊號產生阻抗設置訊號ZSS。可以基於從耦接到半導體裝置100的外部裝置提供的命令訊號產生複數個內部命令訊號。例如，內部命令訊號可以包括用於半導體裝置100的讀取操作的讀取訊號RD、用於半導體裝置100的寫入操作的寫入訊號WT以及用於半導體裝置100的非目標讀取操作和非目標寫入操作的內部終端訊號IODT。非目標讀取操作和非目標寫入操作可以表示如下操作，其中當與半導體裝置100不同的其他半導體裝置執行讀取和寫入操作時，半導體裝置100為上述其他半導體裝置提供終端電阻。設置控制電路140可以儲存多個阻抗設置資訊。設置控制電路140可以是模式暫存器電路。設置控制電路140可以基於讀取訊號RD、寫入訊號WT和內部終端訊號IODT選擇多個阻抗設置資訊中的至少一個，並且可以輸出所選擇的阻抗設置資訊作為阻抗設置訊號ZSS。儲存在設置控制電路140中的多個阻抗設置資訊和阻抗設置訊號ZSS可以是各自包括複數個位元的數位訊號。
圖2是顯示圖1所示的校準電路110的配置的示意圖。參照圖2，校準電路110可以包括複數個校準訊號產生電路。校準電路110中包括的校準訊號產生電路的數量可以對應於參考電阻器的數量。複數個校準訊號產生電路可以一對一地耦接到複數個參考電阻器。校準電路110可以包括第一校準訊號產生電路至第n校準訊號產生電路21、22、…2n。第一校準訊號產生電路至第n校準訊號產生電路21、22、…2n可以共同接收校準命令訊號ZQCAL和參考電壓VREF。第一校準訊號產生電路21可以基於校準命令訊號ZQCAL和參考電壓VREF藉由耦接到第一參考電阻器RZQ1來執行校準操作。第一校準訊號產生電路21可以藉由執行校準操作來產生第一校準訊號CAL1。第一校準訊號CAL1可以包括第一上拉校準訊號PC1和第一下拉校準訊號NC1。第二校準訊號產生電路22可以基於校準命令訊號ZQCAL和參考電壓VREF藉由耦接到第二參考電阻器RZQ2來執行校準操作。第二校準訊號產生電路22可以藉由執行校準操作來產生第二校準訊號CAL2。第二校準訊號CAL2可以包括第二上拉校準訊號PC2和第二下拉校準訊號NC2。第n校準訊號產生電路2n可以基於校準命令訊號ZQCAL和參考電壓VREF藉由耦接到第n參考電阻器RZQn來執行校準操作。第n校準訊號產生電路2n可以藉由執行校準操作來產生第n校準訊號CALn。第n校準訊號CALn可以包括第n上拉校準訊號PCn和第n下拉校準訊號NCn。第一校準訊號產生電路至第n校準訊號產生電路21、22、…2n可以藉由基於校準命令訊號ZQCAL同時和/或平行執行校準操作來產生第一校準訊號至第n校準訊號CAL1、CAL2、…CALn。在實施例中，校準命令訊號ZQCAL可以被依序提供到第一校準訊號產生電路至第n校準訊號產生電路21、22、…2n，並且第一校準訊號產生電路至第n校準訊號產生電路21、22、…2n的校準操作可以依序執行。
圖3是顯示根據本公開的實施例的校準訊號產生電路300的配置的示意圖。校準訊號產生電路300可以被應用為圖2所示的第一校準訊號產生電路至第n校準訊號產生電路21、22、…2n中的每一個。參照圖3，校準訊號產生電路300可以包括參考電阻接腳311、第一比較器312、上拉訊號產生器313、上拉電阻接腳321、下拉電阻接腳322、第二比較器323和下拉訊號產生器324。參考電阻接腳311可以耦接到被提供第一電源電壓VDD的端子以及上拉校準節點ZQP。參考電阻接腳311可以接收上拉校準訊號PC，並且可以基於上拉校準訊號PC來調整其電阻值。參考電阻接腳311可以透過上拉校準節點ZQP耦接到參考電阻器RZQ。參考電阻器RZQ可以耦接在上拉校準節點ZQP和被提供第二電源電壓VSS的端子之間。第一電源電壓VDD可以是供給電壓，並且第二電源電壓VSS可以是接地電壓。參考電壓VREF可以具有在第一電源電壓VDD和第二電源電壓VSS之間的電壓位準。例如，參考電壓VREF可以具有在第一電源電壓VDD和第二電源電壓VSS之間的中等電壓位準。上拉校準節點ZQP的電壓位準可以根據參考電阻接腳311的電阻值與參考電阻器RZQ的電阻值之間的比率來確定。
第一比較器312可以耦接到上拉校準節點ZQP，並且可以接收參考電壓VREF。第一比較器312可以比較上拉校準節點ZQP的電壓位準和參考電壓VREF。上拉訊號產生器313可以耦接到第一比較器312並且接收第一比較器312的輸出。上拉訊號產生器313可以基於第一比較器312的輸出改變上拉校準訊號PC的值。例如，當上拉校準節點ZQP的電壓位準高於參考電壓VREF時，上拉訊號產生器313可以增加上拉校準訊號PC的值，從而增加參考電阻接腳311的電阻值。當上拉校準節點ZQP的電壓位準低於參考電壓VREF時，上拉訊號產生器313可以降低上拉校準訊號PC的值，從而降低參考電阻接腳311的電阻值。上拉訊號產生器313可以在參考電阻接腳311的電阻值和參考電阻器RZQ的電阻值基本相同時固定上拉校準訊號PC的值。
上拉電阻接腳321可以耦接在被提供第一電源電壓VDD的端子和下拉校準節點ZQN之間。上拉電阻接腳321可以接收上拉校準訊號PC，並且可以基於上拉校準訊號PC來調整其電阻值。上拉電阻接腳321可以被配置為與參考電阻接腳311基本相同。因此，當上拉校準訊號PC的值由上拉訊號產生器313固定時，上拉電阻接腳321可以具有與參考電阻器RZQ相同的電阻值。下拉電阻接腳322可以耦接在下拉校準節點ZQN和被提供第二電源電壓VSS的端子之間。下拉電阻接腳322可以接收下拉校準訊號NC，並且可以基於下拉校準訊號NC來調整其電阻值。下拉校準節點ZQN的電壓位準可以根據上拉電阻接腳321的電阻值和下拉電阻接腳322的電阻值之間的比率來確定。
第二比較器323可以耦接到下拉校準節點ZQN，並且可以接收參考電壓VREF。第二比較器323可以比較下拉校準節點ZQN的電壓位準和參考電壓VREF。下拉訊號產生器324可以耦接到第二比較器323並且接收第二比較器323的輸出。下拉訊號產生器324可以基於第二比較器323的輸出改變下拉校準訊號NC的值。例如，當下拉校準節點ZQN的電壓位準高於參考電壓VREF時，下拉訊號產生器324可以增加下拉校準訊號NC的值，從而降低下拉電阻接腳322的電阻值。當下拉校準節點ZQN的電壓位準低於參考電壓VREF時，下拉訊號產生器324可以降低下拉校準訊號NC的值，從而增加下拉電阻接腳322的電阻值。當上拉電阻接腳321的電阻值和下拉電阻接腳322的電阻值基本相同時，下拉訊號產生器324可以固定下拉校準訊號NC的值。
當執行校準操作時，可以首先設置上拉校準訊號PC的值。第一比較器312和上拉訊號產生器313可以調整上拉校準訊號PC的值，直到參考電阻接腳311的電阻值變得與參考電阻器RZQ的電阻值基本相同。當上拉校準訊號PC的設置完成時，可以設置下拉校準訊號NC的值。上拉電阻接腳321的電阻值可以根據上拉校準訊號PC來設置。第二比較器323和下拉訊號產生器324可以調整下拉校準訊號NC的值，直到下拉電阻接腳322的電阻值變得與上拉電阻接腳321的電阻值基本相同。在實施例中，校準訊號產生電路300可以包括具有與下拉電阻接腳322基本相同的配置的參考電阻接腳，並且可以修改為首先設置下拉校準訊號NC，然後設置上拉校準訊號PC。
圖4是顯示圖1所示的資料電路130的配置的示意圖。參照圖4，資料電路130可以包括資料輸出電路410和資料輸入電路420。資料輸出電路410和資料輸入電路420可以共同耦接到用來傳輸內部資料DIN的線以及資料焊墊101。資料輸出電路410可以接收阻抗控制訊號ISP和ISN以及內部資料DIN，可以基於阻抗控制訊號ISP和ISN以及內部資料DIN來設置阻抗，並且可以驅動資料焊墊101。資料輸入電路420可以從透過資料焊墊101接收到的資料產生內部資料DIN。資料輸入電路420可以接收資料參考電壓VREFDQ。資料輸入電路420可以藉由將透過資料焊墊101接收到的資料與資料參考電壓VREFDQ進行比較來產生內部資料DIN。資料參考電壓VREFDQ可以具有能夠確定資料的邏輯位準的電壓位準。
資料輸出電路410可以包括上拉預驅動器411、上拉驅動器412、下拉預驅動器413和下拉驅動器414。上拉預驅動器411可以接收上拉阻抗控制訊號ISP和內部資料DIN。上拉預驅動器411可以基於上拉阻抗控制訊號ISP和內部資料DIN產生上拉驅動訊號DPC。上拉驅動器412可以耦接到上拉預驅動器411並且從上拉預驅動器411接收上拉驅動訊號DPC。上拉驅動器412可以耦接在被提供第一資料電源電壓VDDQ的端子和資料焊墊101之間。第一資料電源電壓VDDQ可以具有與圖3所示的第一電源電壓VDD基本相同的電壓位準。在實施例中，被提供第一資料電源電壓VDDQ的端子和被提供第一電源電壓VDD的端子可以彼此電隔離。上拉驅動器412可以基於上拉驅動訊號DPC設置資料輸出電路410的上拉阻抗，並且可以上拉驅動資料焊墊101。
下拉預驅動器413可以接收下拉阻抗控制訊號ISN和內部資料DIN。下拉預驅動器413可以基於下拉阻抗控制訊號ISN和內部資料DIN產生下拉驅動訊號DNC。下拉驅動器414可以耦接到下拉預驅動器413並且從下拉預驅動器413接收下拉驅動訊號DNC。下拉驅動器414可以耦接在資料焊墊101和被提供第二資料電源電壓VSSQ的端子之間。第二資料電源電壓VSSQ可以具有與圖3所示的第二電源電壓VSS基本相同的電壓位準。在實施例中，被提供第二資料電源電壓VSSQ的端子和被提供第二電源電壓VSS的端子可以彼此電隔離。下拉驅動器414可以基於下拉驅動訊號DNC設置資料輸出電路410的下拉阻抗，並且可以下拉驅動資料焊墊101。
儘管圖未顯示，但是上拉驅動器412可以包括並聯耦接在被提供第一資料電源電壓VDDQ的端子和資料焊墊101之間的複數個驅動器，並且下拉驅動器414可以包括並聯耦接在資料焊墊101和被提供第二資料電源電壓VSSQ的端子之間的複數個驅動器。在現有技術中，校準電路耦接到一個參考電阻器並基於上述一個參考電阻器產生一個校準訊號，並且基於上述一個校準訊號設置上拉驅動器和下拉驅動器的複數個驅動器的阻抗值。習知的資料電路可能單獨接收阻抗設置訊號，並且可藉由根據阻抗設置訊號調整要接通的驅動器的數量來設置資料電路的阻抗。例如，當目標阻抗值為48歐姆時，基於一個校準訊號將資料電路的複數個驅動器中的每一個的阻抗值設置為240歐姆，並且藉由根據阻抗設置訊號調整要接通的驅動器的數量，將資料電路的阻抗設置為48歐姆。也就是說，當驅動器的數量為六個時，藉由接通五個驅動器和關斷一個驅動器，上拉驅動器或下拉驅動器被設置為具有48歐姆的阻抗。然而，由於驅動器的阻抗值根據校準訊號的值的變化而非線性變化，因此當以習知方式設置資料電路的阻抗時，資料電路的阻抗可能與目標阻抗不同。因為隨著資料電路的阻抗與目標阻抗之間的差異增加，阻抗匹配變得不完整，所以透過資料焊墊輸出和接收到的資料的有效持續時間和/或有效窗口可能降低。根據本公開的實施例的半導體裝置100可以從具有與目標阻抗對應的電阻值的複數個參考電阻器RZQ1、RZQ2、…RZQn產生複數個校準訊號CAL1、CAL2、…CALn，並且使用阻抗控制訊號IS藉由根據阻抗設置訊號ZSS選擇對應於目標阻抗的校準訊號，可以將資料電路130的阻抗設置成最接近目標阻抗。因此，可以使阻抗匹配基本上完美或更準確，並且可以延長資料的有效持續時間。另外，因為可以使用反映阻抗設置訊號ZSS的阻抗控制訊號IS來設置阻抗，所以可以降低預驅動器411和413的電路面積和功耗。
圖5是顯示根據本公開的實施例的半導體裝置500的配置的示意圖。參照圖5，半導體裝置500可以包括複數個參考電阻器RZQ1、RZQ2、…RZQn，並且可以藉由與複數個參考電阻器RZQ1、RZQ2、…RZQn耦接來執行校準操作。於此，n可以是等於或大於3的任意整數。複數個參考電阻器RZQ1、RZQ2、…RZQn可以具有不同的電阻值。例如，複數個參考電阻器RZQ1、RZQ2、…RZQn可以具有依序降低的電阻值。第一參考電阻器RZQ1可以具有最大的電阻值，並且第二參考電阻器RZQ2可以具有小於第一參考電阻器RZQ1的電阻值。第n參考電阻器RZQn可以具有最小的電阻值。複數個參考電阻器RZQ1、RZQ2、…RZQn可以包括在半導體裝置500中。半導體裝置500可以藉由執行校準操作來產生複數個校準訊號CAL1、CAL2、…CALn。校準訊號CAL1、CAL2、…CALn中的每一個可以包括上拉校準訊號和下拉校準訊號。半導體裝置500可以基於阻抗設置訊號ZSS選擇複數個校準訊號CAL1、CAL2、…CALn中的至少一個，並且可以使用所選擇的校準訊號作為阻抗控制訊號IS。半導體裝置500可以基於阻抗控制訊號IS產生複數個增強訊號，並且可以藉由將複數個增強訊號中的至少一個產生為增強控制訊號EMP來執行增強操作。
半導體裝置500可以包括校準電路510、選擇電路520、增強控制電路550和資料電路530。校準電路510可以藉由耦接到複數個參考電阻器RZQ1、RZQ2、…RZQn來執行校準操作。校準電路510可以藉由執行校準操作來產生複數個校準訊號CAL1、CAL2、…CALn。校準電路510可以藉由耦接到第一參考電阻器RZQ1來執行校準操作，從而可以產生第一校準訊號CAL1。第一校準訊號CAL1可以包括第一上拉校準訊號PC1和第一下拉校準訊號NC1。校準電路510可以藉由耦接到第二參考電阻器RZQ2來執行校準操作，從而可以產生第二校準訊號CAL2。第二校準訊號CAL2可以包括第二上拉校準訊號PC2和第二下拉校準訊號NC2。校準電路510可以藉由耦接到第n參考電阻器RZQn來執行校準操作，從而可以產生第n校準訊號CALn。第n校準訊號CALn可以包括第n上拉校準訊號PCn和第n下拉校準訊號NCn。校準電路510可以藉由平行執行複數個校準操作來產生第一校準訊號至第n校準訊號CAL1、CAL2、…CALn。在實施例中，校準電路510可以藉由依序執行複數個校準操作來依序產生第一校準訊號至第n校準訊號CAL1、CAL2、…CALn。
校準電路510可以接收校準命令訊號ZQCAL和參考電壓VREF。校準命令訊號ZQCAL可以是指示校準電路510執行校準操作的訊號。校準命令訊號ZQCAL可以基於從與半導體裝置500通訊的外部裝置提供的命令訊號產生，或者可以是由半導體裝置500在內部產生以執行校準操作的訊號。參考電壓VREF可以用作執行校準操作的參考。
第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn和第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn可以是具有相同位元數的數位訊號。第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn可以根據第一參考電阻器至第n參考電阻器RZQ1、RZQ2、…RZQn的電阻值而具有不同的邏輯值。第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn可以根據第一參考電阻器至第n參考電阻器RZQ1、RZQ2、…RZQn的電阻值而具有不同的邏輯值。在實施例中，第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn和第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn可以是模擬電壓訊號。第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn可以根據第一參考電阻器至第n參考電阻器RZQ1、RZQ2、…RZQn的電阻值而具有不同的電壓位準。第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn可以根據第一參考電阻器至第n參考電阻器RZQ1、RZQ2、…RZQn的電阻值而具有不同的電壓位準。
選擇電路520可以耦接到校準電路510，並且可以從校準電路510接收複數個校準訊號CAL1、CAL2、…CALn。選擇電路520可以接收阻抗設置訊號ZSS。選擇電路520可以基於阻抗設置訊號ZSS選擇複數個校準訊號CAL1、CAL2、…CALn中的至少一個，並且可以輸出所選擇的校準訊號作為阻抗控制訊號IS。選擇電路520可以藉由基於阻抗設置訊號ZSS選擇第一校準訊號至第n校準訊號CAL1、CAL2、…CALn中的一個來產生阻抗控制訊號IS。阻抗控制訊號IS可以包括上拉阻抗控制訊號ISP和下拉阻抗控制訊號ISN。從第一上拉校準訊號至第n上拉校準訊號PC1、PC2、…PCn中選擇的上拉校準訊號可以被提供為上拉阻抗控制訊號ISP。從第一下拉校準訊號至第n下拉校準訊號NC1、NC2、…NCn中選擇的下拉校準訊號可以被提供為下拉阻抗控制訊號ISN。
增強控制電路550可以從選擇電路520接收阻抗控制訊號IS。增強控制電路550可以基於阻抗控制訊號IS產生具有不同值的複數個增強訊號。增強控制電路550可以選擇複數個增強訊號中的至少一個，並且可以輸出所選擇的增強訊號作為增強控制訊號EMP。增強控制訊號EMP可以包括上拉增強控制訊號EMPP和下拉增強控制訊號EMPN。上拉增強控制訊號EMPP和下拉增強控制訊號EMPN可以是具有相同位元數的數位訊號。在實施例中，增強控制訊號EMP可以是模擬電壓訊號。增強控制電路550可以產生具有不同值的複數個增強訊號，並且可以藉由使用複數個增強訊號中的一個來不同地調整增強驅動力和/或強度。
資料電路530可以耦接到選擇電路520和增強控制電路550，可以從選擇電路520接收阻抗控制訊號IS，並且可以從增強控制電路550接收增強控制訊號EMP。資料電路530可以基於阻抗控制訊號IS和增強控制訊號EMP來設置資料電路530的阻抗。資料電路530可以基於上拉阻抗控制訊號ISP和上拉增強控制訊號EMPP設置資料電路530的上拉阻抗值，並且可以基於下拉阻抗控制訊號ISN和下拉增強控制訊號EMPN設置資料電路530的下拉阻抗值。資料電路530可以耦接到資料焊墊501，並且可以接收內部資料DIN或輸出內部資料DIN。資料電路530可以基於內部資料DIN驅動資料焊墊501，由此可以透過資料焊墊501輸出與內部資料DIN對應的資料。資料電路530可以輸出透過資料焊墊501接收到的資料作為內部資料DIN。在讀取操作期間，資料電路530可以基於阻抗控制訊號IS和增強控制訊號EMP來設置資料電路530的阻抗，由此可以調整用於驅動資料焊墊501的驅動力和/或強度。在寫入操作期間，資料電路530可以基於阻抗控制訊號IS來設置資料電路530的阻抗，由此可以設置用於透過資料焊墊501接收資料的終端電阻。在實施例中，即使在不執行讀取和寫入操作時，資料電路530也可以基於阻抗控制訊號IS來設置資料電路530的阻抗。例如，當與半導體裝置500一起提供耦接到外部裝置的其他半導體裝置時，資料電路530可以為上述其他半導體裝置的寫入操作和讀取操作提供終端電阻。
半導體裝置500還可以包括設置控制電路540。設置控制電路540可以接收複數個內部命令訊號，並且可以基於複數個內部命令訊號產生阻抗設置訊號ZSS。可以基於從耦接到半導體裝置500的外部裝置提供的命令訊號產生複數個內部命令訊號。例如，內部命令訊號可以包括用於半導體裝置500的讀取操作的讀取訊號RD、用於半導體裝置500的寫入操作的寫入訊號WT以及用於半導體裝置500的非目標讀取和非目標寫入操作的內部終端訊號IODT。設置控制電路540可以儲存多個阻抗設置資訊。設置控制電路540可以是模式暫存器電路。設置控制電路540可以基於讀取訊號RD、寫入訊號WT和內部終端訊號IODT選擇多個阻抗設置資訊中的至少一個，並且可以輸出所選擇的阻抗設置資訊作為阻抗設置訊號ZSS。儲存在設置控制電路540中的多個阻抗設置資訊以及阻抗設置訊號ZSS可以是各自包括複數個位元的數位訊號。
圖6是顯示圖5所示的增強控制電路550的配置的示意圖。參照圖6，增強控制電路550可以包括增強訊號產生電路610和增強訊號選擇電路620。增強訊號產生電路610可以接收阻抗控制訊號ISP＜1:5＞和ISN＜1:5＞，並且可以基於阻抗控制訊號ISP＜1:5＞和ISN＜1:5＞產生複數個增強訊號ES1、ES2、ES3和ES4。雖然顯示了阻抗控制訊號ISP＜1:5＞和ISN＜1:5＞以及複數個增強訊號ES1、ES2、ES3和ES4中的每一個具有五個位元，但是位元的數量沒有具體限制。雖然顯示了四個增強訊號，但是增強訊號的數量可以少於或多於四個。增強訊號產生電路610可以從阻抗控制訊號ISP＜1:5＞和ISN＜1:5＞產生第一增強訊號至第四增強訊號ES1、ES2、ES3和ES4。第一增強訊號至第四增強訊號ES1、ES2、ES3和ES4中的每一個可以包括上拉增強訊號和下拉增強訊號。增強訊號產生電路610可以從上拉阻抗控制訊號ISP＜1:5＞產生第一上拉增強訊號PE1＜1:5＞、第二上拉增強訊號PE2＜1:5＞、第三上拉增強訊號PE3＜1:5＞和第四上拉增強訊號PE4＜1:5＞。增強訊號產生電路610可以從下拉阻抗控制訊號ISN＜1:5＞產生第一下拉增強訊號NE1＜1:5＞、第二下拉增強訊號NE2＜1:5＞、第三下拉增強訊號NE3＜1:5＞和第四下拉增強訊號NE4＜1:5＞。
第一上拉增強訊號至第四上拉增強訊號PE1＜1:5＞、PE2＜1:5＞、PE3＜1:5＞和PE4＜1:5＞可以具有不同的值，並且第一下拉增強訊號至第四下拉增強訊號NE1＜1:5＞、NE2＜1:5＞、NE3＜1:5＞和NE4＜1:5＞可以有不同的值。例如，增強訊號產生電路610可以藉由分別對上拉阻抗控制訊號ISP＜1:5＞以及下拉阻抗控制訊號ISN＜1:5＞依序進行移位產生第一上拉增強訊號至第四上拉增強訊號PE1＜1:5＞、PE2＜1:5＞、PE3＜1:5＞和PE4＜1:5＞以及第一下拉增強訊號至第四下拉增強訊號NE1＜1:5＞、NE2＜1:5＞、NE3＜1:5＞和NE4＜1:5＞。第一上拉增強訊號和第一下拉增強訊號PE1＜1:5＞和NE1＜1:5＞的第三位元至第五位元PE1＜3:5＞和NE1＜3:5＞可以為低邏輯位準。第一上拉增強訊號PE1＜1:5＞的第一位元和第二位元PE1＜1:2＞可以具有與上拉阻抗控制訊號ISP＜1:5＞的第四位元和第五位元ISP＜4:5＞對應的邏輯位準，並且第一下拉增強訊號NE1＜1:5＞的第一位元和第二位元NE1＜1:2＞可以具有與下拉阻抗控制訊號ISN＜1:5＞的第四位元和第五位元ISN＜4:5＞對應的邏輯位準。第二上拉增強訊號和第二下拉增強訊號PE2＜1:5＞和NE2＜1:5＞的第四位元和第五位元PE2＜4:5＞和NE2＜4:5＞可以為低邏輯位準。第二上拉增強訊號PE2＜1:5＞的第一位元至第三位元PE2＜1:3＞可以具有與上拉阻抗控制訊號ISP＜1:5＞的第三位元至第五位元ISP＜3:5＞對應的邏輯位準，並且第二下拉增強訊號NE2＜1:5＞的第一位元至第三位元NE2＜1:3＞可具有與下拉阻抗控制訊號ISN＜1:5＞的第三位元至第五位元ISN＜3:5＞對應的邏輯位準。第三上拉增強訊號和第三下拉增強訊號PE3＜1:5＞和NE3＜1:5＞的第五位元PE3＜5＞和NE3＜5＞可以為低邏輯位準。第三上拉增強訊號PE3＜1:5＞的第一位元至第四位元PE3＜1:4＞可以具有與上拉阻抗控制訊號ISP＜1:5＞的第二位元至第五位元ISP＜2:5＞對應的邏輯位準，並且第三下拉增強訊號NE3＜1:5＞的第一位元至第四位元NE3＜1:4＞可以具有與下拉阻抗控制訊號ISN＜1:5＞的第二位元至第五位元ISN＜2:5＞對應的邏輯位準。第四上拉增強訊號PE4＜1:5＞的第一位元至第五位元PE4＜1:5＞可以具有與上拉阻抗控制訊號ISP＜1:5＞的第一位元至第五位元ISP＜1:5＞對應的邏輯位準，並且第四下拉增強訊號NE4＜1:5＞的第一位元至第五位元NE4＜1:5＞可以具有與下拉阻抗控制訊號ISN＜1:5＞的第一位元至第五位元ISN＜1:5＞對應的邏輯位準。
增強訊號選擇電路620可以接收複數個增強訊號ES1、ES2、ES3和ES4以及增強選擇訊號EMPSEL＜1:2＞。增強訊號選擇電路620可以基於增強選擇訊號EMPSEL＜1:2＞選擇複數個增強訊號ES1、ES2、ES3和ES4中的一個，並且可以輸出所選擇的增強訊號作為增強控制訊號EMPP＜1:5＞和EMPN＜1:5＞。增強選擇訊號EMPSEL＜1:2＞可以是具有兩個位元以選擇四個增強訊號中的一個的數位訊號。增強選擇訊號EMPSEL＜1:2＞可以基於從外部裝置提供的命令訊號產生，或者可以從圖5所示的設置控制電路540提供。例如，當增強選擇訊號EMPSEL＜1:2＞的第一位元和第二位元EMPSEL＜1:2＞均為低邏輯位準時，增強訊號選擇電路620可以提供第一上拉增強訊號PE1＜1:5＞作為上拉增強控制訊號EMPP＜1:5＞，並且可以提供第一下拉增強訊號NE1＜1:5＞作為下拉增強控制訊號EMPN＜1:5＞。當增強選擇訊號EMPSEL＜1:2＞的第一位元EMPSEL＜1＞為高邏輯位準且增強選擇訊號EMPSEL＜1:2＞的第二位元EMPSEL＜2＞為低邏輯位準時，增強訊號選擇電路620可以提供第二上拉增強訊號PE2＜1:5＞作為上拉增強控制訊號EMPP＜1:5＞，並且可以提供第二下拉增強訊號NE2＜1:5＞作為下拉增強控制訊號EMPN＜1:5＞。當增強選擇訊號EMPSEL＜1:2＞的第一位元EMPSEL＜1＞為低邏輯位準且增強選擇訊號EMPSEL＜1:2＞的第二位元EMPSEL＜2＞為高邏輯位準時，增強訊號選擇電路620可以提供第三上拉增強訊號PE3＜1:5＞作為上拉增強控制訊號EMPP＜1:5＞，並且可以提供第三下拉增強訊號NE3＜1:5＞作為下拉增強控制訊號EMPN＜1:5＞。當增強選擇訊號EMPSEL＜1:2＞的第一位元和第二位元EMPSEL＜1:2＞均為高邏輯位準時，增強訊號選擇電路620可以提供第四上拉增強訊號PE4＜1:5＞作為上拉增強控制訊號EMPP＜1:5＞，並且可以提供第四下拉增強訊號NE4＜1:5＞作為下拉增強控制訊號EMPN＜1:5＞。
圖7是顯示圖5所示的資料電路530的配置的示意圖。參照圖7，資料電路530可以包括資料輸出電路710和資料輸入電路720。資料輸出電路710和資料輸入電路720可以共同耦接到用來傳輸內部資料DIN的線以及資料焊墊501。資料輸出電路710可以接收阻抗控制訊號ISP和ISN以及內部資料DIN，並且可以根據阻抗控制訊號ISP和ISN、增強控制訊號EMPP和EMPN以及內部資料DIN驅動資料焊墊501。資料輸入電路720可以從透過資料焊墊501接收到的資料產生內部資料DIN。資料輸入電路720可以接收資料參考電壓VREFDQ。資料輸入電路720可以藉由將透過資料焊墊501接收到的資料與資料參考電壓VREFDQ進行比較來產生內部資料DIN。
資料輸出電路710可以包括上拉預驅動器711、上拉主驅動器712、上拉增強預驅動器713、上拉增強驅動器714、下拉預驅動器715、下拉主驅動器716、下拉增強預驅動器717和下拉增強驅動器718。上拉預驅動器711可以接收上拉阻抗控制訊號ISP和內部資料DIN。上拉預驅動器711可以基於上拉阻抗控制訊號ISP和內部資料DIN產生上拉主驅動訊號DPC_M。上拉主驅動器712可以耦接到上拉預驅動器711並從上拉預驅動器711接收上拉主驅動訊號DPC_M。上拉主驅動器712可以耦接在被提供第一資料電源電壓VDDQ的端子和資料焊墊501之間。上拉主驅動器712可以基於上拉主驅動訊號DPC_M上拉驅動資料焊墊501。
上拉增強預驅動器713可以接收上拉增強控制訊號EMPP和內部資料DIN。上拉增強預驅動器713可以基於上拉增強控制訊號EMPP和內部資料DIN產生上拉增強驅動訊號DPC_EMP。上拉增強驅動器714可以耦接到上拉增強預驅動器713並且從上拉增強預驅動器713接收上拉增強驅動訊號DPC_EMP。上拉增強驅動器714可以與上拉主驅動器712並聯耦接在被提供第一資料電源電壓VDDQ的端子和資料焊墊501之間。上拉增強驅動器714可以基於上拉增強驅動訊號DPC_EMP上拉驅動資料焊墊501。上拉增強驅動器714可以藉由輔助上拉主驅動器712來額外上拉驅動資料焊墊501。
下拉預驅動器715可以接收下拉阻抗控制訊號ISN和內部資料DIN。下拉預驅動器715可以基於下拉阻抗控制訊號ISN和內部資料DIN產生下拉主驅動訊號DNC_M。下拉主驅動器716可以耦接到下拉預驅動器715並且從下拉預驅動器715接收下拉主驅動訊號DNC_M。下拉主驅動器716可以耦接在資料焊墊501和被提供第二資料電源電壓VSSQ的端子之間。下拉主驅動器716可以基於下拉主驅動訊號DNC_M下拉驅動資料焊墊501。
下拉增強預驅動器717可以接收下拉增強控制訊號EMPN和內部資料DIN。下拉增強預驅動器717可以基於下拉增強控制訊號EMPN和內部資料DIN產生下拉增強驅動訊號DNC_EMP。下拉增強驅動器718可以耦接到下拉增強預驅動器717並且從下拉增強預驅動器717接收下拉增強驅動訊號DNC_EMP。下拉增強驅動器718可以與下拉主驅動器716並聯耦接在資料焊墊501和被提供第二資料電源電壓VSSQ的端子之間。下拉增強驅動器718可以基於下拉增強驅動訊號DNC_EMP下拉驅動資料焊墊501。下拉增強驅動器718可以藉由輔助下拉主驅動器716來額外下拉驅動資料焊墊501。
圖8是顯示根據本公開的實施例的半導體系統800的配置的示意圖。在圖8中，半導體系統800可以包括外部裝置810和半導體裝置820。外部裝置810可以提供半導體裝置820進行操作所需的各種控制訊號。外部裝置810可以包括各種類型的裝置。例如，外部裝置810可以是主機裝置，諸如中央處理單元（CPU）、圖形處理單元（GPU）、多媒體處理器（MMP）、數位訊號處理器、應用處理器（AP）和記憶體控制器。半導體裝置820可以是例如記憶體裝置，並且記憶體裝置可以包括揮發性記憶體或非揮發性記憶體。揮發性記憶體的示例可以包括SRAM（靜態RAM）、DRAM（動態RAM）和SDRAM（同步DRAM）。非揮發性記憶體的示例可以包括ROM（唯讀記憶體）、PROM（可程式ROM）、EEPROM（電子可抹除可程式ROM）、EPROM（可抹除可程式ROM）、快閃記憶體、PRAM（相變化RAM）、MRAM（磁阻式RAM）、RRAM（電阻式RAM）和FRAM（鐵電RAM）。
半導體裝置820可以透過複數個匯流排耦接到外部裝置810。複數個匯流排可以是用於傳輸訊號的訊號傳輸路徑、鏈路或通道。複數個匯流排可以包括命令匯流排801和資料匯流排802。命令匯流排801可以是單向匯流排，並且資料匯流排802可以是雙向匯流排。半導體裝置820可以透過命令匯流排801從外部裝置810接收命令訊號CMD。命令訊號CMD可以包括複數個位元以包括關於半導體裝置820要執行的各種操作的資訊。半導體裝置820可以透過資料匯流排802耦接到外部裝置810，並且可以透過資料匯流排802從外部裝置810接收資料DQ或者將資料DQ傳輸到外部裝置810。雖然圖沒有顯示，但是複數個匯流排還可以包括時鐘匯流排、位址匯流排和選通匯流排等。時鐘匯流排和位址匯流排可以是單向匯流排，並且選通匯流排可以是雙向匯流排。半導體裝置820可以透過時鐘匯流排從外部裝置810接收時鐘訊號。半導體裝置820可以與時鐘訊號同步地接收命令訊號CMD。半導體裝置820可以透過位址匯流排從外部裝置810接收位址訊號。當透過資料匯流排802向外部裝置810輸出資料DQ時，半導體裝置820可以透過選通匯流排將與資料DQ的時序同步的選通訊號傳輸到外部裝置810。當透過資料匯流排802從外部裝置810接收到資料DQ時，半導體裝置820可以從外部裝置810接收與資料DQ的時序同步的選通訊號。
外部裝置810可以包括命令控制電路811和資料電路812。命令控制電路811可以透過命令焊墊813耦接到命令匯流排801。命令控制電路811可以產生命令訊號CMD，並且可以透過命令匯流排801將命令訊號CMD傳輸到半導體裝置820。命令控制電路811可以基於用戶的請求和來自半導體裝置820的回饋來產生可以包括各種類型的資訊的命令訊號CMD。命令控制電路811可以根據半導體裝置820要執行的操作來產生具有不同邏輯值的命令訊號CMD。
資料電路812可以透過資料焊墊814耦接到資料匯流排802。資料電路812可以基於外部裝置810的內部資料DIN1驅動資料焊墊814和資料匯流排802，並且可以將對應於內部資料DIN1的資料DQ傳輸到半導體裝置820。資料電路812可以透過資料匯流排802接收從半導體裝置820傳輸的資料DQ，並且可以產生內部資料DIN1。資料電路812可以包括資料輸出電路812-1和資料輸入電路812-2。資料輸出電路812-1可以藉由基於內部資料DIN1驅動資料焊墊814和資料匯流排802來輸出資料DQ。資料輸入電路812-2可以從透過資料匯流排802和資料焊墊814傳輸的資料DQ產生內部資料DIN1。
半導體裝置820可以包括命令解碼電路821、阻抗控制電路822和資料電路823。命令解碼電路821可以透過命令焊墊824耦接到命令匯流排801，並且可以接收透過命令匯流排801傳輸的命令訊號CMD。命令解碼電路821可以鎖存命令訊號CMD，並且可以藉由對命令訊號CMD進行解碼來產生複數個內部命令訊號。複數個內部命令訊號可以包括校準命令訊號ZQCAL、讀取訊號RD、寫入訊號WT和內部終端訊號IODT。當命令訊號CMD包括指示半導體裝置820的校準操作的資訊時，命令解碼電路821可以藉由對命令訊號CMD進行解碼來產生校準命令訊號ZQCAL。當命令訊號CMD包括指示半導體裝置820的讀取操作的資訊時，命令解碼電路821可以藉由對命令訊號CMD進行解碼來產生讀取訊號RD。當命令訊號CMD包括指示半導體裝置820的寫入操作的資訊時，命令解碼電路821可以藉由對命令訊號CMD進行解碼來產生寫入訊號WT。當命令訊號CMD包括指示半導體裝置820的非目標讀取操作和非目標寫入操作的資訊時，命令解碼電路821可以藉由對命令訊號CMD進行解碼來產生內部終端訊號IODT。儘管未顯示，但是命令解碼電路821還可以基於命令訊號CMD產生諸如啟動訊號和刷新訊號的內部命令訊號。
阻抗控制電路822可以耦接到包括在半導體裝置820中的複數個參考電阻器RZQ1、RZQ2、…RZQn，可以藉由接收校準命令訊號ZQCAL和內部命令訊號RD、WT和IODT來提供阻抗控制訊號IS。於此，n可以是等於或大於3的任意整數。阻抗控制電路822可以與阻抗控制訊號IS一起提供增強控制訊號EMP。阻抗控制電路822可以包括圖1所示的校準電路110、選擇電路120和設置控制電路140，並且可以包括圖5所示的校準電路510、選擇電路520、增強控制電路550和設置控制電路540。阻抗控制電路822可以基於校準命令訊號ZQCAL藉由耦接到複數個參考電阻器RZQ1、RZQ2、…RZQn來執行校準操作而產生複數個校準訊號。阻抗控制電路822可以基於內部命令訊號RD、WT和IODT選擇複數個校準訊號中的至少一個，並且可以輸出所選擇的校準訊號作為阻抗控制訊號IS。阻抗控制電路822可基於阻抗控制訊號IS產生複數個增強訊號。阻抗控制電路822可以選擇複數個增強訊號中的至少一個，並且可以輸出所選擇的增強訊號作為增強控制訊號EMP。
資料電路823可以透過資料焊墊825耦接到資料匯流排802。資料電路823可以基於半導體裝置820的內部資料DIN2驅動資料焊墊825和資料匯流排802，並且可以將與內部資料DIN2對應的資料DQ輸出到外部裝置810。資料電路823可以透過資料匯流排802接收從外部裝置810傳輸的資料DQ，並且可以產生內部資料DIN2。資料電路823可以包括資料輸出電路823-1和資料輸入電路823-2。資料輸出電路823-1可以藉由基於內部資料DIN2驅動資料焊墊825和資料匯流排802來輸出資料DQ。資料輸出電路823-1可以從阻抗控制電路822接收阻抗控制訊號IS和增強控制訊號EMP。資料輸出電路823-1可以基於阻抗控制訊號IS設置其阻抗值，並且驅動資料焊墊825和資料匯流排802的資料輸出電路823-1的驅動力和強度可以基於阻抗控制訊號IS、增強控制訊號EMP和內部資料DIN2來確定。資料輸入電路823-2可以藉由將透過資料匯流排802和資料焊墊825接收到的資料DQ與資料參考電壓進行比較來產生內部資料DIN2。
圖9是顯示根據本公開的實施例的半導體裝置900的配置的示意圖。圖9中顯示的半導體裝置900的配置可被應用為圖8所示的半導體裝置820的阻抗控制電路822和資料電路823。參照圖9，半導體裝置900可以包括校準電路910、第一通道（CH1）控制電路931和第一通道資料電路941。校準電路910可以包括複數個校準訊號產生電路911、912、…91n。第一校準訊號產生電路911可以耦接到第一參考電阻器RZQ1，並且可以藉由執行校準操作來產生第一校準訊號CAL1。第一校準訊號CAL1可以包括第一上拉校準訊號PC1和第一下拉校準訊號NC1。第二校準訊號產生電路912可以耦接到第二參考電阻器RZQ2，並且可以藉由執行校準操作來產生第二校準訊號CAL2。第二校準訊號CAL2可以包括第二上拉校準訊號PC2和第二下拉校準訊號NC2。第n校準訊號產生電路91n可以耦接到第n參考電阻器RZQn，並且可以藉由執行校準操作來產生第n校準訊號CALn。第n校準訊號CALn可以包括第n上拉校準訊號PCn和第n下拉校準訊號NCn。
校準電路910還可以包括串聯器921。串聯器921可以接收從複數個校準訊號產生電路911、912、…91n輸出的複數個校準訊號CAL1、CAL2、…CALn。串聯器921可以接收從第一校準訊號產生電路至第n校準訊號產生電路911、912、…91n產生的第一校準訊號至第n校準訊號CAL1、CAL2、…CALn以及校準時鐘訊號ZQCLK。校準時鐘訊號ZQCLK可以從由半導體裝置900從外部裝置接收到的時鐘訊號產生，但不限於此。校準時鐘訊號ZQCLK可以具有比時鐘訊號更長的周期。串聯器921可以與校準時鐘訊號ZQCLK同步地將第一校準訊號至第n校準訊號CAL1、CAL2、…CALn依序輸出到校準訊號傳輸線ZQL。藉由控制複數個校準訊號CAL1、CAL2、…CALn被依序傳輸，串聯器921可以最小化或減少用於將複數個校準訊號CAL1、CAL2、…CALn傳輸至第一通道控制電路931的傳輸線的數量。
第一通道控制電路931可以從校準電路910接收複數個校準訊號CAL1、CAL2、…CALn，並且可以從複數個校準訊號CAL1、CAL2、…CALn產生阻抗控制訊號ISP和ISN。第一通道控制電路931還可以接收阻抗設置訊號ZSS。第一通道控制電路931可以基於阻抗設置訊號ZSS選擇複數個校準訊號CAL1、CAL2、…CALn中的至少一個，並且可以輸出所選擇的校準訊號作為阻抗控制訊號ISP和ISN。阻抗控制訊號ISP和ISN可以包括上拉阻抗控制訊號ISP和下拉阻抗控制訊號ISN。第一通道控制電路931可以將阻抗控制訊號ISP和ISN提供到第一通道資料電路941。
第一通道控制電路931可以包括選擇電路931-1。選擇電路931-1可以接收複數個校準訊號CAL1、CAL2、…CALn和阻抗設置訊號ZSS。選擇電路931-1可以基於阻抗設置訊號ZSS輸出複數個校準訊號CAL1、CAL2、…CALn中的至少一個作為阻抗控制訊號ISP和ISN。第一通道控制電路931還可以包括解串器931-2。解串器931-2可以耦接到校準訊號傳輸線ZQL，並且可以接收透過校準訊號傳輸線ZQL傳輸的複數個校準訊號CAL1、CAL2、…CALn。解串器931-2可以接收校準時鐘訊號ZQCLK。解串器931-2可以與校準時鐘訊號ZQCLK同步地依序接收透過校準訊號傳輸線ZQL傳輸的校準訊號CAL1、CAL2、…CALn。
第一通道資料電路941可以包括複數個資料電路。複數個資料電路可以向半導體裝置900的外部裝置傳輸複數個不同的內部資料，或者可以藉由接收從半導體裝置900的外部裝置傳輸的資料來產生複數個內部資料。圖1和圖5中所示的資料電路130和530中的每一個可被應用為複數個資料電路。複數個資料電路可以從第一通道控制電路931接收阻抗控制訊號ISP和ISN。複數個資料電路可以基於阻抗控制訊號ISP和ISN來設置其阻抗。例如，可以基於上拉阻抗控制訊號ISP來設置複數個資料電路的上拉阻抗，並且可以基於下拉阻抗控制訊號ISN來設置複數個資料電路的下拉阻抗。
半導體裝置900還可以包括第二通道至第k通道（CH2至CHk）控制電路932至93k和第二通道資料電路至第k通道資料電路942至94k。於此，k可以是等於或大於3的任意整數。第二通道控制電路至第k通道控制電路932至93k可以與第一通道控制電路931一起共同耦接到校準訊號傳輸線ZQL，並且可以共同接收從校準電路910輸出的複數個校準訊號CAL1、CAL2、…CALn。第二通道控制電路至第k通道控制電路932至93k中的每一個可以包括與第一通道控制電路931基本相同的配置，並且可以執行與第一通道控制電路931基本相同的功能。第二通道資料電路至第k通道資料電路942至94k中的每一個可以包括與第一通道資料電路941相同數量的資料電路。第一通道資料電路至第k通道資料電路941、942、…94k中的每一個可以耦接到構成獨立通道的資料匯流排。
圖10是顯示根據本公開的實施例的半導體裝置1000的配置的示意圖。半導體裝置1000可以是其中堆疊有複數個晶片和/或晶粒的堆疊半導體裝置。參照圖10，半導體裝置1000可以包括基礎晶片1010和複數個核心晶片1021、1022、…102k。於此，k可以是等於或大於3的任意整數。複數個核心晶片的數量可以是4、8、16或更多。基礎晶片1010可以設置在下方，並且第一核心晶片1021、第二核心晶片1022、…和第k核心晶片102k可以依序堆疊在基礎晶片1010上。基礎晶片1010可以用作半導體裝置1000的主晶片，並且可以用作與半導體裝置1000的外部裝置通訊的接口晶片。複數個核心晶片1021、1022、…102k可以用作從晶片，並且藉由與基礎晶片1010通訊，可以儲存從基礎晶片1010傳輸的資料或將儲存的資料輸出到基礎晶片1010。基礎晶片1010和複數個核心晶片1021、1022、…102k可以透過諸如矽通孔（TSV）的穿通電極1001電耦接。從外部裝置接收到的資料可以透過穿通電極1001從基礎晶片1010提供到複數個核心晶片1021、1022、…102k，並且從複數個核心晶片1021、1022、…102k輸出的資料可以透過穿通電極1001傳輸到基礎晶片1010和外部裝置。可以設置凸塊1002以耦接基礎晶片1010的穿通電極1001和複數個核心晶片1021、1022、…102k的穿通電極1001。每個凸塊1002可以是微凸塊。複數個核心晶片1021、1022、…102k中的每一個可以形成獨立的通道。例如，第一核心晶片1021可以形成第一通道，第二核心晶片1022可以形成第二通道，並且第k核心晶片102k可以形成第k通道。在實施例中，第一核心晶片至第k核心晶片1021、1022、…102k中的每一個可以形成兩個通道。例如，第一核心晶片1021可以形成第一通道和第二通道，第二核心晶片1022可以形成第三通道和第四通道，並且第k核心晶片102k可以形成第2k-1通道和第2k通道。
基礎晶片1010可以包括校準電路1011、通道控制電路1012和通道資料電路1013。圖9中所示的半導體裝置900可被應用為基礎晶片1010的配置。例如，通道控制電路1012可以包括第一通道控制電路至第k通道控制電路931、932、…93k，並且通道資料電路1013可以包括第一通道資料電路至第k通道資料電路941、942、…94k。通道資料電路1013的第一通道資料電路至第k通道資料電路中的每一個可以包括複數個資料電路。複數個資料電路可以分別耦接到不同的穿通電極。複數個資料電路可以透過穿通電極1001和耦接到基礎晶片1010底部的凸塊1002耦接到外部裝置。複數個資料電路可以將第一通道至第k通道的資料輸出到外部裝置或接收從外部裝置傳輸的第一通道至第k通道的資料。第一通道資料電路可以透過穿通電極1001將第一通道資料傳輸至第一核心晶片1021或者接收從第一核心晶片1021輸出的第一通道資料。第二通道資料電路可以透過穿通電極1001將第二通道資料傳輸至第二核心晶片1022或接收從第二核心晶片1022輸出的第二通道資料。第k通道資料電路可以透過穿通電極1001將第k通道資料傳輸至第k核心晶片102k或接收從第k核心晶片102k輸出的第k通道資料。
校準電路1011可以耦接到複數個參考電阻器RZQ1、RZQ2、…RZQn，並且可以產生複數個校準訊號CAL1、CAL2、…CALn。通道控制電路1012可以接收從校準電路1011產生的複數個校準訊號CAL1、CAL2、…CALn。通道控制電路1012可以根據各個通道的阻抗設置訊號ZSS1、ZSS2、…ZSSk從複數個校準訊號CAL1、CAL2、…CALn產生阻抗控制訊號IS1、IS2、…ISk和增強控制訊號EMP1、EMP2、…EMPk。各個通道的阻抗設置訊號ZSS1、ZSS2、…ZSSk可以具有相同的值，或者至少任何一個可以具有不同的值。根據各個通道的阻抗設置訊號ZSS1、ZSS2、…ZSSk，各個通道的阻抗控制訊號IS1、IS2、…ISk和增強控制訊號EMP1、EMP2、…EMPk可以具有相同的值，或者至少任何一個可以具有不同的值。例如，通道控制電路1012可以根據第一通道的阻抗設置訊號ZSS1，藉由選擇複數個校準訊號CAL1、CAL2、…CALn中的一個來產生第一通道的阻抗控制訊號IS1和增強控制訊號EMP1。通道資料電路1013的第一通道資料電路可以基於第一通道的阻抗控制訊號IS1來設置阻抗，並且可以基於第一通道的阻抗控制訊號IS1和增強控制訊號EMP1來調整輸出第一通道資料的驅動力和強度。通道控制電路1012可根據第二通道的阻抗設置訊號ZSS2，藉由選擇複數個校準訊號CAL1、CAL2、…CALn中的一個來產生第二通道的阻抗控制訊號IS2和增強控制訊號EMP2。通道資料電路1013的第二通道資料電路可以基於第二通道的阻抗控制訊號IS2來設置阻抗，並且可以基於第二通道的阻抗控制訊號IS2和增強控制訊號EMP2來調整輸出第二通道資料的驅動力和強度。通道控制電路1012可以根據第k通道的阻抗設置訊號ZSSk，藉由選擇複數個校準訊號CAL1、CAL2、…CALn中的一個來產生第k通道的阻抗控制訊號ISk和增強控制訊號EMPk。通道資料電路1013的第k通道資料電路可以基於第k通道的阻抗控制訊號ISk來設置阻抗，並且可以基於第k通道的阻抗控制訊號ISk和增強控制訊號EMPk來調整輸出第k通道資料的驅動力和強度。
第一核心晶片至第k核心晶片1021、1022、…102k可以包括相同的配置。第一核心晶片1021可以包括資料儲存區1021-1和資料輸入/輸出電路1021-2。複數個字元線和複數個位元線（圖未示）可以設置在資料儲存區1021-1中，並且資料儲存區1021-1可以包括耦接在複數個字元線和複數個位元線之間的複數個記憶體單元（圖未示）。複數個記憶體單元可以是揮發性記憶體單元或非揮發性記憶體單元。資料儲存區1021-1可以儲存第一核心晶片1021的資料。資料儲存區1021-1還可以包括用於將第一通道資料儲存在複數個記憶體單元中或者輸出複數個記憶體單元中儲存的第一通道資料的寫入電路和讀取電路（圖未示）。資料輸入/輸出電路1021-2可以耦接在資料儲存區1021-1和穿通電極1001之間。資料輸入/輸出電路1021-2可以將從基礎晶片1010透過穿通電極1001傳輸的第一通道資料提供到資料儲存區1021-1。資料輸入/輸出電路1021-2可以接收從資料儲存區1021-1輸出的第一通道資料，並且可以透過穿通電極1001將第一通道資料傳輸到基礎晶片1010。第二核心晶片1022可以包括資料儲存區1022-1和資料輸入/輸出電路1022-2。資料輸入/輸出電路1022-2可以耦接在資料儲存區1022-1和穿通電極1001之間。資料輸入/輸出電路1022-2可以將從基礎晶片1010透過穿通電極1001傳輸的第二通道資料提供到資料儲存區1022-1。資料輸入/輸出電路1022-2可以接收從資料儲存區1022-1輸出的第二通道資料，並且可以透過穿通電極1001將第二通道資料傳輸到基礎晶片1010。第k核心晶片102k可以包括資料儲存區102k-1和資料輸入/輸出電路102k-2。資料輸入/輸出電路102k-2可以耦接在資料儲存區102k-1和穿通電極1001之間。資料輸入/輸出電路102k-2可以將從基礎晶片1010透過穿通電極1001傳輸的第k通道資料提供到資料儲存區102k-1。資料輸入/輸出電路102k-2可以接收從資料儲存區102k-1輸出的第k通道資料，並且可以透過穿通電極1001將第k通道資料傳輸到基礎晶片1010。
儘管上文已描述了各種實施例，但是本領域技術人員將理解，所描述的實施例僅是示例。因此，本文所描述的包括校準電路的半導體裝置不應基於所描述的實施例來限制。
100:半導體裝置 101:資料焊墊 110:校準電路 120:選擇電路 130:資料電路 140:設置控制電路 21~2n:校準訊號產生電路 300:校準訊號產生電路 311:參考電阻接腳 312:第一比較器 313:上拉訊號產生器 321:上拉電阻接腳 322:下拉電阻接腳 323:第二比較器 324:下拉訊號產生器 410:資料輸出電路 411:上拉預驅動器 412:上拉驅動器 413:下拉預驅動器 414:下拉驅動器 420:資料輸入電路 500:半導體裝置 501:資料焊墊 510:校準電路 520:選擇電路 530:資料電路 540:設置控制電路 550:增強控制電路 610:增強訊號產生電路 620:增強訊號選擇電路 710:資料輸出電路 711:上拉預驅動器 712:上拉主驅動器 713:上拉增強預驅動器 714:上拉增強驅動器 715:下拉預驅動器 716:下拉主驅動器 717:下拉增強預驅動器 718:下拉增強驅動器 720:資料輸入電路 800:半導體系統 801:命令匯流排 802:資料匯流排 810:外部裝置 811:命令控制電路 812:資料電路 812-1:資料輸出電路 812-2:資料輸入電路 813:命令焊墊 814:資料焊墊 820:半導體裝置 821:命令解碼電路 822:阻抗控制電路 823:資料電路 823-1:資料輸出電路 823-2:資料輸入電路 824:命令焊墊 825:資料焊墊 900:半導體裝置 910:校準電路 911~91n:校準訊號產生電路 921:串聯器 931:第一通道控制電路 931-1:選擇電路 931-2:解串器 932~93k:通道控制電路 941:第一通道資料電路 942~94k:通道資料電路 1000:半導體裝置 1001:穿通電極 1002:凸塊 1010:基礎晶片 1011:校準電路 1012:通道控制電路 1013:通道資料電路 1021~102k:核心晶片 1021-1~102k-1:資料儲存區 1021-2~102k-2:資料輸入/輸出電路 CAL1~CALn:校準訊號 CH1~CHk:通道 CMD:命令訊號 DIN:內部資料 DIN1:內部資料 DIN2:內部資料 DNC:下拉驅動訊號 DNC_EMP:下拉增強驅動訊號 DNC_M:下拉主驅動訊號 DPC:上拉驅動訊號 DPC_EMP:上拉增強驅動訊號 DPC_M:上拉主驅動訊號 DQ:資料 EMP:增強控制訊號 EMP1~EMPk:增強控制訊號 EMPN:下拉增強控制訊號 EMPP:上拉增強控制訊號 EMPSEL:增強選擇訊號 ES1~ES4:增強訊號 IODT:內部終端訊號 IS:阻抗控制訊號 IS1~ISk:阻抗控制訊號 ISN:下拉阻抗控制訊號 ISP:上拉阻抗控制訊號 NC:下拉校準訊號 NC1~NCn:下拉校準訊號 NE1~NE4:下拉增強訊號 PC:上拉校準訊號 PC1~PCn:上拉校準訊號 PE1~PE4:上拉增強訊號 RD:讀取訊號 RZQ:參考電阻器 RZQ1~RZQn:參考電阻器 VDD:第一電源電壓 VDDQ:第一資料電源電壓 VSS:第二電源電壓 VSSQ:第二資料電源電壓 VREF:參考電壓 VREFDQ:資料參考電壓 WT:寫入訊號 ZQCAL:校準命令訊號 ZQCLK:校準時鐘訊號 ZQL:校準訊號傳輸線 ZQN:下拉校準節點 ZQP:上拉校準節點 ZSS:阻抗設置訊號 ZSS1~ZSSk:阻抗設置訊號
圖1是顯示根據本公開的實施例的半導體裝置的配置的示意圖。 圖2是顯示圖1所示的校準電路的配置的示意圖。 圖3是顯示根據本公開的實施例的校準訊號產生電路的配置的示意圖。 圖4是顯示圖1所示的資料電路的配置的示意圖。 圖5是顯示根據本公開的實施例的半導體裝置的配置的示意圖。 圖6是顯示圖5所示的增強控制電路的配置的示意圖。 圖7是顯示圖5所示的資料電路的配置的示意圖。 圖8是顯示根據本公開的實施例的半導體系統的配置的示意圖。 圖9是顯示根據本公開的實施例的半導體裝置的配置的示意圖。 圖10是顯示根據本公開的實施例的半導體裝置的配置的示意圖。
100:半導體裝置
101:資料焊墊
110:校準電路
120:選擇電路
130:資料電路
140:設置控制電路
CAL1~CALn:校準訊號
DIN:內部資料
IODT:內部終端訊號
IS:阻抗控制訊號
ISN:下拉阻抗控制訊號
ISP:上拉阻抗控制訊號
NC1~NCn:下拉校準訊號
PC1~PCn:上拉校準訊號
RD:讀取訊號
RZQ1~RZQn:參考電阻器
VREF:參考電壓
WT:寫入訊號
ZQCAL:校準命令訊號
ZSS:阻抗設置訊號

Claims (21)

  1. 一種半導體裝置，包括： 第一參考電阻器和第二參考電阻器，所述第一參考電阻器和所述第二參考電阻器具有不同電阻值； 校準電路，藉由耦接到所述第一參考電阻器並執行校準操作來產生第一校準訊號，以及藉由耦接到所述第二參考電阻器並執行校準操作來產生第二校準訊號； 選擇電路，藉由基於阻抗設置訊號選擇所述第一校準訊號和所述第二校準訊號中的一個來產生阻抗控制訊號；以及 資料電路，基於所述阻抗控制訊號來設置阻抗。
  2. 如請求項1所述的半導體裝置，其中，所述校準電路包括： 第一校準訊號產生電路，藉由耦接到所述第一參考電阻器並執行校準操作來產生所述第一校準訊號；以及 第二校準訊號產生電路，藉由耦接到所述第二參考電阻器並執行校準操作來產生所述第二校準訊號。
  3. 如請求項2所述的半導體裝置， 其中，所述第一校準訊號包括第一上拉校準訊號和第一下拉校準訊號，以及 其中，所述第一校準訊號產生電路包括： 參考電阻接腳，耦接在被提供第一電源電壓的端子與上拉校準節點之間，所述參考電阻接腳接收所述第一上拉校準訊號； 第一比較器，比較所述上拉校準節點的電壓位準和參考電壓的位準； 上拉訊號產生器，基於所述第一比較器的輸出來產生所述第一上拉校準訊號； 上拉電阻接腳，耦接在被提供所述第一電源電壓的所述端子與下拉校準節點之間，以及接收所述第一上拉校準訊號； 下拉電阻接腳，耦接在所述下拉校準節點與被提供第二電源電壓的端子之間，所述下拉電阻接腳接收所述第一下拉校準訊號； 第二比較器，比較所述下拉校準節點的電壓位準和所述參考電壓的位準；以及 下拉訊號產生器，基於所述第二比較器的輸出來產生所述第一下拉校準訊號。
  4. 如請求項1所述的半導體裝置，其中，所述資料電路包括： 資料輸出電路，基於所述阻抗控制訊號和內部資料設置所述阻抗，以及驅動資料焊墊；以及 資料輸入電路，輸出透過所述資料焊墊接收到的資料作為所述內部資料。
  5. 如請求項4所述的半導體裝置， 其中，所述阻抗控制訊號包括上拉阻抗控制訊號和下拉阻抗控制訊號，以及 其中，所述資料輸出電路包括： 上拉預驅動器，基於所述上拉阻抗控制訊號和所述內部資料來產生上拉驅動訊號； 上拉驅動器，基於所述上拉驅動訊號來上拉驅動所述資料焊墊； 下拉預驅動器，基於所述下拉阻抗控制訊號和所述內部資料來產生下拉驅動訊號；以及 下拉驅動器，基於所述下拉驅動訊號來下拉驅動所述資料焊墊。
  6. 一種半導體裝置，包括： 校準電路，藉由耦接到第一參考電阻器並執行校準操作來產生第一校準訊號，以及藉由耦接到具有與所述第一參考電阻器的電阻值不同的電阻值的第二參考電阻器並執行校準操作來產生第二校準訊號； 選擇電路，藉由基於阻抗設置訊號選擇所述第一校準訊號和所述第二校準訊號中的一個來產生阻抗控制訊號； 增強控制電路，基於所述阻抗控制訊號和增強選擇訊號來產生增強控制訊號；以及 資料電路，基於所述阻抗控制訊號和所述增強控制訊號來設置阻抗。
  7. 如請求項6所述的半導體裝置，其中，所述校準電路包括： 第一校準訊號產生電路，藉由耦接到所述第一參考電阻器並執行校準操作來產生所述第一校準訊號；以及 第二校準訊號產生電路，藉由耦接到所述第二參考電阻器並執行校準操作來產生所述第二校準訊號。
  8. 如請求項7所述的半導體裝置， 其中，所述第一校準訊號包括第一上拉校準訊號和第一下拉校準訊號，以及 其中，所述第一校準訊號產生電路包括： 參考電阻接腳，耦接在被提供第一電源電壓的端子與上拉校準節點之間，所述參考電阻接腳接收所述第一上拉校準訊號； 第一比較器，比較所述上拉校準節點的電壓位準和參考電壓的位準； 上拉訊號產生器，基於所述第一比較器的輸出來產生所述第一上拉校準訊號； 上拉電阻接腳，耦接在被提供所述第一電源電壓的所述端子與下拉校準節點之間，所述上拉電阻接腳接收所述第一上拉校準訊號； 下拉電阻接腳，耦接在所述下拉校準節點與被提供第二電源電壓的端子之間，所述下拉電阻接腳接收所述第一下拉校準訊號； 第二比較器，比較所述下拉校準節點的電壓位準和所述參考電壓的位準；以及 下拉訊號產生器，基於所述第二比較器的輸出來產生所述第一下拉校準訊號。
  9. 如請求項6所述的半導體裝置， 其中，所述阻抗控制訊號包括上拉阻抗控制訊號和下拉阻抗控制訊號，以及所述增強控制訊號包括上拉增強控制訊號和下拉增強控制訊號，以及 其中，所述增強控制電路包括： 增強訊號產生電路，基於所述上拉阻抗控制訊號來產生具有不同值的複數個上拉增強訊號，以及基於所述下拉阻抗控制訊號來產生具有不同值的複數個下拉增強訊號；以及 增強訊號選擇電路，基於所述增強選擇訊號，輸出所述複數個上拉增強訊號中的一個作為所述上拉增強控制訊號以及輸出所述複數個下拉增強訊號中的一個作為所述下拉增強控制訊號。
  10. 如請求項6所述的半導體裝置，其中，所述資料電路包括： 資料輸出電路，基於所述阻抗控制訊號、所述增強控制訊號和內部資料來設置所述阻抗，以及驅動資料焊墊；以及 資料輸入電路，輸出藉由所述資料焊墊接收到的資料作為所述內部資料。
  11. 如請求項10所述的半導體裝置， 其中，所述阻抗控制訊號包括上拉阻抗控制訊號和下拉阻抗控制訊號，以及所述增強控制訊號包括上拉增強控制訊號和下拉增強控制訊號，以及 其中，所述資料輸出電路包括： 上拉預驅動器，基於所述上拉阻抗控制訊號和所述內部資料來產生上拉主驅動訊號； 上拉主驅動器，基於所述上拉主驅動訊號來上拉驅動所述資料焊墊； 上拉增強預驅動器，基於所述上拉增強控制訊號和所述內部資料來產生上拉增強驅動訊號； 上拉增強驅動器，基於所述上拉增強驅動訊號來上拉驅動所述資料焊墊； 下拉預驅動器，基於所述下拉阻抗控制訊號和所述內部資料來產生下拉主驅動訊號； 下拉主驅動器，基於所述下拉主驅動訊號來下拉驅動所述資料焊墊； 下拉增強預驅動器，基於所述下拉增強控制訊號和所述內部資料來產生下拉增強驅動訊號；以及 下拉增強驅動器，基於所述下拉增強驅動訊號來下拉驅動所述資料焊墊。
  12. 一種半導體裝置，包括： 校準電路，藉由耦接到具有不同值的複數個參考電阻器中的每一個來執行校準操作，以及產生複數個上拉校準訊號和複數個下拉校準訊號； 選擇電路，基於阻抗設置訊號，提供所述複數個上拉校準訊號中的一個訊號作為上拉阻抗控制訊號，以及提供所述複數個下拉校準訊號中的一個訊號作為下拉阻抗控制訊號；以及 資料電路，基於所述上拉阻抗控制訊號和所述下拉阻抗控制訊號來設置阻抗。
  13. 如請求項12所述的半導體裝置，其中，所述資料電路包括： 資料輸出電路，基於所述上拉阻抗控制訊號和內部資料來上拉驅動資料焊墊，以及基於所述下拉阻抗控制訊號和所述內部資料來下拉驅動所述資料焊墊；以及 資料輸入電路，輸出透過所述資料焊墊接收到的資料作為所述內部資料。
  14. 如請求項12所述的半導體裝置，還包括增強控制電路， 所述增強控制電路基於所述上拉阻抗控制訊號來產生上拉增強控制訊號；以及 所述增強控制電路基於所述下拉阻抗控制訊號來產生下拉增強控制訊號。
  15. 如請求項14所述的半導體裝置，其中，所述增強控制電路包括： 增強訊號產生電路，基於所述上拉阻抗控制訊號來產生具有不同值的複數個上拉增強訊號，以及基於所述下拉阻抗控制訊號來產生具有不同值的複數個下拉增強訊號；以及 增強訊號選擇電路，基於增強選擇訊號，提供所述複數個上拉增強訊號中的一個作為所述上拉增強控制訊號，以及提供所述複數個下拉增強訊號中的一個作為所述下拉增強控制訊號。
  16. 如請求項14所述的半導體裝置，其中，所述資料電路藉由進一步接收所述上拉增強控制訊號和所述下拉增強控制訊號來設置所述阻抗。
  17. 一種半導體裝置，包括： 校準電路，藉由耦接到具有不同電阻值的複數個參考電阻器並執行校準操作來產生複數個校準訊號； 第一通道控制電路，接收所述複數個校準訊號，以及藉由基於第一通道的阻抗設置訊號在所述複數個校準訊號中選擇一個訊號來產生所述第一通道的阻抗控制訊號；以及 第一通道資料電路，包括複數個資料電路，所述複數個資料電路中的每一個基於所述第一通道的阻抗控制訊號來設置阻抗。
  18. 如請求項17所述的半導體裝置，其中，所述校準電路包括： 複數個校準訊號產生電路，藉由與所述複數個參考電阻器一對一地耦接來分別產生所述複數個校準訊號；以及 串聯器，與時鐘訊號同步地依序傳輸所述複數個校準訊號。
  19. 如請求項17所述的半導體裝置，其中，所述第一通道控制電路包括： 解串器，與時鐘訊號同步地接收從所述校準電路傳輸的所述複數個校準訊號；以及 選擇電路，基於所述第一通道的所述阻抗設置訊號在所述複數個校準訊號中選擇一個校準訊號，以及輸出所選擇的校準訊號作為所述阻抗控制訊號。
  20. 如請求項17所述的半導體裝置，其中，所述複數個資料電路分別耦接到不同的資料焊墊。
  21. 如請求項17所述的半導體裝置，還包括： 第二通道控制電路，接收所述複數個校準訊號，以及藉由基於第二通道的阻抗設置訊號在所述複數個校準訊號中選擇一個訊號來輸出所述第二通道的阻抗控制訊號；以及 第二通道資料電路，包括複數個資料電路，所述複數個資料電路中的每一個基於所述第二通道的阻抗控制訊號來設置阻抗。
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