JP2011216620A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】特定のモニタ回路が動作不良であったり、モニタ回路内のリングオシレータを構成する一部の素子の特性に異常があったりした場合、最も動作速度の遅いモニタの結果に基づいて電圧制御をおこなうと、必要電圧を過大に見積もる恐れがある。その結果、消費電力の増加を招き、また、複数モニタの検出結果の平均値をとる際にも精度が低下する。
【解決手段】複数のモニタ回路を設け、それらの検出結果の内、所定の範囲から外れたものについては検出結果を無視して残りのモニタ結果の平均値を最終的なモニタ検出値とする。
【選択図】図26
【解決手段】複数のモニタ回路を設け、それらの検出結果の内、所定の範囲から外れたものについては検出結果を無視して残りのモニタ結果の平均値を最終的なモニタ検出値とする。
【選択図】図26
Description
本発明は、半導体集積回路装置に係り、特に、内部回路の特性を検出するモニタ回路を有する半導体集積回路装置に係る。
CMOS論理ゲートを用いた半導体集積回路においては、電力を低減する方式として、要求される速度に応じて電源電圧を制御するDVFS(Dynamic Voltage and Frequency Scaling)が有効である。
電源電圧を制御する代表的な方式として、遅延モニタに基づく方式がある。ここで、チップ内には特性ばらつきがあるため、遅延モニタで検出したチップ性能からある程度のマージンを差し引いたものが実際のチップ内での最低性能であり、この最低性能が要求速度を満たすように電圧を制御する必要がある。ここで、遅延モニタの検出するチップ性能の精度が低いと、マージンを大きく見積もる必要があり、電源電圧を高く制御することになるため消費電力が増加する。そこで、例えばチップ内に複数のモニタを配置し、最も動作速度の遅いモニタの結果を取り出すことで見積もるべきマージンを減らすことができる。
図1は、従来技術による半導体集積回路装置の構成を概略的に示すブロック図である。図1の半導体集積回路装置は、電源供給回路と、チップとを具備している。ここで、チップは、複数のモニタ回路と、検出回路と、制御回路とを具備している。複数のモニタ回路は、それぞれ異なる位置でチップの特性を検出し、検出結果を検出回路に向けて出力する。検出回路は、複数のモニタ回路から伝達された複数の検出結果をまとめた総合結果を制御回路に向けて出力する。制御回路は、総合結果に応じて制御信号を生成する。電源供給回路は、制御信号に応じて電源電圧VDDを調節し、チップに供給する。
図1の半導体集積回路装置では、チップ内の特性ばらつきの大きさが既知の場合には複数のモニタの検出結果の平均値をとり、ばらつき分を差し引くことでチップ内での最低性能を見積もることができる。
上記に関連して、特許文献1(特開2009−10344号公報)には、半導体集積回路に係る記載が開示されている。この半導体集積回路は、1つ以上の内部回路に電源電圧を供給する電源電圧供給手段を含む。この半導体集積回路は、以下のことを特徴とする。すなわち、この回路は、回路上の複数の箇所に配置されて、電源電圧に応じて動作して、各配置に関するモニタデータを検出する複数のプロセスモニタ手段を含む。電源電圧供給手段は、複数の前記モニタデータに応じた電源電圧を生成して、内部回路に供給する。
特定のモニタ回路が動作不良であったり、モニタ回路内のリングオシレータを構成する一部の素子の特性に異常があったりした場合、最も動作速度の遅いモニタの結果に基づいて電圧制御をおこなうと、必要電圧を過大に見積もる恐れがある。その結果、消費電力の増加を招き、また、複数モニタの検出結果の平均値をとる際にも精度が低下する。
以下に、(発明を実施するための形態)で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、(特許請求の範囲)の記載と(発明を実施するための形態)との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、(特許請求の範囲)に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体集積回路装置(1)は、複数の遅延素子(204、20(i))と、モニタ回路群(2(i)、2)と、制御回路(3)と、集計回路(4)とを具備する。ここで、複数の遅延素子(204、20(i))は、同一の半導体チップにおける複数の場所にそれぞれ配置されて、複数の場所に応じた特性をそれぞれ有する。モニタ回路群(2、2(i))は、複数の遅延素子(204、20(i))の特性の計測を行う。制御回路(3)は、モニタ回路群(2(i)、2)を制御する。集計回路(4)は、計測の結果の集計を行って、半導体チップの全体的な特性を算出する。制御回路(3)は、複数の複数の遅延素子(204、20(i))のうち、計測の結果が所定の範囲から外れているものを、集計の対象外に設定する。
本発明の半導体集積回路装置によれば、高いモニタ検出精度を得られる。その理由は、複数のモニタ回路を設け、それらの検出結果の内、所定の範囲から外れたものについては検出結果を無視して残りのモニタ結果の平均値を最終的なモニタ検出値とするからである。すなわち、たとえ一部のモニタ回路に不良が存在した場合でもその影響を排除することができるからである。
添付図面を参照して、本発明による半導体集積回路装置を実施するための形態を以下に説明する。
(第1の実施形態)
図2は、本発明の第1の実施形態による半導体集積回路装置1の構成を示すブロック図である。図2の半導体集積回路装置1の構成要素について説明する。図2の半導体集積回路装置1は、合計N個のモニタ回路2(1)、2(2)、…、2(N)と、制御回路3と、集計回路4とを具備している。ここで、「N」は2以上の任意の整数を表す。なお、全てのモニタ回路2(1)〜2(N)の構成は同じであるので、以降、1〜Nの範囲に含まれる任意の整数を「i」で表し、「2(i)」などに一般化した表現で説明する。
図2は、本発明の第1の実施形態による半導体集積回路装置1の構成を示すブロック図である。図2の半導体集積回路装置1の構成要素について説明する。図2の半導体集積回路装置1は、合計N個のモニタ回路2(1)、2(2)、…、2(N)と、制御回路3と、集計回路4とを具備している。ここで、「N」は2以上の任意の整数を表す。なお、全てのモニタ回路2(1)〜2(N)の構成は同じであるので、以降、1〜Nの範囲に含まれる任意の整数を「i」で表し、「2(i)」などに一般化した表現で説明する。
N個のモニタ回路2(i)のそれぞれは、RESET信号入力部と、ENABLE信号入力部と、G(i)信号入力部と、C(i)信号出力部とを具備している。制御回路3は、C(i)信号入力部と、RESET信号出力部と、ENABLE信号出力部と、N個のG(i)信号出力部と、M信号出力部とを具備している。集計回路4は、C(i)信号入力部と、M信号入力部と、Cout信号出力部とを具備している。RESET信号、ENABLE信号、G(i)信号、C(i)信号、M信号およびCout信号の役割については、後述する。
図2の半導体集積回路装置1の構成要素の接続関係について説明する。N個のモニタ回路2(i)のそれぞれにおいて、RESET信号入力部と、ENABLE信号入力部と、G(i)信号入力部とは、制御回路3のRESET信号出力部と、ENABLE信号出力部と、対応するG(i)信号出力部とにそれぞれ接続されており、C(i)出力部は、制御回路3のC(i)信号入力部と、集計回路4のC(i)信号入力部とに接続されている。制御回路3のM信号出力部は、集計回路4のM信号入力部に接続されている。
図2の半導体集積回路装置1の動作について説明する。モニタ回路2(i)は、それぞれ独立に、半導体集積回路装置1の性能を評価する。集計回路4は、モニタ回路2(i)の評価を集めることで、半導体集積回路装置1の性能を精度良く評価する。制御回路3は、モニタ回路2(i)および集計回路4を制御する。
図3は、本発明の第1の実施形態によるモニタ回路2(i)の構成を示すブロック図である。図3のモニタ回路2(i)の構成要素について説明する。モニタ回路2(i)は、リングオシレータ202と、カウンタ203と、ANDゲート201とを具備している。ここで、リングオシレータ202は、NANDゲート205と、遅延素子204とを具備している。なお、図3では遅延素子204を1つだけ示しているが、実際には、直列に接続された複数の遅延素子204を用いても良い。これは、遅延素子204のそれぞれが持ち得る特性のランダムばらつきが遅延時間に与える影響を十分小さくするためである。
ここで、遅延素子204として、例えば、バッファ回路や、直列に接続された偶数個のNOTゲートなどを用いても良い。また、遅延素子204として直列に接続された奇数個のNOTゲートを用いても良いが、個の場合はNANDゲート205をANDゲートに替える必要がある。
NANDゲート205は、第1の入力部と、ENABLE信号入力部と、出力部とを具備している。遅延素子204は、入力部と、出力部とを具備している。カウンタ203は、第1の入力部と、RESET信号入力部とを具備している。ANDゲート201は、第1の入力部と、G(i)信号入力部と、C(i)信号出力部とを具備している。
モニタ回路2(i)のRESET信号入力部、ENABLE信号入力部およびG(i)信号入力部は、カウンタ203のRESET信号入力部、NANDゲート205のENABLE信号入力部およびANDゲート201のG(i)信号入力部に、それぞれ接続されている。NANDゲート205の出力部は、遅延素子204の入力部に接続されている。遅延素子204の出力部は、カウンタ203の第1の入力部およびNANDゲート205の第1の入力部に接続されている。カウンタ203の出力部は、ANDゲート201の第1の入力部に接続されている。ANDゲート201のC(i)信号出力部は、モニタ回路2(i)のC(i)信号出力部に接続されている。
図3のモニタ回路2(i)の動作について説明する。まず、リングオシレータ202は、ENABLE信号がハイ状態(すなわち「1」)である期間にのみ、所定の周期で発振する。この周期を、以降、「TROSC(i)」と記す。すなわち、リングオシレータ202が出力するROOUT信号は、ENABLE信号がロー状態(すなわち「0」)である期間にはロー状態であるが、ENABLE信号がハイ状態の期間にはロー状態とハイ状態を繰り返す。周期TROSC(i)は、遅延素子204およびNAND回路205の特性によって決定される。
次に、カウンタ203は、ROOUT信号を入力して、リングオシレータ202が発振した回数、すなわちROOUT信号のパルス数を計測する。ここで、カウンタ203は、リングオシレータ202が出力するパルスの数の計測を始める前に、計測回数をリセットする必要がある。カウンタ203は、RESET信号を入力することで、このリセットを行う。ENABLE信号がロー状態からハイ状態になり、再度ロー状態に戻るまでの期間をTと置くと、カウンタ203の出力信号はTをTROSC(i)で割った商に等しい2進数値となる。厳密には、小数点以下を切り捨てて、すなわち余りを無視する必要があるが、以降、この商を「T/TROSC(i)」と表す。カウンタ203の出力信号は、次にRESET信号がハイ状態になるまで、このまま変わらない。
最後に、ANDゲート201は、G(i)信号がハイ状態ならT/TROSC(i)を、G(i)信号がロー状態なら0を、C(i)として出力する。言い換えれば、G(i)信号は、モニタ回路2(i)の出力を有効化または無効化するゲーティング信号としての役割を果たす。ここで、ROOUT信号およびC(i)信号は、所定の整数であるm桁のビット数でT/TROSC(i)を表す2進数値として出力されるものとする。したがって、ANDゲート201は、mビットの値を扱える必要がある。例えば、m個のANDゲートを並列に用いても良い。ただし、本発明ではROOUT信号およびC(i)信号をこの形式に限定する必要はなく、各種回路を敵で変更した上で他の形式を用いても構わない。
図4は、本発明の第1の実施形態による制御回路3の構成を示すブロック図である。図4の制御回路3の構成要素について説明する。図4の制御回路3は、制御信号生成回路31と、不良検出回路32とを具備している。ここで、不良掲出回路32は、レジスタ323と、セレクタ320と、セレクタ321と、比較回路322とを具備している。
レジスタ323は、MAX信号出力部と、MIN信号出力部とを具備している。セレクタ320は、MAX信号入力部と、MIN信号入力部と、CMP信号入力部と、出力部とを具備している。セレクタ321は、N個のC(i)信号入力部と、SEL信号入力部と、出力部とを具備している。比較回路322は、第1および第2の入力部と、出力部とを具備している。制御信号生成回路31は、入力部と、CMP信号出力部と、SEL信号出力部と、RESET信号出力部と、ENABLE信号出力部と、N個のG(i)信号出力部とを具備している。
図4の制御回路3の構成要素の接続関係について説明する。レジスタ322におけるMAX信号出力部およびMIN信号出力部は、セレクタ320におけるMAX信号入力部およびMIN信号入力部に、それぞれ接続されている。制御回路3のN個のC(i)信号入力部は、セレクタ321のN個のC(i)信号入力部にそれぞれ接続されている。セレクタ320の出力部は、比較回路322の第1の入力部に接続されている。セレクタ321の出力部は、比較回路322の第2の入力部に接続されている。
比較回路322の出力部は、逝去信号生成回路31の入力部に接続されている。制御信号生成回路31のCMP信号出力部は、セレクタ320のCMP信号入力部に接続されている。制御信号生成回路31のSEL信号出力部は、セレクタ321のSEL信号入力部に接続されている。制御信号生成回路31におけるRESET信号出力部、ENABLE信号出力部およびG(i)信号出力部は、制御回路3におけるRESET信号出力部、ENABLE信号出力部およびG(i)信号出力部に、それぞれ接続されている。
比較回路322の出力部は、逝去信号生成回路31の入力部に接続されている。制御信号生成回路31のCMP信号出力部は、セレクタ320のCMP信号入力部に接続されている。制御信号生成回路31のSEL信号出力部は、セレクタ321のSEL信号入力部に接続されている。制御信号生成回路31におけるRESET信号出力部、ENABLE信号出力部およびG(i)信号出力部は、制御回路3におけるRESET信号出力部、ENABLE信号出力部およびG(i)信号出力部に、それぞれ接続されている。
図4の制御回路3の動作について説明する。レジスタ323は、所定の最大値および所定の最小値を、内部に格納している。レジスタ323は、この最大値を表すMAX信号と、この最小値を表すMIN信号とを、セレクタ320に向けて出力する。制御信号生成回路31は、最大値または最小値を選択するための選択信号CMPを、セレクタ320に向けて出力する。セレクタ320は、CMP信号がロー状態であればMIN信号を、CMP信号がハイ状態であればMAX信号を、比較回路322に向けて出力する。
制御信号生成回路31は、SEL信号をセレクタ321に向けて出力する。セレクタ321は、N個のモニタ回路2(i)から入力したN個のC(i)信号のいずれか1つを、SEL信号に応じて選択し、比較回路322に向けて出力する。
比較回路322は、セレクタ320から入力したMAX信号またはMIN信号と、セレクタ321から入力したいずれかのC(i)信号とを比較して、その結果を制御信号生成回路31に向けて出力する。
制御信号生成回路31は、CMP信号およびSEL信号のそれぞれを、所定の範囲で振ることで、N個のC(i)信号のそれぞれについて所定の最大値以下かつ所定の最小値以上であるかどうかを確認する。ここで、MIN<C(i)<MAXの場合は第iのモニタ2(i)は正常に動作していると判断され、その他の場合は第iのモニタ2(i)は不良であると判定される。制御信号生成回路31は、第iのモニタ2(i)が正常であればG(i)をハイ状態で出力し、第iのモニタ2(i)が不良であればG(i)をロー状態で出力する。制御信号生成回路31は、さらに、RESET信号およびENABLE信号の出力も行う。
図5は、本発明の第1の実施形態による集計回路4の構成を示すブロック図である。図5の集計回路4の構成要素について説明する。図5の集計回路4は、N−1個の加算器4(1)〜4(N−1)と、平均化回路401とを具備している。N−1個の加算器4(i)のそれぞれは、第1および第2の入力部と、出力部とを具備している。平均化回路401は、第1の入力部と、M信号入力部と、Cout信号出力部とを具備している。なお、ここではNが2のべき乗であり、その指数をkで表し、すなわちN=2^kが成り立ち、かつkが0以上の整数である場合について説明する。その他の場合については、後述する。
図5の集計回路4の構成要素の接続関係について説明する。N−1個の加算器4(1)〜4(N−1)は、完全二分木を形成するノードの位置関係に接続されている。具体的には、まず、第1の加算器4(1)の第1および第2の入力部は、集計回路4のC(1)信号入力部およびC(2)信号入力部に、それぞれ接続されている。第2の加算器4(2)の第1および第2の入力部は、集計回路4のC(3)信号入力部およびC(4)信号入力部に、それぞれ接続されている。以下同様に続き、第N/2の加算器4(N/2)の第1および第2の入力部は、集計回路4のC(N−1)信号入力部およびC(N)信号入力部に、それぞれ接続されている。第1〜第N/2の加算器4(1)〜4(N/2)は、完全二分木の葉に対応する。
次に、第N/2+1の加算器4(N/2+1)の第1および第2の入力部は、第1および第2の加算器4(1)、4(2)の出力部に、それぞれ接続されている。第N/2+2の加算器4(N/2+2)の第1および第2の入力部は、第3および第4の加算器4(3)、4(4)の出力部に、それぞれ接続されている。以下同様に続き、4(N/2+N/4)の第1および第2の入力部は、第N−1および第Nの加算器4(N−1)、4(N)の出力部に、それぞれ接続されている。第N/2+1〜第N/2+N/4の加算器4(N/2)〜4(N/2+N/4)は、完全二分木の、葉を持つノードに対応する。
以下同様に続き、第N/2+N/4+1〜第N−2の加算器4(N/2+N/4+1)〜4(N−2)は、完全二分木のノードに対応する。最後に、第N−1の加算器4(N−1)の第1および第2の入力部は、第N−3および第N−2の加算器4(N−3)、4(N−2)の出力部に接続されている。第N−1の加算器4(N−1)が、完全二分木の根に対応する。
平均化回路401の第1の入力部、M信号入力部およびCout信号出力部は、第N−1の加算器4(N−1)の出力部、集計回路4のM信号入力部および集計回路4のCout信号出力部に、それぞれ接続されている。
集計回路4の構成要素の動作について説明する。加算器4(i)は、2つのデータを入力して加算し、出力する。第1〜第N/2の加算器4(1)〜4(N/2)では、入力するC(i)信号がmビットで表現される2進数値なので、出力する信号はm+1ビットの2進数値となる。同様に、第N/2+1〜第N/2+N/4の加算器4(N/2+1)〜4(N/2+N/4)はm+2ビットの2進数値を出力し、第N−1の加算器4(N−1)はm+kビットの2進数値を出力する。このとき、第N−1の加算器4(N−1)が出力するm+kビットの2進数値は、C(1)〜C(N)の総和に等しい。
平均化回路401は、m+kビットの2進数値を入力し、下位にkビットだけシフトし、mビットの2進数値を出力する。このとき、平均化回路401が出力するmビットの2進数値は、C(1)〜C(N)の総和をNで割った商に等しい。厳密にはC(1)〜C(N)の総和をNで割った余りが無視されるものの、これは誤差範囲であって、このようにして得られるCout信号をC(1)〜C(N)の平均値と捉えても事実上問題無い。
以上の説明は、有効なC(i)信号の総数が2のべき乗である場合における集計回路4の動作である。有効なC(i)信号の総数が2のべき乗ではない場合は、有効なC(i)信号の一部をあえて無効化することで、扱う有効なC(i)信号を2のべき乗の数に揃える。無効化されたC(i)信号の値を全て0とすることで、C(1)〜C(N)の総和への影響を無くすことが出来る。その上で、平均値を計算する際に下位にシフトするビット数を適宜変更すれば良い。なお、シフトするビット数は、有効モニタ数を表すM信号として、制御信号3から平均化回路401に向けて伝達される。有効なC(i)信号のうちどれを無効化するかについては、G(i)信号を生成する制御信号生成回路31が選択決定することが好ましいが、必ずしも本発明をこのように限定する必要は無い。
集計回路4のさらに別の構成としては、一般的な除算回路を用いても良い。この場合、週系回路4の構成は複雑になるが、有効なモニタ回路2(i)を全て用いた平均値を得ることが出来る。
図6は、本発明の第1の実施形態による半導体集積回路装置1の動作例を説明するためのタイムチャートである。図6のタイムチャートに沿って、本発明の第1の実施形態による半導体集積回路装置1の動作例を説明する。
図6のタイムチャートは、上から順に、RESET信号と、ENABLE信号と、ROOUT信号と、C(i)信号と、G(i)信号と、SEL信号と、CMP信号とのそれぞれにおける時間変化を表すグラフを示している。図6のタイムチャートにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。
時刻t0は、初期状態を示す。時刻t0において、RESET=0、ENABLE=0、G(i)=1となっている。
時刻t1にRESET信号はハイ状態になり、時刻t2にRESET信号はロー状態に戻る。この間に、カウンタ203はリセットされる。
時刻t3にENABLE信号はハイ常態になり、時刻t4にENABLE信号はロー状態に戻る。時刻t3から時刻t4までの時間をTと置く。この間に、リングオシレータ202は発振し、ROOUT信号はロー状態とハイ状態とを周期的に繰り返し、カウンタ203はROOUT信号がハイ状態になった回数を計測する。
以上の、時刻t1〜t4の動作を1度行うことによって、N個全てのモニタ回路2(i)においてC(i)信号が同時に確定する。
時刻t5から時刻t6の間、C(i)信号はセレクタ321に送られ、CMP信号はロー状態とハイ状態を繰り返し、SEL信号はC(1)〜C(N)を順次選択し、全てのC(i)について有効性が判定される。その結果、モニタ回路2(i)が不良と判定されると、対応するG(i)がロー状態となり、時刻t7においてC(i)信号が無効化され、すなわち0に固定される。
その後、全てのC(i)信号は集計回路4に送られ、集計回路4は有効なC(i)信号の平均値を出力する。
このように、本発明の第1の実施形態による半導体集積回路装置1を用いれば、チップ内の性能ばらつきを平均化した値を検出することが出来る。これは、チップ内のそれぞれ異なる個所に設置された複数のモニタ回路2(i)が互いに独立して性能評価を行うからである。さらに、異常な値を示すモニタ回路2(i)を排除した残りのモニタ回路2(i)でモニタ動作を行うため、チップの性能を高精度にモニタすることが出来る。
なお、ここまで、複数のモニタ回路2(i)が出力するC(i)の平均値を用いていたが、その代わりに、C(i)の最小値を用いることも可能である。そのためには、集計回路4の構成を以下のように変更すれば良い。
図7は、本発明の第1の実施形態による集計回路4の別の構成を示すブロック図である。図7の集計回路4の構成要素について説明する。図7の集計回路4は、N−1個の比較回路41(i)と、N−1個のセレクタ42(i)とを具備している。N−1個の比較回路41(i)のそれぞれは、第1および第2の入力部と、出力部とを具備している。N−1個のセレクタ42(i)のそれぞれは、第1〜第3の入力部と、出力部とを具備している。
図7の集計回路4の構成要素の接続関係について説明する。第1の比較回路41(i)の第1および第2の入力部は、C(1)信号およびC(2)信号をそれぞれ入力する。第1のセレクタ42(1)の第1、第2および第3の入力部は、C(1)信号、C(2)信号および第1の比較回路41(1)の出力信号をそれぞれ入力する。
第2の比較回路41(2)の第1の入力部は、第1のセレクタ42(1)の出力信号を入力する。第2の比較回路41(2)の第2の入力部は、C(3)信号を入力する。第2のセレクタ42(2)の第1の入力部は、第1のセレクタ42(1)の出力信号を入力する。第2のセレクタ42(2)の第2の入力部は、C(3)信号を入力する。第2のセレクタ42(2)の第3の入力部は、第2の比較回路41(2)の出力信号を入力する。
以下、2<i<N−1の範囲において一般化して説明する。第iの比較回路41(i)の第1の入力部は、第i−1のセレクタ42(i−1)の出力信号を入力する。第iの比較回路41(i)の第2の入力部は、C(i+1)信号を入力する。第iのセレクタ42(i)の第1の入力部は、第i−1のセレクタ42(i−1)の出力信号を入力する。第iのセレクタ42(i)の第2の入力部は、C(i+1)信号を入力する。第iのセレクタ42(i)の第3の入力部は、第2の比較回路41(i)の出力信号を入力する。
最後に、第N−1のセレクタ42(N−1)は、Cout信号を出力する。
図7の集計回路4の動作について説明する。N−1個の比較回路41(i)のそれぞれは、入力した2つの信号を比較し、その結果として2つの信号のうちより小さい方を示す信号を、同じ番号を持つセレクタ42(i)に向けて出力する。N−1個のセレクタ42(i)のそれぞれは、対応する比較回路41(i)から第3の入力部に入力した信号に応じて、第1および第2の入力部から入力した2つの信号のうちより小さい方を、次の番号を持つ比較回路41(i+1)に向けて出力する。ただし、セレクタ42(i)は、無効化されてC(i)=0となっているようなC(i)信号は無視して、他方のC(i)を選択する必要がある。
図7の集計回路4を用いた場合、半導体集積回路装置1は、チップの最悪性能をCout信号として検出することが可能となる。あるいは、セレクタ42(i)が比較回路41(i)の出力に基づいて大きい方の値を出力するようにしてもよい。このようにすることで、チップの最大性能を検出することができる。
(第2の実施形態)
図8は、本発明の第2の実施形態による半導体集積回路装置1の構成を示すブロック図である。図8の半導体集積回路装置1は、本発明の第1の実施形態の半導体集積回路装置1に以下の変更を加えたものに等しい。すなわち、集計回路4はC(i)信号入力部を具備せず、モニタ回路2(i)のC(i)信号出力部は制御回路3のC(i)信号入力部とだけ接続されている。制御回路3はRESET信号出力部を具備せず、モニタ回路2(i)はRESET信号入力部を具備しない。制御回路3は、CNT信号出力部を具備し、集計回路4はCNT信号入力部を具備し、制御回路3のCNT信号出力部は集計回路4のCNT信号入力部に接続されている。その他の構成要素、接続関係および動作については、本発明の第1の実施形態の場合と同じであるので、さらなる説明を省略する。
図8は、本発明の第2の実施形態による半導体集積回路装置1の構成を示すブロック図である。図8の半導体集積回路装置1は、本発明の第1の実施形態の半導体集積回路装置1に以下の変更を加えたものに等しい。すなわち、集計回路4はC(i)信号入力部を具備せず、モニタ回路2(i)のC(i)信号出力部は制御回路3のC(i)信号入力部とだけ接続されている。制御回路3はRESET信号出力部を具備せず、モニタ回路2(i)はRESET信号入力部を具備しない。制御回路3は、CNT信号出力部を具備し、集計回路4はCNT信号入力部を具備し、制御回路3のCNT信号出力部は集計回路4のCNT信号入力部に接続されている。その他の構成要素、接続関係および動作については、本発明の第1の実施形態の場合と同じであるので、さらなる説明を省略する。
図9は、本発明の第2の実施形態によるモニタ回路2(i)の構成を示すブロック図である。図9のモニタ回路2(i)は、本発明の第1の実施形態によるモニタ回路2(i)に、以下の変更を加えたものに等しい。すなわち、カウンタ203を省略し、遅延素子204のROOUT信号出力部をANDゲート201の第1の入力部に接続する。図9のモニタ回路2(i)における、その他の構成要素、接続関係および動作については、本発明の第1の実施形態の場合と同じであるので、さらなる説明を省略する。
図10は、本発明の第2の実施形態による制御回路3の構成を示すブロック図である。図10の制御回路3は、本発明の第1の実施形態による制御回路3に以下の変更を加えたものに等しい。すなわち、セレクタ321の出力部と、比較回路322の第2の入力部との間にカウンタ325を追加する。ここで、カウンタ325は、本発明の第1の実施形態によるカウンタ203と同様に、第1の入力部と、RESET信号入力部と、出力部とを具備している。セレクタ321の出力部は、カウンタ325の第1の入力部に接続されている。制御信号生成回路31のRESET信号出力部は、カウンタ325のRESET信号入力部に接続されている。カウンタ325の出力部は、比較回路322の第2の入力部と、制御回路3のCNT信号出力部とに接続されている。
カウンタ325には、2つの機能を有する。カウンタ325の第1の機能は、本発明の第1の実施形態によるカウンタ203と同じく、リングオシレータ202が出力するROOUT信号がハイ状態になる回数の計測である。カウンタ325は、全てのC(i)信号の有効性、すなわちMIN<C(i)<MAXが満たされるかどうかを確認する間、第1の機能を行う。カウンタ325の第2の機能は、C(i)信号の総和の演算である。C(i)信号のそれぞれについて有効性が確認された後、有効なC(i)信号の平均値を求めるためにその総和が必要となる。制御信号生成回路31が、ハイ状態である全てのG(i)に対応するC(i)信号だけをSEL信号で順次指定することで、カウンタ325は有効なC(i)信号の総和を演算することが出来る。カウンタ325は、有効なC(i)信号の総和を、CNT信号として、集計回路4に向けて出力する。その他の構成要素、接続関係および動作については、本発明の第1の実施形態の場合と同じであるので、さらなる説明を省略する。
本発明の第2の実施形態による集計回路4は、本発明の第1の実施形態による集計回路4から、比較回路41(i)およびセレクタ42(i)を取り除いたものに等しい。すなわち、本発明の第2の実施形態による集計回路4は、本発明の第1の実施形態による平均化回路401に等しい。その構成はあまりに単純なので図示を省略する。本発明の第2の実施形態による集計回路4は、すなわち平均化回路401は、第1の入力部にCNT信号を入力する。その他の接続関係および動作は、第1の実施形態と同じであるので、さらなる説明を省略する。
図11は、本発明の第2の実施形態による半導体集積回路装置1の動作を説明するためのタイムチャートである。図11のタイムチャートに沿って、本発明の第2の実施形態による半導体集積回路装置1の動作例を説明する。
図11のタイムチャートは、上から順に、RESET信号と、ENABLE信号と、SEL信号と、CNT信号とのそれぞれにおける時間変化を表すグラフを示している。図11のタイムチャートにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。
時刻t0は、初期状態を示す。時刻t0において、RESET=0、ENABLE=0となっている。このとき、図示しないG(i)はハイ状態になっていることが好ましい。
時刻t1にRESET信号はハイ状態になり、時刻t2にRESET信号はロー状態に戻る。この間に、カウンタ325はリセットされて、CNT=0となる。
時刻t3より前に、制御信号生成回路31は、いずれかのモニタ回路2(i)を選択するSEL信号を出力する。
時刻t3にENABLE信号はハイ常態になり、t4にENABLE信号はロー状態に戻る。時刻73から時刻t4までの間に、全てのモニタ回路2(i)においてリングオシレータ202は発振する。リングオシレータ202が出力するROOUT信号は、ハイ状態のG(i)信号を入力するANDゲート201を介して、モニタ回路2(i)からC(i)信号として出力される。このとき、SEL信号で選択された1つのモニタ回路2(i)が出力するC(i)信号だけが、カウンタ325によってパルス数を計測される。
時刻t4にリングオシレータ202の発振が終了し、カウンタ325のカウント数はT/TROSCとなる。ここで、Tは時刻t3から時刻t4までの時間を示し、TROSCはリングオシレータ202の発振周期を示す。
時刻t4の後、制御信号生成回路31がCMPのロー状態とハイ状態を切り替えることで、比較回路322はC(i)をMINまたはMAXと比較する。MAX<C(i)またはC(i)<MINの結果が得られた場合、そのC(i)信号を出力したモニタ回路2(i)は不良と判定される。不良と判定されたモニタ回路2(i)を無効化するために、制御信号生成回路31がG(i)をロー状態にする。
以降、制御信号生成回路31はSEL信号を適宜変更して、上記の不良検出を全てのモニタ回路2(i)について繰り返す。例えば、時刻t5および時刻t6は、時刻t1および時刻t3にそれぞれ対応する。
次に、時刻t7に、制御信号生成回路31がREST信号をハイ状態にして、カウンタ325がリセットする。なお、時刻t8以降、RESET信号をハイ状態にする必要は無い。その後、制御信号生成回路31は全てのモニタ回路2(i)を1つずつSEL信号で選択しつつ、ENABLE信号のハイ状態およびロー状態を繰り返し切り替える。ENABLE信号が上記と同じTの期間だけハイ状態になっている間、全てのリングオシレータ202が発振し、カウンタ325はSEL信号で選択されたモニタ回路のC(i)信号のパルス数をカウントする。最終的には、有効と判定された、すなわちG(i)信号がハイ状態のままになっている全てのモニタ回路2(i)について、C(i)信号のパルス数がカウントされる。その間、途中でリセットされないので、カウンタ325が出力するCNT信号は、有効なモニタ回路2(i)のC(i)信号のパルス数の総和に等しくなる。
最後に、集計回路4が、CNT信号の数値を、有効なモニタ回路2(i)の総数を示すM信号の数値で除算することで、有効なモニタ回路2(i)のC(i)信号の平均値が得られる。ここで、第1の実施形態と同様、M個の有効モニタ回路2(i)のうち、2のべき乗となる数だけ扱って残りを無視することで、除算の代わりにシフト演算を行っても良い。
本発明の第2の実施形態でも、本発明の第1の実施形態と同様に、チップ内の複数個所に設置されたモニタ回路によって、チップ内の性能ばらつきを平均化した値を検出することが出来る。また、本発明の第1の実施形態と同様に、異常な値を示すモニタ回路2(i)を排除した残りのモニタ回路2(i)でモニタ動作を行うため、チップの性能を高精度にモニタすることが出来る。さらに、本発明の第2の実施形態では、必要となるカウンタ325の数が1つだけなので、本発明の第1の実施形態の場合よりも、半導体集積回路装置1の面積を節約することが出来る。
(第3の実施形態)
図12は、本発明の第3の実施形態による半導体集積回路装置1の構成を示すブロック図である。図12の半導体集積回路装置1は、本発明の第1の実施形態による半導体集積回路装置1に、以下の変更を加えたものに等しい。すなわち、制御回路3は、M信号出力部を具備せず、集計回路4は、M信号入力部を具備しない。また、制御回路3は、Cout信号入力部を具備しており、集計回路4のCout信号出力部は制御回路3のCout信号入力部に接続されている。その他の構成要素、接続関係および動作については、本発明の第1の実施形態の場合と同じであるので、さらなる説明を省略する。
図12は、本発明の第3の実施形態による半導体集積回路装置1の構成を示すブロック図である。図12の半導体集積回路装置1は、本発明の第1の実施形態による半導体集積回路装置1に、以下の変更を加えたものに等しい。すなわち、制御回路3は、M信号出力部を具備せず、集計回路4は、M信号入力部を具備しない。また、制御回路3は、Cout信号入力部を具備しており、集計回路4のCout信号出力部は制御回路3のCout信号入力部に接続されている。その他の構成要素、接続関係および動作については、本発明の第1の実施形態の場合と同じであるので、さらなる説明を省略する。
本発明の第3の実施形態によるモニタ回路2(i)の構成は、本発明の第1の実施形態の場合と同じであるので、さらなる説明および図示を省略する。
図13は、本発明の第3の実施形態による制御回路3の構成を示すブロック図である。図13の制御回路3は、本発明の第1の実施形態による制御回路3に、以下の変更を加えたものに等しい。すなわち、本発明の第3の実施形態による制御回路3は、シフタ324Aおよびシフタ324Bをさらに具備している。シフタ324Aは、Cout信号入力部と、MAX信号出力部とを具備している。シフタ324Bは、Cout信号入力部と、MIN信号出力部とを具備している。レジスタ323は、MAX信号入力部と、MIN信号入力部とを、さらに具備している。
シフタ324Aおよびシフタ324BのCout信号入力部は、制御回路3のCout信号入力部に接続されている。シフタ324AのMAX信号入力部は、レジスタ323のMAX信号入力部に接続されている。シフタ324BのMIN信号入力部は、レジスタ323のMIN信号入力部に接続されている。
本発明の第1、第2の実施形態において、レジスタ323に格納されていたMAX信号およびMIN信号の値は固定値だったが、本発明の第3の実施形態では、MAX信号およびMIN信号の値が、集計回路4が出力するCout信号の値に応じて変化する。ここでは、例として、MAX=2×Cout、MIN=Cout/2、とする。Cout信号は、2進数値なので、シフタ324Aは、Cout信号を1桁分上位にシフトすることでMAX信号を生成出来る。同様に、シフタ324Bは、Cout信号を1桁分下位にシフトすることでMIN信号を生成出来る。その他の構成要素、接続関係および動作については、本発明の第1の実施形態の場合と同じであるので、さらなる説明を省略する。
なお、MAX信号およびMIN信号の値は、Coutの2倍および1/2倍以外の値であっても構わない。ただし、その場合は、シフタ324Aおよびシフタ324Bを一般的な演算回路などに置き換える必要がある。
図14は、本発明の第3の実施形態による反動板装置1の動作を説明するためのタイムチャートである。図14のタイムチャートは、上から順に、RESET信号、ENABLE信号、ROOUT信号、C(i)信号、G(i)信号、SEL信号、CMP信号およびCout信号の時間変化を示すグラフを具備している。図14のタイムチャートの各グラフにおいて、横方向は時間経過を示し、縦方向は各信号の強度を示している。
図14のタイムチャートにおいて、時刻t0から時刻t7までの動作は、本発明の第1の実施形態の場合と同じである。この間に、モニタ回路2(i)の一部が不良と判定されてG(i)=0となった場合は、Cout信号の値にも変化が起こるので、時刻t0から時刻t7までの動作を時刻t8から繰り返す。最終的に、変化が起こらなくなったときのCout信号の値を、有効なモニタ回路のC(i)信号の値の平均値とする。
このように、本発明の第1の実施形態による半導体集積回路装置1を用いれば、チップ内の性能ばらつきを平均化した値を検出することが出来る。これは、チップ内のそれぞれ異なる個所に設置された複数のモニタ回路2(i)が互いに独立して性能評価を行うからである。さらに、異常な値を示すモニタ回路2(i)を排除した残りのモニタ回路2(i)でモニタ動作を行うため、チップの性能を高精度にモニタすることが出来る。また、不良を判定する閾値を各モニタ回路の平均値から算出しているため、予め閾値を定める必要が無い。
(第4の実施形態)
図15は、本発明の第4の実施形態による半導体集積回路装置1の構成を示すブロック図である。図15の半導体集積回路装置1の構成要素について説明する。図15の半導体集積回路装置1は、モニタ回路2と、制御回路3とを具備している。モニタ回路2は、RESET信号入力部と、ENABLE信号入力部と、m個のBPSEL(i)信号入力部と、CNT信号出力部とを具備している。制御回路3は、CNT信号入力部と、RESET信号出力部と、ENABLE信号出力部と、RESET信号出力部と、m個のBPSEL(i)信号出力部とを具備している。なお、mは、2以上の所定の整数であり、その意味ついては後述する。また、ここで、「i」は1〜mの範囲に含まれる任意の整数とする。
図15は、本発明の第4の実施形態による半導体集積回路装置1の構成を示すブロック図である。図15の半導体集積回路装置1の構成要素について説明する。図15の半導体集積回路装置1は、モニタ回路2と、制御回路3とを具備している。モニタ回路2は、RESET信号入力部と、ENABLE信号入力部と、m個のBPSEL(i)信号入力部と、CNT信号出力部とを具備している。制御回路3は、CNT信号入力部と、RESET信号出力部と、ENABLE信号出力部と、RESET信号出力部と、m個のBPSEL(i)信号出力部とを具備している。なお、mは、2以上の所定の整数であり、その意味ついては後述する。また、ここで、「i」は1〜mの範囲に含まれる任意の整数とする。
図15の半導体集積回路装置1は、図示しない集計回路4をさらに具備していることが好ましい。この集計回路4の構成は、本発明の第3の実施形態の場合と同じであることが好ましい。
図15の半導体集積回路装置の接続関係について説明する。制御回路3のRESET信号出力部、ENABLE信号出力部およびm個のBPSEL(i)信号出力部は、モニタ回路2のRESET信号入力部、ENABLE信号入力部およびm個のBPSEL(i)信号入力部に、それぞれ接続されている。モニタ回路2のCNT信号出力部は、制御回路3のCNT信号入力部は、モニタ回路2のCNT信号出力部が接続されている。
モニタ回路2のCNT信号出力部は、図示しない集計回路4のCNT信号入力部に接続されていることが好ましい。
図16は、本発明の第4の実施形態によるモニタ回路2の構成を示すブロック図である。図16のモニタ回路2の構成要素について説明する。図16のモニタ回路2は、リングオシレータ202と、カウンタ203とを具備している。リングオシレータ202は、ENABLE信号入力部と、NANDゲート205と、m個の遅延素子20(i)と、m個の後方セレクタ21(i)と、m個の前方セレクタ22(i)と、ROOUT信号出力部とを具備している。カウンタ203は、ROOUT信号入力部と、RESET信号入力部と、CNT信号出力部とを具備している。NANDゲート205は、ENABLE信号入力部と、ROOUT信号入力部と、出力部とを具備している。前方セレクタ22(i)は、第1の入力部と、BPSEL(i)信号入力部と、第1および第2の出力部とを具備している。遅延素子20(i)は、入力部と、出力部とを具備している。後方セレクタ21(i)は、第1および第2の入力部と、BPSEL(i)信号入力部と、出力部とを具備している。
図16のモニタ回路2の接続関係について説明する。モニタ回路2のENABLE信号入力部は、リングオシレータ202のENABLE信号入力部に接続されている。リングオシレータ202のENABLE信号入力部は、NANDゲート205のENABLE信号入力部に接続されている。NANDゲート205の出力部は、第1の前方セレクタ22(1)の第1の入力部に接続されている。
第1の前方セレクタ22(1)の第1の出力部は、第1の後方セレクタ21(1)の第1の入力部に接続されている。第1の前方セレクタ22(1)の第2の出力部は、第1の遅延素子20(1)の入力部に接続されている。第1の遅延素子20(1)の出力部は、第1の後方セレクタ21(1)の第2の入力部に接続されている。第1の後方セレクタ21(1)の出力部は、第2の前方セレクタ22(2)の第1の入力部に接続されている。
第1の前方セレクタ22(1)の第1の出力部は、第1の後方セレクタ21(1)の第1の入力部に接続されている。第1の前方セレクタ22(1)の第2の出力部は、第1の遅延素子20(1)の入力部に接続されている。第1の遅延素子20(1)の出力部は、第1の後方セレクタ21(1)の第2の入力部に接続されている。第1の後方セレクタ21(1)の出力部は、第2の前方セレクタ22(2)の第1の入力部に接続されている。
以下同様に、添え字iで一般化して説明すると、第iの前方セレクタ22(i)の第1の出力部は、第iの後方セレクタ21(i)の第1の入力部に接続されている。第iの前方セレクタ22(i)の第2の出力部は、第iの遅延素子20(i)の入力部に接続されている。第iの遅延素子20(i)の出力部は、第iの後方セレクタ21(i)の第2の入力部に接続されている。第iの後方セレクタ21(i)の出力部は、第i+1の前方セレクタ22(i+1)の第1の入力部に接続されている。また、第iの前方セレクタ22(i)および第iの後方セレクタ21(i)のBPSEL(i)信号入力部は、モニタ回路2のBPSEL(i)信号入力部に接続されている。
最後に、第mの前方セレクタ22(m)の第1の出力部は、第mの後方セレクタ21(m)の第1の入力部に接続されている。第mの前方セレクタ22(m)の第2の出力部は、第mの遅延素子20(m)の入力部に接続されている。第mの遅延素子20(m)の出力部は、第mの後方セレクタ21(m)の第2の入力部に接続されている。第mの後方セレクタ21(m)の出力部は、リングオシレータ202のROOUT信号出力部と、NANDゲート205のROOUT信号入力部とに接続されている。リングオシレータ202のROOUT信号出力部は、カウンタ203のROOUT信号入力部に接続されている。カウンタ203のRESET信号入力部は、モニタ回路2のRESET信号入力部に接続されている。カウンタ203のCNT信号出力部は、半導体集積回路装置1のCNT信号出力部に接続されている。
図16のモニタ回路2の動作について説明する。前方セレクタ22(i)と、後方セレクタ21(i)との間には、遅延素子20(i)を通る第1の経路と、遅延素子20(i)をバイパスする第2の経路とがある。前方セレクタ22(i)および後方セレクタ21(i)は、BPSEL(i)信号に応じて入力部および出力部の接続を切り替えることで、これら第1および第2の経路を切り替える。具体的には、BPSEL(i)信号がハイ状態であれば遅延素子20(i)を通る経路が選択され、BPSEL(i)信号がロー状態であれば遅延素子20(i)はバイパスされる。
BPSEL(i)は、後述するように、一度に1つのiだけでロー状態になり、その他のiではハイ状態になる。すなわち、一度にバイパスされる遅延素子20(i)は1つだけである。リングオシレータ202は、ENABLE信号がハイ状態になると、残りのm−1個の遅延素子20(i)が直列に接続された状態で発振する。
カウンタ203は、リングオシレータ202が出力するROOUT信号のパルス数をカウントする。カウンタ203のカウントは、RESET信号がハイ状態になることでリセットされる。
図17は、本発明の第4の実施形態による制御回路3の構成を示すブロック図である。図17の制御回路3は、本発明の第1の実施形態による制御回路3に、以下の変更を加えたものに等しい。すなわち、制御信号生成回路31は、SEL信号出力部およびG(i)信号出力部を具備せず、代わりにBPSEL(i)信号出力部を具備している。不良検出回路32は、セレクタ321を具備しない。比較回路322は、第2の入力部を具備せず、代わりにCNT信号入力部を具備している。
制御信号生成回路31は、BPSEL(i)信号を切り替えることでバイパスされる遅延素子20(i)を順次切り替える。比較回路322は、CNT信号を入力し、セレクタ320から入力するMAX信号またはMIN信号とCNT信号との比較を行い、その結果を制御信号生成回路31に向けて出力する。図17の制御回路3の、その他の構成要素、接続関係および動作は、本発明の第1の実施形態の場合と同じであるので、さらなる説明を省略する。
図18は、本発明の第4の実施形態による半導体集積回路装置1の動作を説明するためのタイムチャートである。図18のタイムチャートは、上から順に、RESET信号、ENABLE信号、ROOUT信号、CNT信号、BPSEL(i)信号およびCMP信号のグラフを示している。図18のグラフのそれぞれにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。
時刻t0は、初期状態であり、RESET=0、ENABLE=0となっている。時刻t1にRESET信号がハイ状態になり、カウンタ203のカウントがリセットされる。時刻t2にRESET信号がロー状態に戻る。
時刻t3から時刻t4までの時間Tにおいて、ENABLE信号がハイ状態となり、この期間だけリングオシレータ202が発振する。リングオシレータ202の発振周期をTROSCと置くと、時刻t4におけるカウンタ203のカウントは、TをTROSCで除算した商となる。ただし、本発明の第1の実施形態の場合と同様に、除算の余りを無視して、以降、T/TROSCと記す。
カウンタ203のカウントは、CNT信号として比較回路322に送られる。セレクタ320は、レジスタ323から供給されるMAX信号およびMIN信号のうち、制御信号生成回路31が出力するCMP信号がロー状態ならMIN信号を、同じくCMP信号がハイ状態ならMAX信号を、比較回路322に伝達する。比較回路322は、MAX信号またはMIN信号の値と、CNT信号の値とを比較して、その結果を制御信号生成回路31に向けて出力する。
ここで、比較結果としてMIN>CNTまたはCNT>MAXが得られた場合は、リングオシレータ202として動作した遅延素子20(i)のいずれかに不良品が含まれていることになる。この場合、制御信号生成回路31がPSEL(i)信号の値を切り替えることで、リングオシレータ202内部で倍パスされる遅延素子20を切り替える。
その後、比較結果がMIN<CNT<MAXとなるまで、時刻t1から時刻t6までの動作を、バイパスされる遅延素子20(i)を切り替えながら繰り返す。
時刻t7は、BPSEL(i)信号が切り替わらなくなった時点、すなわち比較結果がMIN<CNT<MAXとなった時点を示す。このときのCNT信号の値が、モニタ出力となる。
以上のように、本発明の第4の実施形態による半導体集積回路装置1を用いると、モニタ回路2のリングオシレータ202に含まれる複数の遅延素子20(i)のうち、遅延時間が異常なものをバイパスすることが出来る。その結果、チップの性能を高精度にモニタすることが出来る。
図19は、本発明の第4の実施形態によるモニタ回路2の別の構成を示すブロック図である。図19のモニタ回路2は、本発明の第4の実施形態による図17のモニタ回路2に、以下の変更を加えたものに等しい。すなわち、前方セレクタ22(i)を取り除き、NANDゲート205の出力部および最後段以外の後方セレクタ21(i)の出力部を、最前段または次段のセレクタ(i+1)および遅延素子(i+1)の入力部に常時接続する。その他の構成要素、接続関係および動作については、図17の場合と同じであるので、さらなる説明を省略する。
図19の場合、バイパスされる遅延素子20(i)も動作するため、その分の消費電力が大きくなるが、省略された前方セレクタ22(i)の分だけチップ面積を小さくすることが出来る。さらに、遅延素子20(i)の総数mが大きいほど、消費電力のオーバーヘッドの割合も小さくすることが出来る。
なお、上記の説明では、一度にバイパス出来る遅延素子20(i)の数を1つとしていたが、制御信号生成回路31がBPSEL(i)を適宜に出力することによって、複数の遅延素子20(i)をバイパスする構成とすることも可能である。
(第5の実施形態)
図20は、本発明の第5の実施形態による半導体集積回路装置1の構成を示すブロック図である。図20の半導体集積回路装置1は、本発明の第4の実施形態による半導体集積回路装置1に、以下の変更を加えたものに等しい。すなわち、制御回路3は、TEST信号出力部およびSEL信号出力部をさらに具備している。モニタ回路2は、TEST信号入力部およびSEL信号入力部をさらに具備している。制御回路3のTEST信号出力部およびSEL信号出力部は、モニタ回路2のTEST信号入力部およびSEL信号入力部にそれぞれ接続されている。その他の構成要素、接続関係および動作については、本発明の第4の実施形態の場合と同じであるので、さらなる説明を省略する。
図20は、本発明の第5の実施形態による半導体集積回路装置1の構成を示すブロック図である。図20の半導体集積回路装置1は、本発明の第4の実施形態による半導体集積回路装置1に、以下の変更を加えたものに等しい。すなわち、制御回路3は、TEST信号出力部およびSEL信号出力部をさらに具備している。モニタ回路2は、TEST信号入力部およびSEL信号入力部をさらに具備している。制御回路3のTEST信号出力部およびSEL信号出力部は、モニタ回路2のTEST信号入力部およびSEL信号入力部にそれぞれ接続されている。その他の構成要素、接続関係および動作については、本発明の第4の実施形態の場合と同じであるので、さらなる説明を省略する。
なお、本発明の第5の実施形態による半導体集積回路装置1でも、本発明の第4の実施形態の場合と同様に、モニタ回路2のCNT信号出力部の後段に、本発明の第3の実施形態と同様の図示しない集計回路4が接続されていることが望ましい。
図21は、本発明の第5の実施形態によるモニタ回路2の構成を示すブロック図である。図21のモニタ回路2の構成要素について説明する。図21のモニタ回路2は、NANDゲート205と、N個のリングオシレータ23(i)と、セレクタ201と、カウンタ203とを具備している。なお、ここでも「i」は1〜Nの範囲に含まれる整数を意味する。
N個のリングオシレータ23(i)のそれぞれは、NANDゲート205(i)と、前方セレクタ22(i)と、後方セレクタ21(i)とを具備している。
NANDゲート205およびNANDゲート205(i)のそれぞれは、第1の入力部と、ENABLE信号入力部と、出力部とを具備している。前方セレクタ22(i)のそれぞれは、第1および第2の入力部と、TEST信号入力部と、出力部とを具備している。遅延素子20(i)のそれぞれは、入力部と、出力部とを具備している。後方セレクタ21(i)のそれぞれは、第1および第2の入力部と、BPSEL(i)信号入力部と、出力部とを具備している。セレクタ201は、N個の第iの入力部と、SEL信号入力部と、出力部とを具備している。カウンタ203は、第1の入力部と、RESET信号入力部と、CNT信号出力部とを具備している。
図21のモニタ回路2の接続関係について説明する。NANDゲート205およびNANDゲート205(i)のEANBLE信号入力部は、モニタ回路2のENABLE信号入力部に接続されている。セレクタ201のSEL信号入力部は、モニタ回路2のENABLE信号入力部に接続されている。カウンタ203のRESET信号入力部およびCNT信号出力部は、モニタ回路2のRESET信号入力部およびCNT信号出力部に、それぞれ接続されている。N個のNANDゲート205(i)のそれぞれのENABLE信号入力部は、モニタ回路2のENABLE信号入力部に接続されている。N個の前方セレクタ22(i)のそれぞれのTEST信号入力部は、モニタ回路2のTEST信号入力部に接続されている。N個の後方セレクタ22(i)のそれぞれのBPSEL(i)信号入力部は、モニタ回路2のBPSEL(i)信号入力部に接続されている。
NANDゲート205の出力部は、第1の前方セレクタ22(1)の第1の入力部に接続されている。第1のNANDゲート205(1)の出力部は、第1の前方セレクタ22(1)の第2の入力部に接続されている。第1の前方セレクタ22(1)の出力部は、第1の遅延素子20(1)の入力部と、第1の後方セレクタ21(1)の第1の入力部とに接続されている。第1の遅延素子20(1)の出力部は、第1の後方セレクタ21(1)の第2の入力部に接続されている。第2の後方セレクタ21(1)の出力部は、第1のNANDゲート205(1)の第1の入力部と、セレクタ201の第1の入力部と、第2の前方セレクタ22(2)の第1の入力部とに接続されている。
以下同様に、2〜N−1の範囲に含まれるiで一般化すると、第iのNANDゲート205(i)の出力部は、第iの前方セレクタ22(i)の第2の入力部に接続されている。第iの前方セレクタ22(i)の出力部は、第iの遅延素子20(i)の入力部と、第iの後方セレクタ21(i)の第1の入力部とに接続されている。第iの遅延素子20(i)の出力部は、第iの後方セレクタ21(i)の第2の入力部に接続されている。第iの後方セレクタ21(i)の出力部は、第iのNANDゲート205(i)の第1の入力部と、セレクタ201の第1の入力部と、第i+1の前方セレクタ22(i+1)の第1の入力部とに接続されている。
最後に、第NのNANDゲート205(N)の出力部は、第Nの前方セレクタ22(N)の第2の入力部に接続されている。第Nの前方セレクタ22(N)の出力部は、第Nの遅延素子20(N)の入力部と、第Nの後方セレクタ21(N)の第1の入力部とに接続されている。第Nの遅延素子20(N)の出力部は、第Nの後方セレクタ21(N)の第2の入力部に接続されている。第Nの後方セレクタ21(N)の出力部は、第NのNANDゲート205(N)の第1の入力部と、セレクタ201の第1の入力部と、第1の前方セレクタ22(1)の第1の入力部とに接続されている。また、セレクタ201の出力部は、カウンタ203の第1の入力部に接続されている。
図21のモニタ回路2の動作について説明する。
図21のモニタ回路2は、TEST信号に応じて切り替わる2つの状態、すなわちテスト状態およびモニタ状態、を有する。本発明の第5の実施形態による半導体集積回路装置1では、テスト状態と、モニタ状態とを、以下のように定義する。
図21のモニタ回路2は、TEST信号に応じて切り替わる2つの状態、すなわちテスト状態およびモニタ状態、を有する。本発明の第5の実施形態による半導体集積回路装置1では、テスト状態と、モニタ状態とを、以下のように定義する。
まず、TEST信号がハイ状態である時には、前方セレクタ22(i)の第2の入力部および出力部が導通し、遅延素子20(i)の出力部が入力部にNANDゲート205(i)を介して接続され、N個のリングオシレータ23(i)が独立に動作する。図21のモニタ回路2のこの状態を、テスト状態と呼ぶ。
次に、TEST信号がロー状態である時には、前方セレクタ22(i)の第1の入力部および出力部が導通して、N個の遅延素子20(i)が番号順に直列に接続される。N個の遅延素子20(i)は、さらに、NANDゲート205を介してリング状に接続されて、単独のリングオシレータとして動作する。図21のモニタ回路2のこの状態を、モニタ状態と呼ぶ。
モニタ状態において、N個の遅延素子20(i)は、対応するBPSEL(i)信号に応じて、それぞれ独立にバイパスされる。すなわち、BPSEL(i)がロー状態であるときは、後方セレクタ21(i)の第1の入力部および出力部が接続され、すなわち、前方セレクタ22(i)の出力部が後方セレクタ2(i)の出力部に接続される。反対に、BPSEL(i)がハイ状態のときは、後方セレクタ21(i)の第2の入力部および出力部が接続され、すなわち、遅延素子20(i)の出力部が後方セレクタ21(i)に接続される。
図22は、本発明の第5の実施形態による制御回路3の構成を示すブロック図である。図22の制御回路3は、本発明の第4の実施形態による制御回路3に、以下の変更絵加えたものに等しい。すなわち、制御信号生成回路31は、SEL信号出力部およびTEST信号出力部をさらに具備し、SEL信号およびTEST信号をさらに生成する。図22の制御回路3における、その他の構成要素、接続関係および動作については、本発明の第4の実施形態の場合と同じであるので、さらなる説明を省略する。
図23は、本発明の第5の実施形態による半導体集積回路装置1の動作について説明するためのフローチャートである。図23のフローチャートは、上から順に、RESET信号、ENABLE信号、ROOUT信号、CNT信号、BPSEL(i)信号、SEL信号およびTEST信号の時間変化を示すグラフを有している。これらのグラフにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。
時刻t0は、初期状態であり、REST=0、ENABLE=0、TEST=1となっている。以降、時刻t8にTEST信号がロー状態になるまで、本発明の第5の実施形態による半導体集積回路装置1はテスト状態で動作する。また、1〜Nの範囲に含まれる全てのiにおいて、BPSEL(i)=1となっている。
時刻t1にRESET信号がハイ状態になり、カウンタ203のカウントがリセットされる。時刻t2にRESET信号はロー状態に戻る。
時刻t3において、SEL信号の値は1となる。これは、N個のリングオシレータ23(i)の中から第1のリングオシレータ23(1)を指定するものである。時刻t3から時刻t4までの時間Tにおいて、ENABLE信号がハイ状態となり、この期間だけリングオシレータ23(1)が発振する。ここで、他のリングオシレータ23(i)が同時に発振していても構わない。
リングオシレータ23(1)の出力信号は、セレクタ201を介してカウンタ203に供給される。カウンタ203は、リングオシレータ23(1)の出力信号における発振回数をカウントし、CNT信号として出力する。ここで、リングオシレータ23(1)の発振周期をTROSC1と置くと、時刻t5におけるCNT信号の値は、TをTROSC1で除算した商となる。ただし、本発明の第1の実施形態の場合と同様に、除算の余りを無視して、以降、T/TROSC1と記す。
CNT信号は、不良検出回路32に送られて、本発明の他の実施形態と同様に、MAX信号およびMIN信号のそれぞれと比較される。CNT信号の値が不良と判定された場合は、時刻t6において、BPSEL(1)がロー状態になる。
また、時刻t6において、SEL信号の値は2となり、第2のリングオシレータ23(2)が指定される。以下同様に、SEL信号が順次切り替わり、N個全てのリングオシレータ23(i)のそれぞれについて、時刻t1から時刻t6までの動作が繰り返される。
全てのリングオシレータ23(i)について判定が完了すると、時刻t7において、SEL信号の値はNに設定される。その後、時刻t8において、TEST信号がロー状態になり、本発明の第5の実施形態による半導体集積回路装置1はモニタ状態に移行する。時刻t9から時刻t10までの間、BPSEL(i)がハイ状態の、すなわち有効と判定された、全ての遅延素子20(i)が直列に接続された1つのリングオシレータについて、時刻t1から時刻t5までの動作を行う。
時刻t10以降において、カウンタ203が出力するCNT信号と、ハイ状態であるBPSEL(i)の数、すなわち有効な遅延素子20(i)の総数を示すM信号とが、図示しない集計回路4に供給される。集計回路4は、CNT/Mを算出して出力する。
以上のように、本発明の第5の実施形態の半導体集積回路装置1を用いることにより、モニタ回路2に含まれるリングオシレータから異常な遅延時間を示す遅延素子20(i)を排除することで、チップの性能を高精度にモニタすることができる。また、本発明の第5の実施形態では各遅延素子20(i)についてあらかじめ個別に正常か不良かの判定を行うため、異常な特性を示す遅延素子20(i)が複数存在する場合でも容易に不良箇所を検出して排除することができる。
図24は、本発明の第5の実施形態のモニタ回路2の別の構成を示すブロック図である。図24のモニタ回路2は、図21のモニタ回路2に、以下の変更を加えたものに等しい。すなわち、セレクタ201の後段に配置されていたカウンタ203を取り除き、代わりに、N個のカウンタ230(i)を各リングオシレータ23(i)の出力部およびセレクタ201の入力部の間に配置する。
こうすることで、N個の遅延素子20(i)の遅延時間を同時に計測することが可能となる。図25は、本発明の第5の実施形態の半導体集積回路装置1の、図24のモニタ回路2を用いた場合の動作について説明するためのタイムチャートである。図25のタイムチャートは、図23のタイムチャートに、次の変更を加えたものに等しい。すなわち、図25のタイムチャートの場合は、時刻t3から時刻t4までENABLE=1とした後は、時刻t6から時刻t7まで、SEL信号を切り替えるだけで各遅延素子20(i)の不良判定を順次行うことができ、評価時間を短縮することが出来る。
図24のモニタ回路2および図25のタイムチャートの、その他の構成要素、接続関係および動作については、図21および図23の場合と同じであるので、さらなる詳細な説明を省略する。
(第6の実施形態)
図26は、本発明の第6の実施形態による半導体集積回路装置1の構成を示すブロック図である。図26の半導体集積回路装置1は、本発明の第1の実施形態による半導体集積回路装置1に、以下の変更を加えたものに等しい。すなわち、本発明の第6の実施形態による半導体集積回路装置1は、チップと、電圧制御回路5と、電圧供給回路6とを具備している。ここで、チップは、本発明の第1の実施形態による半導体集積回路装置1の構成要素を具備している。
図26は、本発明の第6の実施形態による半導体集積回路装置1の構成を示すブロック図である。図26の半導体集積回路装置1は、本発明の第1の実施形態による半導体集積回路装置1に、以下の変更を加えたものに等しい。すなわち、本発明の第6の実施形態による半導体集積回路装置1は、チップと、電圧制御回路5と、電圧供給回路6とを具備している。ここで、チップは、本発明の第1の実施形態による半導体集積回路装置1の構成要素を具備している。
チップは、電圧入力部と、Cout信号出力部とを具備している。電圧制御回路5は、Cout信号入力部と、制御信号出力部とを具備している。電圧供給回路6は、制御信号入力部と、電圧出力部とを具備している。
集計回路4のCout信号出力部は、チップのCout信号出力部に接続されている。チップのCout信号出力部は、電圧制御回路5のCout信号入力部に接続されている。電圧制御回路5の制御信号出力部は、電圧供給回路6の制御信号入力部に接続されている。電圧供給回路6の電圧出力部は、チップの電圧入力部に接続されている。チップの電圧入力部は、チップ内部の各構成要素の図示しない電圧入力部に接続されている。
本発明の第6の実施形態による半導体集積回路装置1の、その他の構成要素および接続関係は、本発明の第1の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
図27は、本発明の第6の実施形態による電圧制御回路5の構成を示すブロック図である。図27の電圧制御回路5の構成要素について説明する。図27の電圧制御回路5は、レジスタ52と、比較回路51とを具備している。
レジスタ52は、基準値信号出力部を具備している。比較回路51は、基準値信号入力部と、Cout信号入力部と、制御信号出力部とを具備している。
図27の電圧制御回路5の接続関係について説明する。レジスタ52の基準値信号出力部は、比較回路51の基準値信号入力部に接続されている。比較回路51のCout信号入力部は、電圧制御回路5のCout信号入力部に接続されている。比較回路51の制御信号出力部は、電圧制御回路5の制御信号出力部に接続されている。
図27の電圧制御回路5の動作について説明する。レジスタ52は、モニタ出力の基準値を格納している。この基準値としては、例えば、モニタ回路2(i)が搭載されているチップのプロセス、チップに供給される電圧、チップの温度などが特定の条件を満たすときに、集計回路4がCNT信号として出力すべき値が用いられる。
比較回路51は、基準値を示す基準値信号と、CNT信号とを入力し、両信号の大小を比較し、その結果を制御信号として出力する。ここで、CNT信号の値が基準値よりも大きければ、本発明の第5の実施形態による比較回路51は、電源電圧VDDを下げるための制御信号を生成して、電源供給回路6に向けて出力する。反対に、CNT信号の値が基準値よりも小さければ、本発明の第5の実施形態による比較回路51は、電源電圧VDDを上げるための制御信号を生成して、電源供給回路6に向けて出力する。電源供給回路6は、比較回路51から入力する制御信号に応じて、電源電圧VDDを上下する。
比較回路51が入力するCNT信号は、モニタ回路2(i)、制御回路3、集計回路4が、電源電圧VDDを供給されて一連のモニタ動作を完了した結果として得られるものである。このモニタ動作と、電圧供給回路6の制御動作とを繰り返すことによって、最終的に、集計回路4の出力値は基準値に収束する。
以上のように、本実施例の半導体集積回路装置を用いることにより、チップ内に複数箇所設置したモニタ回路によってチップ内の性能ばらつきを平均化した値を検出することができる。さらに、異常な値を示すモニタ回路を排除した残りのモニタ回路でモニタ動作を行うため、チップの性能を高精度にモニタすることができる。
チップ内に複数箇所設置したモニタ回路によってチップ内の性能ばらつきを平均化した値を検出することができる。さらに、各モニタ回路におけるリングオシレータの発振期間を精度よく一致させることができるので、チップの性能を高精度にモニタすることができる。さらに、モニタ結果に応じた電圧制御を行うことにより、チップの性能を精度よく目標値に近づけることができる。
なお、本実施例では基準値を1つだけ用いて集計回路の出力値との比較を行っているが、レジスタ52に最大基準値MAXと、最小基準値MINを格納しておき、モニタ出力値がMAXより大きければ電源電圧VDDを下げ、MINより小さければ電源電圧VDDを上げるように電圧供給回路6を制御し、最終的に集計回路の出力値はMAXとMINの間の数値になるように制御動作を行ってもよい。このような制御動作により、チップの性能が所定の範囲内に入った時点で電源電圧の制御動作が止まるため、電源電圧が常に上下することを防ぐことができる。
また、本実施例では集計回路の出力値に応じて回路の電源電圧VDDを制御しているが、電源電圧ではなく基板バイアスを制御してもよい。この場合、電圧供給回路6は回路に基板バイアスを供給し、集計回路の出力値が基準値より大きければ基板バイアスを深くするように、基準値より小さければ基板バイアスを浅くするように制御する。このような制御を行うことで、電源電圧は常に一定に保たれるため、他のチップとの間の信号送受信を行う場合でも基本的にレベルシフタを用いる必要はない。
また、本実施例では基準値として、モニタ回路が搭載されているチップのプロセス、電圧および温度が特定の条件であるときに集計回路が出力するべき値を用いているが、設計あるいは実チップのテストの結果にもとづいて定めた任意の値でもよい。
以上、本発明の複数の実施形態について説明した。これら複数の実施形態による半導体集積回路装置1の構成および動作を、技術的に矛盾しない範囲において、自由に組み合わせることが可能であることは言うまでもない。例えば、本発明の第3の実施形態による半導体集積回路装置1の、集計回路の出力信号に応じて不良判定の基準値を動的に算出する構成は、他の実施形態にも容易に組み合わせ可能である。
1 半導体集積回路装置
2、2(1)、2(2)、…、2(N) モニタ回路
20(1)、20(2)、…、20(N) 遅延素子
21(1)、21(2)、…、21(N) 後方セレクタ
22(1)、22(2)、…、22(N) 前方セレクタ
23(1)、23(2)、…、23(N) リングオシレータ
201 ANDゲート
202、202A、202B リングオシレータ
203 カウンタ
204 遅延素子
205 NANDゲート
205(1)、205(2)、…、205(N) NANDゲート
206 出力バッファ
207 レジスタ
208 セレクタ
3 制御回路
31 制御信号生成回路
32 不良検出回路
320、321 セレクタ
322 比較回路
323 レジスタ
324A、324B シフタ
325 カウンタ
4 集計回路
4(1)、4(2)、…、4(N−1) 加算器
41(1)、41(2)、…、41(N−1) 比較器
42(1)、42(2)、…、42(N−1) セレクタ
401 平均化回路
5 電圧制御回路
51 比較回路
52 レジスタ
6 電圧供給回路
2、2(1)、2(2)、…、2(N) モニタ回路
20(1)、20(2)、…、20(N) 遅延素子
21(1)、21(2)、…、21(N) 後方セレクタ
22(1)、22(2)、…、22(N) 前方セレクタ
23(1)、23(2)、…、23(N) リングオシレータ
201 ANDゲート
202、202A、202B リングオシレータ
203 カウンタ
204 遅延素子
205 NANDゲート
205(1)、205(2)、…、205(N) NANDゲート
206 出力バッファ
207 レジスタ
208 セレクタ
3 制御回路
31 制御信号生成回路
32 不良検出回路
320、321 セレクタ
322 比較回路
323 レジスタ
324A、324B シフタ
325 カウンタ
4 集計回路
4(1)、4(2)、…、4(N−1) 加算器
41(1)、41(2)、…、41(N−1) 比較器
42(1)、42(2)、…、42(N−1) セレクタ
401 平均化回路
5 電圧制御回路
51 比較回路
52 レジスタ
6 電圧供給回路
Claims (10)
- 同一の半導体チップにおける複数の場所にそれぞれ配置されて、前記複数の場所に応じた特性をそれぞれ有する複数の遅延素子と、
前記複数の遅延素子の特性の計測を行うモニタ回路群と、
前記モニタ回路群を制御する制御回路と、
前記計測の結果の集計を行って、前記半導体チップの全体的な特性を算出する集計回路と
を具備し、
前記制御回路は、前記複数の遅延素子のうち、前記計測の結果が所定の範囲から外れているものを、前記集計の対象外に設定する
半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記モニタ回路群は、
前記複数の遅延素子を含み、前記制御回路に制御されて所定の時間だけ発振するリングオシレータ群
を具備し、
前記リングオシレータ群は、
前記含まれた複数の遅延素子がそれぞれ配置された前記複数の場所に依存する発振周期
を具備し、
前記リングオシレータ群が、前記所定の時間内に発振する回数を計測するカウンタ
をさらに具備する
半導体集積回路装置。 - 請求項2に記載の半導体集積回路装置において、
前記リングオシレータ群は、
入力部および出力部が前記複数の遅延素子とリング状に接続されたNANDゲート
をさらに具備し、
前記NANDゲートは、
前記制御回路から、前記所定の時間を指定する信号を入力する制御信号入力部
を具備する
半導体集積回路装置。 - 請求項2または3に記載の半導体集積回路装置において、
前記制御回路に制御されて、前記リングオシレータ群の出力信号を無効化するAND回路
をさらに具備し、
前記カウンタは、前記AND回路の前段に接続されている
半導体集積回路装置。 - 請求項2または3に記載の半導体集積回路装置において、
前記制御回路に制御されて、前記リングオシレータ群の出力信号を無効化するAND回路
をさらに具備し、
前記カウンタは、前記AND回路の後段に接続されている
半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置において、
前記複数の遅延素子は、前記NANDゲートの前記出力部および前記入力部の間に直列に接続されており、
前記リングオシレータ群は、
前記制御回路に制御されて、前記複数の遅延素子を個別にバイパスする第1のセレクタ群
を具備する
半導体集積回路装置。 - 請求項6に記載の半導体集積回路装置において、
前記リングオシレータ群は、
前記複数の遅延素子にそれぞれ接続された複数のNANDゲートと、
前記複数の遅延素子と、前記複数のNANDゲートとの接続を、前記制御回路に制御されてリング状に切り替える第2のセレクタ群と
をさらに具備する
半導体集積回路装置。 - 請求項1〜7のいずれかに記載の半導体集積回路装置において、
前記集計の結果および所定の基準値を比較した結果に応じて電圧制御信号を生成する電圧制御回路と、
前記電圧制御信号に応じた電圧を生成し、前記モニタ回路、前記制御回路および前記集計回路に供給する電圧供給回路と
をさらに具備する
半導体集積回路装置。 - 請求項1〜8のいずれかに記載の半導体集積回路装置において、
前記制御回路は、前記所定の範囲を、前記集計の結果に応じて算出する演算回路
を具備する
半導体集積回路装置。 - 請求項1〜9のいずれかに記載の半導体集積回路装置において、
前記集計回路は、前記複数の場所に応じた特性の、平均値、最大値または最小値のいずれかを算出し、前記半導体チップの全体的な特性として出力する
半導体集積回路装置。
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