JPH11195967A - 半導体集積回路とその遅延時間の制御方法 - Google Patents
半導体集積回路とその遅延時間の制御方法Info
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- JPH11195967A JPH11195967A JP9358859A JP35885997A JPH11195967A JP H11195967 A JPH11195967 A JP H11195967A JP 9358859 A JP9358859 A JP 9358859A JP 35885997 A JP35885997 A JP 35885997A JP H11195967 A JPH11195967 A JP H11195967A
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Abstract
(57)【要約】
【課題】 素子の配置位置やプロセスのバラツキに依存
せずにチップ上の素子の遅延時間を所定の値に保つこと
ができる半導体集積回路を提供する。 【解決手段】 遅延時間の測定回路１と、前記測定回路
１で測定した遅延時間と予め設定した素子の遅延時間と
を比較する遅延時間の比較回路２と、前記比較回路２の
比較結果に基づき前記チップＣ１内の電源ライン３の電
源電圧を制御する電源電圧の制御回路４とで構成したこ
とを特徴とする。
せずにチップ上の素子の遅延時間を所定の値に保つこと
ができる半導体集積回路を提供する。 【解決手段】 遅延時間の測定回路１と、前記測定回路
１で測定した遅延時間と予め設定した素子の遅延時間と
を比較する遅延時間の比較回路２と、前記比較回路２の
比較結果に基づき前記チップＣ１内の電源ライン３の電
源電圧を制御する電源電圧の制御回路４とで構成したこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路と
その遅延時間の制御方法に係わり、特に、半導体集積回
路内の素子の遅延時間を制御可能にした半導体集積回路
及びその遅延時間の制御方法に関する。
その遅延時間の制御方法に係わり、特に、半導体集積回
路内の素子の遅延時間を制御可能にした半導体集積回路
及びその遅延時間の制御方法に関する。
【０００２】
【従来の技術】半導体集積回路内の素子の遅延時間を所
定の時間に制御するため、電源電圧を制御するものとし
て、例えば、特開平８−２６５１１８号公報が知られて
いる。図６は、上記技術内容を示した回路ブロック図で
あり、温度センサーを含む温度測定器７１からの遅延素
子７２の温度情報に応じて、遅延素子７２の電源電圧７
３を電源電圧制御回路７４で制御し、温度変化に関わり
なく遅延時間を所定の一定値に保つようにしている。
定の時間に制御するため、電源電圧を制御するものとし
て、例えば、特開平８−２６５１１８号公報が知られて
いる。図６は、上記技術内容を示した回路ブロック図で
あり、温度センサーを含む温度測定器７１からの遅延素
子７２の温度情報に応じて、遅延素子７２の電源電圧７
３を電源電圧制御回路７４で制御し、温度変化に関わり
なく遅延時間を所定の一定値に保つようにしている。
【０００３】しかし、上記したものは、温度センサーが
必要であるばかりでなく、動作速度の制御を温度情報の
みで行っているため、素子の配置や、プロセスに依存す
る動作速度のばらつきを精度よく制御することができな
いという欠点があった。
必要であるばかりでなく、動作速度の制御を温度情報の
みで行っているため、素子の配置や、プロセスに依存す
る動作速度のばらつきを精度よく制御することができな
いという欠点があった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、温度センサを用い
ないで、素子の配置位置やプロセスのバラツキに依存せ
ずにチップ上の素子の遅延時間を所定の値に保つことの
出来る新規な半導体集積回路とその遅延時間の制御方法
を提供するものである。
した従来技術の欠点を改良し、特に、温度センサを用い
ないで、素子の配置位置やプロセスのバラツキに依存せ
ずにチップ上の素子の遅延時間を所定の値に保つことの
出来る新規な半導体集積回路とその遅延時間の制御方法
を提供するものである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体集積回路の第１態様は、遅延時間の測定回路と、前
記測定回路で測定した遅延時間と予め設定した素子の遅
延時間とを比較する遅延時間の比較回路と、前記比較回
路の比較結果に基づき前記チップ内の電源ラインの電源
電圧を制御する電源電圧の制御回路とで構成したもので
あり、又、第２態様は、チップ内を複数の回路ブロック
に分割すると共に、前記の複数の回路ブロックの各回路
ブロック毎に設けた電源ラインと、各回路ブロック毎に
設けた遅延時間の測定回路と、前記測定回路で測定した
遅延時間と予め設定した素子の遅延時間とを比較する遅
延時間の比較回路と、前記比較回路の比較結果に基づき
前記各電源ラインの電源電圧を制御する電源電圧の制御
回路とを設け、チップ内の各回路ブロックの遅延時間を
独立して制御可能に構成したものであり、又、第３態様
は、前記電源電圧の制御回路は、チップの電源端子と前
記各電源ラインとの間に並列に設けられた複数の半導体
素子をスイッチング制御することで前記各回路ブロック
の電源ラインの電源電圧を制御するものであり、又、第
４態様は、所定の時間後、前記遅延時間の測定回路を動
作せしめると共に、所定の時間後前記遅延時間の測定回
路の動作を停止させる前記遅延時間の測定回路の制御回
路を含むものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体集積回路の第１態様は、遅延時間の測定回路と、前
記測定回路で測定した遅延時間と予め設定した素子の遅
延時間とを比較する遅延時間の比較回路と、前記比較回
路の比較結果に基づき前記チップ内の電源ラインの電源
電圧を制御する電源電圧の制御回路とで構成したもので
あり、又、第２態様は、チップ内を複数の回路ブロック
に分割すると共に、前記の複数の回路ブロックの各回路
ブロック毎に設けた電源ラインと、各回路ブロック毎に
設けた遅延時間の測定回路と、前記測定回路で測定した
遅延時間と予め設定した素子の遅延時間とを比較する遅
延時間の比較回路と、前記比較回路の比較結果に基づき
前記各電源ラインの電源電圧を制御する電源電圧の制御
回路とを設け、チップ内の各回路ブロックの遅延時間を
独立して制御可能に構成したものであり、又、第３態様
は、前記電源電圧の制御回路は、チップの電源端子と前
記各電源ラインとの間に並列に設けられた複数の半導体
素子をスイッチング制御することで前記各回路ブロック
の電源ラインの電源電圧を制御するものであり、又、第
４態様は、所定の時間後、前記遅延時間の測定回路を動
作せしめると共に、所定の時間後前記遅延時間の測定回
路の動作を停止させる前記遅延時間の測定回路の制御回
路を含むものである。
【０００６】又、本発明に係る半導体集積回路の遅延時
間の制御方法の第１態様は、チップ内に設けられた遅延
時間の測定回路で測定した遅延時間データに基づきチッ
プ内の電源ラインの電圧を制御することで、チップ内の
素子の遅延時間を制御することを特徴とするものであ
り、又、第２態様は、前記チップは複数の回路ブロック
に分割され、且つ、各回路ブロック毎に各電源ラインが
設けられ、前記各回路ブロックの電源ライン毎に電圧コ
ントロールして各回路ブロック内の素子の遅延時間を制
御することを特徴とするものである。
間の制御方法の第１態様は、チップ内に設けられた遅延
時間の測定回路で測定した遅延時間データに基づきチッ
プ内の電源ラインの電圧を制御することで、チップ内の
素子の遅延時間を制御することを特徴とするものであ
り、又、第２態様は、前記チップは複数の回路ブロック
に分割され、且つ、各回路ブロック毎に各電源ラインが
設けられ、前記各回路ブロックの電源ライン毎に電圧コ
ントロールして各回路ブロック内の素子の遅延時間を制
御することを特徴とするものである。
【０００７】
【発明の実施の形態】本発明に係わる半導体集積回路
は、遅延時間の測定回路と、前記測定回路で測定した遅
延時間と予め設定した素子の遅延時間とを比較する遅延
時間の比較回路と、前記比較回路の比較結果に基づき前
記チップ内の電源ラインの電源電圧を制御する電源電圧
の制御回路とで構成したものであり、又、チップ内を複
数の回路ブロックに分割すると共に、前記の複数の回路
ブロックの各回路ブロック毎に設けた電源ラインと、各
回路ブロック毎に設けた遅延時間の測定回路と、前記測
定回路で測定した遅延時間と予め設定した素子の遅延時
間とを比較する遅延時間の比較回路と、前記比較回路の
比較結果に基づき前記各電源ラインの電源電圧を制御す
る電源電圧の制御回路とを設け、チップ内の各回路ブロ
ックの遅延時間を独立して制御可能に構成したものであ
るから、素子の配置位置やプロセスのバラツキに依存せ
ずにチップ上の素子の遅延時間を所定の値に保つことが
できる。
は、遅延時間の測定回路と、前記測定回路で測定した遅
延時間と予め設定した素子の遅延時間とを比較する遅延
時間の比較回路と、前記比較回路の比較結果に基づき前
記チップ内の電源ラインの電源電圧を制御する電源電圧
の制御回路とで構成したものであり、又、チップ内を複
数の回路ブロックに分割すると共に、前記の複数の回路
ブロックの各回路ブロック毎に設けた電源ラインと、各
回路ブロック毎に設けた遅延時間の測定回路と、前記測
定回路で測定した遅延時間と予め設定した素子の遅延時
間とを比較する遅延時間の比較回路と、前記比較回路の
比較結果に基づき前記各電源ラインの電源電圧を制御す
る電源電圧の制御回路とを設け、チップ内の各回路ブロ
ックの遅延時間を独立して制御可能に構成したものであ
るから、素子の配置位置やプロセスのバラツキに依存せ
ずにチップ上の素子の遅延時間を所定の値に保つことが
できる。
【０００８】
【実施例】以下に、本発明に係わる半導体集積回路の具
体例を図面を参照しながら詳細に説明する。図１〜図５
は、本発明に係わる半導体集積回路を示す図であって、
図には、遅延時間の測定回路１と、前記測定回路１で測
定した遅延時間と予め設定した素子の遅延時間とを比較
する遅延時間の比較回路２と、前記比較回路２の比較結
果に基づき前記チップＣ１内の電源ライン３の電源電圧
を制御する電源電圧の制御回路４とで構成した半導体集
積回路が示されている。
体例を図面を参照しながら詳細に説明する。図１〜図５
は、本発明に係わる半導体集積回路を示す図であって、
図には、遅延時間の測定回路１と、前記測定回路１で測
定した遅延時間と予め設定した素子の遅延時間とを比較
する遅延時間の比較回路２と、前記比較回路２の比較結
果に基づき前記チップＣ１内の電源ライン３の電源電圧
を制御する電源電圧の制御回路４とで構成した半導体集
積回路が示されている。
【０００９】図２は、電源電圧の制御回路４の要部の回
路図であり、電源電圧の制御回路４は、チップＣ１の電
源端子３０と前記各電源ライン３との間に並列に設けら
れた複数の半導体素子Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒｎ
をスイッチング制御することで前記各回路ブロックＣ１
の電源ライン３の電源電圧を制御するように構成してい
る。
路図であり、電源電圧の制御回路４は、チップＣ１の電
源端子３０と前記各電源ライン３との間に並列に設けら
れた複数の半導体素子Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒｎ
をスイッチング制御することで前記各回路ブロックＣ１
の電源ライン３の電源電圧を制御するように構成してい
る。
【００１０】又、遅延時間の測定回路１は、図３に示し
たように、ＮＡＮＤゲート１ａと、偶数個のインバータ
１ｂと、この回路の動作を制御する制御回路１ｃとで構
成している。このように構成した半導体集積回路におい
て、パワーオン時に、リセット回路（図示していない）
が動作した直後、このリセット回路に連動して、制御回
路１ｃがＮＡＮＤゲートにＨレベルの信号を出力する
と、ＮＡＮＤゲート１ａと偶数個のインバータ１ｂとか
らなるリングオッシレータが発振動作を開始する。
たように、ＮＡＮＤゲート１ａと、偶数個のインバータ
１ｂと、この回路の動作を制御する制御回路１ｃとで構
成している。このように構成した半導体集積回路におい
て、パワーオン時に、リセット回路（図示していない）
が動作した直後、このリセット回路に連動して、制御回
路１ｃがＮＡＮＤゲートにＨレベルの信号を出力する
と、ＮＡＮＤゲート１ａと偶数個のインバータ１ｂとか
らなるリングオッシレータが発振動作を開始する。
【００１１】遅延時間の比較回路２は、このリングオッ
シレータの発振周期に基づく遅延時間と予め設定した素
子の遅延時間とを比較し、測定した遅延時間が大であれ
ば、電源ライン３の電圧が低いので、電源電圧の制御回
路４内の半導体素子Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒｎを
より多くオン状態に制御して、チップＣ１にかかる電圧
を上昇させる。
シレータの発振周期に基づく遅延時間と予め設定した素
子の遅延時間とを比較し、測定した遅延時間が大であれ
ば、電源ライン３の電圧が低いので、電源電圧の制御回
路４内の半導体素子Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒｎを
より多くオン状態に制御して、チップＣ１にかかる電圧
を上昇させる。
【００１２】反対に、測定した遅延時間が小であれば、
電源ライン３の電圧が高いので、電源電圧の制御回路４
内の半導体素子Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒｎをより
多くオフ状態に制御して、チップＣ１にかかる電圧を下
降させる。そして、所定時間経過すると、制御回路１ｃ
は、ＮＡＮＤゲート１ａにＬレベルを出力してリングオ
ッシレータの発振動作を停止させる。
電源ライン３の電圧が高いので、電源電圧の制御回路４
内の半導体素子Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒｎをより
多くオフ状態に制御して、チップＣ１にかかる電圧を下
降させる。そして、所定時間経過すると、制御回路１ｃ
は、ＮＡＮＤゲート１ａにＬレベルを出力してリングオ
ッシレータの発振動作を停止させる。
【００１３】図４は、本発明の他の具体例であり、チッ
プＣ２内を複数の回路ブロック１１，１２，１３，１４
に分割すると共に、前記複数の回路ブロック１１，１
２，１３，１４の各回路ブロック毎に設けた電源ライン
３１，３２，３３，３４と、各回路ブロック毎に設けた
遅延時間の測定回路４１，４２，４３，４４と、前記測
定回路４１，４２，４３，４４で測定した遅延時間と予
め設定した素子の遅延時間とを比較する遅延時間の比較
回路５０と、前記比較回路５０の比較結果に基づき前記
電源ライン３１，３２，３３，３４の電源電圧を制御す
る電源電圧の制御回路６０とを設け、チップＣ２内の各
回路ブロック１１，１２，１３，１４の素子の遅延時間
を独立して制御可能に構成したものである。
プＣ２内を複数の回路ブロック１１，１２，１３，１４
に分割すると共に、前記複数の回路ブロック１１，１
２，１３，１４の各回路ブロック毎に設けた電源ライン
３１，３２，３３，３４と、各回路ブロック毎に設けた
遅延時間の測定回路４１，４２，４３，４４と、前記測
定回路４１，４２，４３，４４で測定した遅延時間と予
め設定した素子の遅延時間とを比較する遅延時間の比較
回路５０と、前記比較回路５０の比較結果に基づき前記
電源ライン３１，３２，３３，３４の電源電圧を制御す
る電源電圧の制御回路６０とを設け、チップＣ２内の各
回路ブロック１１，１２，１３，１４の素子の遅延時間
を独立して制御可能に構成したものである。
【００１４】なお、上記した例では、遅延時間の比較回
路５０、電源電圧の制御回路６０を共用するように構成
したが、図５に示すように、各回路ブロック１１Ａ，１
２Ａ，１３Ａ，１４Ａ毎に遅延時間の測定回路１、遅延
時間の比較回路２、電源電圧の制御回路４からなるユニ
ットＵを設けるように構成してもよい。また、チップ上
の回路を複数の回路ブロックに分割する方法は、例え
ば、マクロ毎でも良いし、その他回路機能毎に適宜分割
して良い。
路５０、電源電圧の制御回路６０を共用するように構成
したが、図５に示すように、各回路ブロック１１Ａ，１
２Ａ，１３Ａ，１４Ａ毎に遅延時間の測定回路１、遅延
時間の比較回路２、電源電圧の制御回路４からなるユニ
ットＵを設けるように構成してもよい。また、チップ上
の回路を複数の回路ブロックに分割する方法は、例え
ば、マクロ毎でも良いし、その他回路機能毎に適宜分割
して良い。
【００１５】
【発明の効果】本発明に係る半導体集積回路は、上述の
ように構成したから、素子の配置位置やプロセスのバラ
ツキに依存せずにチップ上の素子の遅延時間を所定の値
に保つことができる。
ように構成したから、素子の配置位置やプロセスのバラ
ツキに依存せずにチップ上の素子の遅延時間を所定の値
に保つことができる。
【図１】本発明に係る半導体集積回路の回路ブロック図
である。
である。
【図２】電源電圧の制御回路の要部の回路図である。
【図３】遅延時間の測定回路を示す回路図である。
【図４】本発明に係る半導体集積回路の他の具体例の回
路ブロック図である。
路ブロック図である。
【図５】本発明に係る半導体集積回路の別の具体例の回
路ブロック図である。
路ブロック図である。
【図６】従来技術の回路ブロック図である。
１，４１，４２，４３，４４ 遅延時間の測定回路 ２，５０ 遅延時間の比較回路 ３，３１，３２，３３，３４ 電源ライン ４，６０ 電源電圧の制御回路 １１，１２，１３，１４ 回路ブロック ３０ 電源端子 Ｃ１，Ｃ２ チップ Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒｎ 半導体素子 １ａ ＮＡＮＤゲート １ｃ 制御回路
Claims (6)
- 【請求項１】 遅延時間の測定回路と、前記測定回路で
測定した遅延時間と予め設定した素子の遅延時間とを比
較する遅延時間の比較回路と、前記比較回路の比較結果
に基づき前記チップ内の電源ラインの電源電圧を制御す
る電源電圧の制御回路とで構成したことを特徴とする半
導体集積回路。 - 【請求項２】 チップ内を複数の回路ブロックに分割す
ると共に、前記の複数の回路ブロックの各回路ブロック
毎に設けた電源ラインと、各回路ブロック毎に設けた遅
延時間の測定回路と、前記測定回路で測定した遅延時間
と予め設定した素子の遅延時間とを比較する遅延時間の
比較回路と、前記比較回路の比較結果に基づき前記各電
源ラインの電源電圧を制御する電源電圧の制御回路とを
設け、チップ内の各回路ブロックの遅延時間を独立して
制御可能に構成したことを特徴とする半導体集積回路。 - 【請求項３】 前記電源電圧の制御回路は、チップの電
源端子と前記各電源ラインとの間に並列に設けられた複
数の半導体素子をスイッチング制御することで前記各回
路ブロックの電源ラインの電源電圧を制御することを特
徴とする請求項１又は２に記載の半導体集積回路。 - 【請求項４】 所定の時間後、前記遅延時間の測定回路
を動作せしめると共に、所定の時間後前記遅延時間の測
定回路の動作を停止させる前記遅延時間の測定回路の制
御回路を含むことを特徴とする請求項１乃至３のいずれ
かに記載の半導体集積回路。 - 【請求項５】 チップ内に設けられた遅延時間の測定回
路で測定した遅延時間データに基づきチップ内の電源ラ
インの電圧を制御することで、チップ内の素子の遅延時
間を制御することを特徴とする半導体集積回路の遅延時
間の制御方法。 - 【請求項６】 前記チップは複数の回路ブロックに分割
され、且つ、各回路ブロック毎に各電源ラインが設けら
れ、前記各回路ブロックの電源ライン毎に電圧をコント
ロールして各回路ブロック内の素子の遅延時間を制御す
ることを特徴とする請求項５記載の半導体集積回路の遅
延時間の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358859A JPH11195967A (ja) | 1997-12-26 | 1997-12-26 | 半導体集積回路とその遅延時間の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358859A JPH11195967A (ja) | 1997-12-26 | 1997-12-26 | 半導体集積回路とその遅延時間の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11195967A true JPH11195967A (ja) | 1999-07-21 |
Family
ID=18461474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9358859A Pending JPH11195967A (ja) | 1997-12-26 | 1997-12-26 | 半導体集積回路とその遅延時間の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11195967A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010344A (ja) * | 2007-05-30 | 2009-01-15 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP2011091277A (ja) * | 2009-10-23 | 2011-05-06 | Renesas Electronics Corp | 半導体装置、及び半導体装置の設計方法 |
| JP2012075168A (ja) * | 2004-12-07 | 2012-04-12 | Altera Corp | プログラム可能なロジックデバイスの性能特性を調整する装置と方法 |
| JP2016042676A (ja) * | 2014-08-19 | 2016-03-31 | 株式会社東芝 | 遅延装置 |
-
1997
- 1997-12-26 JP JP9358859A patent/JPH11195967A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012075168A (ja) * | 2004-12-07 | 2012-04-12 | Altera Corp | プログラム可能なロジックデバイスの性能特性を調整する装置と方法 |
| JP2009010344A (ja) * | 2007-05-30 | 2009-01-15 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP2011091277A (ja) * | 2009-10-23 | 2011-05-06 | Renesas Electronics Corp | 半導体装置、及び半導体装置の設計方法 |
| US8635568B2 (en) | 2009-10-23 | 2014-01-21 | Renesas Electronics Corporation | Semiconductor device and designing method of the same |
| JP2016042676A (ja) * | 2014-08-19 | 2016-03-31 | 株式会社東芝 | 遅延装置 |
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