JPH06332566A - 同期式制御回路のクロック制御方式 - Google Patents
同期式制御回路のクロック制御方式Info
- Publication number
- JPH06332566A JPH06332566A JP5123895A JP12389593A JPH06332566A JP H06332566 A JPH06332566 A JP H06332566A JP 5123895 A JP5123895 A JP 5123895A JP 12389593 A JP12389593 A JP 12389593A JP H06332566 A JPH06332566 A JP H06332566A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- synchronous control
- control circuit
- delay time
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】本発明は、同期式制御回路に用いられる回路素
子の遅延時間を検出し、検出した遅延時間により同期式
制御回路に供給されるクロックの周期（周波数）を変化
させて、常に動作時の環境条件に則した処理能力を引き
出すことを特徴とする。 【構成】同期式制御回路２とクロック生成回路１との間
に遅延時間検出回路３を設けて、遅延時間検出回路３に
より、同期式制御回路２に用いられる回路素子の遅延時
間を検出し、その検出した遅延時間によりクロック生成
回路１のクロック周期（周波数）を変化させて、同期式
制御回路２を動作時の環境条件に則した最大処理能力で
動作させる構成としたことを特徴とする。
子の遅延時間を検出し、検出した遅延時間により同期式
制御回路に供給されるクロックの周期（周波数）を変化
させて、常に動作時の環境条件に則した処理能力を引き
出すことを特徴とする。 【構成】同期式制御回路２とクロック生成回路１との間
に遅延時間検出回路３を設けて、遅延時間検出回路３に
より、同期式制御回路２に用いられる回路素子の遅延時
間を検出し、その検出した遅延時間によりクロック生成
回路１のクロック周期（周波数）を変化させて、同期式
制御回路２を動作時の環境条件に則した最大処理能力で
動作させる構成としたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に於い
て、同期式制御回路を駆動するクロック生成回路を動作
時の環境条件に応じて制御する同期式制御回路のクロッ
ク制御方式に関する。
て、同期式制御回路を駆動するクロック生成回路を動作
時の環境条件に応じて制御する同期式制御回路のクロッ
ク制御方式に関する。
【０００２】
【従来の技術】従来、情報処理装置に用いられる同期式
制御回路は、図４のように構成されていた。図４に於い
て、０１は同期式制御回路の動作の基本となるクロック
を生成するクロック生成回路であり、０２はクロック生
成回路０１で生成されたクロックをもとに動作する同期
式制御回路である。
制御回路は、図４のように構成されていた。図４に於い
て、０１は同期式制御回路の動作の基本となるクロック
を生成するクロック生成回路であり、０２はクロック生
成回路０１で生成されたクロックをもとに動作する同期
式制御回路である。
【０００３】同期式制御回路０２は、クロック生成回路
０１で生成された一定のクロックをもとに動作するた
め、この同期式制御回路０２の処理能力（performance
）は、常に一定である。
０１で生成された一定のクロックをもとに動作するた
め、この同期式制御回路０２の処理能力（performance
）は、常に一定である。
【０００４】クロック生成回路０１で生成されたクロッ
クは、同期式制御回路０２の動作条件、一般的には同期
式制御回路０２に用いられる回路素子の遅延によって制
限される、最小の周期（最高の周波数）となる。
クは、同期式制御回路０２の動作条件、一般的には同期
式制御回路０２に用いられる回路素子の遅延によって制
限される、最小の周期（最高の周波数）となる。
【０００５】
【発明が解決しようとする課題】上記従来技術に用いら
れる回路素子の遅延は、環境条件（例えば、電源電圧、
素子温度等）によって変化するため、最悪の環境条件で
クロック生成回路０１のクロックの周期（周波数）を決
定する。
れる回路素子の遅延は、環境条件（例えば、電源電圧、
素子温度等）によって変化するため、最悪の環境条件で
クロック生成回路０１のクロックの周期（周波数）を決
定する。
【０００６】このため、実際の環境条件が良い場合で
も、最悪の環境条件によって決定されたクロックで動作
せざるを得ないため、同期式制御回路０２の処理能力を
最大限に引き出すことができないという問題があった。
も、最悪の環境条件によって決定されたクロックで動作
せざるを得ないため、同期式制御回路０２の処理能力を
最大限に引き出すことができないという問題があった。
【０００７】本発明は上記実情に鑑みなされたもので、
同期式制御回路に用いられる回路素子の動作状態下での
遅延を検出し、その遅延検出に従いクロック生成回路を
制御して同期式制御回路の処理能力を最大限に引き出す
ようにした同期式制御回路のクロック制御方式を提供す
ることを目的とする。
同期式制御回路に用いられる回路素子の動作状態下での
遅延を検出し、その遅延検出に従いクロック生成回路を
制御して同期式制御回路の処理能力を最大限に引き出す
ようにした同期式制御回路のクロック制御方式を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】この発明は、同期式制御
回路に用いられる回路素子の遅延時間を検出し、検出し
た遅延時間によりクロックの周期（周波数）を変化させ
ることのできるクロック生成回路を設けることにより、
動作時の環境条件に則した処理能力を引き出すことを特
徴とする。
回路に用いられる回路素子の遅延時間を検出し、検出し
た遅延時間によりクロックの周期（周波数）を変化させ
ることのできるクロック生成回路を設けることにより、
動作時の環境条件に則した処理能力を引き出すことを特
徴とする。
【０００９】具体的には図１に示すように、同期式制御
回路２とクロック生成回路１との間に遅延時間検出回路
３を設けて、遅延時間検出回路３により、同期式制御回
路２に用いられる回路素子の遅延時間を検出し、その検
出した遅延時間によりクロック生成回路１のクロック周
期（周波数）を変化させて、同期式制御回路２を動作時
の環境条件に則した最大処理能力で動作させる構成とし
たものである。
回路２とクロック生成回路１との間に遅延時間検出回路
３を設けて、遅延時間検出回路３により、同期式制御回
路２に用いられる回路素子の遅延時間を検出し、その検
出した遅延時間によりクロック生成回路１のクロック周
期（周波数）を変化させて、同期式制御回路２を動作時
の環境条件に則した最大処理能力で動作させる構成とし
たものである。
【００１０】
【作用】上記したような同期式制御回路のクロック制御
手段をもつことにより、常に動作時の環境条件に則した
処理能力を引き出すことが可能になるため、最悪の環境
条件によってクロックの周期（周波数）を決定する方式
よりも、同期式制御回路の処理能力を高めることができ
る。
手段をもつことにより、常に動作時の環境条件に則した
処理能力を引き出すことが可能になるため、最悪の環境
条件によってクロックの周期（周波数）を決定する方式
よりも、同期式制御回路の処理能力を高めることができ
る。
【００１１】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は本発明の一実施例の構成を示すブロック図
である。図１に於いて、１はクロック生成回路であり、
遅延時間検出回路３の出力により決定された周期（周波
数）のクロックを生成する。
する。図１は本発明の一実施例の構成を示すブロック図
である。図１に於いて、１はクロック生成回路であり、
遅延時間検出回路３の出力により決定された周期（周波
数）のクロックを生成する。
【００１２】２は同期式制御回路であり、クロック生成
回路１で生成されたクロックをもとに動作する。３は遅
延時間検出回路であり、同期式制御回路２の回路素子の
遅延時間に則したクロックを生成するようにクロック生
成回路１を制御する。
回路１で生成されたクロックをもとに動作する。３は遅
延時間検出回路であり、同期式制御回路２の回路素子の
遅延時間に則したクロックを生成するようにクロック生
成回路１を制御する。
【００１３】上記実施例に於ける動作を説明する。同期
式制御回路２は、クロック生成回路１で生成された可変
周期のクロックをもとに動作する。
式制御回路２は、クロック生成回路１で生成された可変
周期のクロックをもとに動作する。
【００１４】遅延時間検出回路３は同期式制御回路２の
回路素子の遅延時間を検出し、常に環境条件で最大の処
理能力を引き出せるようにクロック生成回路１を制御す
る。具体的には回路素子の遅延時間が大きい時はクロッ
ク生成回路１で生成するクロックの周期を長く（周波数
を低く）、逆に遅延時間が小さい時は、周期を短く（周
波数を高く）制御する。従って、回路素子の遅延時間
（多くは、温度が低く、電源電圧が高いほど短くなる）
が短いほど同期式制御回路２の処理能力を高めることが
できる。
回路素子の遅延時間を検出し、常に環境条件で最大の処
理能力を引き出せるようにクロック生成回路１を制御す
る。具体的には回路素子の遅延時間が大きい時はクロッ
ク生成回路１で生成するクロックの周期を長く（周波数
を低く）、逆に遅延時間が小さい時は、周期を短く（周
波数を高く）制御する。従って、回路素子の遅延時間
（多くは、温度が低く、電源電圧が高いほど短くなる）
が短いほど同期式制御回路２の処理能力を高めることが
できる。
【００１５】尚、回路素子の遅延時間が温度及び電圧等
の支配を大きく受ける場合、温度及び電圧等を検出し、
クロック生成回路１を制御しても同様の効果が得られる
ことは明白である。
の支配を大きく受ける場合、温度及び電圧等を検出し、
クロック生成回路１を制御しても同様の効果が得られる
ことは明白である。
【００１６】この発明は、同期式制御回路全てに適用で
きるが、特にコンピュータの中央処理装置（ＣＰＵ）に
対して大きな効果がある。又、ＩＣに組み込むことによ
り容易に実現可能である。
きるが、特にコンピュータの中央処理装置（ＣＰＵ）に
対して大きな効果がある。又、ＩＣに組み込むことによ
り容易に実現可能である。
【００１７】ここで本発明のより具体的な実施例を図２
及び図３を参照して説明する。図２に於いて、１１は電
圧制御発振回路（Voltage Controlled Oscillator ；Ｖ
ＣＯ）であり、温度検出回路１３で検出された温度に則
した電圧により、クロック周期（周波数）を決定し生成
する。この電圧制御発振回路（ＶＣＯ）１１は図１のク
ロック生成回路１に相当する。
及び図３を参照して説明する。図２に於いて、１１は電
圧制御発振回路（Voltage Controlled Oscillator ；Ｖ
ＣＯ）であり、温度検出回路１３で検出された温度に則
した電圧により、クロック周期（周波数）を決定し生成
する。この電圧制御発振回路（ＶＣＯ）１１は図１のク
ロック生成回路１に相当する。
【００１８】１２は同期式制御回路であり、電圧制御発
振回路（ＶＣＯ）１１で生成されたクロックをもとに動
作する。この同期式制御回路１２は図１の同期式制御回
路２に相当する。
振回路（ＶＣＯ）１１で生成されたクロックをもとに動
作する。この同期式制御回路１２は図１の同期式制御回
路２に相当する。
【００１９】１３は温度検出回路であり、同期式制御回
路１２の回路素子の温度を検出し、温度に則した制御電
圧を電圧制御発振回路（ＶＣＯ）１１に与える。この温
度検出回路１３は図１の遅延時間検出回路３に相当す
る。
路１２の回路素子の温度を検出し、温度に則した制御電
圧を電圧制御発振回路（ＶＣＯ）１１に与える。この温
度検出回路１３は図１の遅延時間検出回路３に相当す
る。
【００２０】この図２に示す構成の動作を図３を参照し
て説明する。この具体例では、回路素子の遅延時間を回
路素子の温度から間接的に検出する手段を用いたもので
ある。
て説明する。この具体例では、回路素子の遅延時間を回
路素子の温度から間接的に検出する手段を用いたもので
ある。
【００２１】同期式制御回路１２は、電圧制御発振回路
（ＶＣＯ）１１で生成されたクロックをもとに動作す
る。温度検出回路１３は、同期式制御回路１２の回路素
子の温度から遅延時間を間接的に検出し、検出温度に則
した電圧を電圧制御発振回路（ＶＣＯ）１１に供給し、
クロック周期（周波数）を制御する。
（ＶＣＯ）１１で生成されたクロックをもとに動作す
る。温度検出回路１３は、同期式制御回路１２の回路素
子の温度から遅延時間を間接的に検出し、検出温度に則
した電圧を電圧制御発振回路（ＶＣＯ）１１に供給し、
クロック周期（周波数）を制御する。
【００２２】図３は同期式制御回路１２の回路温度と、
同期式制御回路１２に供給するクロック周期の関係を示
したものである。この図３に示す制御では、回路素子の
温度が低い時はクロック同期を短くし、逆に、回路素子
の温度が高い時はクロック周期を長くする。
同期式制御回路１２に供給するクロック周期の関係を示
したものである。この図３に示す制御では、回路素子の
温度が低い時はクロック同期を短くし、逆に、回路素子
の温度が高い時はクロック周期を長くする。
【００２３】この具体例は、回路素子の温度を検出する
ことで、遅延時間を間接的に検出する手段であったが、
直接、回路素子の遅延時間を検出する手段も同様に構築
できる。
ことで、遅延時間を間接的に検出する手段であったが、
直接、回路素子の遅延時間を検出する手段も同様に構築
できる。
【００２４】
【発明の効果】以上詳記したように本発明によれば、同
期式制御回路に用いられる回路素子の遅延時間を検出
し、検出した遅延時間により同期式制御回路に供給され
るクロックの周期（周波数）を変化させる構成としたこ
とにより、常に動作時の環境条件に則した処理能力を引
き出すことが可能になるため、最悪の環境条件によって
クロックの周期（周波数）を決定する方式よりも、同期
式制御回路の処理能力を高めることができる。
期式制御回路に用いられる回路素子の遅延時間を検出
し、検出した遅延時間により同期式制御回路に供給され
るクロックの周期（周波数）を変化させる構成としたこ
とにより、常に動作時の環境条件に則した処理能力を引
き出すことが可能になるため、最悪の環境条件によって
クロックの周期（周波数）を決定する方式よりも、同期
式制御回路の処理能力を高めることができる。
【図１】本発明の一実施例を示すブロック図。
【図２】上記実施例をより具体的に示すブロック図。
【図３】図２に於ける同期式制御回路の回路温度と、同
回路に供給するクロック周期の関係を示す図。
回路に供給するクロック周期の関係を示す図。
【図４】従来の同期式制御回路のクロック制御機構を示
すブロック図。
すブロック図。
１…クロック生成回路、２…同期式制御回路、３…遅延
時間検出回路、１１…電圧制御発振回路（ＶＣＯ）、１
２…同期式制御回路、１３…温度検出回路。
時間検出回路、１１…電圧制御発振回路（ＶＣＯ）、１
２…同期式制御回路、１３…温度検出回路。
Claims (4)
- 【請求項１】 可変周期クロックを生成するクロック生
成回路と、このクロック生成回路で生成された可変周期
クロックをもとに動作する同期式制御回路と、この同期
式制御回路の回路素子の遅延時間を検出し、同遅延時間
に則したクロックを生成するように上記クロック生成回
路を制御する遅延時間検出回路とを具備してなることを
特徴とした同期式制御回路のクロック制御方式。 - 【請求項２】 クロック生成回路は入力電圧に従いクロ
ック周波数を可変出力する構成とした請求項１記載の同
期式制御回路のクロック制御方式。 - 【請求項３】 遅延時間検出回路は同期式制御回路の回
路素子温度に従いクロック生成回路を制御する請求項１
記載の同期式制御回路のクロック制御方式。 - 【請求項４】 遅延時間検出回路は同期式制御回路の特
定環境条件に従いクロック生成回路を制御する請求項１
記載の同期式制御回路のクロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123895A JPH06332566A (ja) | 1993-05-26 | 1993-05-26 | 同期式制御回路のクロック制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5123895A JPH06332566A (ja) | 1993-05-26 | 1993-05-26 | 同期式制御回路のクロック制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06332566A true JPH06332566A (ja) | 1994-12-02 |
Family
ID=14871999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5123895A Pending JPH06332566A (ja) | 1993-05-26 | 1993-05-26 | 同期式制御回路のクロック制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06332566A (ja) |
-
1993
- 1993-05-26 JP JP5123895A patent/JPH06332566A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20081105 |
|
| LAPS | Cancellation because of no payment of annual fees |