JP2003188382A

JP2003188382A - 半導体装置及びその制御方法

Info

Publication number: JP2003188382A
Application number: JP2002381580A
Authority: JP
Inventors: Ichiro Omura; 一郎大村; Fiktonner Wolfgang; ヴォルフガング・フィクトナー; Hideaki Ninomiya; 英彰二宮; Hiromichi Ohashi; 弘通大橋; Tsuneo Ogura; 常雄小倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-14
Filing date: 2002-12-27
Publication date: 2003-07-04
Anticipated expiration: 2018-03-12
Also published as: JP3961946B2

Abstract

(57)【要約】【課題】本発明は、高電圧、高電流時にもゲート電圧
を安定させ、電流不均一や発振等を阻止でき、もって、
装置を破壊から保護して信頼性の向上を図る。【解決手段】ｎ型ベース層３のｐ型エミッタ層１、コ
レクタ電極２とは反対側の表面にｐ型ベース層４が形成
され、ｐ型ベース層４の表面にｎ型ソース層５が形成さ
れている。ｎ型ソース層５とｐ型ベース層４はエミッタ
電極に接続され、ｎ型ソース層５の表面からｐ型ベース
層４を貫通してｎ型ベース層３の途中の深さまで第１ト
レンチ及び第２トレンチが形成され、第１トレンチ内に
ゲート絶縁膜６ｔを介してゲート電極７ｔが形成され、
第２トレンチ内に絶縁膜を介して埋込電極が形成されて
いる。埋込電極とエミッタ電極とは電気的に接続されて
実質的に同電位となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力制御用の半導
体装置及びその制御方法に係わり、特に、制御端子の容
量の最適化により、安定性を向上し得る半導体装置及び
その制御方法に関する。

【０００２】

【従来の技術】一般に、電力制御用の半導体装置として
は、ＭＯＳ構造を有する制御端子（以下、ゲートとい
う）により、大電力を制御可能なＩＧＢＴ(Insulated G
ate Bipolar Transistor）又はＩＥＧＴ(Injection Enh
anced Gate Bipolar Transistor)等が広く用いられてい
る。

【０００３】図６４はこの種のＩＧＢＴの構成を示す断
面図である。このＩＧＢＴは、ｐ型エミッタ層１にコレ
クタ電極２が形成されており、ｐ型エミッタ層１におけ
るコレクタ電極２とは反対側の表面にはｎ型ベース層３
が形成されている。ｎ型ベース層３の表面にはｐ型ベー
ス層４が選択的に拡散形成されている。各ｐ型ベース層
４の表面にはｎ型ソース層５が選択的に形成されてい
る。

【０００４】一方のｎ型ソース層５からｐ型ベース層４
及びｎ型ベース層３を介して他方のｐ型ベース層４及び
ｎ型ソース層５に至る領域上には、ゲート絶縁膜６を介
して、ゲート電極７が設けられている。また、各ｐ型ベ
ース層４上及びｎ型ソース層５上には共通のエミッタ電
極８が設けられている。

【０００５】このＩＧＢＴをターンオンさせるために
は、エミッタ電極８側に対して正となる電圧（主電圧）
をコレクタ電極２側に印加した状態において、エミッタ
電極８に対して正である電圧をゲート電極７に印加す
る。これにより、ｎ型ベース層３とｎ型ソース層５とに
挟まれたｐ型ベース層４表面にｎ型チャネルが形成さ
れ、電子電流がｎ型ベース層３に流れ込む。一方、正孔
電流がｐ型エミッタ層１からｎ型ベース層３に流れ込
み、これによってｎ型ベース層３に導電変調が起こりＩ
ＧＢＴがターンオンする。

【０００６】一方、ターンオフさせるには、エミッタ電
極８に対して０または負である電圧をゲート電極７に印
加する。これにより、ｎ型チャネルが消失してｎ型ベー
ス層３への電子注入がなくなり、やがてＩＧＢＴはター
ンオフする。この状態でも主電圧は印加されている。

【０００７】なお、実際に製品化されるＩＧＢＴは、こ
のような個々の微細なＩＧＢＴがチップ内に集積されて
製造される。すなわち、図６４で述べたＩＧＢＴは、チ
ップ内の全部のＩＧＢＴのうち、１つのゲート電極７の
両端の２つのＩＧＢＴからなるセルと呼ばれる単位領域
のものである。これら各セルのＩＧＢＴが互いに並列に
集積形成され、チップ状のＩＧＢＴが形成される。

【０００８】しかしながら以上のようなＩＧＢＴの如き
半導体装置は、チップ内又はセル内におけるオン電流
（コレクタ電流）の不均一性やゲート電圧Ｖ_Ｇの不安定
性などにより、電流制御が不可能となる恐れがあり、こ
の場合、ＩＧＢＴ自体が破壊される可能性に発展する。

【０００９】なお、このようなゲート電圧Ｖ_Ｇの不安定
性は、ゲート回路に混入したノイズ、あるいは各ゲート
抵抗の特性のバラつきや各ＩＧＢＴの僅かな不均一性な
どからなる攪乱要因により生じる。

【００１０】例えば、図６５に示すように、オン状態の
２つのＩＧＢＴ１及びＩＧＢＴ２において、一方のＩＧ
ＢＴ１のゲート抵抗３００Ωに一瞬（約１０ｎｓｅｃ）
だけ１Ｖのノイズが混入すると、図６６に示すように、
ゲート電圧Ｖ_Ｇが他方のＩＧＢＴ２に偏り、図６７に示
すように、オン電流が他方のＩＧＢＴ２にのみ流れる現
象が生じる。

【００１１】また、この現象は一例に過ぎず、この他、
ゲート電圧Ｖ_Ｇの振動やセル内での電流集中などの現象
が起こる可能性がある。なお、いずれの現象にしてもＩ
ＧＢＴが高電圧、高電流状態のときに発生すると、ＩＧ
ＢＴの破壊に至る可能性をもつため、半導体装置の信頼
性を低下させている。

【００１２】一方、この種の半導体装置は、信頼性の向
上を図るための短絡保護方式が知られている。図６８は
係る短絡保護方式を説明するための回路図であり、図６
９はこの半導体装置の外観を示す平面図である。

【００１３】この半導体装置は、主素子としての主ＩＧ
ＢＴ素子Ｍ１と、電流検知用のセンスＩＧＢＴ素子Ｓ１
とが電気的に並列に接続され、同一チップ内に形成され
た構造を有する。但し、チップ内のデバイス領域の比
は、センスＩＧＢＴ素子Ｓ１を「１」としたとき、主Ｉ
ＧＢＴ素子Ｍ１が「１００〜１０００」の範囲内にあ
る。

【００１４】ここで、主ＩＧＢＴ素子Ｍ１に流れる電流
は、センスＩＧＢＴ素子Ｓ１のエミッタに接続された抵
抗Ｒｓにおける電圧降下により、検知される。すなわ
ち、短絡等に起因して大電流がセンスＩＧＢＴ素子Ｓ１
に流れると、抵抗Ｒｓに電圧降下が生じる。この電圧
は、図６８に示すように、ゲート回路にコレクタが接続
されたトランジスタＴｒ１のベースに電流を流す。これ
により、トランジスタＴｒ１がオンし、主ＩＧＢＴ素子
Ｍ１及びセンスＩＧＢＴ素子Ｓ１のゲート電圧を低下さ
せる。

【００１５】しかしながら、この短絡保護方式は以下の
ような問題がある。ターンオン、ターンオフのように瞬
時に動作モードが変化するとき、検知される電流は、Ｉ
ＧＢＴチップ全体の電流に対応しない場合がある。この
ため、短絡時に、保護動作を生じない場合が多々ある。
また、製造上のばらつきが大きいという問題がある。

【００１６】さらに、主ＩＧＢＴ素子Ｍ１と同一チップ
内にセンスＩＧＢＴ素子Ｓ１を設けるので、主ＩＧＢＴ
素子Ｍ１の有効面積を狭くする問題がある。また、大電
流の検知からゲート電圧の低下に至るまでのフィードバ
ックループが長いので、保護の遅れや不安定な発振など
が生じ易い。また、一旦、センスＩＧＢＴＳ１を形成す
ると、保護レベルの調整等が極めて困難である問題があ
る。さらに、半導体装置が、主ＩＧＢＴ素子Ｍ１のコレ
クタ、ゲート及びエミッタの３端子に加え、センスＩＧ
ＢＴ素子Ｓ１のエミッタを有する４端子構造になる問題
がある。すなわち、半導体装置が複雑な構造になり、コ
ストを増大させてしまう問題がある。

【００１７】次に、ターンオフ時の半導体装置の保護に
関して述べる。図７０の（ａ）は主ＩＧＢＴ素子Ｍ１の
ターンオフ時に、主ＩＧＢＴ素子Ｍ１に印加される電圧
Ｖ_Ｃ _Ｅと、主ＩＧＢＴ素子Ｍ１を流れる電流Ｉ_ＣＥとの
時間変化を示すタイムチャートである。図７０の（ｂ）
は図７０の（ａ）に示した電圧波形を微分したタイムチ
ャートである。いずれの図も、ＭＯＳゲート回路に直列
に接続されるゲート抵抗Ｒｇが小のときを実線で示し、
Ｒｇが大のときを破線で示している。

【００１８】主ＩＧＢＴ素子Ｍ１に限らず、パワー素子
は、高周波信号で駆動する場合、ターンオフ時の損失
（電圧と電流の積を時間で積分したもの）を低減させる
必要があるので、ターンオフ速度を速くするためにゲー
ト抵抗Ｒｇを小さくする必要がある。但し、Ｒｇが小の
波形は、図７０の（ｂ）に示すように、ターンオフ時間
が短い分、ｄＶ／ｄｔのピーク値が大きい。なお、目標
の電圧ＶCEが一定のため、図７０の（ｂ）に示す２つの
微分波形は、時間軸と形成する面積が互いに等しくなっ
ている。

【００１９】さて、このようにゲートＲｇを小にして主
ＩＧＢＴ素子Ｍ１に印加される電圧ＶCEの上昇率ｄＶ／
ｄｔを高くした場合、ｄＶ／ｄｔのピーク値が一定値を
超えると、ｄＶ／ｄｔに比例して流れる変位電流によ
り、主ＩＧＢＴ素子Ｍ１がターンオフに失敗して破壊さ
れる問題がある。

【００２０】一方、ゲート抵抗Ｒｇを大にしてｄＶ／ｄ
ｔによる破壊から主ＩＧＢＴ素子Ｍ１を保護すると、タ
ーンオフ速度が遅くなり、ターンオフ損失が増えてスイ
ッチングの高速化が困難となる問題がある。

【００２１】

【発明が解決しようとする課題】以上説明したように従
来の半導体装置は、ゲート電圧のＶ_Ｇの不安定性などに
より、電流制御が不可能となって素子自体が破壊される
可能性がある。

【００２２】また、短絡保護に関しては、大電流の検知
からゲート電圧の低下に至るまでのフィードバックルー
プが長いので、保護の遅れや不安定な発振などが生じ易
い問題がある。

【００２３】さらに、ターンオフに関しては、ゲート抵
抗Ｒｇを小にすると、ｄＶ／ｄｔに比例して流れる変
位電流により、主素子がターンオフに失敗して破壊され
る問題がある。一方、ゲート抵抗Ｒｇを大にすると、タ
ーンオフ速度が遅くなる問題がある。

【００２４】本発明は上記実情を考慮してなされたもの
で、高電圧、大電流時にもゲート電圧を安定させ、電流
不均一や発振等を阻止でき、もって、装置を破壊から保
護して信頼性を向上し得る半導体装置及びその制御方法
を提供することを目的とする。

【００２５】また、本発明の他の目的は、ターンオフ時
のｄＶ／ｄｔを検知して、Ｒｇを制御することにより、
変位電流による素子破壊から保護し得る半導体装置を提
供することにある。

【００２６】

【課題を解決するための手段】本発明は、高コレクタ電
圧時にゲートが負の微分容量（Ｃ_Ｇ＝ｄＱ_Ｇ／ｄＶ_Ｇ、
但しＱG はゲートに蓄積されている電荷）をもつことが
ＩＧＢＴの破壊の主な原因の一つであるという、本発明
者等により見出された知見に基づいてなされている。す
なわち、本発明の骨子は、常にゲートの負の微分容量を
無くすことにより、装置の安定性を向上させ、もって、
装置を破壊から保護することにある。

【００２７】次に、本発明の基となる知見について説明
する。

【００２８】本発明者等は、図４４に示すように、１２
００Ｖ用高耐圧ＩＧＢＴ（東芝製、商品名ＧＴ２５Ｑ１
０１、ｎ型ベース層３の長さ＝約１００μｍ以上で、不
純物濃度＝５×１０^１３ｃｍ^−３以下）に関し、ゲート
電荷Ｑｃのゲート電圧Ｖ_Ｇ依存性（の傾き＝ゲート容
量）を種々のコレクタ電圧Ｖ_ＣＥについて実験により調
べた。なお、ゲート電圧Ｖ_Ｇは、横軸で示す直流バイア
スに約１５Ｖ振幅の１パルスのサイン波が重畳されてい
る。すなわち、測定では、測定中の素子の温度上昇を回
避する観点から周知のＣ−Ｖ測定法が使えないため、１
パルスのサイン波をゲートに与え、その間ゲートに流入
する電荷を同時に計測し、オシロスコープの水平軸にゲ
ート電圧、垂直軸に電荷量を入力することにより、図４
４の結果を得ている。なお、この時のサイン波の周波数
は１０〜２０ｋＨｚである。

【００２９】図示するように、コレクタ電圧Ｖ_ＣＥが８
８１Ｖのとき、ゲート電圧Ｖ_Ｇの上昇とともにゲート電
荷Ｑ_Ｇが減少し、ゲートの負の微分容量が現れている。

【００３０】図４５及び図４６は図４４の実験内容をシ
ミュレーションした結果であり、同様の結果が得られて
いる。すなわち、シミュレーション結果より算出したゲ
ート容量においては、図４６に示すように、高コレクタ
電圧Ｖ_ＣＥ時に、ゲートしきい値Ｖｔｈ以上で負の容量
が現れている。

【００３１】この負の容量は、次の（Ｍ１）〜（Ｍ３）
のメカニズムにより現れて（Ｍ４）の作用効果を引き起
こす、と考えられる。

【００３２】（Ｍ１）高コレクタ電圧時に、ｐ型エミッ
タ層１から注入された正孔がｎ型ベース層３中の高電界
により加速されて、ｎ型ベース層３とゲート絶縁膜６と
の界面に到達する。（Ｍ２）高コレクタ電圧時には、ｎ
型ベース層３の電位はゲート電圧Ｖ_Ｇよりも高いため、
ｎ型ベース層３の界面に正孔のチャネル（蓄積層）が形
成される。（Ｍ３）この正孔のチャネルの正電荷によ
り、ゲート電極７内に負の電荷が誘起され、ゲートの負
容量が引き起こされる。

【００３３】（Ｍ４）このようなゲートの負の容量は、
ゲート抵抗をゲート電極７に接続した時、負のＣ・Ｒ時
定数により、ゲート電圧Ｖ_Ｇの不安定性を生じさせ、図
６６に示した如き、ゲート電圧Ｖ_Ｇの上昇又は下降を生
じさせ、さらにはゲート電圧Ｖ _Ｇを振動させてゲート回
路を制御不能にする可能性がある。

【００３４】このような負の容量は、以下に述べるよう
に数式を用いても表現可能である。図４７は上述した
（Ｍ１）〜（Ｍ３）の現象をより詳しく示している。こ
の図４７は、図４８に示す等価回路に置換可能である。
但し、容量と各部電圧との関係は図４９に示す等価回路
となる。

【００３５】図４８に示す等価回路より、ｐ型ベース層
４界面のｎチャネルを通ってｎ型ベース層３に注入され
る電子電流Ｉ_ｅは、次の（１）式で示される。

【００３６】Ｉ_ｅ＝ｇ_ｍ ^ｎ−ｃｈ（Ｖ_ＧＥ−Ｖ_ｔｈ ^ｎ−ｃｈ）…（１）但し、ｇ_ｍ ^ｎ−ｃｈは相互コンダクタンスを示し、Ｖ
_ｔｈ ^ｎ−ｃｈはｎチャネルのしきい値電圧を示す。

【００３７】一方、ｐ型エミッタ層１から注入されるホ
ール電流Ｉ_ｈは、ＩＧＢＴ（ＩＥＧＴ）のｐｎｐトラン
ジスタ部分の電流増幅率βを用い、次の（２）式のよう
に示される。

【００３８】Ｉ_ｈ＝βＩ_ｅ…（２）ホール電流Ｉh は、全てｎ型ベース層３界面のｐチャネ
ルを通ってｐ型ベース層４に流れると考えると、次の
（３）式で表すことができる。

【００３９】Ｉ_ｈ＝ｇ_ｍ ^ｐ−ｃｈ（Ｖ_ｐｃｈ−Ｖ_ＧＥ−Ｖ_ｔｈ ^ｐ−ｃｈ）…（３）このとき（１）式及び（３）式を夫々（２）式に代入す
ると、各部電圧の関係式が次の（４）式に示すように得
られる。

【００４０】ｇ_ｍ ^ｐ−ｃｈ（Ｖ_ｐｃｈ−Ｖ_ＧＥ−Ｖ_ｔｈ ^ｐ−ｃｈ）＝βｇ_ｍ ^ｎ−ｃｈ（Ｖ_ＧＥ −Ｖ_ｔｈｎ^−ｃｈ）…（４）一方、図４９に示す等価回路より、ゲートに蓄えられる
電荷ΔＱGは、次式で示される。ΔＱ_Ｇ＝Ｃ_Ｇ−ＳΔ
Ｖ_ＧＥ＋Ｃ_{Ｇ−ｐ−ｃｈ}Δ（Ｖ_ＧＥ−Ｖ_ｐｃ _ｈ）なお、（４）式より、Δ（Ｖ_ＧＥ−Ｖ_ｐｃｈ）＝−β
（ｇ_ｍ ^ｎ−ｃｈ／ｇ_ｍ ^ｐ−ｃｈ）ΔＶ_ＧＥとなるので、
ゲート容量ＣＧは、次の（５）式で示すことができ
る。

【００４１】Ｃ_Ｇ＝ΔＱ_Ｇ／ΔＶ_ＧＥ＝Ｃ_Ｇ−Ｓ−Ｃ_{Ｇ−ｐ−ｃｈ}・β・ｇ_ｍ ^ｎ−ｃｈ／ｇ_ｍ ^ｐ−ｃｈ …（５）ここで、右辺の第２項は、負の値であり、これが負の容
量を引き起こす。

【００４２】以上の負の（微分）容量に関する知見は、
本発明者等の研究により始めて得られたものである。

【００４３】続いて、この知見に基づく本発明の骨子に
ついて詳しく説明する。

【００４４】図５０及び図５１は図４６に示した負の容
量を模式的に示した図である。ゲート容量Ｃ_Ｇは、ｎ型
ベース層３／ゲート絶縁膜６／ゲート電極７で構成され
る容量Ｃ２と、（ｎ型ソース層５・ｐ型ベース層４）／
ゲート絶縁膜６／ゲート電極７で構成される容量Ｃ１と
の並列合成容量と考えられる。

【００４５】ここで、容量Ｃ１は、図５２に示すよう
に、ゲート電圧Ｖ_Ｇとは無関係にほぼ一定値をとる。容
量Ｃ２は、図５３に示すように、ゲート電圧Ｖ_Ｇに対し
て階段状に減少する。容量Ｃ２においては、図４６から
推測可能なように、正の容量Ｃ２^＋と負の容量Ｃ２⁻と
の比が約２：１である。

【００４６】本発明では、積極的にＣ１を増加させるこ
とにより、図５４に示すように、容量Ｃ２を底上げし、
Ｃ２⁻による負の容量を打ち消している。具体的には、
Ｃ１≧Ｃ２⁻＝（１／２）Ｃ２^＋とする。すなわち、次
の（６）式を満足するとき、ゲート容量Ｃ_Ｇが常に零又
は正の値になり、負の値をもたない。

【００４７】

【数１】

【００４８】なお、（６）式は、例えばｎ型ベース層３
を含むＭＯＳ構造の面積（容量Ｃ２に対応）と、ｎ型ソ
ース層５・ｐ型ベース層４を含むＭＯＳ構造の面積（容
量Ｃ１に対応）とを用いてマスクパターンを設計するこ
とにより、容易に実現可能である。また、（６）式の実
現方法は、ＭＯＳ構造の面積に限らず、ＭＯＳ構造にお
けるゲート絶縁膜の厚さや材質（誘電率ε）を容量Ｃ
１，Ｃ２に対応させて設計してもよい。さらに、（６）
式は、本質的に等価な置換であれば、「ＭＯＳ構造の面
積」の如き別の表現、あるいは「容量Ｃ２の面積／ゲー
トの全面積＝２／３以下」の如き別の関係式を用いて示
してもよい。

【００４９】上の知見は、以下に示すように実験的にも
確認され、かつｎ型ベース層３の長さの如き、素子設計
上のパラメータとの関連性も確認されている。なお、こ
こにいうｎ型ベース層３の長さ（以下、Ｎベース長とも
いう）は、ｐ型エミッタ層１とｐ型ベース層４の底部と
の間のｎ型ベース層３の距離に相当する。

【００５０】図５５は、実際に４つのＩＧＢＴを用い、
ｎ型ベース層３の長さとＣ１／（Ｃ２+ ＋Ｃ１）との関
係を確認したグラフである。ｎ型ベース層３の長さが１
００μｍのとき、Ｃ１／（Ｃ２+ ＋Ｃ１）の値が０．３
３から０．２に（１／３から１／５）に低下している。

【００５１】これは、Ｎベース長が長くなるに従い、ｎ
型ベース層３中のキャリア蓄積量を多くする必要がある
ため、ゲート長Ｌ_Ｇを長くするという従来の考え方に起
因している。すなわち、ゲート長Ｌ_Ｇを長くすることに
より、電子のＭＯＳチャネルからの注入を促進し、より
低オン電圧を実現するという従来の設計方法から来てい
る。そのため、Ｃ２+ の値を増大させ、Ｃ１／（Ｃ２+
＋Ｃ１）の値を小さくしている。その結果、Ｃ２- も大
きくなり、負のゲート容量を生じさせ易い状況になって
いる。

【００５２】そこで、図５５上に示す如き、Ｃ１／（Ｃ
２+ ＋Ｃ１）＝０．３３のＩＧＢＴ（Ｎベース長＝約６
３μｍ；以下、ＩＧＢＴ素子Ａという）と、Ｃ１／（Ｃ
２+＋Ｃ１）＝０．２のＩＧＢＴ（Ｎベース長＝１００
μｍ；以下、ＩＧＢＴ素子Ｂという）について、前述同
様にノイズパルスにより、ゲートの不安定性を調べた。

【００５３】具体的には、図５６に示すように、２つの
ＩＧＢＴ素子Ａ１，Ａ２を並列接続し、一方のＩＧＢＴ
素子Ａ２のゲートにノイズパルスを与え、ゲート電圧の
挙動を観察する実験を行なった。また同様の実験を２つ
のＩＧＢＴ素子Ｂ１，Ｂ２についても行なった。

【００５４】その結果、ＩＧＢＴ素子Ａ１，Ａ２を並列
接続した場合には、ノイズパルスにより一時的なゲート
電圧の変動はあるものの、直ぐにゲートバイアス電圧
（ゲート信号で与えている電圧）に安定的に収束する。

【００５５】一方、ＩＧＢＴ素子Ｂ１，Ｂ２では、図５
７に示すように、ノイズパルスを与えた後、ゲート電圧
Ｖ_Ｇ１，Ｖ_Ｇ２の振動が収束せず、逆に大きくなってい
る。しかも、ＩＧＢＴ素子Ｂ２にノイズパルスを与えた
ので、他方のＩＧＢＴ素子Ｂ１のゲート電圧Ｖ_Ｇ１も大
きく振動し、並列素子Ｂ１，Ｂ２間で負の容量による不
安定による発振が起こっている。

【００５６】この実験結果より、Ｃ１／（Ｃ２+ ＋Ｃ
１）≧０．３３では確実に不安定性は生ぜず、Ｃ１／
（Ｃ２+ ＋Ｃ１）≦０．２では、発振，電流不均一等の
不安定性を生じる。そのため、不安定性を考慮すると、
Ｃ１／（Ｃ２+ ＋Ｃ１）の値は少なくとも、０．２（＝
１／５）より大きいことが必要で、０．３３（＝１／
３）以上であることが望ましい。

【００５７】また、Ｎベース長が１００μｍ以上の素子
では、従来の設計方法に従えば、Ｃ１／（Ｃ２+ ＋Ｃ
１）が０．２程度に下がるので、本発明は特にＮベース
長が１００μｍ以上の素子で有効である。

【００５８】Ｎベース長が３００μｍ以上の素子では、
Ｃ１／（Ｃ２+ ＋Ｃ１）の値が（１／１０）＝０．１程
度と、０．２を下回るので、Ｎベース長が３００μｍ以
上の素子では少なくとも値を１／５＝０．２まで引き上
げることが不安定性の改善のために有効である。

【００５９】以上はプレーナ型素子に関しての説明であ
るが、トレンチ型素子の場合にも同様の負のゲート容量
を生じることを発明者等の研究により確認した。但し、
トレンチ型素子では、Ｃ２+ ：Ｃ２- の比がプレーナ型
素子とは若干異なっている。

【００６０】図５８はゲートのとばし無しのトレンチ型
ＩＥＧＴ素子の構成を示す図であり、図５９はゲートの
とばし有りのトレンチ型ＩＥＧＴ素子の構成を示す図で
あって、図６０はこれら２種類のＩＥＧＴ素子に関し、
ゲート容量におけるゲート電圧依存性の計算結果を示す
図である。なお、本明細書中、「とばし」の語は、ｎ型
ソース層５の省略を意味している。

【００６１】すなわち、とばし無しのＩＥＧＴ素子ＴＡ
は、図５８に示すようにプレーナ型のゲート絶縁膜６及
びゲート電極７に代えて、ｎ型ソース層５の表面にはｐ
型ベース層４を介してｎ型ベース層３に達する深さまで
溝（トレンチ）が掘られている。溝内は、ｎ型ベース層
３とｎ型ソース層５とに挟まれたｐ型ベース層４側面に
設けられたゲート絶縁膜６ｔに囲まれて埋込み型のゲー
ト電極７ｔが配置されている。このゲート電極７ｔは、
図示しないゲート端子に接続されている。

【００６２】一方、とばし有りのＩＥＧＴ素子ＴＢは、
図５９に示すように、図５８に示す構成とは異なり、ｎ
型ソース層５を有するｐ型ベース層４と、ｎ型ソース層
５の省略されたｐ型ベース層４とが溝間で交互に配置さ
れている。

【００６３】ここで、とばし無しのＩＥＧＴ素子ＴＡ
は、図６０に示すように、ゲート容量が負の値になる部
分が若干ある。また、とばし有りのＩＥＧＴ素子ＴＢで
は、大きな負のゲート容量Ｃ_Ｇが生じている。

【００６４】この種のトレンチ型素子の場合、ゲート容
量Ｃ_Ｇの変化が複雑であるが、Ｃ２+ ：Ｃ２- の比は概
ね、とばし無しの構成で、Ｃ２+ ：Ｃ２- ＝５：１であ
り、とばし有りの構成で、Ｃ２+ ：Ｃ２- ＝４：１とな
っている。

【００６５】このため、とばし無しの構成では、Ｃ１／
（Ｃ２+ ＋Ｃ１）の値を１／６以上とすることが好まし
い。同様に、とばし有りの構成では、Ｃ１／（Ｃ２+ ＋
Ｃ１）の値を１／５以上とすることが好ましい。

【００６６】なお、図６０中、ゲート電圧が４．５Ｖ付
近に負のピークが生じるが、この負のピークは、コレク
タ電流が小さい値の小電流領域に生じるため、破壊の影
響が少ないので、考慮しない。

【００６７】また、次に本発明者らの研究による半導体
装置の制御方法について説明する。この制御方法は、主
に短絡時の保護に関係する。

【００６８】本発明者らの研究により、図６１及び図６
２（ａ）〜（ｂ）に示すように、ＩＧＢＴが短絡状態に
なると、通常動作に比べ、ゲートに蓄積される電荷が減
少する知見が得られた。すなわち、ゲートに蓄積される
電荷が通常動作よりも減少した状態を短絡状態として検
知する。また、短絡状態を検知したとき、ゲート電圧を
低下させることにより、ＩＧＢＴを短絡から保護でき
る。

【００６９】図６３はこの知見に基づき試作された保護
回路のブロック図である。主ＩＧＢＴ素子Ｍ１のゲート
回路に直列に電荷検出回路（charge counter）ＣＣが接
続される。

【００７０】一方、ゲート回路とアースとの間にはトラ
ンジスタＴｒ１が接続されている。

【００７１】ここで、差動アンプＡＭ１は、ゲート電圧
を参照しつつ、電荷検出回路ＣＣに検出されたゲートの
電荷量について所定値（図６１に示すprohibited area
）以下か否かを判定する。差動アンプＡＭ１は、電荷
量が所定値以下のとき、トランジスタＴｒ１にベース電
流を与えてＴｒ１をオン状態に制御し、ゲート電圧を低
下させる。

【００７２】なお、ゲートの電荷量の検知方式として
は、任意の回路による電圧又は電流の検知などが適宜使
用可能となっている。

【００７３】またさらに、ｄＶ／ｄｔの検出に関する半
導体装置の制御方法についても説明する。この半導体装
置は、主スイッチング素子に電気的に並列にｄＶ／ｄｔ
の検出素子を有し、この検出素子の検出結果に基づいて
ゲート抵抗の抵抗値を制御するものである。

【００７４】これにより、主スイッチング素子が破壊し
ない範囲でターンオフを速くできるので、オフ損失を低
減でき、素子特性を向上できる。

【００７５】さて、上述した本発明に関する知見及び骨
子に基づいて、具体的には以下のような解決手段が実現
される。

【００７６】請求項１に対応する発明は、第１導電型ベ
ース層と、この第１導電型ベース層の表面に形成された
第２導電型エミッタ層と、この第２導電型エミッタ層に
形成されたコレクタ電極と、第１導電型ベース層におけ
る第２導電型エミッタ層とは反対側の表面に形成された
第２導電型ベース層と、この第２導電型ベース層の表面
に形成された第１導電型ソース層と、この第１導電型ソ
ース層と第２導電型ベース層とに形成されたエミッタ電
極と、第１導電型ソース層の表面から第２導電型ベース
層を貫通して第１導電型ベース層の途中の深さまで形成
された第１トレンチ内にゲート絶縁膜を介して埋込形成
されたゲート電極と、第２導電型ベース層の表面から第
１導電型ベース層の途中の深さまで形成された第２トレ
ンチ内に絶縁膜を介して埋込形成された埋込電極とを備
え、この埋込電極とエミッタ電極とは電気的に接続され
て実質的に同電位となっている半導体装置である。

【００７７】また、請求項２に対応する発明は、請求項
１に対応する発明の埋込電極とエミッタ電極との関係を
変えたものであり、埋込電極がエミッタ電極の電位より
も低い電位に固定されている半導体装置である。

【００７８】次に、請求項３に対応する発明は、２つの
主電極と、前記各主電極間の電流を制御する制御電極部
とを有する半導体装置を制御対象とし、制御電極部の電
圧に基づいて、制御電極部に蓄積された電荷量を検出す
る検出工程と、検出工程により検出された電荷量に基づ
いて、制御電極部への印加電圧及び／又は前記制御電極
への流入電流を制御する制御工程とを含んでいる半導体
装置の制御方法である。

【００７９】また、請求項４に対応する発明は、請求項
３に対応する発明において、制御工程としては、電荷量
が負の値をもつとき、印加電圧及び／又は流入電流を低
減させる半導体装置の制御方法である。

【００８０】さらに、請求項５に対応する発明は、２つ
の主電極と、各主電極間の電流を制御する制御電極部と
を有する半導体装置を制御対象とし、制御電極部を横切
って通過する電流を通過の前後で夫々検出する検出工程
と、通過前の電流と通過後の電流との差に基づいて、制
御電極部への印加電圧及び／又は制御電極への流入電流
を制御する制御工程とを含んでいる半導体装置の制御方
法である。

【００８１】また、請求項６に対応する発明は、請求項
５に対応する発明において、制御工程としては、差を積
分した結果が負の値をもつとき、印加電圧及び／又は前
記流入電流を低減させる半導体装置の制御方法である。

【００８２】さらに、請求項７に対応する発明は、第１
高電圧側主電極、低電圧側主電極及びゲート電極を備え
た主スイッチング素子と、第１高電圧側主電極と共通し
た第２高電圧側主電極と、低電圧側主電極の側の基板面
に形成され且つ低電圧側主電極に抵抗成分を介して電気
的に接続された電位検知用電極とを備えたセンス用素子
と、電位検知用電極の電位に基づいて、ゲート電極とゲ
ート駆動回路との間のゲート抵抗の値を制御するゲート
抵抗制御部とを備え、ゲート抵抗制御部としては、主ス
イッチング素子のターンオフのとき、電位検知用電極を
介して電圧上昇率ｄＶ／ｄｔを検出すると、ゲート抵抗
の値を増加させて電圧上昇率ｄＶ／ｄｔを抑制する半導
体装置である。

【００８３】（作用）従って、請求項１に対応する発明
は、ゲート電極と同一構造でゲート回路に配線されない
埋込電極（無効なゲート電極）を設け、埋込電極をエミ
ッタ電位に対して同電位に固定するので、無効なゲート
電極に生じる負電荷を排出させ、負電荷の影響を阻止す
ることができる。

【００８４】また、請求項２に対応する発明は、埋込電
極がエミッタ電極の電位よりも低い電位に固定されてい
るので、無効なゲート電極のトレンチ絶縁膜界面での再
結合容量を低減させ、第１導電型ベース層中の蓄積キャ
リアを増大でき、もって、負のゲート容量を低減させる
ことができる。

【００８５】さらに、請求項３，４に対応する発明は、
制御電極部の電荷量を検出し、この電荷量が負の値を持
つとき、短絡状態とみなして制御電極部への印加電圧及
び／又は流入電流を低減するので、半導体装置を短絡状
態から保護することができる。

【００８６】また、請求項５，６に対応する発明は、制
御電極部を横切って通過する電流を通過の前後で検出
し、この通過前の電流と通過後の電流との差を積分した
結果が負の値を持つとき、短絡状態とみなして制御電極
部への印加電圧及び／又は流入電流を低減するので、半
導体装置を短絡状態から保護することができる。

【００８７】さらに、請求項７に対応する発明は、通常
のオン状態時にはゲート抵抗を小とし、ターンオフ時に
は電圧上昇率ｄＶ／ｄｔを検出してゲート抵抗を大とす
るので、主スイッチング素子のターンオフ時に高いｄＶ
／ｄｔによる破壊を阻止しつつ、ターンオフを高速化
し、オフ損失を低減させることができる。

【００８８】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。

【００８９】（第１の実施形態）図１は、第１の実施形
態に係るＩＧＢＴの構成を示す平面図であり、図２は図
１のIIＡ−IIＡ線及びIIＢ−IIＢ線矢視断面図であっ
て、図６４と同一部分については同一符号を付してその
詳しい説明は省略し、ここでは異なる部分についてのみ
述べる。なお、以下の各実施形態についても同様にして
重複した説明を省略する。

【００９０】すなわち、本実施形態に係る半導体装置
は、ゲートの負の容量を無くした構成により、ゲート電
圧の安定化を図るものであって、図１及び図２に示すよ
うに、ｐ型ベース層４が部分的にゲート絶縁膜６の全幅
にわたってｎ型ベース層３上に形成されている。このた
め、ｎ型ベース層３とゲート絶縁膜６とが接する界面部
分の面積が従来よりも小さくされた構成となっている。

【００９１】具体的には、ゲート電極７とゲート絶縁膜
６界面の面積Ｓ_Ｇ（いわゆる、ゲート電極７の面積）
と、ゲート絶縁膜６を介してゲート電極７とｎ型ベース
層３とが重なり合う部分の面積Ｓ_ＮＢとの比が次の
（７）式で規定された構成となっている。

【００９２】

【数２】

【００９３】なお、この（７）式は前述した（６）式と
等価な関係を示している。すなわち、（７）式は、
（６）式における容量Ｃ１が全ゲート容量の１／３以上
との規定を逆方向から述べたものであり、容量Ｃ２に対
応する面積Ｓ_ＮＢを全ゲート容量に対応する面積の２／
３以下と規定したものである。

【００９４】また、テラスゲート等、ゲート絶縁膜６の
厚さｔ_ｏｘが部分的に異なる場合は、次の（８）式を満
たすように、ＩＧＢＴが設計される。

【００９５】

【数３】次に、このようなＩＧＢＴの動作について説明する。

【００９６】前述同様にＩＧＢＴがターンオンする際
に、高コレクタ電圧時には、ｐ型エミッタ層１から注入
された正孔がｎ型ベース層３中の高電界により加速され
て、ｎ型ベース層３とゲート絶縁膜６との界面に到達す
る。

【００９７】高コレクタ電圧時には、ｎ型ベース層３の
電位はゲート電圧よりも高いため、ｎ型ベース層３の界
面に正孔のチャネル（蓄積層）が形成される。

【００９８】この正孔のチャネルの正電荷により、IIＡ
−IIＡ断面に沿ってゲート電極７内に負電荷が誘起され
る。

【００９９】しかしながら、このＩＧＢＴは、従来とは
異なり、IIＢ−IIＢ断面に示す部分で、ｐ型ベース層４
中のゲート絶縁膜６との界面にｎチャネルが生成され、
このｎチャネルによりゲート電極７中の負電荷が打ち消
されてゲート電極７に正電荷が誘起され、負の容量が生
じない。また、高コレクタ電圧時に正孔がエミッタ電極
８に排出されるために、さらに負の容量を生じにくくし
ている。よって、ゲート電圧の安定を確保することがで
きる。

【０１００】上述したように第１の実施形態によれば、
コレクタ電極１とエミッタ電極８との間に電圧が印加さ
れたとき、ゲート電極７からみた容量が常に正値又は零
値であるので、高コレクタ電圧時のゲートの負の微分容
量を無くしたことにより、高電圧、高電流時にもゲート
電圧を安定させ、電流不均一や発振等を阻止でき、もっ
て、装置を破壊から保護して信頼性を向上させることが
できる。

【０１０１】また、コレクタ電極１とエミッタ電極８と
の間の電流がしゃ断状態のとき、ゲート電極７からみた
容量の最小値を当該容量の最高値の１／３以上とするた
め、ゲート絶縁膜６のうちのｎ型ベース層３に接する部
分の面積Ｓ_ＮＢをゲート電極７の全面積Ｓ_Ｇの２／３以
下に制限したので、前述した作用効果を容易且つ確実に
奏することができる。

【０１０２】また、ｎ型ベース層３の長さを１００μｍ
以上としたので、前述した作用効果を１２００Ｖ以上の
高耐圧のＩＧＢＴに実現させることができる。

【０１０３】（第２の実施形態）次に、第２の実施形態
に係るＩＧＢＴについて説明する。

【０１０４】図３はこのＩＧＢＴの構成を示す平面図で
ある。本実施形態は、第１の実施形態の変形構成であ
り、ｐ型ベース層４の平面形状を変形させたものであっ
て、具体的には図６６に示すように、部分的にゲート絶
縁膜６の全幅にわたってｎ型ベース層３上に形成される
ｐ型ベース層４を梯子形の平面形状としている。

【０１０５】以上のような構成としても、第１の実施形
態と同様の効果を得ることができ、また、ｐ型ベース層
４のパターンが図１に示す構成よりも均一的に形成され
るので、より一層ゲート電圧の安定性の向上を期待する
ことができる。

【０１０６】（第３の実施形態）次に、第３の実施形態
に係るＩＧＢＴについて説明する。

【０１０７】図４はこのＩＧＢＴの構成を示す断面図で
ある。本実施形態は、第１の実施形態の変形構成であ
り、ｐ型ベース層４の変形構成であって、具体的には図
４に示すように、ゲート電極７の中央部直下のｎ型ベー
ス層３表面に選択的にｐ型層１０が形成されている。

【０１０８】ここで、ｐ型層１０は、図示しないが、エ
ミッタ電極８直下の各ｐ型ベース層４に接続されてい
る。

【０１０９】このような構成により、ｐ型層１０の電位
はエミッタ電位に固定される。このため、高コレクタ電
圧時でも、ｐ型層１０の表面は低電圧に保持される。

【０１１０】ここで、ゲート電圧が正であると、ｐ型層
１０の表面に反転層が形成されることにより、第１の実
施形態と同様に、ゲート電圧を正に保持することができ
る。

【０１１１】なお、本構造は、特に２ｋＶ以上の高耐圧
のＩＧＢＴに有効である。例えば高耐圧ＩＧＢＴの場
合、オン状態において、キャリアの蓄積と低オン抵抗化
とを図るため、ゲート幅Ｌを例えば６０μｍ以上にする
ことが好ましい。この場合、ｐ型層は、ゲート幅Ｌの１
／３以上の幅（例えば２０μｍ幅）とすればよい。

【０１１２】本構造によれば、ゲート幅Ｌが広いために
ｐ型層１０とｐ型ベース層４との一体化が可能になり、
低オン抵抗化をも併せて実現することができる。

【０１１３】（第４の実施形態）次に、第４の実施形態
に係る半導体装置について説明する。

【０１１４】図５はこの半導体装置の構成を示す斜視断
面図であり、図６はこの半導体装置の構成を示す平面図
であり、図７は図６のVII Ａ−VII Ａ線及びVII Ｂ−VI
I Ｂ線矢視断面図である。

【０１１５】本実施形態は、第１の実施形態の変形構成
であり、ｎ型ベース層３中におけるゲート絶縁膜６との
界面の正孔を積極的に排出させる構成であって、具体的
には図５乃至図７に示すように、ｎ型ベース層３の表面
にｐ型層１１を選択形成したＩＧＢＴ領域と、このｐ型
層１１をソースとしたｐチャネルＭＯＳＦＥＴ領域とが
１チップ内に設けられている。

【０１１６】ここで、ｐチャネルＭＯＳＦＥＴは、ＩＧ
ＢＴ領域のｐ型層１１がｎ型ベース層３表面で長手方向
に延長されてなるｐ型ソース層１１ｓと、ＩＧＢＴのｐ
型ベース層４がｎ型ベース層３表面で長手方向に延長さ
れてなるｐ型ドレイン層４ｄと、ＩＧＢＴのエミッタ電
極８がｐ型ベース層４上及びｎ型ソース層５上で長手方
向に延長されてｐ型ドレイン層４ｄ上に選択的に形成さ
れたエミッタ電極８ｅとを備えている。

【０１１７】また、ｐチャネルＭＯＳＦＥＴは、ｐ型ド
レイン層４ｄの一部上、ｐ型ソース層１１ｓの一部上及
びこれら両層４ｄ，１１ｓ間のｎ型ベース層３上にゲー
ト絶縁膜６を介してゲート電極１２が形成されている。
なお、このゲート電極１２は、エミッタ電極８ｅに電気
的に接続されており、ＩＧＢＴのゲート電極７とは電気
的に絶縁されている。

【０１１８】また、ｐ型ソース層１１ｓ上には、その長
手方向に沿ってフローティング電極１３が形成されてい
る。フローティング電極１３は、ｐチャネルＭＯＳＦＥ
Ｔ領域からＩＧＢＴ領域にかけてｐ型層１１ｓ，１１の
電位を均一化させるためのものであり、ＩＧＢＴ及びｐ
チャネルＭＯＳＦＥＴにおける各電極７，８，８ｅ，１
２とは絶縁され、電位的に浮いた状態となっている。

【０１１９】次に、このような半導体装置の動作を説明
する。

【０１２０】前述同様にＩＧＢＴがターンオンする際
に、コレクタ電圧の印加時には、ｐ型エミッタ層１から
注入された正孔がｎ型ベース層３中の高電界により加速
されて、ｎ型ベース層３とゲート絶縁膜６との界面に到
達する。このとき、ＩＧＢＴのｐ型層１１は電位的に浮
いており、ｎ型ベース層３とゲート絶縁膜６との界面に
おけるキャリア蓄積を阻止しない。そのため、本実施形
態では、オン電圧の上昇はおこらない。

【０１２１】ここで、高コレクタ電圧の印加時には、ｎ
型ベース層３の電位はゲート電圧よりも高いため、ｎ型
ベース層３の界面に正孔のチャネル（ｐチャネル）が形
成される。

【０１２２】すなわち、高コレクタ電圧時には、このｐ
チャネルにより、ｐチャネルＭＯＳＦＥＴのｐ型ソース
層１１ｓとｐ型ドレイン層４ｄとが短絡される一方、ｐ
型層１１及びｐ型ソース層１１ｓの電位が数Ｖ上昇す
る。

【０１２３】これにより、ｐチャネルＭＯＳＦＥＴにお
いては、ＩＧＢＴのｐ型層１１からの正孔電流がｐ型ソ
ース層１１ｓ及びｐチャネルを介してｐ型ドレイン層４
ｄに流れ、ｐ型ソース層１１ｓの電位がｐチャネルＭＯ
ＳＦＥＴのＶｔｈ（例えば４Ｖ程度）に固定される。

【０１２４】従って、ＩＧＢＴのｎ型ベース層３表面の
正孔をもｐ型層１１から排出できるので、負のゲート容
量を発生させず、ゲート電圧の安定性を向上させること
ができる。この際、Ｃの容量は後述する（１１）式に従
う。

【０１２５】（第５の実施形態）次に、第５の実施形態
に係るＩＧＢＴについて説明する。

【０１２６】図８はこのＩＧＢＴの構成を示す断面図で
あり、図６４とは異なる部分について述べる。本実施形
態は、容量Ｃ１を増加させる（６）式の方法とは異な
り、結果的にエミッタ電位を用いてゲートの負の容量を
阻止する構成であり、具体的には図８に示すように、ゲ
ート絶縁膜６及びゲート電極７を介してｎ型ベース層３
に対向したゲート電極７上の絶縁膜１４ｕの厚さが、ゲ
ート電極７上の絶縁膜１４の他の部分よりも薄く形成さ
れた構造となっている。なお、各ＩＧＢＴのエミッタ電
極８は、ゲート電極７上の絶縁膜１４，１４ｕ上を通っ
て互いに接続されている。

【０１２７】このような構造により、エミッタ電極８の
負電位が絶縁膜１４ｕの薄い層を介してゲート電極７に
正電荷を誘起させ、結果的にゲートの負の容量を阻止す
ることができるので、第１及び第２の実施形態と同様の
効果を実効動作領域を減らさずに実現することができ
る。

【０１２８】（第６の実施形態）次に、第６の実施形態
に係るＩＧＢＴパッケージについて説明する。図９はこ
のＩＧＢＴパッケージの構成を示す回路図である。この
ＩＧＢＴパッケージ２１は、本発明に係るＩＧＢＴをパ
ッケージ化のときの容量設計により実現した構成であ
り、ＩＧＢＴのパッケージ内のゲートＧ・エミッタＥ間
に容量Ｃが接続されている。

【０１２９】これにより、容量Ｃ１を増加させ、ゲート
の負の容量の発生を阻止することができる。

【０１３０】なお、図１０に示すように、図９に示す構
成に加え、ＩＧＢＴパッケージ２２内のゲートＧ・エミ
ッタＥ間において、容量Ｃに直列に抵抗Ｒを接続しても
よい。このような構成としても、容量Ｃ１の増加による
前述した効果に加え、抵抗Ｒが配線インダクタンスによ
る振動を防止するため、一層安定性を向上させることが
できる。

【０１３１】（第７の実施形態）次に、第７の実施形態
に係るＩＧＢＴパッケージについて説明する。図１１は
ＩＧＢＴパッケージの構成を示す回路図である。このＩ
ＧＢＴパッケージ２３は、２つのＩＧＢＴ（領域又はチ
ップ）の両ゲート電極間に容量Ｃと抵抗Ｒと直列接続さ
れた構成である。なお、ＩＧＢＴパッケージ２３の各ゲ
ート電極Ｇは、個別にゲート抵抗ＲＧ１，ＲＧ２を介し
て図示しないゲートバイアス回路に接続可能となってい
る。

【０１３２】ここで、ゲートＧ間に挿入された容量Ｃ
は、ＩＧＢＴ本来のＣ２＋、Ｃ１に対し、次の（９）式
を満たす値である。

【０１３３】

【数４】

【０１３４】（９）式は、ゲートＧ間に挿入される容量
Ｃが、第６の実施形態の１／２倍であることを示してい
る。これは、図６６に示したように、２つのＩＧＢＴの
ゲート電圧Ｖ_Ｇが上下対称に動くので、挿入した容量Ｃ
によるゲート電圧Ｖ_Ｇへの影響は、ゲート・エミッタ間
に容量を挿入した時の２倍の効果となるからである。

【０１３５】このような構成により、ＩＧＢＴを並列接
続した場合の電流不均一を阻止することができる。

【０１３６】なお同様に、図１２に示すように、ＩＧＢ
Ｔパッケージ２４内は、３つのＩＧＢＴを並列接続し、
各ゲート電極Ｇ間を個別に容量Ｃ，抵抗Ｒの直列回路で
互いに接続した構成としてもよい。

【０１３７】この３並列の場合には、容量Ｃは次の（１
０）式のように示される。

【０１３８】

【数５】

【０１３９】また、４つ以上のＩＧＢＴを並列させてな
るＩＧＢＴパッケージも同様に、第６の実施形態の容量
Ｃに比べて（１／ＩＧＢＴ個数）倍の値をもつ容量Ｃ
（及び抵抗Ｒ）を各ゲート間に接続すればよい。

【０１４０】但し、スター形に各ＩＧＢＴ間に容量Ｃを
挿入する場合には、容量Ｃは、ＩＧＢＴの個数によら
ず、次の（１１）式を満たす値となる。

【０１４１】

【数６】

【０１４２】（第８の実施形態）次に、第８の実施形態
に係るＩＥＧＴについて説明する。

【０１４３】図１３はこのＩＥＧＴの構成を示す平面図
であり、図１４は図１３のXIV Ａ−XIV Ａ線矢視断面図
及びXIV Ｂ−XIV Ｂ線矢視断面図である。本実施形態
は、第１及び第２の実施形態をトレンチ型素子に適用し
た変形例であり、具体的には図１３及び図１４に示すよ
うにプレーナ型のゲート絶縁膜６及びゲート電極７に代
えて、ｎ型ソース層５の表面にはｐ型ベース層４を介し
てｎ型ベース層３に達する深さまで溝（トレンチ）が掘
られている。

【０１４４】溝内は、ｎ型ベース層３とｎ型ソース層５
とに挟まれたｐ型ベース層４側面に設けられたゲート絶
縁膜６ｔに囲まれて埋込み型のゲート電極７ｔが配置さ
れている。このゲート電極７ｔは、図示しないゲート端
子に接続されている。

【０１４５】また、各溝間において、２つのｎ型ソース
層５が各溝表面に個別に接するように形成されたｐ型ベ
ース層４は、ｎ型ベース層３の表面に選択的に形成され
ている。すなわち、各溝間においては、図１４のXIV Ｂ
−XIV Ｂ間に示す如き各ｎ型ソース層５及びｐ型ベース
層４を有するＩＥＧＴ領域と、図１４のXIV Ａ−XIVＡ
間に示す如き各ｎ型ソース層５及びｐ型ベース層４を持
たない素子無効領域とが交互に形成されている。

【０１４６】ここで、素子無効領域では、ＩＥＧＴ領域
におけるｐ型エミッタ層１の深さに比べ、ｐ型エミッタ
層１が深く形成されている。

【０１４７】以上のように、部分的にｐ型エミッタ層１
を深く形成した構成により、部分的にｎ型ベース層３中
の高電界を打消してｐ型エミッタ層１から注入される正
孔の加速の度合を低減し、ｎ型ベース層３とゲート絶縁
膜６ｔとの界面に到達する正孔の量を低減して反転層を
生じさせないので、負の容量を打消すことができる。

【０１４８】なお、この部分的にｐ型エミッタ層１を深
くした構成は、ゲート端子に接続されるがｎ型ソース層
５及びｐ型ベース層４に接してない無効なゲート電極７
ｔに適用しても、負の容量を打ち消すことができる。

【０１４９】（第９の実施形態）次に、第９の実施形態
に係るＩＥＧＴについて説明する。

【０１５０】図１５はこのＩＥＧＴの構成を示す断面図
であり、図５８とは異なる部分について述べる。本実施
形態は、ｎ型ベース層３の高電界の影響を小さくして負
の容量を阻止する構成であって、具体的には図１５に示
すように、通常２つであるｎ型ソース層５の個数を各ゲ
ート間毎に１つとし、且つ各ゲート間の距離ＷＧを小さ
くした構成である。なお、この第９乃至第１２の実施形
態は、個々には述べないが、図１３とは異なり、ｎ型ソ
ース層５及びｐ型ベース層４は表面のストライプ方向に
沿っては一定の構成となっている。

【０１５１】また、各ゲート間の距離ＷＧは、例えば３
〜４μｍ程度に設計されている。

【０１５２】以上のような各ゲート間の距離ＷＧを３〜
４μｍ程度に小さくした構成により、電子の注入量を増
やすことができるので、ｎ型ベース層３中の高電界の影
響を小さくでき、もって、負のゲート容量を阻止するこ
とができる。

【０１５３】また、ｎ型ソース層５を各ゲート間毎に１
つとした構成により、容易且つ確実に、各ゲート間の距
離ＷＧを３〜４μｍ程度に小さくすることができる。

【０１５４】（第１０の実施形態）次に、本発明の第１
０の実施形態に係るＩＥＧＴについて説明する。

【０１５５】図１６はこのＩＥＧＴの構成を示す断面図
であり、図５９とは異なる部分について述べる。本実施
形態は、とばし領域のゲート電極における負電荷の排出
を図るものであり、具体的には図１６に示すように、ｎ
型ソース層５をもたないｐ型ベース層４間に配置された
無効なゲート電極７ｔが、ゲート端子との接続に代え
て、エミッタ端子に接続された構成となっている。

【０１５６】以上のような構成により、ゲート電極７ｔ
をエミッタに対して一定電位に固定するので、とばし領
域のゲート電極７ｔに生じる負電荷を排出させ、もっ
て、ゲート電極７ｔにおける負電荷の影響を阻止するこ
とができる。

【０１５７】（第１１の実施形態）次に、本発明の第１
１の実施形態に係るＩＥＧＴについて説明する。

【０１５８】図１７はこのＩＥＧＴの構成を示す断面図
であり、図５９とは異なる部分について述べる。本実施
形態は、負のゲート容量の減少を図るため、とばし領域
と、ＩＥＧＴ領域とをグループ化したものであって、具
体的には図１７に示すように、２つのとばし（ｎ型ソー
ス層５の無い）領域と、２つのＩＥＧＴ領域とが交互に
配置されている。なお、とばし領域と、ＩＥＧＴ領域と
の個数の比は、２：２（＝１：１）となっている。

【０１５９】また、とばし領域内の埋込み型のゲート電
極７ｔは、エミッタ端子に接続されている。一方、図中
にＧで示されるゲート電極７ｔは、通常通り、ゲート端
子（図示せず）に接続されており、以下同様とする。

【０１６０】以上のようなＩＥＧＴは、図５９に示す構
成のとばしの個数比（１：１）と同一のとばしの個数比
にもかかわらず、図５９に示す構成とは異なり、とばし
領域のゲート電極７ｔがエミッタに対して一定電位に固
定されるので、前述同様に、負のゲート容量を抑制する
ことができる。

【０１６１】また、無効なゲートは、使用するゲート電
極とは電位的に分離してアース又は固定電位に接続する
ことにより、ゲート電位に接続した場合に比べ、特性が
向上する。すなわち、ゲート容量が減るので、零電位に
落とすときのスイッチング速度が向上される。また、余
分な容量がないことにより、素子動作が安定するので、
信頼性を向上できる。具体的には、ＳＯＡ（safety ope
rating area ）を広げることができる。

【０１６２】なお、変形例としては、図１８に示すよう
に、とばし領域及びＩＥＧＴ領域を夫々ｍ個づつグルー
プ化すると、（ｎ−１）個の無効なゲートをエミッタに
対して一定電位に固定することができる。

【０１６３】なお、本実施形態では、とばし領域とＩＥ
ＧＴ領域との個数が互いに同数である場合についてのみ
説明したが、これに限らず、とばし領域とＩＥＧＴ領域
とが互いに異なる場合の個数比に対しても同様に実施で
きる。また、１個のとばし領域に対するＩＥＧＴ領域の
個数比は、１〜４個の範囲内にあることが高耐圧や大電
流等の素子特性上からも好ましい。また、これは個数比
であるため、実際にはｍ個のとばし領域と、ｍ〜４ｍ個
のＩＥＧＴ領域とが交互に配置可能なことを示してい
る。

【０１６４】（第１２の実施形態）次に、本発明の第１
２の実施形態に係るＩＥＧＴについて説明する。

【０１６５】図１９はこのＩＥＧＴの構成を示す断面図
である。本実施形態は、第１１の実施形態の変形構成で
あり、トレンチ酸化膜界面での界面再結合により消滅
するキャリア数を少なくし、ｎ型ベース層３中の蓄積キ
ャリア量の増加を図るものであって、具体的には図１９
に示すように、例えば３つのとばし領域中の２つのゲー
ト電極とエミッタ端子との間に、エミッタ端子を正電位
側とし、ゲート電極を負電位側として直流電源３０を挿
入した構成となっている。

【０１６６】以上のような構成により、とばし領域のゲ
ート電極７ｔにおけるゲート絶縁膜６ｔとのｎ型ベース
層３とのトレンチ酸化膜界面には、反転層（inversion
layer ）あるいは界面蓄積層（accumulation layer）が
形成され、界面での電子濃度ｎsと、界面での正孔濃度
ｐsとは互いにいずれかが他に比べて非常に多数となる
関係をもつ（ｎ_ｓ≪ｐ_ｓ又はｎ_ｓ≫ｐ_ｓ）。

【０１６７】ここで、一般に高注入状態で、酸化膜界面
で消滅するキャリアは、（１ｃｍ^２、１秒当り）Ｕｓ＝
ｓ_０（ｐ_ｓｎ_ｓ）／（ｐ_ｓ＋ｎ_ｓ）で表せる。但し、ｓ
_０は界面再結合速度である。

【０１６８】このとき、界面で再結合するキャリアは、
図２０に示すように、ｐ_０＝ｎ_０で最大となる。これは
例えばゲート電極７ｔとエミッタ端子とが同電位である
場合にｐ_０＝約ｎ_０となる。

【０１６９】しかしながら、本実施形態のＩＥＧＴは、
とばし領域中のゲート電極７ｔに電圧が印加され、ゲー
ト絶縁膜６ｔとｎ型ベース層３との界面がｎ_ｓ≪ｐ_ｓ、
又はｎ_ｓ≫ｐ_ｓの状態となっているので、トレンチ酸化
膜界面での再結合量を低減させ、ｎ型ベース層３中の蓄
積キャリアを増大でき、もって、負のゲート容量を低減
させることができる。

【０１７０】なお、とばし領域中のゲート電極７ｔに印
加する電圧は０．５Ｖ程度よりも小さい電圧でも有効で
ある。このため、電圧の印加に代えて、高濃度にドープ
したポリシリコンゲートにより、ゲートにビルトイン電
圧を生じさせる構成としても、外部から電圧を印加する
ことなく、同等の作用効果を得ることができる。

【０１７１】（第１３の実施形態）第１３〜第１９の実
施形態は短絡状態からの素子の保護に関する。

【０１７２】図２１及び図２２は本発明の第１３の実施
形態に係る半導体装置の短絡保護システムを示す回路図
である。この短絡保護システムは、図６３に示した構成
と同様に短絡時の半導体装置の保護を図るものである。

【０１７３】概略的には、この短絡保護システムは、ゲ
ート容量ＣＧ（通常動作で１０ｎＦ）を持つ主ＩＧＢＴ
素子（型番：ＧＴ２５Ｑ１０１）Ｍ１のゲートとそのゲ
ート駆動回路(gate driver) Ｇｄ１との間に、Ｃ１２、
Ｒ４及びＲ５を有する電圧ブリッジ回路と、この電圧ブ
リッジ回路に接続された差動アンプ（型番：ＬＦ３５
６）ＡＭ１と、差動アンプＡＭ１から出力を受けてゲー
ト・アース間を導通状態にするトランジスタＴｒ１（型
番：ＭＰＳＡ５６）とを備えた短絡保護回路ＳＣＰが挿
入されている。

【０１７４】ここで、電圧ブリッジ回路は、差動アンプ
ＡＭ１の反転入力端子に主ＩＧＢＴ素子Ｍ１のゲート電
荷に対応する電圧を供給し、非反転入力端子にゲート電
荷が図２３に示す禁止領域（prohibited area ）内にあ
るか否かを判定するための基準電圧を供給する機能をも
っている。この電圧ブリッジ回路は、Ｒ４（ＲRef ）又
はＲ４に接続された電源Ｖref の調整により、図２３に
示すように、ゲート電荷の禁止領域をダイナミックに変
更可能となっている。

【０１７５】差動アンプＡＭ１は、主ＩＧＢＴ素子Ｍ１
のゲートに蓄積されたゲート電荷をＣ１２の両端の電圧
から検知し、検知結果が禁止領域に入るか否かをＣＧ、
Ｃ１２、Ｒ４及びＲ５からなる電圧ブリッジ回路により
検知し、ゲート電荷が禁止領域内にあるとき、出力をト
ランジスタＴｒ１のベースに与える機能を有する。

【０１７６】なお、ゲートとゲート駆動回路との間の抵
抗Ｒ１は、ゲート容量ＣＧとキャパシタＣ１２との間の
不要な振動を除去する機能を有し、短い配線長のときに
はより小さい値への変更あるいは省略が可能である。

【０１７７】次に、このような半導体装置の短絡保護シ
ステムの動作を述べる。通常時、主ＩＧＢＴ素子Ｍ１
は、その動作範囲内で電流がオン／オフされている。こ
のとき、差動アンプＡＭ１は、主ＩＧＢＴ素子Ｍ１のゲ
ート電荷をＣ１２の両端の電圧から検知し、検知結果が
禁止領域の外にあることを電圧ブリッジ回路により検知
している。

【０１７８】一方、短絡時、主ＩＧＢＴ素子Ｍ１は大電
流が流れると共に、ゲート電荷が図２３内の禁止領域に
入る。

【０１７９】差動アンプＡＭ１は、ゲート電荷が禁止領
域に入ったことを検知し、出力をトランジスタＴｒ１の
ベースに与える。トランジスタＴｒ１は、ベース入力に
より、オン状態となり、抵抗Ｒ８及びダイオードＤなど
を介してゲートとアースとを導通させ、ゲート電圧を低
下させる。

【０１８０】ゲート電圧の低下により、主ＩＧＢＴ素子
Ｍ１がオフ状態となると共に、ゲート電荷が禁止領域か
ら脱して通常動作領域に入り、主ＩＧＢＴ素子Ｍ１が保
護される。

【０１８１】ここで例えば、図２４に示すように、本実
施形態の短絡保護回路ＳＣＰが無い場合、短絡時に約２
００Ａの電流が主ＩＧＢＴ素子Ｍ１に流れる。一方、本
実施形態のように短絡保護回路ＳＣＰを挿入すると、主
ＩＧＢＴ素子Ｍ１に流れる電流値が抑制される。また、
Ｖref の変更により、保護動作を開始する電流値を任意
に設定することができる。

【０１８２】上述したように本実施形態によれば、電圧
ブリッジ回路にてゲート電荷を検出し、差動アンプＡＭ
１がゲート電荷が禁止領域にあるか否かを検知し、禁止
状態のとき、トランジスタＴｒ１がゲート電圧を低下さ
せてゲート電荷を通常動作領域に入れて主ＩＧＢＴ素子
Ｍ１を破壊から保護することができる。

【０１８３】また、本実施形態の短絡保護回路ＳＣＰ
は、図２２に示したように、ゲート駆動回路Ｇｄ１と主
ＩＧＢＴ素子Ｍ１のゲートとの間に挿入するだけで、主
ＩＧＢＴ素子Ｍ１に短絡保護機能を付加することができ
る。このため、既設のＩＧＢＴ、又はＩＧＢＴを用いた
装置に容易に適用できる。すなわち、センスＩＧＢＴ素
子Ｓ１を内蔵していないＩＧＢＴチップでも短絡保護機
能を付加することができる。また、短絡保護回路は、Ｉ
Ｃ化などによりゲート駆動回路に内蔵できるため、コス
トをほとんど上昇させずに実現できる。

【０１８４】短絡保護回路は、小さい面積で実現でき、
ゲート電荷の検知からゲート電圧の低下に至るまでのフ
ィードバックループを短縮できるので、従来とは異な
り、保護の遅れや不安定な発振を解消することができ
る。

【０１８５】Ｖref 等の調整によって保護レベルを電気
的に制御できる。このため、主ＩＧＢＴの温度や動作モ
ードなどの状況に応じ、短絡保護方法をプログラミング
することができる。

【０１８６】（第１４の実施形態）図２５は本発明の第
１４の実施形態に係る半導体装置の短絡保護システムに
おけるゲート電荷の検出方法を示す回路図である。

【０１８７】本実施形態は、第１３の実施形態を改良し
た変形例である。すなわち、第１３の実施形態は、ゲー
ト電荷をゲート回路に直列に挿入したキャパシタＣ１２
の両端の電圧で検知している。しかし、この第１３の実
施形態では、キャパシタＣ１２の電圧分担によってゲー
ト電圧が変化するため、主ＩＧＢＴ素子Ｍ１がオン状態
のとき（ゲートに正電圧が印加されるとき）、ゲート駆
動回路Ｇｄ１が与えた電圧より若干低い電圧が主ＩＧＢ
Ｔ素子Ｍ１のゲートに印加されてしまう。

【０１８８】一方、本実施形態は、ゲートに蓄積された
電荷を、ゲート駆動回路Ｇｄ１の電源配線を流れる電流
に基づいて、検出している。

【０１８９】図示するように、ゲート駆動回路Ｇｄ１の
入力抵抗は非常に高いので、ゲートに流れ込む電荷は、
次式に示すように、ゲート駆動回路Ｇｄ１に流入する電
流Ｉ１と流出する電流Ｉ２との差を積分して得られる。

【０１９０】ＱＧ＝∫（Ｉ１−Ｉ２）ｄｔ以下、前述同
様に、図示しない差動アンプにより、ゲート電荷が禁止
領域に入るか否かを検知し、ゲート電荷が禁止領域に入
るとき、ゲート電圧を低下させて主ＩＧＢＴ素子Ｍ１を
短絡から保護する。

【０１９１】上述したように本実施形態によれば、第１
３の実施形態の効果に加え、ゲート駆動回路からゲート
に印加される電圧を低減させずに、ゲート電荷を検知し
て短絡保護動作を実現することができる。

【０１９２】（第１５の実施形態）図２６は本発明の第
１５の実施形態に係る半導体装置の短絡保護システムに
おけるゲート電荷の検出方法を示す回路図である。

【０１９３】本実施形態は、第１４の実施形態の変形で
ある。具体的には本実施形態は、図２６及び次式に示す
ように、抵抗Ｒccでの電圧降下により、ゲート駆動回路
Ｇｄ１における流入電流Ｉ１と流出電流Ｉ２とを検知
し、さらに両電流Ｉ１，Ｉ２の差を積分して、ゲートに
流れ込む電荷ＱＧを検知する。

【０１９４】ＱＧ＝∫−（Ｖ１−Ｖ２）／Ｒcc ｄｔ但し、Ｉ１＝Ｖ１／Ｒcc、Ｉ２＝Ｖ２／Ｒcc このような構成としても、第１４の実施形態と同様の効
果を得ることができる。

【０１９５】なお、本実施形態は、図２７に示すように
変形できる。すなわち、図２７に示すように、両電流Ｉ
１，Ｉ２の差を抵抗Ｒａにより取り出し、積分回路によ
って次式に示すように、ゲートに蓄積された電荷ＱＣを
検知してもよい。

【０１９６】ＱＧ＝２・Ｒ１・Ｃ・Ｖ３／Ｒccこのよう
に変形しても同様の効果を得ることができる。

【０１９７】（第１６の実施形態）図２８は第１６の実
施形態に係る半導体装置の短絡保護システムにおけるゲ
ート電荷の検出方法を示す回路図である。

【０１９８】本実施形態は、第１４又は第１５の実施形
態の変形である。具体的には本実施形態は、図２８に示
すように、カレントミラー回路を通して電流を検出し、
この電流をキャパシタＣに流し込むことにより、次式に
示すように、ゲートに流れ込む電荷ＱＧがキャパシタＣ
の両端の電圧差Ｖ４に基づいて検知する。

【０１９９】ＱＧ＝Ｃ・Ｖ４・ｒ但し、ｒ；mirror current factorこのような構成とし
ても、第１５又は第１６の実施形態と同様の効果を得る
ことができる。また、本実施形態においては、カレント
ミラー回路のミラー側トランジスタＴｒ１３，Ｔｒ１４
のチップ上の実効面積を入力側トランジスタＴｒ１１，
Ｔｒ１２のそれよりも小さくすると、回路の消費電力が
低減されるため、有利である。この実効面積の比率は、
ミラー側トランジスタＴｒ１３，Ｔｒ１４を１としたと
き、入力側トランジスタＴｒ１１，Ｔｒ１２を５〜１０
００の範囲内にすることが望ましい。

【０２００】（第１７の実施形態）図２９は本発明の第
１７の実施形態に係る半導体装置の短絡保護システムに
おけるゲート駆動回路及びゲート電荷の検出方法を示す
回路図である。

【０２０１】本実施形態は、第１６の実施形態にて図２
８に示した構成が、図２９に示すように、ゲート駆動回
路Ｇｄ１をも含めて具体化されている。

【０２０２】図２９において、入力端子ＩＮの電位に連
動するＴｒ１１〜Ｔｒ１４がゲート駆動回路Ｇｄ１に対
応し、ゲート駆動回路Ｇｄ１のＴｒ１３，Ｔｒ１４を流
れる電流を取出すためのＴｒ１５〜Ｔｒ１８がカレント
ミラー回路に対応する。但し、説明の便宜上、図面中で
はこれらの複合回路を符号Ｇｄ１で示す。

【０２０３】ゲート駆動回路Ｇｄ１は駆動出力端子ＯＵ
Ｔから電流を出力する。カレントミラー回路は取出し端
子ＯＵＴＲＥＦから電流を出力する。なお、駆動出力端
子ＯＵＴに流れる電流と取出し端子ＯＵＴＲＥＦに流れ
る電流とは、ミラートランジスタの実効面積の比率に比
例し、取出し端子ＯＵＴＲＥＦの電圧とは無関係であ
る。

【０２０４】本実施形態は、以上のような具体的な構成
により、第１６の実施形態と同様の効果を容易且つ確実
に得ることができる。

【０２０５】（第１８の実施形態）図３０は本発明の第
１８の実施形態に係る半導体装置の短絡保護システムを
示す回路図であり、破線部分には図２９に示した回路が
挿入される。

【０２０６】本実施形態は、第１７の実施形態を、図２
１と同様の電圧ブリッジ回路を用いた回路に適用させた
構成となっている。このような構成としても、第１３及
び第１７の実施形態と同様の効果を得ることができる。

【０２０７】また、本実施形態は、図３１又は図３２に
示すように変形できる。図３１又は図３２に示す変形例
は、短絡保護用のトランジスタＴｒ１がゲート駆動回路
Ｇｄ１の入力側に配置され、このトランジスタＴｒ１に
差動アンプＡＭ１の出力を与える回路である。

【０２０８】これらの変形例は、ゲート駆動回路Ｇｄ１
の高抵抗入力部分にてトランジスタＴｒ１（例えばＭＰ
ＳＡ５６）がアースとの導通動作を実行するので、短絡
保護時にもゲート駆動回路Ｇｄ１に大電流が流れず、ゲ
ート駆動回路Ｇｄ１に電気的な損失や発熱を生じる可能
性が少ないという利点をもっている。

【０２０９】また、トランジスタＴｒ１は、ゲート駆動
回路Ｇｄ１の高抵抗入力部分の信号をアースに導通可能
であればよいので、ゲート駆動回路Ｇｄ１の出力側に設
ける場合に比べて小形化できる。なお、図３２に示す変
形例は、図３１に示す構成に比べ、エミッタ電位が安定
するため、動作の安定化を図ることができる。

【０２１０】（第１９の実施形態）図３３は本発明の第
１９の実施形態に係る半導体装置の短絡保護システムの
構成を示すブロック図である。

【０２１１】この実施形態は、第１３〜第１８の実施形
態の変形例であり、具体的には図３３に示すように、Ｐ
ＷＭ（pulse width modulation）コントローラ３１、デ
ジタル論理回路３２、アナログゲート駆動回路３３及び
主ＩＧＢＴ素子Ｍ１が順次接続されている。

【０２１２】ここで、ＰＷＭコントローラ３１は、デジ
タル論理回路３２から受ける動作状態に基づいて、ゲー
ト信号及びＩＧＢＴ制御データをデジタル論理回路３２
に与えるものである。

【０２１３】デジタル論理回路３２は、ＰＷＭコントロ
ーラ３１から受けるゲート信号をゲート波形制御部３２
ａを通してアナログゲート駆動回路３３に与えるもので
あり、また、アナログゲート駆動回路３３から受ける検
知結果に基づいて短絡保護を開始するか否かを判定し、
判定結果をアナログゲート駆動回路３３の監督回路（su
pervisor）３３ａに与える機能をもっている。

【０２１４】また、デジタル論理回路３２は、省略可能
であるが、他の短絡保護システムとの間で互いに動作状
態を通信する機能３２ｂをもっている。

【０２１５】アナログゲート駆動回路３３は、デジタル
論理回路３２から受けるゲート信号に基づいて、主ＩＧ
ＢＴ素子Ｍ１のゲートに駆動信号を与えるものであり、
また、主ＩＧＢＴ素子Ｍ１のゲート電荷、ゲート電圧、
コレクタ電圧Ｖｃ、コレクタ電流Ｉｃ、温度Ｔｊなどの
検知結果をデジタル論理回路３２に与えると共に、デジ
タル論理回路３２から受ける判定結果に基づいて駆動信
号を制御する監督回路３３ａを備えている。

【０２１６】以上のような構成としても、第１３〜第１
８の実施形態と同様の効を得ることができる。また、主
ＩＧＢＴ素子Ｍ１の温度や動作モードなどの状況に応
じ、短絡保護方法を容易且つ確実にプログラミングする
ことができる。

【０２１７】（第２０の実施形態）第２０〜第２４の実
施形態はターンオフ時のｄＶ／ｄｔの上昇からの素子の
保護に関する。

【０２１８】図３４は本発明の第２０の実施形態に係る
半導体装置の構成を示す断面図である。図示するよう
に、ｐ+ 型エミッタ層４１の一方の表面にはコレクタ電
極４２が形成されている。ｐ+ 型エミッタ層４１の他方
の表面には、ｎ型バッファ層４３及びｎ- 型ベース層４
４が順次形成されている。

【０２１９】ｎ- 型ベース層４４の表面には、選択的に
ｐ型ベース層４５が形成されている。ｐ型ベース層４５
表面には選択的にｎ+ 型ソース層４６が形成されてい
る。ｎ+ 型ソース層４６の表面には、選択的にトレンチ
４７がｐ型ベース層４５を貫通してｎ- 型ベース層４４
の途中の深さまで形成されている。

【０２２０】トレンチ４７内にはゲート絶縁膜４８を介
してゲート電極４９が埋込形成されている。ｎ+ 型ソー
ス層４６の一部及びｐ型ベース層４５上にはエミッタ電
極５０が形成されている。

【０２２１】なお、エミッタ電極５０からゲート電極４
９を含んでコレクタ電極４２に至る破線部分は、主ＩＧ
ＢＴ素子Ｍ１として機能するため、本明細書中、素子部
Ｍ１ａと呼ばれる。

【０２２２】一方、素子部Ｍ１ａから離れたｎ- 型ベー
ス層４４上には選択的に絶縁膜５１を介してセンス電極
５２が形成される。センス電極５２は、抵抗５３を介し
てエミッタ電極５０に接続される一方、ゲート制御部６
０にも接続される。なお、コレクタ電極４２から絶縁膜
５１及びセンス電極５２を含んで抵抗５３に至る破線部
分は、ｄＶ／ｄｔを検出する機能をもつので、本明細書
中、ｄＶ／ｄｔ検出部Ｄｔ１と呼ばれる。

【０２２３】ゲート制御部６０は、センス電極５２の電
位に対応してゲート電極４９とゲート駆動回路（図示せ
ず）との間のゲート抵抗Ｒｇの値を制御する機能と、エ
ミッタ電極５０の電位との対応をとる基板電位固定機能
とを有するものである。

【０２２４】ゲート制御部６０は、ここでは図３５及び
図３６に示す如きノーマリオン型ｐチャネルＭＯＳＦＥ
Ｔが適用される。このｐチャネルＭＯＳＦＥＴは、通常
時にはオン状態でチャネル抵抗が固定値であり、ターン
オフ時に制御端子６９の電位がｄＶ／ｄｔに応じて上昇
してしきい値電圧に近くなると、チャネル抵抗が大とな
る特性を有する。

【０２２５】詳しくはゲート制御部６０は、ｐ型基板６
１の表面に選択的に形成されたｎ型ウェル層６２と、ｎ
型ウェル層６２内に選択的に形成されたｐ+ 型ドレイン
層６３及びｐ+ 型ソース層６４と、両ｐ+ 型層６３，６
４間に形成されたｐ- 型層６５とを半導体層として備え
ている。

【０２２６】ｐ+ 型ドレイン層６３には、ゲート駆動回
路（図示せず）に接続される入力端子６６が形成されて
いる。ｐ+ 型ソース層６４には、素子部Ｍ１ａのゲート
電極４９に接続される出力端子６７が形成されている。
ｐ- 型層６５上には絶縁膜６８を介して制御端子６９が
形成され、この制御端子６９がｄＶ／ｄｔ検出部Ｄｔ１
のセンス電極５２に接続されている。また、ｎ型ウェル
層６２及びｐ型基板６１の上には電位固定端子７０が形
成され、この電位固定端子７０が素子部Ｍ１ａのエミッ
タ電極５０に接続されている。

【０２２７】次に、このような半導体装置の動作を説明
する。素子部Ｍ１ａがターンオフするとき、流れる変位
電流（基板中の空乏層、基板上の絶縁膜５１及びセンス
電極５２からなる容量成分と、ｄＶ／ｄｔとの積）が抵
抗５３を通ってエミッタ電極５０に流れる。これと同時
に、センス電極５２の電位が上昇してゲート制御部６０
の制御端子６９に制御信号を与える。

【０２２８】図３７の（ａ）（ｂ）は前述した図７０の
（ａ）（ｂ）と同じ図である。

【０２２９】図３７の（ｃ）は、ｄＶ／ｄｔの変化（Ｒ
ｇが小のとき）に追従して、センス電極５２の電位Ｖｓ
が変化する波形を示している。Ｖｓの値がゲート制御部
６０のしきい値電圧Ｖａを超えると、ゲート制御部６０
が動作し、図３７の（ｄ）に示すように、入力端子６６
と出力端子６７との間の抵抗成分Ｒｇを増加させる。

【０２３０】その結果、図３７の（ｅ）の実線で示すよ
うに、ｄＶ／ｄｔのピーク値が抑制され、素子部Ｍ１ａ
が破壊から保護される。なお、本実施形態は、従来の最
初からＲｇを大としてｄＶ／ｄｔのピーク値を抑制した
場合に比べ、ターンオフが速いのでオフ損失を低減でき
る。

【０２３１】上述したように本実施形態によれば、通常
のオン状態時にはゲート抵抗Ｒｇを小とし、ターンオフ
時にはゲート抵抗Ｒｇを大とするので、素子部Ｍ１ａ
（主ＩＧＢＴ）のターンオフ時に高いｄＶ／ｄｔによる
破壊を阻止しつつ、ターンオフを高速化し、オフ損失を
低減させることができる。

【０２３２】また、本実施形態は、ｄＶ／ｄｔ検出部Ｄ
ｔ１と素子部Ｍ１ａとを同一基板に形成した場合につい
て説明したが、これに限らず、両者を別体として設けて
も、本発明を同様に実施して同様の効果を得ることがで
きる。

【０２３３】（第２１の実施形態）図３８は本発明の第
２１の実施形態に係る半導体装置に適用される素子部の
構成を示す断面図である。本実施形態は、図３４に示し
たトレンチ構造のゲートに代えて、プレーナ構造のＩＧ
ＢＴが適用されている。すなわち、トレンチ４７が省略
され、絶縁膜７１がｎ- 型ベース層４４、ｐ型ベース層
４５及びｎ+ 型ソース層４６上に形成され、ゲート電極
７２が絶縁層７１上に形成されている。

【０２３４】以上のような構成としても、第２０の実施
形態と同様の効果を得ることができる。なお、図３４及
び図３８では、ＩＧＢＴを素子部Ｍ１ａとして用いた場
合を説明したが、これに限らず、本発明は、縦型のＭＯ
Ｓゲート駆動パワー半導体素子の全てが素子部Ｍ１ａに
適用できる。

【０２３５】この種の縦型のＭＯＳゲート駆動パワー半
導体素子としては、例えばトレンチ型のＭＯＳＦＥＴ又
はプレーナ型のＭＯＳＦＥＴがある。

【０２３６】トレンチ型のＭＯＳＦＥＴは、図３９に示
すように、図３４に示したｐ+ 型エミッタ層４１及びｎ
型バッファ層４３に代えて、ｎ+ 型ドレイン層７３が形
成されている。

【０２３７】同様にプレーナ型のＭＯＳＦＥＴは、図４
０に示すように、図３８に示したｐ+ 型エミッタ層４１
及びｎ型バッファ層４３に代えて、ｎ+ 型ドレイン層７
３が形成されている。

【０２３８】なお、このようにＩＧＢＴとＭＯＳＦＥＴ
では、コレクタ（ＭＯＳＦＥＴではドレイン）側の構造
が異なるが、ｄＶ／ｄｔ検出部Ｄｔ１のコレクタ側を素
子部Ｍ１ａと同じ構造で作ることにより、本発明を前述
同様に実施できる。

【０２３９】（第２２の実施形態）図４１は本発明の第
２２の実施形態に係る半導体装置に適用されるｄＶ／ｄ
ｔ検出部の構成を示す断面図である。本実施形態は、図
３４に示したｎ- 型ベース層４４上の絶縁膜５１及びセ
ンス電極５２に代え、図４１に示すように、接合終端部
のｐ型リサーフ層７４上に絶縁膜７５及びセンス電極７
６が形成されている。

【０２４０】以上のような構成により、第２０の実施形
態の効果に加え、素子部Ｍ１ａの有効面積を増加でき
る。

【０２４１】（第２３の実施形態）図４２は本発明の第
２３の実施形態に係る半導体装置に適用されるｄＶ／ｄ
ｔ検出部の構成を示す断面図である。本実施形態は、図
３４に示した素子部Ｍ１ａのトレンチ構造をｄＶ／ｄｔ
検出部Ｄｔ１に適用させたものである。すなわち、ｎ-
型ベース層４４上の絶縁層５１及びセンス電極５２に代
えて、図４２に示すように、ｎ- 型ベース層４４に形成
されたトレンチ４７ａ内に絶縁層４８ａを介してセンス
電極４９ａが埋込形成されている。

【０２４２】以上のような構成により、素子部Ｍ１ａと
ｄＶ／ｄｔ検出部Ｄｔ１との両者のトレンチ構造を同時
に形成できるので、第２０の実施形態の効果に加え、半
導体装置の製造工程の数を減少できる。

【０２４３】（第２４の実施形態）図４３は本発明の第
２４の実施形態に係る半導体装置に適用されるｄＶ／ｄ
ｔ検出部の構成を示す断面図である。本実施形態は、図
４１及び図４２に示した構成を互いに組合わせたもので
ある。すなわち、図３４に示したｎ- 型ベース層４４上
の絶縁層５１及びセンス電極５２に代えて、図４３に示
すように、接合終端部のｐ型リサーフ層７４内にトレン
チ４７ａが形成され、トレンチ４７ａ内に絶縁層４８ａ
を介してセンス電極４９ａが埋込形成されている。

【０２４４】以上のような構成により、第２０の実施形
態の効果に加え、第２２及び第２３の実施形態の効果を
同時に得ることができる。

【０２４５】なお、第２０〜第２４の実施形態に示した
素子部Ｍ１ａとｄｖ／ｄｔ検出部Ｄｔ１との構成は、夫
々任意に組合せて実施することができる。

【０２４６】また、本発明は、主スイッチング素子がＩ
ＧＢＴ又はＭＯＳＦＥＴである場合を例に挙げて説明し
たが、これに限らず、ＭＣＴ（ＣＭＯＳ Controlled Th
yristor）やＩＧＴＴ等のデバイスにも種々変形して実
施できる。

【０２４７】その他、本発明は、その要旨を逸脱しない
範囲で種々変形して実施できる。

【０２４８】

【発明の効果】以上説明したように本発明によれば、高
電圧、大電流時にもゲート電圧を安定させ、電流不均一
や発振等を阻止でき、もって、装置を破壊から保護して
信頼性を向上できる半導体装置及びその制御方法を提供
できる。

【０２４９】また、ターンオフ時のｄＶ／ｄｔを検知し
て、Ｒｇを制御することにより、変位電流による素子破
壊から保護できる半導体装置を提供できる。

【図面の簡単な説明】

【図１】第１の実施形態に係るＩＧＢＴの構成を示す平
面図

【図２】図１のIIＡ−IIＡ線及びIIＢ−IIＢ線矢視断面
図

【図３】第２の実施形態に係るＩＧＢＴの構成を示す平
面図

【図４】第３の実施形態に係るＩＧＢＴの構成を示す平
面図

【図５】第４の実施形態に係る半導体装置の構成を示す
斜視断面図

【図６】同実施形態における半導体装置の構成を示す平
面図

【図７】図６のVII Ａ−VII Ａ線及びVII Ｂ−VII Ｂ線
矢視断面図

【図８】第５の実施形態に係る半導体装置の構成を示す
断面図

【図９】第６の実施形態に係るＩＧＢＴパッケージの構
成を示す回路図

【図１０】同実施形態におけるＩＧＢＴパッケージの変
形構成を示す回路図

【図１１】第７の実施形態に係るＩＧＢＴパッケージの
構成を示す回路図

【図１２】同実施形態におけるＩＧＢＴパッケージの変
形構成を示す回路図

【図１３】第８の実施形態に係るＩＥＧＴの構成を示す
平面図

【図１４】図１３のXIV Ａ−XIV Ａ線矢視断面図及びXI
V Ｂ−XIV Ｂ線矢視断面図

【図１５】第９の実施形態に係るＩＥＧＴの構成を示す
断面図

【図１６】本発明の第１０の実施形態に係るＩＥＧＴの
構成を示す断面図

【図１７】本発明の第１１の実施形態に係るＩＥＧＴの
構成を示す断面図

【図１８】同実施形態におけるＩＥＧＴの変形構成を示
す断面図

【図１９】本発明の第１２の実施形態に係るＩＥＧＴの
構成を示す断面図

【図２０】同実施形態における動作を説明するための再
結合キャリア数のキャリア比依存性を示す図

【図２１】本発明の第１３の実施形態に係る半導体装置
の短絡保護システムを示す回路図

【図２２】同実施形態における半導体装置の短絡保護シ
ステムを示す回路図

【図２３】同実施形態における設定調整並びに禁止領域
を説明するための図

【図２４】同実施形態における電流の抑制効果を示す図

【図２５】本発明の第１４の実施形態に係る半導体装置
の短絡保護システムにおけるゲート電荷の検出方法を示
す回路図

【図２６】本発明の第１５の実施形態に係る半導体装置
の短絡保護システムにおけるゲート電荷の検出方法を示
す回路図

【図２７】同実施形態の変形構成を示す回路図

【図２８】本発明の第１６の実施形態に係る半導体装置
の短絡保護システムにおけるゲート電荷の検出方法を示
す回路図

【図２９】本発明の第１７の実施形態に係る半導体装置
の短絡保護システムにおけるゲート駆動回路及びゲート
電荷の検出方法を示す回路図

【図３０】本発明の第１８の実施形態に係る半導体装置
の短絡保護システムを示す回路図

【図３１】同実施形態の変形構成を示す回路図

【図３２】同実施形態の変形構成を示す回路図

【図３３】本発明の第１９の実施形態に係る半導体装置
の短絡保護システムの構成を示すブロック図

【図３４】本発明の第２０の実施形態に係る半導体装置
の構成を示す断面図

【図３５】同実施形態におけるゲート制御部の構成を示
す回路記号図

【図３６】同実施形態におけるゲート制御部の構成を示
す断面図

【図３７】同実施形態の動作を説明するためのタイムチ
ャート

【図３８】本発明の第２１の実施形態に係る半導体装置
に適用される素子部の構成を示す断面図

【図３９】同実施形態における素子部の変形構成を示す
断面図

【図４０】同実施形態における素子部の変形構成を示す
断面図

【図４１】本発明の第２２の実施形態に係る半導体装置
に適用されるｄＶ／ｄｔ検出部の構成を示す断面図

【図４２】本発明の第２３の実施形態に係る半導体装置
に適用されるｄＶ／ｄｔ検出部の構成を示す断面図

【図４３】本発明の第２４の実施形態に係る半導体装置
に適用されるｄＶ／ｄｔ検出部の構成を示す断面図

【図４４】本発明の基となる知見を説明するための実験
結果を示す図

【図４５】同知見を説明するためのシミュレーション結
果を示す図

【図４６】同知見を説明するためのシミュレーション結
果を示す図

【図４７】同知見を説明するための模式図

【図４８】同知見を説明するための等価回路図

【図４９】同知見を説明するための等価回路図

【図５０】本発明の骨子を説明するためのＩＧＢＴの断
面図

【図５１】同骨子を説明するための従来のゲート容量−
ゲート電圧特性を示す図

【図５２】同骨子を説明するための容量Ｃ１−ゲート電
圧特性を示す図

【図５３】同骨子を説明するための容量Ｃ２−ゲート電
圧特性を示す図

【図５４】同骨子を説明するための本発明に係るゲート
容量−ゲート電圧特性を示す図

【図５５】本発明の基となる知見を確認した実験結果を
示す図

【図５６】同実験に適用された回路を示す回路図

【図５７】同実験におけるノイズパルス混入後のゲート
電圧の挙動を示す図

【図５８】本発明の基となる知見が確認されたゲートの
とばし無しのトレンチ型ＩＥＧＴ素子の構成を示す図

【図５９】本発明の基となる知見が確認されたゲートの
とばし有りのトレンチ型ＩＥＧＴ素子の構成を示す図

【図６０】同知見が確認された２種類のＩＥＧＴ素子に
おけるゲート容量のゲート電圧依存性を示す図

【図６１】本発明に係る短絡保護に関する知見を説明す
るための図

【図６２】同知見を説明するための図

【図６３】同知見に基づいた保護回路のブロック図

【図６４】従来のＩＧＢＴの構成を示す断面図

【図６５】従来の課題を説明するためのＩＧＢＴの模式
図

【図６６】従来のノイズ混入時のゲート電圧の挙動を示
す図

【図６７】従来のノイズ混入時のコレクタ電圧及びコレ
クタ電流の挙動を示す図

【図６８】従来の半導体装置の短絡保護方式を説明する
ための回路図

【図６９】従来の半導体装置の外観を示す平面図

【図７０】従来のターンオフ時の保護を説明するための
タイムチャート

【符号の説明】

１，４１…ｐ型エミッタ層、２，４２…コレクタ電極、
３，４４…ｎ型ベース層、４，４５…ｐ型ベース層、４
ｄ…ｐ型ドレイン層、５，４６…ｎ型ソース層、６，６
ｔ，４８…ゲート絶縁膜、７，７ｔ，１２，４９…ゲー
ト電極、８，８ｅ，５０…エミッタ電極、１０，１１…
ｐ型層、１１ｓ…ｐ型ソース層、１３…フローティング
電極、１４，１４ｕ…絶縁膜、２１〜２４…ＩＧＢＴパ
ッケージ、３０…直流電源、３１…ＰＷＭコントロー
ラ、３２…デジタル論理回路、３２ａ…ゲート波形制御
部、通信機能…３２ｂ、３３…アナログゲート駆動回
路、３３ａ…監督回路、４３…ｎ型バッファ回路、４７
ａ…トレンチ、４８ａ…絶縁層、４９ａ，５２，７６…
センス電極、５１…絶縁膜、６０…ゲート制御部、６１
…ｐ型基板、６２…ｎ型ウェル層、６３…ｐ+ 型ドレイ
ン層、６４…ｐ+ 型ソース層、６５…ｐ- 型層、６６…
入力端子、６７…出力端子、５１，６８，７１，７５…
絶縁膜、６９…制御端子、７０…電位固定端子、７３…
ｎ+ 型ドレイン層、７４…ｐ型リサーフ層、Ｓ_ＮＢ…面
積、Ｓ_Ｇ…面積、Ｒ，ＲＧ１，ＲＧ２，ＲＧ，Ｒｇ，Ｒ
１〜Ｒ９，Ｒｃｃ，Ｒａ，５３…抵抗、Ｃ，Ｃ１，Ｃ
２，ＣＧ，Ｃ１１〜Ｃ１３…容量、Ｑ_Ｇ…電荷、Ｇｄ１
…ゲート駆動回路、ＡＭ１…差動アンプ、Ｔｒ１，Ｔｒ
１１〜Ｔｒ１８…トランジスタ、ＳＣＰ…短絡保護回
路、Ｍ１…主ＩＧＢＴ素子、Ｓ１…センスＩＧＢＴ素
子、Ｉ１，Ｉ２…電流、Ｍ１ａ…素子部、Ｄｔ１…ｄＶ
／ｄｔ検出部。

フロントページの続き (72)発明者二宮英彰神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者大橋弘通神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者小倉常雄神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型
エミッタ層と、この第２導電型エミッタ層に形成されたコレクタ電極
と、前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に形成された第１導電型
ソース層と、この第１導電型ソース層と前記第２導電型ベース層とに
形成されたエミッタ電極と、前記第１導電型ソース層の表面から前記第２導電型ベー
ス層を貫通して前記第１導電型ベース層の途中の深さま
で形成された第１トレンチ内にゲート絶縁膜を介して埋
込形成されたゲート電極と、前記第２導電型ベース層の表面から前記第１導電型ベー
ス層の途中の深さまで形成された第２トレンチ内に絶縁
膜を介して埋込形成された埋込電極とを備え、この埋込電極と前記エミッタ電極とは電気的に接続され
て実質的に同電位となっていることを特徴とする半導体
装置。
【請求項２】第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型
エミッタ層と、この第２導電型エミッタ層に形成されたコレクタ電極
と、前記第１導電型ベース層における前記第２導電型エミッ
タ層とは反対側の表面に形成された第２導電型ベース層
と、この第２導電型ベース層の表面に形成された第１導電型
ソース層と、この第１導電型ソース層と前記第２導電型ベース層とに
形成されたエミッタ電極と、前記第１導電型ソース層の表面から前記第２導電型ベー
ス層を貫通して前記第１導電型ベース層の途中の深さま
で形成された第１トレンチ内にゲート絶縁膜を介して埋
込形成されたゲート電極と、前記第２導電型ベース層の表面から前記第１導電型ベー
ス層の途中の深さまで形成された第２トレンチ内に絶縁
膜を介して埋込形成された埋込電極とを備え、この埋込電極は、前記エミッタ電極の電位よりも低い電
位に固定されていることを特徴とする半導体装置。
【請求項３】２つの主電極と、前記各主電極間の電流
を制御する制御電極部とを有する半導体装置の制御方法
において、前記制御電極部の電圧に基づいて、前記制御電極部に蓄
積された電荷量を検出する検出工程と、前記検出工程により検出された電荷量に基づいて、前記
制御電極部への印加電圧及び／又は前記制御電極への流
入電流を制御する制御工程とを含んでいることを特徴と
する半導体装置の制御方法。
【請求項４】請求項３に記載の半導体装置の制御方法
において、前記制御工程は、前記電荷量が負の値をもつとき、前記
印加電圧及び／又は前記流入電流を低減させることを特
徴とする半導体装置の制御方法。
【請求項５】２つの主電極と、前記各主電極間の電流
を制御する制御電極部とを有する半導体装置の制御方法
において、前記制御電極部を横切って通過する電流を前記通過の前
後で夫々検出する検出工程と、前記通過前の電流と前記通過後の電流との差に基づい
て、前記制御電極部への印加電圧及び／又は前記制御電
極への流入電流を制御する制御工程とを含んでいること
を特徴とする半導体装置の制御方法。
【請求項６】請求項５に記載の半導体装置の制御方法
において、前記制御工程は、前記差を積分した結果が負の値をもつ
とき、前記印加電圧及び／又は前記流入電流を低減させ
ることを特徴とする半導体装置。
【請求項７】第１高電圧側主電極、低電圧側主電極及
びゲート電極を備えた主スイッチング素子と、前記第１高電圧側主電極と共通した第２高電圧側主電極
と、前記低電圧側主電極の側の基板面に形成され且つ前記低
電圧側主電極に抵抗成分を介して電気的に接続された電
位検知用電極とを備えたセンス用素子と、前記電位検知用電極の電位に基づいて、前記ゲート電極
とゲート駆動回路との間のゲート抵抗の値を制御するゲ
ート抵抗制御部とを備え、前記ゲート抵抗制御部は、前記主スイッチング素子のタ
ーンオフのとき、前記電位検知用電極を介して電圧上昇
率ｄＶ／ｄｔを検出すると、前記ゲート抵抗の値を増加
させて前記電圧上昇率ｄＶ／ｄｔを抑制することを特徴
とする半導体装置。