JPH10108474A - マルチレベルスイッチング式電力変換器 - Google Patents
マルチレベルスイッチング式電力変換器Info
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- JPH10108474A JPH10108474A JP8255912A JP25591296A JPH10108474A JP H10108474 A JPH10108474 A JP H10108474A JP 8255912 A JP8255912 A JP 8255912A JP 25591296 A JP25591296 A JP 25591296A JP H10108474 A JPH10108474 A JP H10108474A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/483—Converters with outputs that each can have more than two voltages levels
- H02M7/487—Neutral point clamped inverters
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Abstract
(57)【要約】
【課題】 簡単な構成でマルチレベルスイッチング式電
力変換器の損失を確実に低減する。 【解決手段】 直流電源１には直列接続された第１〜第
４のＩＧＢＴ７〜１０が並列接続されており、ＩＧＢＴ
７，８をオンした状態とＩＧＢＴ８，９をオンした状態
とを繰返すことにより出力端子６からは正電位＋Ｖと中
性点電位０Ｖとの間で変化するパルス電位が出力され
る。また、ＩＧＢＴ９，１０をオンした状態とＩＧＢＴ
８，９をオンした状態とを繰返すことにより出力端子６
からは負電位−Ｖと中性点電位０Ｖとの間で変化するパ
ルス電位が出力される。この場合、スイッチング回数が
少ないＩＧＢＴ８，９のオン電圧はＩＧＢＴ７，１０に
比較して低くなるようにその特性が設定されているの
で、ＩＧＢＴ８，９の定常損失を低減することにより各
アーム４，５の損失を低減することができる。
力変換器の損失を確実に低減する。 【解決手段】 直流電源１には直列接続された第１〜第
４のＩＧＢＴ７〜１０が並列接続されており、ＩＧＢＴ
７，８をオンした状態とＩＧＢＴ８，９をオンした状態
とを繰返すことにより出力端子６からは正電位＋Ｖと中
性点電位０Ｖとの間で変化するパルス電位が出力され
る。また、ＩＧＢＴ９，１０をオンした状態とＩＧＢＴ
８，９をオンした状態とを繰返すことにより出力端子６
からは負電位−Ｖと中性点電位０Ｖとの間で変化するパ
ルス電位が出力される。この場合、スイッチング回数が
少ないＩＧＢＴ８，９のオン電圧はＩＧＢＴ７，１０に
比較して低くなるようにその特性が設定されているの
で、ＩＧＢＴ８，９の定常損失を低減することにより各
アーム４，５の損失を低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、直列接続されたス
イッチング素子からなる上アームと下アームとが接続さ
れた出力端子から所定電位間で変化するパルス電位を出
力するマルチレベルスイッチング式電力変換器に関す
る。
イッチング素子からなる上アームと下アームとが接続さ
れた出力端子から所定電位間で変化するパルス電位を出
力するマルチレベルスイッチング式電力変換器に関す
る。
【０００２】
【従来の技術】従来のＰＷＭ制御の中性点クランプ式イ
ンバータにおいて、インバータを構成する自己消弧形ス
イッチング素子で生じる損失としては、定常損失（通常
時のオン電圧×通電電流）とスイッチング損失｛（通電
電流×主回路端子間電圧）を素子がオフからオンへ移行
する期間とオンからオフへ移行する期間との積分値｝と
がある。
ンバータにおいて、インバータを構成する自己消弧形ス
イッチング素子で生じる損失としては、定常損失（通常
時のオン電圧×通電電流）とスイッチング損失｛（通電
電流×主回路端子間電圧）を素子がオフからオンへ移行
する期間とオンからオフへ移行する期間との積分値｝と
がある。
【０００３】ところで、この種の中性点クランプ式イン
バータでは、スイッチング素子毎にスイッチング回数、
動作期間が異なるので、スイッチング損失もスイッチン
グ素子毎に異なる。
バータでは、スイッチング素子毎にスイッチング回数、
動作期間が異なるので、スイッチング損失もスイッチン
グ素子毎に異なる。
【０００４】そこで、図２２に示す特開平５−３２８７
３１号公報のものが提案されている。このものは、直列
接続された主直流電源Ｅ1 ，Ｅ2 の直流電力を交流電力
に変換するもので、主直流電源Ｅ1 ，Ｅ2 間にスイッチ
ング回路Ｓ1 〜Ｓ4 を直列接続すると共に、スイッチン
グ回路Ｓ1 とスイッチング回路Ｓ2 との接続点に出力電
圧Ｅ3 を発生する直流・直流変換器ＣＮＶ1 を図示極性
のダイオードＤ1 を介して接続し、スイッチング回路Ｓ
3 とスイッチング回路Ｓ4 との接続点に出力電圧Ｅ4 を
発生する直流・直流変換器ＣＮＶ2 を図示極性のダイオ
ードＤ2 を介して接続して構成されている。この場合、
主直流電源Ｅ1 ，Ｅ2 の電圧をＥ／２としたとき、直流
・直流変換器ＣＮＶ1 ，ＣＮＶ2 の出力はＥ／４を中心
として制御される。
３１号公報のものが提案されている。このものは、直列
接続された主直流電源Ｅ1 ，Ｅ2 の直流電力を交流電力
に変換するもので、主直流電源Ｅ1 ，Ｅ2 間にスイッチ
ング回路Ｓ1 〜Ｓ4 を直列接続すると共に、スイッチン
グ回路Ｓ1 とスイッチング回路Ｓ2 との接続点に出力電
圧Ｅ3 を発生する直流・直流変換器ＣＮＶ1 を図示極性
のダイオードＤ1 を介して接続し、スイッチング回路Ｓ
3 とスイッチング回路Ｓ4 との接続点に出力電圧Ｅ4 を
発生する直流・直流変換器ＣＮＶ2 を図示極性のダイオ
ードＤ2 を介して接続して構成されている。この場合、
主直流電源Ｅ1 ，Ｅ2 の電圧をＥ／２としたとき、直流
・直流変換器ＣＮＶ1 ，ＣＮＶ2 の出力はＥ／４を中心
として制御される。
【０００５】さて、出力電圧に応じて負荷に流れる変調
電流に比例した変調電圧と直流電源電圧との差が小さい
場合は、直流・直流変換器ＣＮＶ1 ，ＣＮＶ2 の出力電
圧Ｅ3 ，Ｅ4 をＥ／４より増加させることにより、各ス
イッチング回路Ｓ1 〜Ｓ4 のスイッチング周波数が均等
化され、ひいてはスイッチング損失が均等化される。ま
た、出力電圧と直流電源電圧との差が大きい場合は、直
流・直流変換器ＣＮＶ1 ，ＣＮＶ2 の出力電圧Ｅ3 ，Ｅ
4 をＥ／４より減少させることにより、スイッチング回
路Ｓ1 ，Ｓ4 のスイッチング損失の合計とスイッチング
回路Ｓ2 ，Ｓ3のスイッチング損失の合計が均等化され
る。従って、スイッチング損失の偏重によるスイッチン
グ素子の破壊を防止することができる。
電流に比例した変調電圧と直流電源電圧との差が小さい
場合は、直流・直流変換器ＣＮＶ1 ，ＣＮＶ2 の出力電
圧Ｅ3 ，Ｅ4 をＥ／４より増加させることにより、各ス
イッチング回路Ｓ1 〜Ｓ4 のスイッチング周波数が均等
化され、ひいてはスイッチング損失が均等化される。ま
た、出力電圧と直流電源電圧との差が大きい場合は、直
流・直流変換器ＣＮＶ1 ，ＣＮＶ2 の出力電圧Ｅ3 ，Ｅ
4 をＥ／４より減少させることにより、スイッチング回
路Ｓ1 ，Ｓ4 のスイッチング損失の合計とスイッチング
回路Ｓ2 ，Ｓ3のスイッチング損失の合計が均等化され
る。従って、スイッチング損失の偏重によるスイッチン
グ素子の破壊を防止することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、特開平
５−３２８７３１号公報のものは、変調電圧と直流電源
電圧との差に応じて直流・直流変換器ＣＮＶ1 ，ＣＮＶ
2 の出力電圧Ｅ3 ，Ｅ4をＥ／４を中心として増減する
構成であるので、直流・直流変換器ＣＮＶ1 ，ＣＮＶ2
の構成が複雑でコストが高いという欠点がある。また、
定常損失については何等改善されておらず、損失を十分
に低減していない。
５−３２８７３１号公報のものは、変調電圧と直流電源
電圧との差に応じて直流・直流変換器ＣＮＶ1 ，ＣＮＶ
2 の出力電圧Ｅ3 ，Ｅ4をＥ／４を中心として増減する
構成であるので、直流・直流変換器ＣＮＶ1 ，ＣＮＶ2
の構成が複雑でコストが高いという欠点がある。また、
定常損失については何等改善されておらず、損失を十分
に低減していない。
【０００７】本発明は上記事情に鑑みてなされたもの
で、その目的は、簡単な構成で自己消弧形スイッチング
素子の損失を確実に低減することができるマルチレベル
スイッチング式電力変換器を提供することにある。
で、その目的は、簡単な構成で自己消弧形スイッチング
素子の損失を確実に低減することができるマルチレベル
スイッチング式電力変換器を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明によ
れば、上アーム及び下アームを構成するスイッチング素
子のオンオフに応じて、上アームと下アームとの接続点
からは特定電位間で変化する電位が出力される。
れば、上アーム及び下アームを構成するスイッチング素
子のオンオフに応じて、上アームと下アームとの接続点
からは特定電位間で変化する電位が出力される。
【０００９】ここで、各アームを構成する複数のスイッ
チング素子のうち少なくも１個のスイッチング素子は、
同一アーム内の他のスイッチング素子とは異なる種類ま
たは異なる特性に設定されるので、各アーム内のスイッ
チング損失と定常損失との合計を小さくできる。
チング素子のうち少なくも１個のスイッチング素子は、
同一アーム内の他のスイッチング素子とは異なる種類ま
たは異なる特性に設定されるので、各アーム内のスイッ
チング損失と定常損失との合計を小さくできる。
【００１０】請求項２記載の発明によれば、上アームと
下アームとの接続点に近いスイッチング素子になる程、
オン電圧が小さく設定される。上アームと下アームとの
接続点に近いスイッチング素子になる程、スイッチング
回数が少なく、オン時間は長くなるので、上記構成によ
り定常損失を低減できる。また、スイッチング損失に関
しては、スイッチング回数が少ないので、さほど増加し
ない。結果、各アーム内のスイッチング損失と定常損失
との合計を小さくできる。
下アームとの接続点に近いスイッチング素子になる程、
オン電圧が小さく設定される。上アームと下アームとの
接続点に近いスイッチング素子になる程、スイッチング
回数が少なく、オン時間は長くなるので、上記構成によ
り定常損失を低減できる。また、スイッチング損失に関
しては、スイッチング回数が少ないので、さほど増加し
ない。結果、各アーム内のスイッチング損失と定常損失
との合計を小さくできる。
【００１１】請求項３記載の発明によれば、上アームと
下アームとの接続点に遠いスイッチング素子になる程、
スイッチング速度が速く設定される。上アームと下アー
ムとの接続点に近いスイッチング素子になる程、スイッ
チング回数が少なく、オン時間は長くなるので、上記構
成よりスイッチング損失を低減できる。また、定常損失
に関しては、オン時間が短いので、さほど増加しない。
結果、各アーム内のスイッチング損失と定常損失との合
計を小さくできる。
下アームとの接続点に遠いスイッチング素子になる程、
スイッチング速度が速く設定される。上アームと下アー
ムとの接続点に近いスイッチング素子になる程、スイッ
チング回数が少なく、オン時間は長くなるので、上記構
成よりスイッチング損失を低減できる。また、定常損失
に関しては、オン時間が短いので、さほど増加しない。
結果、各アーム内のスイッチング損失と定常損失との合
計を小さくできる。
【００１２】請求項４記載の発明によれば、ＩＧＢＴは
ライムタイム制御によりオン電圧を低く設定することが
できるので、各アームを構成する所定のＩＧＢＴのオン
電圧を低くすることにより損失を低減することができ
る。
ライムタイム制御によりオン電圧を低く設定することが
できるので、各アームを構成する所定のＩＧＢＴのオン
電圧を低くすることにより損失を低減することができ
る。
【００１３】請求項５記載の発明によれば、ＭＯＳＦＥ
Ｔはユニポーラ素子でＩＧＢＴよりもスイッチング時間
が短いことから、スイッチング損失を低減する素子とし
て使用することができる。
Ｔはユニポーラ素子でＩＧＢＴよりもスイッチング時間
が短いことから、スイッチング損失を低減する素子とし
て使用することができる。
【００１４】請求項６記載の発明によれば、スイッチン
グ素子の有効面積を大きくすることによりオン電圧を低
く設定できるので、スイッチング素子のオン電圧を低く
して損失を低減することができる。
グ素子の有効面積を大きくすることによりオン電圧を低
く設定できるので、スイッチング素子のオン電圧を低く
して損失を低減することができる。
【００１５】請求項７記載の発明によれば、フリーホイ
ールダイオードとしてＭＯＳＦＥＴの内蔵（寄生）ダイ
オードを利用することができるので、全体を小形化する
ことができる。
ールダイオードとしてＭＯＳＦＥＴの内蔵（寄生）ダイ
オードを利用することができるので、全体を小形化する
ことができる。
【００１６】請求項８記載の発明によれば、複数のスイ
ッチング素子の発熱量が互いに略等しくなるように設定
されているので、スイッチング素子の配置効率を高めて
装置の小形化を図ることができる。
ッチング素子の発熱量が互いに略等しくなるように設定
されているので、スイッチング素子の配置効率を高めて
装置の小形化を図ることができる。
【００１７】
【発明の実施の形態】以下、本発明を単相の中性点クラ
ンプ式インバータ（レベル数３のマルチレベルスイッチ
ングインバータ）に適用した概略構成を図１乃至図３を
参照して説明する。
ンプ式インバータ（レベル数３のマルチレベルスイッチ
ングインバータ）に適用した概略構成を図１乃至図３を
参照して説明する。
【００１８】図１において、直流電源１には直列接続さ
れた同一キャパシティの第１，第２のコンデンサ２，３
が並列接続されており、それらのコンデンサ２，３によ
り直流電源１の直流電圧が分圧されることにより３レベ
ルの電位（直流電圧の正電位＋Ｖ、直流電圧の中間電圧
である中性点電位０Ｖ、直流電圧の負電位−Ｖ）が生成
されて各電位ラインＬ１，Ｌ２，Ｌ３から夫々出力され
ている。
れた同一キャパシティの第１，第２のコンデンサ２，３
が並列接続されており、それらのコンデンサ２，３によ
り直流電源１の直流電圧が分圧されることにより３レベ
ルの電位（直流電圧の正電位＋Ｖ、直流電圧の中間電圧
である中性点電位０Ｖ、直流電圧の負電位−Ｖ）が生成
されて各電位ラインＬ１，Ｌ２，Ｌ３から夫々出力され
ている。
【００１９】一方、電位ラインＬ１と電位ラインＬ３と
の間には自己消弧形の第１〜第４のスイッチング素子Ｓ
1 〜Ｓ4 が直列接続されている。また、各スイッチング
素子Ｓ1 〜Ｓ4 の夫々には第１〜第４のフライホイール
ダイオードＤ1 〜Ｄ4 が逆並列接続されている。この場
合、第１，第２のスイッチング素子Ｓ1 ，Ｓ2 により上
アーム４が形成され、第３，第４のスイッチング素子Ｓ
3 ，Ｓ4 により下アーム５が形成されている。また、上
アーム４と下アーム５との接続点に出力端子６が接続さ
れている。
の間には自己消弧形の第１〜第４のスイッチング素子Ｓ
1 〜Ｓ4 が直列接続されている。また、各スイッチング
素子Ｓ1 〜Ｓ4 の夫々には第１〜第４のフライホイール
ダイオードＤ1 〜Ｄ4 が逆並列接続されている。この場
合、第１，第２のスイッチング素子Ｓ1 ，Ｓ2 により上
アーム４が形成され、第３，第４のスイッチング素子Ｓ
3 ，Ｓ4 により下アーム５が形成されている。また、上
アーム４と下アーム５との接続点に出力端子６が接続さ
れている。
【００２０】ここで、コンデンサ２，３の接続点（中性
点）は図示極性の第１のクランプ用ダイオードＤ5 を介
して第１，第２のスイッチング素子Ｓ1 ，Ｓ2 の接続点
に接続され且つ図示極性の第２のクランプ用ダイオード
Ｄ6 を介して第３，第４のスイッチング素子Ｓ3 ，Ｓ4
の接続点に接続されている。そして、出力端子６とコン
デンサ２，３の接続点（中性点）との間には図示しない
負荷が接続されている。
点）は図示極性の第１のクランプ用ダイオードＤ5 を介
して第１，第２のスイッチング素子Ｓ1 ，Ｓ2 の接続点
に接続され且つ図示極性の第２のクランプ用ダイオード
Ｄ6 を介して第３，第４のスイッチング素子Ｓ3 ，Ｓ4
の接続点に接続されている。そして、出力端子６とコン
デンサ２，３の接続点（中性点）との間には図示しない
負荷が接続されている。
【００２１】さて、本願発明者は、図１に示した中性点
クランプ式インバータの各スイッチング素子Ｓ1 〜Ｓ4
，及び各ダイオードＤ1 〜Ｄ6 のスイッチング波形を
分析し、各スイッチング素子Ｓ1 〜Ｓ4 ，各ダイオード
Ｄ1 〜Ｄ6 毎に最も損失が少なくなる条件を調べた。こ
こで、図２は、代表的条件における各スイッチング素子
Ｓ1 〜Ｓ4 ，各ダイオードＤ1 〜Ｄ6 のスイッチング波
形を模式的に示している。
クランプ式インバータの各スイッチング素子Ｓ1 〜Ｓ4
，及び各ダイオードＤ1 〜Ｄ6 のスイッチング波形を
分析し、各スイッチング素子Ｓ1 〜Ｓ4 ，各ダイオード
Ｄ1 〜Ｄ6 毎に最も損失が少なくなる条件を調べた。こ
こで、図２は、代表的条件における各スイッチング素子
Ｓ1 〜Ｓ4 ，各ダイオードＤ1 〜Ｄ6 のスイッチング波
形を模式的に示している。
【００２２】この図２（ａ）中の破線は図示しないイン
バータ装置に与えられる出力電圧指令を示し、実線は負
荷に流れる電流を示し、パルス波形は出力端子６に印加
されるパルス電位を示している。また、同図（ｂ）〜
（ｋ）中の破線は各素子の端子間電圧を夫々示し、実線
はその通電電流を示している。
バータ装置に与えられる出力電圧指令を示し、実線は負
荷に流れる電流を示し、パルス波形は出力端子６に印加
されるパルス電位を示している。また、同図（ｂ）〜
（ｋ）中の破線は各素子の端子間電圧を夫々示し、実線
はその通電電流を示している。
【００２３】図３は、図２に示すような代表的動作条件
において各スイッチング素子Ｓ1 〜Ｓ4 ，各ダイオード
Ｄ1 〜Ｄ6 を同一素子としたときの各スイッチング素子
Ｓ1〜Ｓ4 ，各ダイオードＤ1 〜Ｄ6 の損失の計算結果
を夫々示している。
において各スイッチング素子Ｓ1 〜Ｓ4 ，各ダイオード
Ｄ1 〜Ｄ6 を同一素子としたときの各スイッチング素子
Ｓ1〜Ｓ4 ，各ダイオードＤ1 〜Ｄ6 の損失の計算結果
を夫々示している。
【００２４】計算の結果、第１，第４のスイッチング素
子Ｓ１，Ｓ４は第２，第３のスイッチング素子Ｓ２，Ｓ
３に比較してスイッチング損失が大きいのに対して、第
２，第３のスイッチング素子Ｓ２，Ｓ３は第１，第４の
スイッチング素子Ｓ１，Ｓ４に比較して定常損失が大き
いことが分った。このことより、第１，第４のスイッチ
ング素子Ｓ１，Ｓ４としてスイッチング損失が小さいも
のを使用し、第２，第３のスイッチング素子として定常
損失が小さなものを使用することが各アーム４，５の全
損失を低減するのに有効であることが判る。
子Ｓ１，Ｓ４は第２，第３のスイッチング素子Ｓ２，Ｓ
３に比較してスイッチング損失が大きいのに対して、第
２，第３のスイッチング素子Ｓ２，Ｓ３は第１，第４の
スイッチング素子Ｓ１，Ｓ４に比較して定常損失が大き
いことが分った。このことより、第１，第４のスイッチ
ング素子Ｓ１，Ｓ４としてスイッチング損失が小さいも
のを使用し、第２，第３のスイッチング素子として定常
損失が小さなものを使用することが各アーム４，５の全
損失を低減するのに有効であることが判る。
【００２５】さて、図４乃至図９は、本発明の第１実施
例を示すもので、第１〜第４のスイッチング素子Ｓ1 〜
Ｓ4 として第１〜第４のＩＧＢＴ７〜１０を使用した具
体例であり、第２，第３のＩＧＢＴ８，９のオン電圧を
第１，第４のＩＧＢＴ７，１０よりも低くなるように設
定したことを特徴とする。尚、第１〜第４のフライホイ
ールダイオードＤ1 〜Ｄ4 は符号１１〜１４に対応させ
て示し、第１，第２のクランプ用のダイオードＤ5 ，Ｄ
6 は符号１５，１６に対応させて示し、電位ラインＬ１
〜Ｌ３を符号１０１〜１０３に対応して示す。
例を示すもので、第１〜第４のスイッチング素子Ｓ1 〜
Ｓ4 として第１〜第４のＩＧＢＴ７〜１０を使用した具
体例であり、第２，第３のＩＧＢＴ８，９のオン電圧を
第１，第４のＩＧＢＴ７，１０よりも低くなるように設
定したことを特徴とする。尚、第１〜第４のフライホイ
ールダイオードＤ1 〜Ｄ4 は符号１１〜１４に対応させ
て示し、第１，第２のクランプ用のダイオードＤ5 ，Ｄ
6 は符号１５，１６に対応させて示し、電位ラインＬ１
〜Ｌ３を符号１０１〜１０３に対応して示す。
【００２６】ここで、第１〜第４のスイッチング素子Ｓ
1 〜Ｓ4 としてＩＧＢＴを使用しているのは、ＭＯＳＦ
ＥＴに代表されるユニポーラ素子は必要な耐圧と電流と
によってオン電圧が決まってしまうのに対して、ＩＧＢ
Ｔのオン電圧は電子線照射等の少数キャリアライフタイ
ム制御により任意に選択することができるからである。
この場合、図５に示すようにＩＧＢＴ等のバイポーラ素
子は少数キャリアを多く流すほどオン電圧を下げること
ができるものの、それに伴ってスイッチング速度が低下
するというトレードオフ関係の特性を有している。
1 〜Ｓ4 としてＩＧＢＴを使用しているのは、ＭＯＳＦ
ＥＴに代表されるユニポーラ素子は必要な耐圧と電流と
によってオン電圧が決まってしまうのに対して、ＩＧＢ
Ｔのオン電圧は電子線照射等の少数キャリアライフタイ
ム制御により任意に選択することができるからである。
この場合、図５に示すようにＩＧＢＴ等のバイポーラ素
子は少数キャリアを多く流すほどオン電圧を下げること
ができるものの、それに伴ってスイッチング速度が低下
するというトレードオフ関係の特性を有している。
【００２７】従って、第２，第３のＩＧＢＴ８，９のオ
ン電圧を第１，第４のＩＧＢＴ７，１０のオン電圧より
も低く設定した結果、第２，第３のＩＧＢＴ８，９は第
１，第４のＩＧＢＴ７，１０に比較してスイッチング速
度が低下している。
ン電圧を第１，第４のＩＧＢＴ７，１０のオン電圧より
も低く設定した結果、第２，第３のＩＧＢＴ８，９は第
１，第４のＩＧＢＴ７，１０に比較してスイッチング速
度が低下している。
【００２８】ここで、図６は、第１〜第４のＩＧＢＴ７
〜１０のスイッチング時間と各素子の全損失との関係を
示している。この図６から、第１，第４のＩＧＢＴ７，
１０としてはスイッチング時間０．２μｓ程度の高速形
を採用し、第２，第３のＩＧＢＴ８，９としてはスイッ
チング時間１．０μｓ程度の低損失形を採用することに
より、全損失を極小化できることが分る。
〜１０のスイッチング時間と各素子の全損失との関係を
示している。この図６から、第１，第４のＩＧＢＴ７，
１０としてはスイッチング時間０．２μｓ程度の高速形
を採用し、第２，第３のＩＧＢＴ８，９としてはスイッ
チング時間１．０μｓ程度の低損失形を採用することに
より、全損失を極小化できることが分る。
【００２９】次に上記構成の作用を、各ＩＧＢＴ７〜１
０のスイッチングタイミングを示す図２を参照して説明
する。 出力電圧指令値（同図中（ａ）に破線で示す）が正の
場合……図示しないインバータ制御装置は、出力端子６
に正電位＋Ｖと中性点電位０Ｖとの間で変位するパルス
電位を出力するために所定のＩＧＢＴをオンオフする
（図２にＡ及びＤで示す期間）。即ち、出力端子６に正
電位＋Ｖを出力するタイミングでは、第１，第２のＩＧ
ＢＴ７，８をオンし、出力端子６に中性点電位０Ｖを出
力するタイミングでは、第２，第３のＩＧＢＴ８，９を
オンする。
０のスイッチングタイミングを示す図２を参照して説明
する。 出力電圧指令値（同図中（ａ）に破線で示す）が正の
場合……図示しないインバータ制御装置は、出力端子６
に正電位＋Ｖと中性点電位０Ｖとの間で変位するパルス
電位を出力するために所定のＩＧＢＴをオンオフする
（図２にＡ及びＤで示す期間）。即ち、出力端子６に正
電位＋Ｖを出力するタイミングでは、第１，第２のＩＧ
ＢＴ７，８をオンし、出力端子６に中性点電位０Ｖを出
力するタイミングでは、第２，第３のＩＧＢＴ８，９を
オンする。
【００３０】この場合、図２にＡで示す期間において第
１，第２のＩＧＢＴ７，８をオンしたタイミングでは、
第１，第２のＩＧＢＴ７，８を通じて負荷に電流が流れ
（図７（ａ）参照）、第２，第３のＩＧＢＴ８，９をオ
ンしたタイミングでは、第１のクランプ用ダイオード１
５，第２のＩＧＢＴ８を通じて負荷に電流が流れる（図
８（ａ）参照）。
１，第２のＩＧＢＴ７，８をオンしたタイミングでは、
第１，第２のＩＧＢＴ７，８を通じて負荷に電流が流れ
（図７（ａ）参照）、第２，第３のＩＧＢＴ８，９をオ
ンしたタイミングでは、第１のクランプ用ダイオード１
５，第２のＩＧＢＴ８を通じて負荷に電流が流れる（図
８（ａ）参照）。
【００３１】ところで、代表的な動作特性では、負荷に
印加される電圧の位相と負荷に流れる電流の位相とがず
れているので、出力電圧指令値が正の期間において負荷
から電流が流れ込む期間がある（図２にＤで示す期
間）。
印加される電圧の位相と負荷に流れる電流の位相とがず
れているので、出力電圧指令値が正の期間において負荷
から電流が流れ込む期間がある（図２にＤで示す期
間）。
【００３２】この場合、第１，第２のＩＧＢＴ７，８が
オンしたタイミングでは、第１，第２のフリーホイール
ダイオード１１，１２を通じて負荷から電流が流れ込む
（図７（ｂ）参照）。また、第２，第３のＩＧＢＴ８，
９がオンしたタイミングでは、第３のＩＧＢＴ９，第２
のクランプ用ダイオード１６を通じて負荷から電流が流
れ込む（図８（ｂ）参照）。
オンしたタイミングでは、第１，第２のフリーホイール
ダイオード１１，１２を通じて負荷から電流が流れ込む
（図７（ｂ）参照）。また、第２，第３のＩＧＢＴ８，
９がオンしたタイミングでは、第３のＩＧＢＴ９，第２
のクランプ用ダイオード１６を通じて負荷から電流が流
れ込む（図８（ｂ）参照）。
【００３３】以上の動作により、出力電圧指令値が正の
期間においては、出力端子６には正電位＋Ｖと中性点電
位０Ｖとの間で変位する電位が印加され、それに応じて
負荷に電流が流れる。
期間においては、出力端子６には正電位＋Ｖと中性点電
位０Ｖとの間で変位する電位が印加され、それに応じて
負荷に電流が流れる。
【００３４】出力電圧指令が負の場合……図示しない
インバータ制御装置は、出力端子６に負電位−Ｖと中性
点電位０Ｖとの間で変位するパルス電位を出力するため
に所定のＩＧＢＴをオンオフする（図２にＢ及びＣで示
す期間）。即ち、出力端子６に負電位−Ｖを出力するタ
イミングでは、第３，第４のＩＧＢＴ９，１０をオン
し、出力端子６に中性点電位０Ｖを出力するタイミング
では、第２，第３のＩＧＢＴ８，９をオンする。
インバータ制御装置は、出力端子６に負電位−Ｖと中性
点電位０Ｖとの間で変位するパルス電位を出力するため
に所定のＩＧＢＴをオンオフする（図２にＢ及びＣで示
す期間）。即ち、出力端子６に負電位−Ｖを出力するタ
イミングでは、第３，第４のＩＧＢＴ９，１０をオン
し、出力端子６に中性点電位０Ｖを出力するタイミング
では、第２，第３のＩＧＢＴ８，９をオンする。
【００３５】この場合、図２にＣで示す期間において第
３，第４のＩＧＢＴ８，９をオンしたタイミングでは、
第３，第４のＩＧＢＴを通じて負荷から電流が流れ込み
（図９（ｂ）参照）、第２，第３のＩＧＢＴ８，９をオ
ンしたタイミングでは、第３のＩＧＢＴ９，第２のクラ
ンプ用ダイオード１６を通じて負荷から電流が流れ込む
（図８（ｂ）参照）。
３，第４のＩＧＢＴ８，９をオンしたタイミングでは、
第３，第４のＩＧＢＴを通じて負荷から電流が流れ込み
（図９（ｂ）参照）、第２，第３のＩＧＢＴ８，９をオ
ンしたタイミングでは、第３のＩＧＢＴ９，第２のクラ
ンプ用ダイオード１６を通じて負荷から電流が流れ込む
（図８（ｂ）参照）。
【００３６】ところで、代表的な動作特性では、負荷に
印加される電圧の位相と負荷に流れる電流の位相とがず
れているので、出力電圧指令値が負の期間において負荷
に電流が流れる期間がある（図２にＢで示す期間）。
印加される電圧の位相と負荷に流れる電流の位相とがず
れているので、出力電圧指令値が負の期間において負荷
に電流が流れる期間がある（図２にＢで示す期間）。
【００３７】この場合、第３，第４のＩＧＢＴ９，１０
がオンしたタイミングでは、第３，第４のフリーホイー
ルダイオード１３，１４を通じて負荷に電流が流れる
（図９（ａ）参照）。また、第２，第３のＩＧＢＴ８，
９がオンしたタイミングでは、第１のクランプ用ダイオ
ード１５，第２のＩＧＢＴ８を通じて負荷に電流が流れ
る（図８（ａ）参照）。
がオンしたタイミングでは、第３，第４のフリーホイー
ルダイオード１３，１４を通じて負荷に電流が流れる
（図９（ａ）参照）。また、第２，第３のＩＧＢＴ８，
９がオンしたタイミングでは、第１のクランプ用ダイオ
ード１５，第２のＩＧＢＴ８を通じて負荷に電流が流れ
る（図８（ａ）参照）。
【００３８】以上の動作により、出力電圧指令値が負の
期間においては、出力端子６には負電位−Ｖと中性点電
位０Ｖとの間で変位する電位が印加され、それに応じて
負荷に電流が流れる。
期間においては、出力端子６には負電位−Ｖと中性点電
位０Ｖとの間で変位する電位が印加され、それに応じて
負荷に電流が流れる。
【００３９】さて、本実施例では、第２，第３のＩＧＢ
Ｔ８，９として少数キャリアライフタイム制御によりオ
ン電圧が第１，第４のＩＧＢＴ７，１０よりも低くなる
ように設定したので、第２，第３のＩＧＢＴ８，９の定
常損失を低下させることにより各アーム４，５の全損失
を低下させることができる。この場合、図４に示すトレ
ードオフ関係により第２，第３のＩＧＢＴ８，９のオン
電圧の低下に伴って当該ＩＧＢＴ８，９のスイッチング
速度が低下するにしても、第２，第３のＩＧＢＴ８，９
のスイッチング回数が少ないことから、第２，第３のＩ
ＧＢＴ８，９のスイッチング速度の低下によるスイッチ
ング損失の上昇にかかわらず上アーム４及び下アーム５
の損失を低減することができる。
Ｔ８，９として少数キャリアライフタイム制御によりオ
ン電圧が第１，第４のＩＧＢＴ７，１０よりも低くなる
ように設定したので、第２，第３のＩＧＢＴ８，９の定
常損失を低下させることにより各アーム４，５の全損失
を低下させることができる。この場合、図４に示すトレ
ードオフ関係により第２，第３のＩＧＢＴ８，９のオン
電圧の低下に伴って当該ＩＧＢＴ８，９のスイッチング
速度が低下するにしても、第２，第３のＩＧＢＴ８，９
のスイッチング回数が少ないことから、第２，第３のＩ
ＧＢＴ８，９のスイッチング速度の低下によるスイッチ
ング損失の上昇にかかわらず上アーム４及び下アーム５
の損失を低減することができる。
【００４０】上記構成のものによれば、直列接続された
第１〜第４のＩＧＢＴ７〜１０を主体として構成された
中性点クランプ式インバータにおいて、スイッチング回
数が少ない第２，第３のＩＧＢＴ８，９を第１，第４の
ＩＧＢＴ７，１０よりもオン電圧が低い特性に設定した
ので、第２，第３のＩＧＢＴ８，９の定常損失を低減す
ることができる。従って、第１〜第４のスイッチング素
子として同一の素子を使用している従来例と違って、各
アーム４，５の損失を大幅に低減することができる。
第１〜第４のＩＧＢＴ７〜１０を主体として構成された
中性点クランプ式インバータにおいて、スイッチング回
数が少ない第２，第３のＩＧＢＴ８，９を第１，第４の
ＩＧＢＴ７，１０よりもオン電圧が低い特性に設定した
ので、第２，第３のＩＧＢＴ８，９の定常損失を低減す
ることができる。従って、第１〜第４のスイッチング素
子として同一の素子を使用している従来例と違って、各
アーム４，５の損失を大幅に低減することができる。
【００４１】図１０乃至図１４は本発明の第２実施例を
示すもので、４レベルのマルチレベルインバータに適用
した例を示している。即ち、直流電源２１には直列接続
された同一キャパシティの第１〜第３のコンデンサ２２
〜２４が並列接続されており、それらのコンデンサ２２
〜２４により直流電源２１の直流電圧が分圧されて４レ
ベルの電位（直流電圧の正電位Ｖ4 、直流電圧の中間電
位Ｖ3 ，Ｖ2 、直流電圧の負電位Ｖ1 ）が生成されて各
電位ライン１０４〜１０７から夫々出力されている。
示すもので、４レベルのマルチレベルインバータに適用
した例を示している。即ち、直流電源２１には直列接続
された同一キャパシティの第１〜第３のコンデンサ２２
〜２４が並列接続されており、それらのコンデンサ２２
〜２４により直流電源２１の直流電圧が分圧されて４レ
ベルの電位（直流電圧の正電位Ｖ4 、直流電圧の中間電
位Ｖ3 ，Ｖ2 、直流電圧の負電位Ｖ1 ）が生成されて各
電位ライン１０４〜１０７から夫々出力されている。
【００４２】電位ライン１０４と電位ライン１０７との
間には第１〜第６のＩＧＢＴ２５〜３０が直列接続され
ている。また、第１〜第６のＩＧＢＴ２５〜３０には第
１〜第６のフライホイールダイオード３１〜３６が夫々
逆接続されている。この場合、第１〜第３のＩＧＢＴ２
５〜２７により上アーム３７が形成され、第４〜第６の
ＩＧＢＴ２８〜３０により下アーム３８が形成されてい
る。また、上アーム３７と下アーム３８との接続点に出
力端子４０が接続されている。
間には第１〜第６のＩＧＢＴ２５〜３０が直列接続され
ている。また、第１〜第６のＩＧＢＴ２５〜３０には第
１〜第６のフライホイールダイオード３１〜３６が夫々
逆接続されている。この場合、第１〜第３のＩＧＢＴ２
５〜２７により上アーム３７が形成され、第４〜第６の
ＩＧＢＴ２８〜３０により下アーム３８が形成されてい
る。また、上アーム３７と下アーム３８との接続点に出
力端子４０が接続されている。
【００４３】ここで、電位ライン１０４は第１のＩＧＢ
Ｔ２５のコレクタに接続され、第１，第２のコンデンサ
２２，２３の接続点は図示極性の第１のクランプ用ダイ
オード４０を介して第２のＩＧＢＴ２６のコレクタに接
続され且つ図示極性の第３のクランプ用ダイオード４２
を介して第４のＩＧＢＴ２８のエミッタに接続され、第
２，第３のコンデンサ２３，２４の接続点は図示極性の
第２のクランプ用ダイオード４１を介して第３のＩＧＢ
Ｔ２７のコレクタに接続され且つ図示極性の第４のクラ
ンプ用ダイオード４３を介して第６のＩＧＢＴ３０のコ
レクタに接続され、そして電位ライン１０７は第６のＩ
ＧＢＴ３０のエミッタに接続されている。
Ｔ２５のコレクタに接続され、第１，第２のコンデンサ
２２，２３の接続点は図示極性の第１のクランプ用ダイ
オード４０を介して第２のＩＧＢＴ２６のコレクタに接
続され且つ図示極性の第３のクランプ用ダイオード４２
を介して第４のＩＧＢＴ２８のエミッタに接続され、第
２，第３のコンデンサ２３，２４の接続点は図示極性の
第２のクランプ用ダイオード４１を介して第３のＩＧＢ
Ｔ２７のコレクタに接続され且つ図示極性の第４のクラ
ンプ用ダイオード４３を介して第６のＩＧＢＴ３０のコ
レクタに接続され、そして電位ライン１０７は第６のＩ
ＧＢＴ３０のエミッタに接続されている。
【００４４】この第２実施例においても第１実施例と同
様に各スイッチング素子の全損失が極小となるように特
性がライフタイム制御されており、第１，第６のＩＧＢ
Ｔ２５，３０としてスイッチング速度が速い高速形のも
のを使用し、第３，第４のＩＧＢＴ２７，２８としてオ
ン電圧が低い低損失形のものを使用した。
様に各スイッチング素子の全損失が極小となるように特
性がライフタイム制御されており、第１，第６のＩＧＢ
Ｔ２５，３０としてスイッチング速度が速い高速形のも
のを使用し、第３，第４のＩＧＢＴ２７，２８としてオ
ン電圧が低い低損失形のものを使用した。
【００４５】さて、図示しないインバータ制御装置は、
所定のＩＧＢＴをオンオフすることにより、Ｖ4 とＶ3
と間で変位するパルス電位、Ｖ3 とＶ2 との間で変位す
るパルス電位、Ｖ2 とＶ1 との間で変位するパルス電位
を出力端子３９に出力するものである。
所定のＩＧＢＴをオンオフすることにより、Ｖ4 とＶ3
と間で変位するパルス電位、Ｖ3 とＶ2 との間で変位す
るパルス電位、Ｖ2 とＶ1 との間で変位するパルス電位
を出力端子３９に出力するものである。
【００４６】出力端子に電圧Ｖ4 を出力する場合……
第１〜第３のＩＧＢＴ２５〜２７をオンする。この場
合、負荷に印加される電圧の位相と電流の位相とのずれ
に応じて、第１〜第３のＩＧＢＴ２５〜２７を通じて負
荷に電流が流れる状態と（図１１（ａ）参照）、第１〜
第３のフライホイールダイオード３１〜３３を通じて負
荷から電流が流れ込む状態とを生じる（同図（ｂ）参
照）。
第１〜第３のＩＧＢＴ２５〜２７をオンする。この場
合、負荷に印加される電圧の位相と電流の位相とのずれ
に応じて、第１〜第３のＩＧＢＴ２５〜２７を通じて負
荷に電流が流れる状態と（図１１（ａ）参照）、第１〜
第３のフライホイールダイオード３１〜３３を通じて負
荷から電流が流れ込む状態とを生じる（同図（ｂ）参
照）。
【００４７】出力端子に電圧Ｖ3 を出力する場合……
第２〜第４のＩＧＢＴ２６〜２８をオンする。この場
合、負荷に印加される電圧の位相と電流の位相とのずれ
に応じて、第１のクランプ用ダイオード２９、第２，第
３のＩＧＢＴ２６，２８を通じて負荷に電流が流れる状
態と（図１２（ａ）参照）、第４のＩＧＢＴ２８、第３
のクランプ用ダイオード４２を通じて負荷から電流が流
れ込む状態とを生じる（同図（ｂ）参照）。
第２〜第４のＩＧＢＴ２６〜２８をオンする。この場
合、負荷に印加される電圧の位相と電流の位相とのずれ
に応じて、第１のクランプ用ダイオード２９、第２，第
３のＩＧＢＴ２６，２８を通じて負荷に電流が流れる状
態と（図１２（ａ）参照）、第４のＩＧＢＴ２８、第３
のクランプ用ダイオード４２を通じて負荷から電流が流
れ込む状態とを生じる（同図（ｂ）参照）。
【００４８】出力端子に電圧Ｖ2 を出力する場合……
第３〜第５のＩＧＢＴ２７〜２９をオンする。この場
合、負荷に印加される電圧の位相と電流の位相のずれに
応じて、第２のクランプ用ダイオード、第３のＩＧＢＴ
を通じて負荷に電流が流れる状態と（図１３（ａ）参
照）、第４，第５のＩＧＢＴ２８，２９、第４のクラン
プ用ダイオード４３を通じて負荷から電流が流れ込む状
態とを生じる（同図（ｂ）参照）。
第３〜第５のＩＧＢＴ２７〜２９をオンする。この場
合、負荷に印加される電圧の位相と電流の位相のずれに
応じて、第２のクランプ用ダイオード、第３のＩＧＢＴ
を通じて負荷に電流が流れる状態と（図１３（ａ）参
照）、第４，第５のＩＧＢＴ２８，２９、第４のクラン
プ用ダイオード４３を通じて負荷から電流が流れ込む状
態とを生じる（同図（ｂ）参照）。
【００４９】出力端子に電圧Ｖ1 を出力する場合……
第４〜第６のＩＧＢＴ２８〜３０をオンする。この場
合、負荷に印加される電圧の位相と電流の位相のずれに
応じて、第４〜第６のフライホイールダイオード３４〜
３６を通じて負荷に電流が流れる状態と（図１４（ａ）
参照）、第４〜第６のＩＧＢＴ２８〜３０を通じて負荷
から電流が流れ込む状態とを生じる（同図（ｂ）参
照）。
第４〜第６のＩＧＢＴ２８〜３０をオンする。この場
合、負荷に印加される電圧の位相と電流の位相のずれに
応じて、第４〜第６のフライホイールダイオード３４〜
３６を通じて負荷に電流が流れる状態と（図１４（ａ）
参照）、第４〜第６のＩＧＢＴ２８〜３０を通じて負荷
から電流が流れ込む状態とを生じる（同図（ｂ）参
照）。
【００５０】この第２実施例によれば、他に比較してス
イッチング損失の大きな第１，第６のＩＧＢＴ２５，３
０として高速形のものを使用し、他に比較して定常損失
の大きな第３，第４のＩＧＢＴ２７，２８としてオン電
圧が低いものを使用したので、各アーム３７，３８の全
損失を低減することができる。
イッチング損失の大きな第１，第６のＩＧＢＴ２５，３
０として高速形のものを使用し、他に比較して定常損失
の大きな第３，第４のＩＧＢＴ２７，２８としてオン電
圧が低いものを使用したので、各アーム３７，３８の全
損失を低減することができる。
【００５１】図１５〜図２０は本発明の第３実施例を示
すもので、５レベルインバータに適用した例を示してい
る。即ち、直流電源５１には直列接続された同一キャパ
シティの第１〜第４のコンデンサ５２〜５５が並列接続
されており、それらのコンデンサ５２〜５５により直流
電源５１の直流電圧が分圧されて５レベルの電位（直流
電圧の正電位Ｖ5 、直流電圧の中間電位Ｖ4 ，Ｖ3 ，Ｖ
2 、直流電圧の負電位Ｖ1 ）が生成されて各電位ライン
は１０８〜１１２から夫々出力されている。
すもので、５レベルインバータに適用した例を示してい
る。即ち、直流電源５１には直列接続された同一キャパ
シティの第１〜第４のコンデンサ５２〜５５が並列接続
されており、それらのコンデンサ５２〜５５により直流
電源５１の直流電圧が分圧されて５レベルの電位（直流
電圧の正電位Ｖ5 、直流電圧の中間電位Ｖ4 ，Ｖ3 ，Ｖ
2 、直流電圧の負電位Ｖ1 ）が生成されて各電位ライン
は１０８〜１１２から夫々出力されている。
【００５２】電位ライン１０８と電位ライン１１２との
間には第１〜第８のＩＧＢＴ５６〜６３が直列接続され
ている。また、第１〜第８のＩＧＢＴ５６〜６３には第
１〜第８のフライホイールダイオード６４〜７１が夫々
逆接続されている。この場合、第１〜第４のＩＧＢＴ５
６〜５９により上アーム７２が形成され、第５〜第８の
ＩＧＢＴ６０〜６３により下アーム７３が形成されてい
る。また、上アーム７２と下アーム７３との接続点に出
力端子７４が接続されている。
間には第１〜第８のＩＧＢＴ５６〜６３が直列接続され
ている。また、第１〜第８のＩＧＢＴ５６〜６３には第
１〜第８のフライホイールダイオード６４〜７１が夫々
逆接続されている。この場合、第１〜第４のＩＧＢＴ５
６〜５９により上アーム７２が形成され、第５〜第８の
ＩＧＢＴ６０〜６３により下アーム７３が形成されてい
る。また、上アーム７２と下アーム７３との接続点に出
力端子７４が接続されている。
【００５３】ここで、電位ライン１０８は第１のＩＧＢ
Ｔ５６のコレクタに接続され、第１，第２のコンデンサ
５２，５３の接続点は図示極性の第１のクランプ用ダイ
オード７５を介して第２のＩＧＢＴ５７のコレクタに接
続され且つ図示極性の第４のクランプ用ダイオード７８
を介して第６のＩＧＢＴ６１のコレクタに接続され、第
２，第３のコンデンサ５３，５４の接続点は図示極性の
第２のクランプ用ダイオード７６を介して第３のＩＧＢ
Ｔ５８のコレクタに接続され且つ図示極性の第５のクラ
ンプ用ダイオード７９を介して第７のＩＧＢＴ６２のコ
レクタに接続され、第３，第４のコンデンサ５４，５５
の接続点は図示極性の第３のクランプ用ダイオード７７
を介して第４のＩＧＢＴ５９のコレクタに接続され且つ
図示極性の第６のクランプ用ダイオード８０を介して第
８のＩＧＢＴ６３のコレクタに接続され、そして、電位
ライン１１２は第８のＩＧＢＴ６３のエミッタに接続さ
れている。
Ｔ５６のコレクタに接続され、第１，第２のコンデンサ
５２，５３の接続点は図示極性の第１のクランプ用ダイ
オード７５を介して第２のＩＧＢＴ５７のコレクタに接
続され且つ図示極性の第４のクランプ用ダイオード７８
を介して第６のＩＧＢＴ６１のコレクタに接続され、第
２，第３のコンデンサ５３，５４の接続点は図示極性の
第２のクランプ用ダイオード７６を介して第３のＩＧＢ
Ｔ５８のコレクタに接続され且つ図示極性の第５のクラ
ンプ用ダイオード７９を介して第７のＩＧＢＴ６２のコ
レクタに接続され、第３，第４のコンデンサ５４，５５
の接続点は図示極性の第３のクランプ用ダイオード７７
を介して第４のＩＧＢＴ５９のコレクタに接続され且つ
図示極性の第６のクランプ用ダイオード８０を介して第
８のＩＧＢＴ６３のコレクタに接続され、そして、電位
ライン１１２は第８のＩＧＢＴ６３のエミッタに接続さ
れている。
【００５４】この第３実施例においても第１実施例と同
様に各スイッチング素子の全損失が極小となるように出
力端子７４に遠いスイッチング素子程高速形とし、出力
端子７４に近いスイッチング素子程オン電圧が低い低損
失形のものとを使用した。
様に各スイッチング素子の全損失が極小となるように出
力端子７４に遠いスイッチング素子程高速形とし、出力
端子７４に近いスイッチング素子程オン電圧が低い低損
失形のものとを使用した。
【００５５】さて、図示しないインバータ制御装置は、
所定のＩＧＢＴをオンオフすることにより、Ｖ5 とＶ4
との間で変位するパルス電位（図１６，１７参照）、Ｖ
4 とＶ3 と間で変位するパルス電位（図１７，１８参
照）、Ｖ3 とＶ2 との間で変位するパルス電位（図１
８，１９参照）、Ｖ2 とＶ1 との間で変位するパルス電
位（図１９，２０参照）を出力端子７４に出力するよう
になっている。尚、説明の簡略化のために詳細な動作の
説明は省略する。
所定のＩＧＢＴをオンオフすることにより、Ｖ5 とＶ4
との間で変位するパルス電位（図１６，１７参照）、Ｖ
4 とＶ3 と間で変位するパルス電位（図１７，１８参
照）、Ｖ3 とＶ2 との間で変位するパルス電位（図１
８，１９参照）、Ｖ2 とＶ1 との間で変位するパルス電
位（図１９，２０参照）を出力端子７４に出力するよう
になっている。尚、説明の簡略化のために詳細な動作の
説明は省略する。
【００５６】この第３実施例によれば、各アーム６２，
６３において、出力端子７４に遠いスイッチング素子程
高速形とし、出力端子７４に近いスイッチング素子程オ
ン電圧が低い低損失形のものとを使用したので、各アー
ム６２，６３の損失を低減することができる。
６３において、出力端子７４に遠いスイッチング素子程
高速形とし、出力端子７４に近いスイッチング素子程オ
ン電圧が低い低損失形のものとを使用したので、各アー
ム６２，６３の損失を低減することができる。
【００５７】図２１は本発明の第４実施例を示してお
り、第１実施例と同一部分には同一符号を付して説明を
省略する。この第４実施例は、第１，第４のスイッチン
グ素子Ｓ1 ，Ｓ4 としてＭＯＳＦＥＴを用いたことに特
徴を有する。即ち、第１のアーム４はＭＯＳＦＥＴ８１
とＩＧＢＴ８とを直列接続して構成され、第２のアーム
５はＩＧＢＴ９とＭＯＳＦＥＴ８２とを直列接続して構
成されている。
り、第１実施例と同一部分には同一符号を付して説明を
省略する。この第４実施例は、第１，第４のスイッチン
グ素子Ｓ1 ，Ｓ4 としてＭＯＳＦＥＴを用いたことに特
徴を有する。即ち、第１のアーム４はＭＯＳＦＥＴ８１
とＩＧＢＴ８とを直列接続して構成され、第２のアーム
５はＩＧＢＴ９とＭＯＳＦＥＴ８２とを直列接続して構
成されている。
【００５８】この第４実施例の場合、ＭＯＳＦＥＴ８
１，８２はユニポーラ素子であることから、ＩＧＢＴ
８，９よりもスイッチング時間が短いので、スイッチン
グ回数が大きなスイッチング素子としてＭＯＳＦＥＴを
使用してスイッチング損失を低減することにより各アー
ム４，５の全損失を低減することができる。
１，８２はユニポーラ素子であることから、ＩＧＢＴ
８，９よりもスイッチング時間が短いので、スイッチン
グ回数が大きなスイッチング素子としてＭＯＳＦＥＴを
使用してスイッチング損失を低減することにより各アー
ム４，５の全損失を低減することができる。
【００５９】本発明は、上記実施例にのみ限定されるも
のではなく、次のように変形または拡張できる。スイッ
チング素子の有効面積を他のスイッチング素子よりも大
きくすることによりオン電圧を低く設定するようにして
もよい。スイッチング素子としてＭＯＳＦＥＴを用いた
場合、フリーホイールダイオードとしてＭＯＳＦＥＴの
内蔵（寄生）ダイオードを利用するようにしてもよい。
この場合、ＭＯＳＦＥＴにフライホールダイオードを接
続する必要がないので、全体構成を小形化することがで
きる。
のではなく、次のように変形または拡張できる。スイッ
チング素子の有効面積を他のスイッチング素子よりも大
きくすることによりオン電圧を低く設定するようにして
もよい。スイッチング素子としてＭＯＳＦＥＴを用いた
場合、フリーホイールダイオードとしてＭＯＳＦＥＴの
内蔵（寄生）ダイオードを利用するようにしてもよい。
この場合、ＭＯＳＦＥＴにフライホールダイオードを接
続する必要がないので、全体構成を小形化することがで
きる。
【００６０】スイッチング素子の発熱量が略等しくなる
ようにその特性或いは種類を設定するようにしてもよ
い。この場合、各スイッチング素子の発熱量を均一化す
ることができるので、自己消弧素子の配置効率を高めて
装置の小形化を図ることができる。
ようにその特性或いは種類を設定するようにしてもよ
い。この場合、各スイッチング素子の発熱量を均一化す
ることができるので、自己消弧素子の配置効率を高めて
装置の小形化を図ることができる。
【００６１】複数の直流電源を直列接続し、その共通接
続点から所定の電位をスイッチング素子にクランプ用ダ
イオードを介して印加するようにしてもよい。本発明を
電気自動車用インバータ、汎用インバータ、無停電電
源、ＡＣサーボコントローラに適用してもよい。
続点から所定の電位をスイッチング素子にクランプ用ダ
イオードを介して印加するようにしてもよい。本発明を
電気自動車用インバータ、汎用インバータ、無停電電
源、ＡＣサーボコントローラに適用してもよい。
【図１】本発明の構成を概略的に示す電気回路図
【図２】出力電圧及び各素子の端子間電圧を示すタイミ
ングチャート
ングチャート
【図３】各素子と損失との関係を示す図
【図４】本発明の第１実施例を示す図１相当図
【図５】スイッチング時間とオン電圧との関係を示す図
【図６】スイッチング時間と各素子の全損失との関係を
示す図
示す図
【図７】負荷に正電位を印加した状態での通電状態を示
す図４相当図
す図４相当図
【図８】負荷に０Ｖを印加した状態での通電状態を示す
図４相当図
図４相当図
【図９】負荷に負電位を印加した状態での通電状態を示
す図４相当図
す図４相当図
【図１０】本発明の第２実施例を示す図４相当図
【図１１】負荷に所定電位を印加した状態での通電状態
を示す図１０相当図
を示す図１０相当図
【図１２】負荷に異なる所定電位を印加した状態での通
電状態を示す図１０相当図
電状態を示す図１０相当図
【図１３】負荷に異なる所定電位を印加した状態での通
電状態を示す図１０相当図
電状態を示す図１０相当図
【図１４】負荷に異なる所定電位を印加した状態での通
電状態を示す図１０相当図
電状態を示す図１０相当図
【図１５】本発明の第３実施例を示す図４相当図
【図１６】負荷に所定電位を印加した状態での通電状態
を示す図１５相当図
を示す図１５相当図
【図１７】負荷に異なる所定電位を印加した状態での通
電状態を示す図１５相当図
電状態を示す図１５相当図
【図１８】負荷に異なる所定電位を印加した状態での通
電状態を示す図１５相当図
電状態を示す図１５相当図
【図１９】負荷に異なる所定電位を印加した状態での通
電状態を示す図１５相当図
電状態を示す図１５相当図
【図２０】負荷に異なる所定電位を印加した状態での通
電状態を示す図１５相当図
電状態を示す図１５相当図
【図２１】本発明の第４実施例を示す図１相当図
【図２２】従来例を示す図１相当図
１は直流電源、２，３はコンデンサ、４は上アーム、５
は下アーム、６は出力端子、７〜１０はＩＧＢＴ（自己
消弧形スイッチング素子）、１１〜１４はフリーホイー
ルダイオード、１５，１６はクランプ用ダイオード、２
１は直流電源、２２〜２４はコンデンサ、２５〜３０は
ＩＧＢＴ（自己消弧形スイッチング素子）、３１〜３６
はフリーホイールダイオード、３７は上アーム、３８は
下アーム、３９は出力端子、４０〜４３はクランプ用ダ
イオード、５１は直流電源、５２〜５５はコンデンサ、
５６〜６３はＩＧＢＴ（自己消弧形スイッチング素
子）、６４〜７１はフリーホイールダイオード、７２は
上アーム、７３は下アーム、７４は出力端子、７５〜８
０はクランプ用ダイオード、８１，８２はＭＯＳＦＥＴ
（自己消弧形スイッチング素子）、１０１〜１１２は電
位ラインである。
は下アーム、６は出力端子、７〜１０はＩＧＢＴ（自己
消弧形スイッチング素子）、１１〜１４はフリーホイー
ルダイオード、１５，１６はクランプ用ダイオード、２
１は直流電源、２２〜２４はコンデンサ、２５〜３０は
ＩＧＢＴ（自己消弧形スイッチング素子）、３１〜３６
はフリーホイールダイオード、３７は上アーム、３８は
下アーム、３９は出力端子、４０〜４３はクランプ用ダ
イオード、５１は直流電源、５２〜５５はコンデンサ、
５６〜６３はＩＧＢＴ（自己消弧形スイッチング素
子）、６４〜７１はフリーホイールダイオード、７２は
上アーム、７３は下アーム、７４は出力端子、７５〜８
０はクランプ用ダイオード、８１，８２はＭＯＳＦＥＴ
（自己消弧形スイッチング素子）、１０１〜１１２は電
位ラインである。
Claims (8)
- 【請求項１】 夫々複数の電位が印加される複数の電位
ラインと、 一端が前記複数の電位ラインの内の最も高電位の電位ラ
インに接続され、複数の自己消弧形のスイッチング素子
を直列接続してなり、各スイッチング素子間に素子間接
続点を有する上アームと、 一端が前記複数の電位ラインの内の最も低電位の電位ラ
インに接続され、他端が前記上アームと接続点に接続さ
れ、前記上アームの前記スイッチング素子と同一個数の
自己消弧形のスイッチング素子を直列接続してなり、各
スイッチング素子間に素子間接続点を有する下アーム
と、 前記上アーム内の前記電位ラインに近い側の前記素子間
接続点から順に、前記下アーム内の前記電位ラインに遠
い側の前記素子間接続点へ順にアーム間接続点にて接続
すると共に、前記アーム間接続点を、前記複数の電位ラ
インのうちの最も高電位と最も低電位との間の所定電位
の電位ラインへ接続するクランプ用ダイオードとを有
し、前記上アームと下アームの前記複数のスイッチング
素子のうち、所定のスイッチング素子を作動させること
で、前記上アームと前記下アームとの接続点へ前記複数
の電位の何れかを出力するマルチレベルスイッチング式
電力変換器であって、 各アームを構成する前記複数のスイッチング素子のうち
少なくとも１個のスイッチング素子は、各アーム内のス
イッチング損失と定常損失が共に小さくなるように、同
一アーム内の他のスイッチング素子とは異なる種類また
は異なる特性に設定されることを特徴とするマルチレベ
ルスイッチング式電力変換器。 - 【請求項２】 各アームを構成する前記複数のスイッチ
ング素子は、前記上アームと前記下アームとの接続点に
近いスイッチング素子になる程、オン電圧が小さく設定
されることを特徴とする請求項１記載のマルチレベルス
イッチング式電力変換器。 - 【請求項３】 各アームを構成する前記複数のスイッチ
ング素子は、前記上アームと前記下アームとの接続点に
遠いスイッチング素子になる程、スイッチング速度が速
く設定されることを特徴とする請求項１または２記載の
マルチレベルスイッチング式電力変換器。 - 【請求項４】 各アームを構成する前記複数のスイッチ
ング素子はＩＧＢＴよりなり、それらのＩＧＢＴはライ
フタイム制御によりオン電圧が制御されていることを特
徴とする請求項１または２記載のマルチレベルスイッチ
ング式電力変換器。 - 【請求項５】 各アームを構成する前記複数のスイッチ
ング素子は、ＩＧＢＴとＭＯＳＦＥＴとを有することを
特徴とする請求項１乃至４の何れかに記載のマルチレベ
ルスイッチング式電力変換器。 - 【請求項６】 各アームを構成する前記複数のスイッチ
ング素子は、前記上アームと前記下アームとの接続点に
近いスイッチング素子になる程、電流の流れる面積であ
る有効面積が大きく設定されることを特徴とする請求項
１乃至５の何れかに記載のマルチレベルスイッチング式
電力変換器。 - 【請求項７】 各アームを構成する前記複数のスイッチ
ング素子はＭＯＳＦＥＴからなり、ＭＯＳＦＥＴの寄生
ダイオードからなるフリーホイールダイオードを有する
ことを特徴とする請求項１乃至６の何れかに記載のマル
チレベルスイッチング式電力変換器。 - 【請求項８】 前記複数のスイッチング素子は、発熱量
が互いに略等しくなるように設定されていることを特徴
とする請求項１乃至７の何れかに記載のマルチレベルス
イッチング式電力変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255912A JPH10108474A (ja) | 1996-09-27 | 1996-09-27 | マルチレベルスイッチング式電力変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255912A JPH10108474A (ja) | 1996-09-27 | 1996-09-27 | マルチレベルスイッチング式電力変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10108474A true JPH10108474A (ja) | 1998-04-24 |
Family
ID=17285304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255912A Pending JPH10108474A (ja) | 1996-09-27 | 1996-09-27 | マルチレベルスイッチング式電力変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10108474A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000077917A3 (de) * | 1999-06-14 | 2001-04-12 | Siemens Ag | Spannungszwischenkreis-umrichter |
| WO2003005551A3 (de) * | 2001-07-02 | 2003-08-14 | Siemens Ag | N-punkt-stromrichterschaltung |
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| WO2010137162A1 (ja) | 2009-05-29 | 2010-12-02 | トヨタ自動車株式会社 | 交流電動機の制御装置および制御方法 |
| JP2011217538A (ja) * | 2010-03-31 | 2011-10-27 | Toshiba Corp | 電力変換装置 |
| WO2012046521A1 (ja) * | 2010-10-05 | 2012-04-12 | 三菱電機株式会社 | 電力変換装置 |
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-
1996
- 1996-09-27 JP JP8255912A patent/JPH10108474A/ja active Pending
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040519 |
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| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041019 |